KR20240005938A - 고품질 선택적 실리콘 질화물 증착을 위한 통합된 방법 및 도구 - Google Patents

고품질 선택적 실리콘 질화물 증착을 위한 통합된 방법 및 도구 Download PDF

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KR20240005938A
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토모히코 키타지마
닝 리
창석 강
나오미 요시다
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

메모리 디바이스들을 제조하는 방법이 제공된다. 방법은 막 스택의 최상부 표면을 사전 세정하는 단계 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―; 막 스택의 최상부 표면을 성장 억제제에 노출시키는 단계; 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하는 단계; 및 실리콘 함유 유전체 층을 치밀화하는 단계를 포함한다. 프로세싱 방법은 진공을 파괴하지 않고 프로세싱 도구에서 수행된다.

Description

고품질 선택적 실리콘 질화물 증착을 위한 통합된 방법 및 도구
[0001] 본 개시내용의 실시예들은 전자 디바이스들 및 전자 디바이스들을 제조하기 위한 방법들 및 장치의 분야에 관한 것이다. 보다 구체적으로, 본 개시내용의 실시예들은 고품질 실리콘 함유 유전체 층들로 3D-NAND 디바이스들을 형성하기 위한 방법들을 제공한다.
[0002] 반도체 기술은 빠른 속도로 진보하고 단위 공간 당 더 빠른 프로세싱 및 저장을 제공하기 위한 기술로의 진보를 통해 디바이스 치수들이 축소되었다. NAND 디바이스들에서, 스트링 전류(string current)는 온(ON) 및 오프(OFF) 셀들을 구별하는데 충분한 전류를 획득하기에 충분히 높을 필요가 있다. 스트링 전류는 실리콘 채널의 입자 크기를 확대함으로써 향상되는 캐리어 이동도(carrier mobility)에 의존한다.
[0003] 3D-NAND 제조에 사용되는 현재 프로세스들은 후속 부가적인 패턴화 단계들을 갖는 고온 ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition) 실리콘 질화물(SiN)을 사용한다. SiN의 선택적 증착은 패턴화 단계들을 제거할 수 있다. 그러나 선택적 증착은 상대적으로 낮은 증착 온도들을 요구하며, 이는 열등한 막 품질을 산출한다.
[0004] 따라서, 해당 기술 분야에 고품질 SiN 막들을 갖는 3D-NAND 디바이스가 요구된다. 부가적으로, 해당 기술 분야에 3D-NAND 디바이스들을 형성하기 위한 방법들 및 장치가 요구된다.
[0005] 본 개시내용의 하나 이상의 실시예들은 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법에 관한 것이다. 하나 이상의 실시예들에서, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법은 막 스택의 최상부 표면을 사전 세정하는 단계 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―; 막 스택의 최상부 표면을 성장 억제제에 노출시키는 단계; 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하는 단계; 및 실리콘 함유 유전체 층을 치밀화하는 단계를 포함하고, 프로세싱 방법은 진공을 파괴하지 않고 프로세싱 도구에서 수행된다.
[0006] 본 개시내용의 추가적인 실시예들은 프로세싱 도구들에 관한 것이다. 일 실시예들에서, 프로세싱 도구는 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들로부터 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 사전 세정 챔버, 억제제 담금(soaking) 챔버, 선택적 증착 챔버 및 치밀화 챔버 중 하나 이상을 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하고, 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다.
[0007] 본 개시내용의 위에 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다. 본원에서 설명되는 바와 같은 실시예들은, 유사한 참조부호들이 유사한 엘리먼트들을 표시하는 첨부 도면들의 도들에서 제한적인 것이 아니라 예로서 예시된다.
[0008] 도 1은 본 본원에서 설명된 실시예들에 따른 방법의 일 실시예의 프로세스 흐름도를 묘사한다.
[0009] 도 2a는 하나 이상의 실시예들에 따른, 디바이스의 단면도를 예시한다.
[0010] 도 2b는 하나 이상의 실시예들에 따른, 도 2a의 디바이스의 구역(103)의 확대 단면도를 예시한다.
[0011] 도 3a는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시한다.
[0012] 도 3b는 하나 이상의 실시예들에 따른, 도 3a의 디바이스의 구역(103)의 확대 단면도를 예시한다.
[0013] 도 3c는 하나 이상의 실시예들에 따른, 도 3a의 디바이스의 구역(103)의 확대 단면도를 예시한다.
[0014] 도 4a는 하나 이상의 실시예들에 따른, 도 3a의 디바이스의 구역(103)의 확대 단면도를 예시한다.
[0015] 도 4b는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시한다.
[0016] 도 5는 하나 이상의 실시예들에 따른 디바이스의 단면도를 예시한다.
[0017] 도 6은 하나 이상의 대안적인 실시예들에 따른 디바이스의 단면도를 예시한다.
[0018] 도 7은 하나 이상의 대안적인 실시예들에 따른 디바이스의 단면도를 예시한다.
[0019] 도 8은 하나 이상의 실시예들에 따른 클러스터 도구를 예시한다.
[0020] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용은 다음 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들에 제한되지 않는다고 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고 다양한 방식들로 실시 또는 실행될 수 있다.
[0021] 하나 이상의 실시예들은 3D NAND 셀 막 스택 내 슬릿 패턴 개구를 통해 또는 고종횡비 메모리 홀을 통해 폴리실리콘 측벽 상에 또는 터널 산화물 측벽 상에 실리콘 함유 유전체 막들, 예컨대, 실리콘 질화물의 선택적 증착을 허용하기 위한 통합 프로세싱 도구의 프로세싱 방법을 제공한다.
[0022] 실리콘 함유 유전체 막들 예컨대, 실리콘 질화물의 선택적 증착은 열등한 품질 막들을 초래하는 저온 프로세스이다. 이론에 얽매이도록 의도됨 없이, 열등한 품질의 선택적으로 증착된 실리콘 함유 유전체 막들이 고품질의 실리콘 함유 막들로 변환될 수 없는 경우, 선택적으로 증착된 실리콘 함유 막들, 특히 실리콘 질화물이 3D NAND 셀 구조들을 형성하는데 사용될 수 없는 것으로 생각된다.
[0023] 본 개시내용의 하나 이상의 실시예들은 도면들을 참조하여 설명된다. 하나 이상의 실시예들의 방법에서, 로직 또는 메모리 디바이스들이 제조된다. 특정 실시예들에서, 3D NAND 셀 구조들이 제작된다. 일부 실시예들에서, 방법은 막 스택의 최상부 표면을 사전 세정하는 단계 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―; 막 스택의 최상부 표면을 성장 억제제에 노출시키는 단계; 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하는 단계; 및 실리콘 함유 유전체 층을 치밀화하는 단계를 포함한다. 일부 실시예들에서, 프로세싱 방법은 진공을 파괴하지 않고 프로세싱 도구에서 수행된다.
[0024] 도 1은 메모리 디바이스를 형성하기 위한 예시적인 방법(10)에 대한 흐름도를 예시한다. 당업자는 방법(10)이 예시된 프로세스들 중 임의의 것 또는 전부를 포함할 수 있음을 인식할 것이다. 부가적으로, 개별 프로세스들의 순서는 일부 부분들에 대해 변동될 수 있다. 방법(10)은 본 개시내용으로부터 벗어나지 않고 열거된 프로세스들 중 임의의 것에서 시작할 수 있다. 도 1을 참조하면, 동작(12)에서, 막 스택이 제공된다. 본원에서 사용된 바와 같이, "제공된"이라는 용어는 기판이 프로세싱을 위해 이용 가능하게 된다는 것을 의미한다(예컨대, 프로세싱 챔버에 포지셔닝됨). 동작(14)에서, 막 스택의 표면은 임의의 불순물들, 예컨대, 자연 산화물이 세정된다. 동작(16)에서, 막 스택은 성장 억제제에 노출된다. 동작(18)에서, 실리콘 함유 유전체 층이 막 스택의 구역에 선택적으로 증착된다. 동작(20)에서, 실리콘 함유 유전체 층이 치밀화된다. 동작(22)에서, 실리콘 함유 유전체 층은 선택적으로 산화될 수 있다.
[0025] 도 2a 내지 도 5는 도 1의 방법(10)에 대해 예시된 프로세스 흐름을 따르는 전자 디바이스(100)의 일부를 예시한다. 도 2a은 본 개시내용의 하나 이상의 실시예들에 따른 전자 디바이스(100)를 예시한다. 일부 실시예들에서, 도 2a에 도시된 전자 디바이스(100)는 예시된 바와 같이, 베어(bare)일 수 있는 기판(105) 상에 층들로 형성된다. 도 2a의 전자 디바이스는 기판(105), 반도체 층(110), 선택적 희생 층(120), 스택(130) 및 선택적 산화물 층(140)으로 구성된다.
[0026] 기판(105)은 당업자에게 알려진 임의의 적합한 재료일 수 있다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "기판"이라는 용어는 프로세스가 작용하는 표면 또는 표면의 일부를 지칭한다. 또한, 기판에 대한 언급은 맥락이 명백하게 달리 지시하지 않는 한, 기판의 일부만을 또한 지칭할 수 있다고 당업자들에 의해 이해될 것이다. 추가로, 기판 상의 증착에 대한 언급은 베어 기판, 및 하나 이상의 막들 또는 피처들이 상부에 증착 또는 형성된 기판 모두를 의미할 수 있다.
[0027] 본 명세서에서 사용되는 "기판"은, 제작 프로세스 중에 막 프로세싱이 수행되는, 임의의 기판, 또는 기판 상에 형성된 재료 표면을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은 애플리케이션에 따라, 실리콘, 실리콘 산화물, 변형된 실리콘, SOI(silicon on insulator), 탄소 도핑된 실리콘 산화물들, 비정질 실리콘, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어와 같은 재료들, 및 금속들, 금속 질화물들, 금속 합금들 및 다른 전도성 재료들과 같은 임의의 다른 재료들을 포함한다. 기판들은 제한 없이, 반도체 웨이퍼들을 포함한다. 기판들은 기판 표면을 연마, 에칭, 환원, 산화, 수산화, 어닐링 및/또는 베이크(bake)하기 위한 전처리 프로세스에 노출될 수 있다. 본 개시내용에서는, 기판의 표면 자체에 대해 직접 막을 프로세싱하는 것 외에도, 아래에서 보다 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해서도, 개시된 막 프로세싱 단계들 중 임의의 단계가 또한 수행될 수 있으며, "기판 표면"이라는 용어는 맥락이 지시하는 것과 같은 그러한 하층을 포함하는 것으로 의도된다. 따라서 예컨대, 막/층 또는 부분 막/층이 기판 표면 상에 증착된 경우, 새로 증착된 막/층의 노출된 표면이 기판 표면이 된다.
[0028] 하나 이상의 실시예들에서, 반도체 층(110)은 기판(105) 상에 있다. 일부 실시예들에서, 반도체 층(110)은 또한 공통 소스 라인으로서 지칭될 수 있다. 반도체 층(110)은 당업자에게 알려진 임의의 적합한 기술에 의해 형성될 수 있고 폴리실리콘(폴리-Si)을 포함(그러나 이에 제한되지 않음)하는 임의의 적합한 재료로 만들어질 수 있다. 일부 실시예들에서, 반도체 층(110)은 전도성 또는 반도체 재료로 만들어진 공통 소스 라인이다.
[0029] 하나 이상의 실시예들에서, 선택적 희생 층(120)은 반도체 층(110) 상에 형성되고 임의의 적합한 재료로 만들어질 수 있다. 일부 실시예들에서, 선택적 희생 층(120)은 제거되고 추후 프로세스에서 교체된다. 일부 실시예들에서, 선택적 희생 층(120)은 제거되지 않고 전자 디바이스(100) 내에서 유지된다. 이 경우에, "희생"이라는 용어는 영구적인 층들을 포함하도록 확장된 의미를 가지며, 전도 층으로서 지칭될 수 있다. 하나 이상의 실시예들에서, 선택적 희생 층(120)은 이웃하는 반도체 층(110) 및 제2 재료 층(132)에 대해 선택적으로 제거될 수 있는 재료를 포함한다.
[0030] 하나 이상의 실시예들에서, 스택(130)이 선택적 희생 층(120) 상에 형성된다. 예시된 실시예의 스택(130)은 복수의 교번하는 제2 재료 층들(132) 및 제1 재료 층들(134)을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은 질화물 층들을 포함하고, 제2 재료 층들(132)은 산화물 층들을 포함한다. 일부 실시예들에서, 스택(130)은 비-교체 게이트 이를테면, 교번하는 산화물과 폴리실리콘, 또는 산화물과 금속, 또는 산화물과 희생 층을 포함한다. 제1 재료 층들(134)은 제2 재료 층들(132)에 대해 에칭 선택적인 재료를 포함하여서, 제1 재료 층들(134)이 제2 재료 층들(132)에 실질적으로 영향을 미치지 않고 제거될 수 있다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은 폴리실리콘, 실리콘 질화물(SiN), 실리콘 탄화물(SiC), 실리콘 산탄화물(SiOC), 게르마늄(Ge) 및 티타늄 질화물(TiN) 중 하나 이상을 포함한다. 하나 이상의 실시예들에서, 제1 재료 층들(134)은 실리콘 질화물을 포함한다. 하나 이상의 실시예들에서, 제2 재료 층들(132)은 실리콘 산화물을 포함한다.
[0031] 개별 교번 층들은 임의의 적합한 두께로 형성될 수 있다. 일부 실시예들에서, 각각의 제2 재료 층들(132)의 두께는 대략 동일하다. 하나 이상의 실시예들에서, 각각의 제2 재료 층들(132)은 제1 및 제2 층 두께를 갖는다. 일부 실시예들에서, 각각의 제1 재료 층들(134)의 두께는 대략 동일하다. 이와 관련하여 사용되는 바와 같이, 대략 동일한 두께는 서로의 +/- 5% 이내이다. 일부 실시예들에서, 실리콘 층(미도시)이 제2 재료 층들(132)과 제1 재료 층들(134) 사이에 형성된다. 실리콘 층의 두께는 제2 재료 층들(132) 또는 제1 재료 층들(134)의 층의 두께에 비해 상대적으로 얇을 수 있다.
[0032] 하나 이상의 실시예들에서, 메모리 홀 채널(150)은 스택(130)을 통해 개방된다. 일부 실시예들에서, 메모리 홀 채널(150)을 개방하는 것은 선택적 산화물 층(140), 스택(130), 선택적 희생 층(120)을 통해 그리고 반도체 층(110) 내로 에칭하는 것을 포함한다. 구역(103)의 확대도인 도 2b를 참조하면, 메모리 홀 채널(150)은 제2 재료 층들(132)의 표면들(138) 및 제1 재료 층들(134)의 표면(139)을 노출시키는, 스택(130)을 통해 연장되는 측벽들을 갖는다.
[0033] 하나 이상의 실시예들에서, 메모리 홀 채널(150)은 고종횡비를 갖는다. 본원에서 사용된 바와 같은 "고종횡비"라는 용어는 약 10, 20 또는 50 이상 또는 그 초과인 높이:폭 비를 갖는 특징을 지칭한다.
[0034] 하나 이상의 실시예들에서, 선택적 희생 층(120)은 메모리 홀 채널(150)의 측벽들로서 노출된 표면들(122)을 갖는다. 메모리 홀 채널(150)은 메모리 홀 채널(150)의 측벽 표면(112) 및 바닥(114)이 반도체 층(110) 내에 형성되도록 반도체 층(110) 내로 일정 거리만큼 연장된다. 메모리 홀 채널(150)의 바닥(114)은 반도체 층(110)의 두께 내의 임의의 지점에 형성될 수 있다. 일부 실시예들에서, 메모리 홀 채널(150)은 반도체 층(110) 두께의 약 10% 내지 약 90% 범위, 또는 약 20% 내지 약 80% 범위, 또는 약 30% 내지 약 70% 범위, 또는 약 40% 내지 약 60% 범위의 반도체 층(110) 내로의 두께로 연장된다. 일부 실시예들에서, 메모리 홀 채널(150)은 반도체 층(110)의 두께의 10%, 20%, 30%, 40%, 50%, 60%, 70%, 또는 80% 이상만큼 반도체 층(110) 내로 일정 거리 만큼 연장된다.
[0035] 도 1, 및 도 2a 및 도 2b를 참조하면, 동작(14)에서, 막 스택의 노출된 표면(들), 예컨대, 제2 재료 층들(132)의 표면(138), 제1 재료 층들(134)의 표면(139) 및 메모리 홀 채널(150)의 바닥(114)이 세정/사전 세정될 수 있다. 일부 실시예들에서, 세정/사전 세정 프로세스는 자연 산화물 제거를 위한 승화 에칭을 포함한다. 에칭 프로세스는 플라즈마 기반 또는 열 기반일 수 있다. 플라즈마 프로세스들은 임의의 적합한 플라즈마(예컨대, 전도성 커플링 플라즈마, 유도성 커플링 플라즈마, 마이크로파 플라즈마)일 수 있다. 하나 이상의 실시예들에서, 세정 프로세스는 캘리포니아주 산타클라라에 위치된 Applied Materials, Inc.로부터 입수 가능한 SiCoNiTM 에칭 프로세스와 같은 종래의 플라즈마 에칭, 또는 원격 플라즈마 보조 건식 에칭 프로세스를 포함할 수 있다. SiCoNiTM 에칭 프로세스에서, 디바이스 또는 막 스택은 H2, NF3 및/또는 NH3 플라즈마 종들 예컨대, 플라즈마 여기된 수소 및 불소 종들에 노출된다. 예컨대, 일부 실시예들에서, 디바이스 또는 막 스택은 H2, NF3 및 NH3 플라즈마에 대한 동시성 노출을 겪을 수 있다. SiCoNiTM 에칭 프로세스는 Applied Materials®로부터 입수 가능한, Centura®, Dual ACP, Producer® GT, 및 Endura® 플랫폼을 포함한 다양한 다중 프로세싱 플랫폼들 중 하나에 통합될 수 있는 SiCoNiTM 사전 세정 챔버에서 수행될 수 있다. 습식 에칭 프로세스는 불화수소(HF) 산 라스트(last) 프로세스, 즉 소위 "HF 라스트" 프로세스를 포함할 수 있으며, 이 프로세스에서, 표면을 수소 종결 상태로 남기는 표면의 HF 에칭이 수행된다. 대안적으로, 임의의 다른 액체 기반 사전 세정 프로세스가 채용될 수 있다.
[0036] 도 1을 참조하면, 하나 이상의 실시예들에서, 동작(16)에서, 전자 디바이스(100)는 증착을 회피하기 위해 성장 억제제에 노출된다. 성장 억제제는 제2 재료 층들(132) 상에 추가되어 제2 재료 층들 상의 증착을 방지할 수 있다. 동작(18)에서, 실리콘 함유 유전체 층(152)은 제2 재료 층들(132) 상에는 증착되지 않고(또는 실질적으로 증착되지 않음) 제1 재료 층들(134) 상에만 선택적으로 증착될 수 있다. 실리콘 함유 유전체 층(152)은 당업자에게 알려진 임의의 적합한 수단에 의해 증착될 수 있다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 500 ℃ 미만의 온도에서 예컨대, ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)로 증착될 수 있다.
[0037] 하나 이상의 실시예들의 방법(10)은 통합된 방법이다. 하나 이상의 실시예들에서, 방법(10)은 동작들(12, 14, 16, 18, 20 및 22) 중 임의의 것 사이에 진공을 파괴하지 않고 하나 이상의 프로세싱 챔버에서 수행될 수 있다.
[0038] 도 3a 내지 도 5는 실리콘 함유 층이 메모리 홀 채널(150)을 통해 제1 재료 층(134)에 인접한 리세싱된 구역(142) 상에 증착되는 하나 이상의 실시예들을 예시한다. 구체적으로, 도 3a는 메모리 홀 채널(150)을 통해 제2 재료 층(132)에 대해 제1 재료 층(134)을 리세스하는 것을 도시한다. 하나 이상의 실시예들에서, 리세싱된 구역(142)이 형성된다. 제1 재료 층들(134)은 당업자에게 알려진 임의의 적합한 프로세스에 따라 리세싱될 수 있다. 다른 실시예들에서, 메모리 홀 채널(150)은 구조적으로 형성될 수 있는데, 예컨대, 폴리실리콘 채널 재료는 SiN/SiO/SiN 스택의 메모리 홀에 증착될 수 있으며, 그 후 SiN이 제거되고 SiO가 트리밍되어, 폴리-Si 채널로 개방되는 리세스를 갖는 SiO 구조가 남겨진다. 이 경우에, 134는 리세싱될 뿐만 아니라 완전히 제거되고, 충전된 채널 재료가 노출된다.
[0039] 하나 이상의 실시예들에서, 도 1을 참조하면, 동작(16)에서 후속 ALD 막 성장이 표면들의 차이에 기초하여 차별화되도록 상이한 종결기들이 제2 재료 층들(132) 상에 존재하도록 보장하기 위해 표면 처리, 예컨대, 성장 억제제에 대한 노출이 사용된다. 예컨대, Si-H 기들로 종결된 베어 Si 표면을 준비하기 위하여, Si 표면 상의 자연 산화물을 제거하고 Si-H 결합들을 형성하기 위해, 희석 HF 습식 세정 또는 플라즈마-기반 건식 세정이 사용될 수 있다. ALD 막 성장을 차단할 수 있는 부동태화된(passivated) 표면을 준비하기 위해, 실리콘 산화물 표면 상에 소수성 표면 단분자 층이 형성될 수 있다. 예컨대, SiO 표면 상에 알킬실릴 기들을 형성하기 위해, 알킬아미노 실란이 실리콘 산화물 표면 상에 흡착될 수 있다. 일부 실시예들의 ALD 막 성장 케미스트리는, 부동태화된 SiO 표면 상에는 성장되지 않으면서 베어 Si 표면 상에 선택적으로 성장될 수 있는, 실리콘 할로겐화물 및 암모니아 반응들에 기초한다. 일부 실시예들에 의해 달성 가능한 최대 두께는 베어 Si 상의 약 100Å 성장이고, 부동태화된 SiO 표면 상에는 실질적으로 막이 성장되지 않는다. SiO보다 베어 Si 상에서 성장이 더 두껍게 되게 하기 위해, 주기적인 SiO 표면 재생성 및 부동태화가 사용될 수 있다.
[0040] 도 3b 및 도 3c는 본 개시내용의 하나 이상의 실시예들에 따른 동작(16)의 표현을 도시한다. 하나 이상의 실시예들에서, 제2 재료 층들(132)은 수산기-종결 표면을 가질 수 있는 반면, 제1 재료 층들(134)은 수소-종결 표면을 가질 수 있다. 일부 예시되지 않은 실시예들에서, 제1 재료 층들(134)은 또한 일부 자연 산화물이 그 위에 형성되어 있을 수 있다. 도 3b 및 도 3c에 의해 예시된 실시예가 기판 표면에 대한 단순한 단일 결합들을 도시하지만, 당업자는 이것이 단지 예시적인 목적들을 위한 것일 뿐임을 이해할 것이고, 그리고 표면 원자 결합이 예시된 것처럼 단순하지 않음을 이해할 것이다. 예컨대, 산화물 표면은 하나 초과의 실리콘 원자에 결합된 가교 산소 원자일 수 있으며, 벌크 조성 및 표면의 화학량론(stoichiometry)이 반드시 일-대-일일 필요는 없다.
[0041] 제1 재료 층들(134) 및 제2 재료 층들(132)은 선택적 증착을 위한 임의의 적합한 표면들일 수 있다. 일부 실시예들에서, 제2 재료 층들(132)은 -OH 말단 기들을 갖는 유전체 표면이고, 제1 재료 층들(134)은 자연 산화물이 있거나 없는 Si-H 기들을 갖는 실리콘 표면을 포함한다. 일부 실시예들에서, 제2 재료 층들(132)은 -OH 말단 기들을 갖는 유전체 표면을 포함하고, 제1 재료 층들(134)은 자연 산화물이 있거나 없는 금속 표면을 포함한다. 일부 실시예들에서, 제2 재료 층들(132)은 -OH 말단 기들을 갖는 금속 산화물 표면을 포함하고, 제1 재료 층들(134)은 자연 산화물이 있거나 없는 Si-H 기들을 갖는 실리콘 표면을 포함한다. 일부 실시예들에서, 제2 재료 층들(132)은 -OH 말단 기들을 갖는 금속 산화물 표면을 포함하고, 제1 재료 층들(134)은 자연 산화물이 없는 깨끗한 금속 표면을 포함한다.
[0042] 제1 재료 층들(134) 상에 자연 산화물이 존재하는 경우, 자연 산화물의 제거는 더 효과적인 선택적 증착 프로세스를 가능하게 할 수 있다. 기판을 에칭 프로세스에 노출시키는 것은 제1 재료 층들(134)로부터 자연 산화물을 제거할 수 있다. 에칭 프로세스는 습식 에칭 프로세스(예컨대, 희석 HF(1%)에 대한 노출) 또는 건식 에칭 프로세스(예컨대, 플라즈마에 대한 노출)일 수 있다. 일부 실시예들에서, 에칭 프로세스는 플라즈마-기반 프로세스이다. 일부 실시예들에서, 플라즈마-기반 에칭 프로세스는 플루오르화 수소산 및 암모니아의 플라즈마에 기판을 노출시키는 것을 포함한다.
[0043] 일부 실시예들에서, 제1 재료 층들(134)로부터 자연 산화물을 제거하는 것은 실질적으로 수소 종결들만을 갖는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수소 종결들만(substantially only hydrogen terminations)"이라는 용어는 표면적의 약 98% 이상에 대해 표면 종결들이 수소인 것을 의미한다. 일부 실시예들에서, 제1 재료 층들(134)로부터 자연 산화물을 제거하는 것은 실질적으로 산소 종결들을 갖지 않는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 산소 종결들을 갖지 않는"이라는 용어는 표면적의 약 2% 미만에 대해 표면 종결들이 산소 원자들을 포함하는 것을 의미한다.
[0044] 하나 이상의 실시예들에서, 제1 재료 층들(134)로부터 자연 산화물들을 제거하는 데 사용되는 프로세스는 또한, 제2 재료 층들(132)을 산화시켜서, 실질적으로 수소 종결들을 갖지 않는 표면을 제공한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수소 종결들을 갖지 않는"이라는 용어는 표면적의 약 2% 이하에 대해, 언급된 표면의 표면 종결들이 수소인 것을 의미한다. 일부 실시예들에서, 제2 재료 층들(132)은 실질적으로 수산기 종결들만을 포함한다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 수산기-종결들만"이라는 용어는 표면적의 약 98% 이상에 대해, 대상 표면에 대한 표면 종결들이 수산기들인 것을 의미한다.
[0045] 제1 재료 층들(134) 및 제2 재료 층들(132)을 포함하는 기판은 성장 억제제에 노출되어 수산기-종결된 표면과 반응하여 차단 층(170)을 형성할 수 있다. 일부 실시예들의 성장 억제제는 알킬실란을 포함한다. 일부 실시예들에서, 알킬실란은 일반식 SiR4를 가지며, 여기서, 각각의 R은 독립적으로, C1-C6 알킬, 치환 또는 비치환 아민, 치환 또는 비치환 사이클릭 아민이다.
[0046] 일부 실시예들에서, 알킬실란은 실질적으로 Si-H 결합들을 포함하지 않는다. 이러한 방식으로 사용되는 바와 같이, "실질적으로 Si-H 결합들을 포함하지 않는"이라는 용어는, 실리콘 결합들의 총 수에 기초하여, 성장 억제제가 약 1% 미만의 Si-H 결합들을 포함하는 것을 의미한다. 일부 실시예의 성장 억제제는 제2 재료 층들(132) 상에 표면 종결 -OSiRx을 형성하여 -OH 종결들을 대체한다. 일부 실시예들에서, 성장 억제제는, 1-(트리메틸실릴)피롤리딘 또는 비스(디메틸아미노아미노)디메틸실란 중 하나 이상을 포함한다.
[0047] 일부 실시예들에서, 알킬실란은, 4개 내지 10개의 범위의 원자들을 갖는 링을 갖는, 적어도 하나의 치환 또는 비치환 사이클릭 아민을 포함한다. 일부 실시예들에서, 알킬실란은 하나의 질소 원자를 갖는 사이클릭 아민을 포함한다. 일부 실시예들에서, 사이클릭 아민은 1개 이하의 질소 원자 및 1개 이상의 질소 원자를 갖는다. 하나 이상의 실시예들에서, 사이클릭 아민은 피롤리딘을 포함하며, 여기서, 피롤리딘의 질소 원자는 알킬실란의 실리콘 원자에 결합된다. 일부 실시예들에서, 알킬실란은 1-(트리메틸실릴)피롤리딘을 포함한다. 하나 이상의 실시예들에서, 알킬실란은 1-(트리메틸실릴)피롤리딘을 필수적 요소로 하여 구성된다. 이러한 방식으로 사용되는 바와 같이, "필수적 요소로 하여 구성되는"이라는 용어는 알킬실란이, 분자 기초로, 약 98% 이상 1-(트리메틸실릴)피롤리딘인 것을 의미한다.
[0048] 기판은 임의의 적합한 온도 및 압력으로 성장 억제제에 노출될 수 있다. 일부 실시예들에서, 기판은, 약 50 ℃ 내지 약 500 ℃의 범위, 또는 약 100 ℃ 내지 약 400 ℃의 범위의 온도로 성장 억제제에 노출된다. 일부 실시예들에서, 기판은, 약 30 Torr 내지 약 120 Torr의 범위, 또는 약 40 Torr 내지 약 100 Torr의 범위, 또는 약 50 Torr 내지 약 90 Torr의 범위의 압력으로 성장 억제제에 노출된다. 하나 이상의 실시예들에서, 기판은 플라즈마 없이 열 프로세스에서 성장 억제제에 노출된다.
[0049] 도 4a 및 도 4b는 실리콘 함유 유전체 층(152)이 리세싱된 구역(142)에 선택적으로 증착되는 동작(14)을 도시한다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 당업자에게 알려진 임의의 적절한 수단에 의해 증착될 수 있다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 500 ℃ 미만의 온도에서 예컨대, ALD(atomic layer deposition) 또는 CVD(chemical vapor deposition)로 증착될 수 있다. 다른 실시예들에서, 실리콘 함유 유전체 층(152)은 490 ℃ 미만, 450 ℃ 미만, 400 ℃ 미만, 350 ℃ 미만, 및 300 ℃ 미만을 포함하여, 500 ℃ 미만의 온도에서 증착된다.
[0050] 실리콘 함유 유전체 층(152)은 당업자에게 알려진 임의의 적절한 재료인 유전 재료를 포함할 수 있다. 본원에서 사용된 바와 같이, "유전체 재료"라는 용어는 전기장에서 분극될 수 있는 전기 절연체인 재료의 층을 지칭한다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 함유 유전체 층은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산질화물(SiON), 실리콘 산탄질화물(SiOCN), 실리콘 붕화물(SiB) 및 실리콘 붕소 질화물(SiBN) 중 하나 이상을 포함한다. 특정 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 질화물(SiN)을 포함한다.
[0051] 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)의 증착은 제2 재료 층들(132) 보다도 제1 재료 층들(134)에 대해 선택적이어서, 실리콘 함유 유전체 층(152)은 제1 재료 층들(134)에 인접한 리세싱된 구역(142)에 증착된다. 하나 이상의 실시예들에서, 선택성은 2:1 초과, 5:1 초과, 10:1 초과, 또는 100:1 초과이다.
[0052] 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 0 Å 초과 내지 25 Å 범위의 두께를 갖는다.
[0053] 이론에 얽매이도록 의도됨 없이, 상대적으로 낮은 증착 온도(즉, 490 ℃ 미만)는 열등한 품질의 실리콘 함유 유전체 층(152)으로 이어지는 것으로 생각된다. 따라서, 열등한 품질의 실리콘 함유 유전체 층(152)은 300Å보다 큰 열등한 WER(wet etch rate)을 갖는다.
[0054] 도 4a 및 도 4b에 예시된 바와 같이, 차단 층(170)을 형성한 후, 기판은 하나 이상의 증착 가스들에 노출되어 제2 재료 층들(132) 보다도 제1 재료 층들(134) 상에 실리콘 함유 유전체 층(152)을 선택적으로 증착한다. 이와 관련하여 사용되는 바와 같이, "보다도 선택적으로(selectively over)"라는 용어는 막이 제2 재료 층들(132) 상에 형성될 수 있는 정도를 초과하여 막이 제1 재료 층들(134) 상에 형성되는 것을 의미한다. 예컨대, 실리콘 함유 유전체 층(152)은, 제2 재료 층들(132) 상에 형성되는 막보다 20배, 30배, 40배, 또는 50배 이상 더 두껍게 제1 재료 층들(134) 상에 형성될 수 있다.
[0055] 실리콘 함유 유전체 층(152)의 형성은 원자 층 증착을 포함하는(그러나 이에 제한되지는 않음) 임의의 적합한 기법에 의해 발생할 수 있다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 단일 프로세싱 챔버에서 형성된다. 다른 실시예에서, 실리콘 함유 유전체 층(152)은 도 8에 도시된 바와 같은 배치 프로세싱 챔버에서 형성된다. 예컨대, 실리콘 함유 유전체 층(152)은 실리콘 전구체 및 반응물에 대한 순차적인 노출에 의해 형성될 수 있다. 일부 실시예들의 실리콘 함유 유전체 층(152)은, SiN, SiO, SiON, SiC, SiCO, SiCN, , 또는 SiCON 중 하나 이상을 포함한다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은, 산소, 탄소, 또는 질소 원자들 중 하나 이상과 실리콘을 포함한다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 원자 기준으로 최대 약 2%의 양으로 붕소(B), 비소(As) 또는 인(P) 중 하나 이상으로 도핑된다.
[0056] 일부 실시예들에서, 실리콘 전구체는 실리콘 할로겐화물을 포함하며, 반응물은 암모니아를 포함한다. 일부 실시예들에서, 실리콘 전구체는, 할로겐 원자들이 있거나 없는 유기 실리콘 화합물을 포함한다. 일부 실시예들에서, 반응물은 질소 기여 종들, 산소 기여 종들, 및/또는 탄소 기여 종들을 포함한다. 일부 실시예들에서, 실리콘 전구체는 질소, 산소, 또는 탄소 중 하나 이상을 실리콘 함유 유전체 층(152)에 기여한다.
[0057] 단일 프로세싱 챔버에서, 기판은 프로세싱 챔버의 동일한 프로세스 구역에서 실리콘 전구체 및 반응물에 노출될 수 있다. 배치 프로세싱 챔버에서, 기판은 프로세싱 챔버의 교번하는 프로세스 구역들에서 실리콘 전구체 및 반응물에 노출될 수 있다.
[0058] 기판은 임의의 적합한 프로세스 챔버에서 성장 억제제에 노출될 수 있다. 일부 실시예들에서, 기판은 사전 세정 챔버에서 성장 억제제에 노출된다. 일부 실시예들에서, 기판은 별개의 억제 챔버에서 성장 억제제에 노출된다. 일부 실시예들에서, 기판은 배치 프로세싱 챔버에서 성장 억제제에 노출된다. 예컨대, 배치 프로세싱 챔버의 프로세스 구역들은, 프로세스 구역들로 유동하는 반응성 가스가 성장 억제제로 대체되도록, 변경될 수 있다. 차단 층(170)을 형성한 후에, 프로세스 구역들로의 성장 억제제의 유동은 실리콘 전구체 및 반응물로 대체될 수 있다.
[0059] 막 두께는 미리 결정된 양까지 증착될 수 있다. 어느 정도의 시간 후에, 실리콘 함유 유전체 층(152)은, 차단 층(170)이 존재함에도 불구하고, 제2 재료 층들(132) 상에 증착되기 시작할 수 있다. 임의의 특정 동작 이론에 얽매이도록 의도됨 없이, 증착 반응물들에 대한 반복 노출들에 의해 차단 층(170)이 제거될 수 있는 것으로 여겨진다. 실리콘 함유 유전체 층(152)의 두께를 증가시키고 선택성을 유지하기 위해, 차단 층(170)이 주기적으로 보충될 수 있다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)을 증착하기 위한, 20, 30, 40, 50, 60, 70, 80, 90, 또는 100회 이하의 원자 층 증착 사이클들 후에, 기판이 성장 억제제에 노출된다. 일부 실시예들에서, 기판은, 약 30 Å 내지 약 100 Å의 범위의 두께까지 실리콘 함유 유전체 층(152)을 형성한 후에, 또는 최대 약 20 Å, 30 Å, 40 Å, 50 Å, 60 Å, 또는 70 Å의 두께까지 실리콘 함유 유전체 층(152)을 형성한 후에, 성장 억제제에 노출된다.
[0060] 차단 층(170)의 재생성은 임의의 적합한 프로세스에 의해 이루어질 수 있다. 예컨대, 기판의 표면은, 약 1 Torr 내지 약 30 Torr의 범위의 압력으로, 약 10분 내지 약 60분의 범위의 시간 동안, 비활성 가스(예컨대, N2 또는 He)로 퍼징될 수 있다. 표면을 퍼징한 후에, 차단 층(170)을 재생성하기 위해, 기판이 다시 성장 억제제에 노출될 수 있다. 일부 실시예들에서, 표면은 약 15분 내지 약 50분의 범위의 시간, 또는 약 20분 내지 약 40분의 범위의 시간 동안 퍼징된다. 일부 실시예들에서, 표면은 약 10 Torr 내지 약 25 Torr의 범위, 또는 약 15 Torr 내지 약 20 Torr의 범위의 압력으로 퍼징된다.
[0061] 일부 실시예들에서, 차단 층(170)은, 먼저 기판의 전체 표면을 에칭한 후에, 성장 억제제에 노출시킴으로써 재생성된다. 에칭 프로세스는 표면을 사전 세정하는 데 사용된 프로세스와 동일한 프로세스일 수 있거나, 또는 상이한 에칭 프로세스일 수 있다.
[0062] 실리콘 함유 유전체 층(152)은 임의의 적합한 온도에서 형성될 수 있다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 약 200 ℃ 내지 약 700 ℃의 범위, 또는 약 300 ℃ 내지 약 500 ℃의 범위, 또는 약 350 ℃ 내지 약 450 ℃의 범위의 온도에서 형성된다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 플라즈마 노출 없이 열 프로세스에 의해 형성된다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 플라즈마 강화 프로세스에 의해 형성된다.
[0063] 증착된 실리콘 함유 유전체 층(152)은 증착-후 프로세싱에 의해 최적화 또는 개선될 수 있는 막 특성들을 가질 수 있다. 예컨대, 증착된 실리콘 질화물 막은 높은 습식 에칭 레이트를 가질 수 있다. 증착-후 프로세스에 막을 노출시키는 것은 증착된 실리콘 함유 유전체 층(152)의 습식 에칭 레이트를 개선하기 위해 사용될 수 있다. 일부 실시예들에서, 증착-후 프로세스는 막의 품질을 개선한다. 일부 실시예들에서, 개선된 막의 품질은, 습식 에칭 레이트, 굴절률, 밀도, 또는 수소 농도 중 하나 이상을 포함한다.
[0064] 일부 실시예들의 증착-후 프로세스는 디커플링 플라즈마에 기판 표면을 노출시키는 것을 포함한다. 하나 이상의 실시예들의 디커플링 플라즈마는 헬륨을 포함한다. 일부 실시예들에서, 디커플링 플라즈마는 헬륨을 필수적 요소로 하여 구성된다. 이와 관련하여 사용되는 바와 같이, "헬륨을 필수적 요소로 하여 구성되는"이라는 용어는 플라즈마가 약 95 원자 퍼센트 이상의 헬륨을 포함하는 것을 의미한다. 일부 실시예들의 처리 압력은 약 1 mTorr 내지 약 1 Torr의 범위이다. 고 종횡비 구조들의 등방성 처리를 위해, 더 낮은 압력들이 사용될 수 있다. 처리 동안의 웨이퍼 온도는 대략 실온 내지 약 500 ℃의 범위일 수 있다.
[0065] 일부 실시예들에서, 프로세싱 플랫폼은 세정 후에 기판 표면을 쉽게 산화시키지 않는 환경을 갖는다. 이와 관련하여 사용되는 바와 같이, "환경"이라는 용어는 적어도 중앙 이송 스테이션 내의 주변 조건들을 지칭한다. 일부 실시예들의 프로세싱 플랫폼의 환경은 또한, 증착 프로세스에서 사용되는 임의의 프로세싱 챔버를 포함한다. 예컨대, 2개의 프로세싱 챔버들이 프로세스에서 사용되는 경우, "환경"은 2개의 프로세싱 챔버들 및 중앙 이송 스테이션을 포함할 수 있다. 일부 실시예들에서, 프로세싱 플랫폼의 환경은 수증기를 포함한다. 수증기는 비활성 가스와 혼합될 수 있거나 또는 순수할 수 있다. 일부 실시예들에서, 수증기는, 약 0.1 중량% 내지 약 90 중량%의 범위의 양으로, 비활성 가스에 존재한다. 일부 실시예들에서, 수증기는, 약 1 중량% 내지 약 80 중량%의 범위, 또는 약 2 중량% 내지 약 70 중량%의 범위, 또는 약 3 중량% 내지 약 60 중량%의 범위, 또는 약 4 중량% 내지 약 50 중량%의 범위, 또는 약 5 중량% 내지 약 40 중량%의 범위, 또는 약 10 중량% 내지 약 20 중량%의 범위의 양으로 존재한다. 일부 실시예들에서, 환경은, 약 0.1% 이상, 0.5%, 1%, 2%, 3%, 4%, 5%, 6%, 7%, 8%, 9%, 10%, 12%, 14%, 16%, 18%, 또는 20%의 양의 수증기를 갖는, 질소, 수소, 헬륨, 아르곤, 크립톤, 네온, 또는 크세논 중 하나 이상을 포함한다.
[0066] 하나 이상의 실시예들에 따르면, 기판은 층을 형성하기 전에 그리고/또는 층을 형성한 후에 프로세싱된다. 이러한 프로세싱은 동일한 챔버에서, 또는 하나 이상의 별개의 프로세싱 챔버들에서 수행될 수 있다. 일부 실시예들에서, 기판은 추가 프로세싱을 위해 제1 챔버로부터 별개의 제2 챔버로 이동된다. 기판은 제1 챔버로부터 별개의 프로세싱 챔버로 직접적으로 이동될 수 있거나, 또는 기판은 제1 챔버로부터 하나 이상의 이송 챔버들로 이동된 후에 별개의 프로세싱 챔버로 이동될 수 있다. 따라서, 프로세싱 장치는 이송 스테이션과 연통하는 다수의 챔버들을 포함할 수 있다. 이러한 부류의 장치는 "클러스터 도구" 또는 "클러스터링된 시스템" 등으로서 지칭될 수 있다.
[0067] 도 5는 실리콘 함유 유전체 층(152)이 치밀화되어 고품질의 실리콘 함유 유전체 막(154)을 형성하는 동작(16) 및 동작(18)을 도시한다. 실리콘 함유 유전체 층(152)은 당업자에게 알려진 임의의 적합한 수단에 의해 치밀화될 수 있다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 함유 층에 산소를 추가하지 않고 열 프로세스 또는 다른 처리 중 하나 이상에 의해 치밀화된다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 고품질 실리콘 함유 유전체 막(154)을 제공하기 위해 RTP(rapid thermal processing)에 노출된다. 다른 실시예들에서, 실리콘 함유 유전체 층의 치밀화는 실리콘 함유 유전체 층(152)을 500 ℃ 이하의 온도에서 그리고 1 Torr 미만의 압력에서 고밀도 플라즈마에 노출시키는 것을 포함한다. 고밀도 플라즈마는 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 중 하나 이상으로부터 선택될 수 있다.
[0068] 하나 이상의 실시예들에서, 동작(18)에서, 선택적으로 증착된 실리콘 함유 유전체 층(152)은 800 ℃ 초과의 온도에서 치밀화되어 실리콘 함유 유전체 막(154)을 제공한다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 함유 유전체 막(154)을 제공하기 위해 1000 ℃보다 높은 온도에서 처리된다. 하나 이상의 실시예들에서, 처리 후, 실리콘 함유 유전체 막(154)은 고품질 막이고 3 Å/min 미만, 2 Å/min 미만, 1 Å/min 미만의 습식 에칭 레이트를 포함하여, 4 Å/min 미만의 습식 에칭 레이트를 갖는다.
[0069] 하나 이상의 실시예들에서, 실리콘 함유 유전체 막(154)은 0 Å 초과 내지 25 Å 범위의 두께를 갖는다.
[0070] 하나 이상의 실시예들의 방법은 통합된 방법이다. 하나 이상의 실시예들에서, 방법은 진공을 파괴하지 않고 하나 이상의 프로세싱 챔버에서 수행될 수 있다.
[0071] 도 1을 참조하면, 동작(22)에서, 하나 이상의 실시예들에서, 고품질 실리콘 함유 유전체 막(154)의 표면이 선택적으로 산화된다.
[0072] 하나 이상의 예시되지 않은 대안적인 실시예들에서, 실리콘 함유 층은 메모리 홀을 통해 제1 재료 층이 리세싱되지 않은 제1 재료 층 상에 증착될 수 있다.
[0073] 도 6-7을 참조하면, 하나 이상의 대안적인 실시예들에서, 프로세싱 동안, 스택(130) 내 제2 재료 층들(132)이 제거되어 몰드에 개구(200)를 형성하고, 슬릿 패턴 개구(202)가 형성된 후, 실리콘 산화물 함유 유전체 층(152)은 비산화물 함유 재료(들) 상의 워드 라인 슬릿 패턴 개구(202)를 통해 선택적으로 증착될 수 있고, 이에 따라 디바이스의 워드 라인 측 상의 트랜지스터 층(204)에 인접한 실리콘 함유 유전체 층(152)을 증착할 수 있다.
[0074] 도 7은 실리콘 함유 유전체 층(152)이 치밀화되어 고품질의 실리콘 함유 유전체 막(154)을 형성하는 동작을 도시한다. 실리콘 함유 유전체 층(152)은 당업자에게 알려진 임의의 적합한 수단에 의해 치밀화될 수 있다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 함유 층에 산소를 추가하지 않고 열 프로세스 또는 다른 처리 중 하나 이상에 의해 치밀화된다. 하나 이상의 실시예들에서, 실리콘 함유 유전체 층(152)은 고품질 실리콘 함유 유전체 막(154)을 제공하기 위해 RTP(rapid thermal processing)에 노출된다. 다른 실시예들에서, 실리콘 함유 유전체 층의 치밀화는 실리콘 함유 유전체 층(152)을 500 ℃ 이하의 온도에서 그리고 1 Torr 미만의 압력에서 고밀도 플라즈마에 노출시키는 것을 포함한다. 고밀도 플라즈마는 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 중 하나 이상으로부터 선택될 수 있다.
[0075] 하나 이상의 실시예들에서, 선택적으로 증착된 실리콘 함유 유전체 층(152)은 800 ℃ 초과의 온도에서 치밀화되어 실리콘 함유 유전체 막(154)을 제공한다. 일부 실시예들에서, 실리콘 함유 유전체 층(152)은 실리콘 함유 유전체 막(154)을 제공하기 위해 1000 ℃보다 높은 온도에서 처리된다. 하나 이상의 실시예들에서, 처리 후, 실리콘 함유 유전체 막(154)은 고품질 막이고 3Å/min 미만, 2Å/min 미만, 1Å/min 미만의 습식 에칭 레이트를 포함하여, 4Å/min 미만의 습식 에칭 레이트를 갖는다.
[0076] 하나 이상의 실시예들에서, 실리콘 함유 유전체 막(154)은 0 Å 초과 내지 25 Å 범위의 두께를 갖는다.
[0077] 하나 이상의 실시예들의 방법은 통합된 방법이다. 하나 이상의 실시예들에서, 방법은 진공을 파괴하지 않고 하나 이상의 프로세싱 챔버에서 수행될 수 있다.
[0078] 본 개시내용의 부가적인 실시예들은 도 8에 도시된 바와 같이 설명된 로직 또는 메모리 디바이스들 및 방법들의 형성을 위한 프로세싱 툴들(900)에 관한 것이다.
[0079] 하나 이상의 실시예들에서, 프로세싱 도구(900)는 복수의 측들을 갖는 적어도 하나의 중앙 이송 스테이션, 예컨대, 제1 이송 챔버(921) 및 제2 이송 챔버(931)를 포함하는 클러스터 도구이다. 적어도 하나의 로봇(925, 935)은 적어도 하나의 중앙 이송 스테이션, 예컨대, 제1 이송 챔버(921) 및 제2 이송 챔버(931) 내에 포지셔닝되고, 로봇 블레이드 및 웨이퍼를 복수의 측들 각각으로 이동시키도록 구성된다.
[0080] 하나 이상의 실시예들에서, 프로세싱 도구(900)는 중앙 이송 스테이션에 연결되는 복수의 프로세싱 챔버들(902, 904, 906, 908, 910, 912, 914, 916, 918)(프로세스 스테이션들로서 또한 지칭됨)을 포함하는 클러스터 도구이다. 다양한 프로세싱 챔버들이 인접한 프로세스 스테이션들과 격리된 별개의 프로세싱 구역들을 제공한다. 프로세싱 챔버는 사전 세정(SiCoNiTM) 챔버, 억제제 담금 챔버, 선택적 증착(ALD) 챔버 및 치밀화 챔버(RTP)를 포함하는(그러나 이에 제한되지 않음) 임의의 적합한 챔버일 수 있다. 프로세스 챔버들 및 컴포넌트들의 특정 어레인지먼트는 클러스터 도구에 의존하여 변동될 수 있으며 본 개시내용의 범위를 제한하는 것으로 해석되어서는 안 된다.
[0081] 도 8에 도시된 실시예에서, 팩토리 인터페이스(950)는 프로세싱 도구(900)의 전면에 연결된다. 팩토리 인터페이스(950)는 팩토리 인터페이스(950)의 전면 상의 로딩 챔버(954) 및 언로딩 챔버(956)를 포함한다. 로딩 챔버(954)가 좌측 상에 도시되고, 언로딩 챔버(956)가 우측 상에 도시되지만, 당업자들은 이것이 단지 하나의 가능한 구성을 나타내는 것임을 이해할 것이다.
[0082] 로딩 챔버(954) 및 언로딩 챔버(956)의 크기 및 형상은 예컨대, 프로세싱 도구(900) 예컨대, 클러스터 도구에서 프로세싱되는 기판에 의존하여 변동될 수 있다. 도시된 실시예에서, 로딩 챔버(954) 및 언로딩 챔버(956)는 카세트 내에 포지셔닝된 복수의 웨이퍼들과 함께 웨이퍼 카세트를 홀딩하도록 크기가 정해진다.
[0083] 로봇(952)은 팩토리 인터페이스(950) 내에 있고 로딩 챔버(954)와 언로딩 챔버(956) 사이를 이동할 수 있다. 로봇(952)은 팩토리 인터페이스(950)를 통해 로딩 챔버(954)의 카세트로부터 로드 록 챔버(960)로 웨이퍼를 이송할 수 있다. 로봇(952)은 또한 로드 록 챔버(962)로부터 팩토리 인터페이스(950)를 통해 언로딩 챔버(956)의 카세트로 웨이퍼를 이송할 수 있다. 당업자들에 의해 이해될 바와 같이, 팩토리 인터페이스(950)는 하나 초과의 로봇(952)을 가질 수 있다. 예컨대, 팩토리 인터페이스(950)는 로딩 챔버(954)와 로드 록 챔버(960) 사이에서 웨이퍼들을 이송하는 제1 로봇, 및 로드 록 챔버(962)와 언로딩 챔버(956) 사이에서 웨이퍼들을 이송하는 제2 로봇을 가질 수 있다.
[0084] 하나 이상의 실시예들에서, 프로세싱 도구(900)는 제1 섹션(920) 및 제2 섹션(930)을 갖는 클러스터 도구이다. 제1 섹션(920)은 로드 록 챔버들(960, 962)을 통해 팩토리 인터페이스(950)에 연결된다. 제1 섹션(920)은 그 내부에 포지셔닝된 적어도 하나의 로봇(925)을 갖는 제1 이송 챔버(921)를 포함한다. 적어도 하나의 로봇(925)은 또한 로봇 웨이퍼 이송 메커니즘으로서 지칭된다. 제1 이송 챔버(921)는 로드 록 챔버들(960, 962), 프로세싱 챔버들(902, 904, 916, 918) 및 버퍼 챔버들(922, 924)에 대해 중앙에 로케이팅된다. 일부 실시예들의 적어도 하나의 로봇(925)은 한 번에 하나 초과의 웨이퍼를 독립적으로 이동시킬 수 있는 다중 암 로봇이다. 일부 실시예들에서, 제1 이송 챔버(921)는 하나 초과의 로봇 웨이퍼 이송 메커니즘을 포함한다. 제1 이송 챔버(921)의 적어도 하나의 로봇(925)은 제1 이송 챔버(921) 주위의 챔버들 사이에서 웨이퍼들을 이동시키도록 구성된다. 개별 웨이퍼들은 제1 로봇 메커니즘의 원위 단부에 로케이팅되는 웨이퍼 이송 블레이드 상에서 운반된다.
[0085] 제1 섹션(920)에서 웨이퍼를 프로세싱한 후, 웨이퍼는 통과 챔버를 통해 제2 섹션(930)으로 전달될 수 있다. 예컨대, 챔버들(922, 924)은 단방향 또는 양방향 통과 챔버들일 수 있다. 통과 챔버들(922, 924)은 예컨대, 제2 섹션(930)에서의 프로세싱 이전에 웨이퍼를 극저온 냉각시키거나 제1 섹션(920)으로 다시 이동하기 전에 웨이퍼 냉각 또는 포스트-프로세싱을 허용하는 데 사용될 수 있다.
[0086] 시스템 제어기(990)는 제1 로봇(925), 제2 로봇(935), 제1 복수의 프로세싱 챔버들(902, 904, 916, 918) 및 제2 복수의 프로세싱 챔버들(906, 908, 910, 912, 914)과 통신한다. 시스템 제어기(990)는 프로세싱 챔버들 및 로봇들을 제어할 수 있는 임의의 적합한 컴포넌트일 수 있다. 예컨대, 시스템 제어기(990)는 중앙 처리 장치, 메모리, 적합한 회로들 및 저장소를 포함하는 컴퓨터일 수 있다.
[0087] 프로세스들은 일반적으로, 프로세서에 의해 실행될 때, 프로세스 챔버로 하여금, 본 개시내용의 프로세스들을 수행하게 하는 소프트웨어 루틴으로서 시스템 제어기(990)의 메모리에 저장될 수 있다. 소프트웨어 루틴은 또한, 프로세서에 의해 제어되는 하드웨어로부터 원격으로 로케이팅된 제2 프로세서(미도시)에 의해 저장 및/또는 실행될 수 있다. 본 개시내용의 방법의 일부 또는 전부는 또한 하드웨어로 수행될 수 있다. 이에 따라, 프로세스는 소프트웨어로 구현되어 컴퓨터 시스템을 사용하여 실행될 수 있거나, 또는 예컨대, 주문형 집적 회로로서 또는 다른 유형의 하드웨어 구현으로서 하드웨어로 구현될 수 있거나, 또는 소프트웨어와 하드웨어의 조합으로서 구현될 수 있다. 소프트웨어 루틴은 프로세서에 의해 실행될 때 프로세스들이 수행되도록 챔버 동작을 제어하는 특정 목적 컴퓨터(제어기)로 범용 컴퓨터를 변환한다.
[0088] 일부 실시예들에서, 시스템 제어기(990)는 490 ℃ 미만의 온도에서 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하도록 선택적 증착 챔버를 제어하기 위한 구성을 갖는다. 일부 실시예들에서, 시스템 제어기(990)는, 플라즈마 처리 챔버를 활성화하여 실리콘 함유 유전체 층을 노출시켜 800 ℃보다 높은 온도에서 실리콘 함유 유전체 층을 열 처리하여 4 Å/min 미만의 습식 에칭 레이트를 갖는 실리콘 함유 유전체 막을 제공하기 위한 구성을 갖는다.
[0089] 하나 이상의 실시예들에서, 프로세싱 도구는 웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션; 복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들로부터 분리된 프로세싱 구역을 제공하며, 복수의 프로세스 스테이션들은 사전 세정 챔버, 억제제 담금 챔버, 선택적 증착 챔버 및 치밀화 챔버 중 하나 이상을 포함함 ―; 및 중앙 이송 스테이션 및 복수의 프로세스 스테이션들에 연결된 제어기를 포함하고, 제어기는 로봇을 활성화하여 프로세스 스테이션들 사이에서 웨이퍼를 이동시키고, 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성된다. 하나 이상의 실시예들에서, 제어기는 프로세싱 도구로 하여금, 막 스택의 최상부 표면을 사전 세정하고 ― 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―; 막 스택의 최상부 표면을 성장 억제제에 노출시키고; 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하고; 그리고 실리콘 함유 유전체 층을 치밀화하는 동작들을 수행하게 한다. 하나 이상의 실시예들에서, 프로세싱 도구는 각각의 프로세싱 동작 동안 진공 하에서 유지된다.
[0090] 용어들 "a" 및 "an" 및 "the"의 사용 및 본원에서 논의된 재료들 및 방법들을 설명하는 맥락에서(특히 다음 청구항들의 맥락에서) 유사한 지시어들은 본원에서 달리 표시되거나 맥락에 의해 명백하게 모순되지 않는 한, 단수 및 복수 둘 모두를 커버하는 것으로 해석될 것이다. 본원에서 값들의 범위들의 대한 언급은 본원에서 달리 표시되지 않는 일 범위 내에 속하는 각각의 별개의 값을 개별적으로 지칭하는 약식 방법으로서 역할을 하기 위한 것으로만 의도되며, 각각의 별개의 값은 그것이 본원에서 개별적으로 인용된 것처럼 명세서에 통합된다. 본원에서 설명된 모든 방법들은 본원에서 달리 표시되거나 달리 맥락에 의해 명백히 모순되지 않는 한 임의의 적합한 순서로 수행될 수 있다. 본원에서 제공된 임의의 및 모든 예들 또는 예시적인 언어(예컨대, "이를테면")의 사용은 재료들 및 방법들을 더 잘 예시하기 위한 것으로만 의도되며 달리 청구되지 않는 한 범위를 제한하지 않는다. 명세서의 어떤 표현도 개시된 자료들 및 방법들의 실행에 필수적인 것으로 임의의 청구되지 않은 엘리먼트를 표시하는 것으로 해석되어서는 안 된다.
[0091] 본 명세서 전반에 걸쳐 "일 실시예", "특정 실시예들", "하나 이상의 실시예들" 또는 "실시예"에 대한 언급은, 실시예와 관련하여 설명된 특정 특징, 구조, 재료 또는 특성이 본 개시내용의 적어도 하나의 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서 전반에 걸쳐 다양한 위치들에서 "하나 이상의 실시예들에서", "특정 실시예들에서", "일 실시예에서" 또는 "실시예에서"와 같은 문구들의 출현들이 반드시 본 개시내용의 동일한 실시예를 지칭하는 것은 아니다. 더욱이, 특정 특징들, 구조들, 재료들 또는 특성들은 하나 이상의 실시예들에서 임의의 적절한 방식으로 조합될 수 있다.
[0092] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들은 단지 본 개시내용의 원리들 및 애플리케이션들을 예시한다는 것이 이해되어야 한다. 본 개시내용의 사상 및 범위를 벗어나지 않으면서 본 개시내용의 방법 및 장치에 대해 다양한 수정들 및 변형들이 행해질 수 있다는 것이 당업자들에게 자명할 것이다. 따라서, 본 개시내용은 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (21)

  1. 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법으로서,
    막 스택의 최상부 표면을 사전 세정하는 단계 ― 상기 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 상기 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―;
    상기 막 스택의 최상부 표면을 성장 억제제에 노출시키는 단계;
    상기 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하는 단계; 및
    상기 실리콘 함유 유전체 층을 치밀화하는 단계를 포함하고,
    상기 프로세싱 방법은 진공을 파괴하지 않고 프로세싱 도구에서 수행되는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  2. 제1항에 있어서,
    상기 제2 재료 층은 산화물 층을 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  3. 제1항에 있어서,
    상기 구역은 상기 메모리 홀을 통해 상기 제2 재료 층에 대해 상기 제1 재료 층을 리세싱함으로써 형성되는 리세싱된 구역인, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  4. 제1항에 있어서,
    상기 구역은 상기 막 스택의 워드 라인 측 상에 있는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  5. 제1항에 있어서,
    상기 제1 재료 층은 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 게르마늄, 티타늄 질화물 중 하나 이상을 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  6. 제1항에 있어서,
    상기 실리콘 함유 유전체 층은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산질화물, 실리콘 산탄질화물(SiOCN), 실리콘 붕화물(SiB) 및 실리콘 붕소 질화물(SiBN) 중 하나 이상을 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  7. 제6항에 있어서,
    상기 실리콘 함유 유전체 층은 실리콘 질화물을 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  8. 제1항에 있어서,
    상기 실리콘 함유 유전체 층을 선택적으로 증착하는 단계는 500 ℃ 미만의 온도에서의 증착을 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  9. 제1항에 있어서,
    상기 실리콘 함유 유전체 층은 1 Å/min 미만의 습식 에칭 레이트를 갖는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  10. 제1항에 있어서,
    상기 실리콘 함유 유전체 층을 치밀화하는 단계는 상기 실리콘 함유 유전체 층을 RTP(rapid thermal processing) 프로세스에 노출시키는 단계를 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  11. 제1항에 있어서,
    상기 실리콘 함유 유전체 층을 치밀화하는 단계는 상기 실리콘 함유 유전체 층을 500 ℃ 이하의 온도 및 1 Torr 미만의 압력에서 고밀도 플라즈마에 노출시키는 단계를 포함하고, 상기 고밀도 플라즈마는 헬륨(He), 수소(H2), 네온(Ne), 아르곤(Ar), 크립톤(Kr) 및 크세논(Xe) 중 하나 이상으로부터 선택되는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  12. 제1항에 있어서,
    상기 실리콘 함유 유전체 층은 0 Å 초과 내지 25 Å 범위의 두께를 갖는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  13. 제1항에 있어서,
    상기 실리콘 함유 유전체 층을 산화시키는 단계를 더 포함하는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  14. 제1항에 있어서,
    상기 프로세싱 도구는 단일 프로세싱 챔버 및 배치 프로세싱 챔버로 구성된 그룹으로부터 선택되는, 로직 또는 메모리 디바이스를 형성하기 위한 프로세싱 방법.
  15. 프로세싱 도구로서,
    웨이퍼를 이동시키도록 구성된 로봇을 포함하는 중앙 이송 스테이션;
    복수의 프로세스 스테이션들 ― 각각의 프로세스 스테이션은 상기 중앙 이송 스테이션에 연결되고, 인접한 프로세스 스테이션들의 프로세싱 구역들로부터 분리된 프로세싱 구역을 제공하며, 상기 복수의 프로세스 스테이션들은 사전 세정 챔버, 억제제 담금(soaking) 챔버, 선택적 증착 챔버 및 치밀화 챔버 중 하나 이상을 포함함 ―; 및
    상기 중앙 이송 스테이션 및 상기 복수의 프로세스 스테이션들에 연결된 제어기를 포함하고,
    상기 제어기는 상기 로봇을 활성화하여 프로세스 스테이션들 사이에서 상기 웨이퍼를 이동시키고, 상기 프로세스 스테이션들 각각에서 발생하는 프로세스를 제어하도록 구성되는, 프로세싱 도구.
  16. 제15항에 있어서,
    상기 제어기는 상기 프로세싱 도구로 하여금,
    막 스택의 최상부 표면을 사전 세정하는 동작 ― 상기 막 스택은 제1 재료 층과 제2 재료 층의 교번 층들을 포함하고, 상기 막 스택을 통해 연장되는 슬릿 패턴 개구 및 메모리 홀 중 하나 이상을 가짐 ―;
    상기 막 스택의 최상부 표면을 성장 억제제에 노출시키는 동작;
    상기 막 스택의 구역에 실리콘 함유 유전체 층을 선택적으로 증착하는 동작; 및
    상기 실리콘 함유 유전체 층을 치밀화하는 동작을 수행하게 하고,
    상기 프로세싱 도구는 진공 하에 유지되는, 프로세싱 도구.
  17. 제16항에 있어서,
    상기 구역은 상기 막 스택의 워드 라인 측 상에 있는, 프로세싱 도구.
  18. 제16항에 있어서,
    상기 구역은 상기 메모리 홀을 통해 상기 제1 재료 층에 대해 상기 제2 재료 층을 리세싱함으로써 형성되는 리세싱된 구역인, 프로세싱 도구.
  19. 제16항에 있어서,
    상기 제1 재료 층은 산화물 층을 포함하고, 상기 제2 재료 층은 폴리실리콘, 실리콘 질화물, 실리콘 탄화물, 실리콘 탄질화물, 게르마늄, 티타늄 질화물 중 하나 이상을 포함하는, 프로세싱 도구.
  20. 제16항에 있어서,
    상기 실리콘 함유 유전체 층은 실리콘 질화물(SiN), 실리콘 탄질화물(SiCN), 실리콘 산질화물, 실리콘 산탄질화물(SiOCN), 실리콘 붕화물(SiB) 및 실리콘 붕소 질화물(SiBN) 중 하나 이상을 포함하는, 프로세싱 도구.
  21. 제16항에 있어서,
    상기 실리콘 함유 유전체 층을 선택적으로 증착하는 동작은 500 ℃ 미만의 온도에서의 증착을 포함하는, 프로세싱 도구.
KR1020237042562A 2022-05-12 2023-04-07 고품질 선택적 실리콘 질화물 증착을 위한 통합된 방법 및 도구 KR20240005938A (ko)

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