KR20210139461A - 접합 구조체를 위한 보호 소자 - Google Patents

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KR20210139461A
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interfering
bonding
semiconductor device
active circuit
layer
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KR1020217035236A
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벨가셈 하바
하비에르 에이. 드라크루즈
라예쉬 카트카르
아칼구드 알. 시타람
Original Assignee
인벤사스 본딩 테크놀로지스 인코포레이티드
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Abstract

결합 구조가 개시된다. 접합 구조체는 활성 회로 및 제1 접합층을 포함하는 반도체 소자를 포함할 수 있다. 접합 구조체는 접합 인터페이스를 따라 접착제 없이 반도체 소자에 직접 접합되는 보호 소자를 포함할 수 있다. 보호 소자는 활성 회로 위에 배치된 방해 물질 및 방해 물질 상의 제2 접합층을 포함할 수 있다. 제2 접합층은 접착제 없이 제1 접합층에 직접 접합될 수 있다. 방해 물질은 활성 회로로의 외부 액세스를 차단하도록 구성될 수 있다.

Description

접합 구조체를 위한 보호 소자
본 출원은 2019년 4월 12일에 출원된 미국 가특허출원 제62/833,491호에 대한 우선권을 주장하고, 2019년 12월 23일에 출원된 미국 가특허출원 제62/953,058호에 대해 우선권을 주장하며, 각각의 내용은 모든 목적을 위해 원용에 의해 본 명세서에 그 전체로서 포함된다.
본 기술의 분야는 접합 구조체용 보호 또는 방해 소자, 특히 방해 물질을 포함하는 보호 소자에 관한 것이다.
반도체 칩(예를 들어, 집적 디바이스 다이)은 가치있거나 및/또는 독점적인 정보, 구조 또는 디바이스를 포함하는 보안에 민감한 구성요소를 포함하는 활성 회로를 포함할 수 있다. 예를 들어, 이러한 보안에 민감한 구성요소에는 엔터티의 지적 재산, 소프트웨어 또는 하드웨어 보안(예를 들어, 암호화) 기능, 개인 정보 데이터 또는 엔터티가 보안을 유지하고 제3자로부터 숨기기를 원할 수 있는 데이터 또는 임의의 다른 구성요소를 포함할 수 있다. 예를 들어, 제3의 악의적인 행위자는 다양한 기술을 활용하여 경제적 및/또는 지정학적 이점을 위해 보안에 민감한 구성요소에 액세스하려고 시도할 수 있다. 따라서, 반도체 칩이 제3자에 의해 액세스되지 않도록 보안을 개선할 필요가 계속 남아있다.
도 1a는 일 실시예에 따른 보호 소자의 개략적인 측단면도이다.
도 1b는 반도체 소자에 직접 접합된 복수의 보호 소자를 포함하는 접합 구조체의 개략적인 측단면도이다.
도 2는 다른 실시예에 따른, 방해 물질를 포함하는 보호 소자의 개략적인 측단면도이다.
도 3은 반도체 소자에 직접 결합되도록 구성된 접촉 패드 및 라우팅 회로를 포함하는 보호 소자의 개략적인 측단면도이다.
도 4는 다양한 실시예에 따른 웨이퍼 형태의 보호 소자 및 반도체 소자를 도시하는 개략적인 측단면도이다.
도 5a는 반도체 소자의 대향하는 측면에 직접 접합된 복수의 보호 소자를 갖는 접합 구조체의 개략적인 측단면도이다.
도 5b는 또 다른 실시예에 따른 반도체 소자의 대향하는 측면에 직접 접합된 보호 소자를 갖는 접합 구조체의 개략적인 측단면도이다.
도 5c는 또 다른 실시예에 따른 반도체 소자의 대향 측면에 직접 접합된 보호 소자를 갖는 접합 구조체의 개략적인 측단면도이다.
도 6은 또 다른 실시예에 따른 절연체 상의 반도체(silicon-on-insulator, SOI) 구조를 포함하는 접합 구조체의 개략적인 측단면도이다.
도 7은 조면화된(roughened) 표면을 갖는 방해 물질를 포함하는 접합 구조체의 개략적인 측단면도이다.
도 8은 캐리어의 조면화된 상부 표면을 포함하는 방해 물질을 포함하는 접합 구조체의 개략적인 측단면도이다.
도 9는 접합 구조체가 실장되고 패키지 기판과 같은 외부 디바이스에 와이어가 접합된 집적 디바이스 패키지를 도시한다.
도 10은 또 다른 실시예에 따른, 접합 구조체가 실장되고 플립 칩 배치에서 패키지 기판과 같은 외부 디바이스에 연결된 집적 디바이스 패키지를 도시한다.
도 11a는 일 실시예에 따른 반도체 소자의 대향하는 측면에 보호 소자가 제공되는 집적 디바이스 패키지를 도시한다.
도 11b는 또 다른 실시예에 따른 반도체 소자의 대향하는 측면에 보호 소자가 제공되는 집적 디바이스 패키지를 도시한다.
도 12는 다양한 실시예에 따른 하나 이상의 접합 구조체를 통합하는 전자 시스템의 개략도이다.
본 명세서에 설명된 바와 같이, (제3의 악의적인 행위자와 같은) 제3자는 집적 디바이스 다이와 같은 소자의 보안에 민감한 구성요소에 액세스를 시도할 수 있다. 일부 소자에서 보안에 민감한 구성요소는 넷리스트와 비휘발성 메모리(non-volatile memory, NVM) 데이터의 조합으로 보호될 수 있다. 그러나, 제3자는 파괴적 기술과 비파괴적 기술의 조합, 예를 들어, 보안에 민감한 구성요소를 노출시키거나 그렇지 않으면 그에 대한 액세스 권한을 얻기 위해 소자를 면밀히 조사(probing) 및/또는 간소화(delayering)함으로써, 보안에 민감한 구성요소를 해킹하려고 시도할 수 있다. 어떤 경우에는 제3자가 소자의 활성 회로에 전자기(electromagnetic, EM) 파동을 펄스함으로써, 결함 주입 기술(fault injection techniques)을 사용함으로써, 회로의 근적외선(near infrared, NIR) 트리거 또는 집속 이온 빔(focused ion beam, FIB) 수정, 화학적 에칭 기술 및 기타 물리적, 화학적 및/또는 전자기 해킹 도구 및 심지어는 리버스 엔지니어링을 채용함으로써 보안에 민감한 구성요소를 해킹하려고 시도할 수 있다. 이러한 기술은 집적 회로와 같은 마이크로디바이스의 민감한 회로에 물리적으로 액세스하여 암호화된 정보를 직접 읽거나, 그렇지 않으면 외부에서 회로를 트리거하여 암호화된 정보를 공개하거나, 제조 프로세스를 이해하거나, 심지어 민감한 설계를 결국 복제할 수 있을 만큼 충분한 정보를 추출하는 데 사용될 수 있다. 예를 들어, 어떤 경우에는 해커가 회로 설계, 메모리, 또는 이 둘의 조합에 저장할 수 있는 암호화 키에 액세스하려고 시도할 수 있다. 기술은 결함 주입 입력을 기반으로 결과 출력을 분석하고 재귀 분석을 통해 암호화 키 또는 데이터 내용을 결정하여 민감한 정보를 간접적으로 읽는 데 사용될 수도 있다. 소자 상에서 보안에 민감한 구성요소를 구조적으로 보호하는 것은 어렵다.
따라서 보안에 민감한 구성요소를 포함하는 (반도체 집적 디바이스 다이와 같은) 소자에 대해 향상된 보안을 제공하는 것이 중요하다.
이러한 무단 액세스로부터 칩을 물리적으로 보호하는 한 가지 방법은 그라인딩(grinding), 폴리싱(polishing), 화학적 에칭 또는 기타 임의의 기술로 제거하거나 침투하기 어려운 물질을 제공하는 것이다. 그러나 일부 그러한 물질(예를 들어, 연마(abrasive) 재료)는 디바이스가 제조된 후 엄격한 열 예산을 갖는 제조된 반도체 디바이스에 적용하기에는 너무 높은 공정 온도를 가질 수 있다. 일부 물질의 처리는 전형적인 반도체 처리 파운드리와 화학적으로 호환되지 않을 수도 있다. 방해 물질은 전형적으로 표준 반도체 처리 파운드리에서 사용되지 않거나 발견되지 않을 수 있으며, 및/또는 방해 물질은 비표준 공정을 활용할 수 있다.
본 명세서에 개시된 다양한 실시예는, 예를 들어 보호 또는 방해 물질(4)이 접합되는 민감한 회로 영역(6)(또한 본 명세서에서 민감 회로라고도 함)을 보호하는 보호 또는 방해 물질(4)를 포함하는 보호 소자(3)(또한 본 명세서에서 방해 소자라고도 함)을 갖는 칩 또는 칩렛을 활용할 수 있다. 일부 실시예에서, 방해 물질(4)은 민감한 회로(6)에 액세스를 시도하는 도구를 물리적으로 손상시키거나 파괴하거나, 민감한 회로(6) 자체를 물리적으로 손상시키거나 파괴하거나, 또는 그렇지 않으면 민감한 회로(6)에 물리적 또는 기계적 액세스를 방지하도록 구성된 물리적 파괴 물질(예를 들어, 연마재 및/또는 단단한 물질)을 포함할 수 있다. 일부 실시예에서, 방해 물질(4)은 추가로 또는 대안적으로 입사 전자기 복사(예를 들어, 근적외선과 같은 적외선)이 민감한 회로(6)에 접근하는 것을 차단하도록 구성된 차광 물질을 포함할 수 있다. 일부 실시예에서, 방해 물질(4)은 또한 파괴 물질인 차광 물질을 포함할 수 있어서, 방해 물질(4)은 민감한 회로(6)에 대한 물리적 및 전자기적 액세스를 방지할 수 있다. 일부 실시예에서, 방해 물질(4)은 파괴 물질도 아닌 차광 물질을 포함할 수 있다. 다른 실시예에서, 방해 물질(4)은 또한 차광 물질이 아닌 파괴 물질을 포함할 수 있다. 일부 실시예에서, 방해 물질(4)은 광산란 물질, 광 확산 물질 또는 광 필터링 물질을 포함할 수 있다.
방해 물질(4)(예를 들어, 합성 다이아몬드, 다이아몬드 유사 탄소 또는 산업용 다이아몬드와 같은 다이아몬드 기반 물질, 텅스텐, 합성 섬유, 탄화물(예를 들어, 실리콘 카바이드, 탄화텅스텐, 탄화붕소), 붕화물(예를 들어, 붕화텅스텐, 붕화레늄, 붕화알루미늄마그네슘 등), 질화붕소, 질화탄소, 사파이어 및 일부 유형의 세라믹 또는 기타 적절한 파괴적인 물질 또는 물질의 조합)에 대한 파괴적인 물질을 이용하는 실시예에서, 방해 물질(4)은 접합 인터페이스(8)에 인접하여 제공될 수 있다. 일부 실시예에서, 이러한 파괴 물질의 입자는 혼합물로 분배되어 방해 물질(4)을 형성할 수 있다. 다양한 실시예에서, 방해 물질(4)은 패턴화되지 않은 층 및/또는 블랭킷(blanket) 물질층일 수 있으며, 이는 패턴화된 층과는 대조적이다. 예를 들어, 방해층(4)은 전체 보호 소자(3) 위의 블랭킷 층, 또는 보호될 회로의 민감한 영역(6) 위의 블랭킷 층을 포함할 수 있다. 접합층(5)(예를 들어, 반도체 물질 또는 무기 유전체)은 방해 물질(4)의 블랭킷 층 위에 제공될 수 있다. 본 명세서에 설명된 바와 같이, 방해 물질(4)은 접착제 없이 반도체 소자(2)에 직접 접합될 수 있어서 다양한 배치로 접합 구조체(1)를 형성할 수 있다. 본 명세서에 설명된 바와 같이, 반도체 소자(2)는 집적 디바이스 다이, 인터포저(interposer), 반도체 웨이퍼, 재구성된 웨이퍼 등과 같은 임의의 적합한 유형의 반도체 소자를 포함할 수 있다. 선택된 방해 물질(4)은 높은 전단 탄성 계수(shear modulus), 높은 체적 탄성 계수(bulk modulus)를 가질 수 있으며 소성 변형을 나타내지 않을 수 있다. 예를 들어 경도가 80GPa를 초과하는 물질(예를 들어, 비커스(Vickers) 척도로 측정)이 파괴 물질(4)에 사용될 수 있다. 다양한 실시예에서, 파괴 물질은 비커스 척도로 측정할 때 적어도 12GPa, 적어도 13GPa, 적어도 15GPa, 적어도 20GPa, 적어도 30GPa, 또는 적어도 50GPa의 경도를 가질 수 있다. 예를 들어, 파괴 물질은 비커스 척도로 측정했을 때 12.5GPa 내지 150GPa, 13GPa 내지 150GPa, 15GPa 내지 150GPa, 20GPa 내지 150GPa, 40GPa 내지 150GPa, 또는 80GPa ~ 150GPa 범위의 경도를 가질 수 있다. 또 다른 예시에서, 연마 또는 파괴 물질은 반도체 칩에 사용되는 전형적인 물질보다 더 높은 경도를 가질 수 있다. 예를 들어, 파괴 물질의 경도는 Si, SiO, SiN, SiON, SiCN 등의 경도보다 높을 수 있다. 방해 물질(4)은 일부 실시예에서 서로 위에 증착된 하나 이상의 물질 또는 층을 포함할 수 있다. 게다가, 방해 물질(4)은 하나의 연속적, 비연속적 또는 패턴화된 층을 포함할 수 있거나, 또는 방해 물질(4)은 이러한 연속적, 비연속적 또는 패턴화된 층을 여러 개 포함할 수 있다. 일부 실시예에서, 방해 물질(4) 내에 임의의 회로나 배선이 없을 수 있다. 다른 실시예에서, 방해 물질(4)은 물질(4)에 내장된 전기 회로, 또는 방해 물질(4)을 부분적으로 또는 완전히 관통하는 전도성 비아를 포함할 수 있다.
방해 또는 보호 소자(3)(예를 들어, 칩 또는 칩렛)는 (예를 들어, 캘리포니아 산호세에 소재한 Xperi Corporation에서 사용하는 ZiBond® 기술과 같은 유전체 간 접합 기술을 사용하여) 제3자 변조로부터 높은 보안 보호를 받을 수 있는 (반도체 칩과 같은) 소자(2)의 민감한 영역(6)(예를 들어, 보안에 민감한 구성요소를 포함하는 영역)에 적어도 직접적으로 접합될 수 있다. 예를 들어, 유전체 간 접합은 적어도 미국 특허 제9,391,143호 및 제10,434,749호에 개시된 직접 접합 기술을 사용하여 접착제 없이 형성될 수 있으며, 이들 각각의 전체 내용은 원용에 의해 그 전체로서 본 명세서에 참조로 포함된다. 보호 소자(3)가 소자(2)(예를 들어, 반도체 칩 또는 집적 디바이스 다이)에 직접 접합되거나 하이브리드 접합된 후, (파괴 또는 마모 물질, 또는 광 차단 물질 또는 광 산란, 광 필터링 물질 또는 광 산란 물질 등을 포함할 수 있는) 방해 물질(4)의 하나 이상의 레이어는, 예를 들어 접합 인터페이스(8)에 가능한 한 가깝게 접합 인터페이스(8)에 근접하게 위치될 수 있다. 일 실시예에서, 방해 물질(4)은 접합 인터페이스(8)으로부터 50 미크론 미만, 접합 인터페이스(8)으로부터 25 미크론 미만, 또는 접합 인터페이스(8)으로부터 10 미크론 미만, 예를 들어 접합 인터페이스(8)로부터 5 미크론 미만에 위치할 수 있다. 다양한 실시예에서, 방해 물질(4)은 접합 인터페이스(8)로부터 약 1 미크론 내지 약 10 미크론의 범위, 또는 약 1 미크론 내지 약 5 미크론의 범위에 위치될 수 있다. 다른 실시예에서, 둘 이상의 방해 또는 보호 소자(3)는 소자(2)에 직접 접합된다.
다양한 실시예에서, 직접 접합은 개재하는(intervening) 접착제 없이 형성될 수 있다. 예를 들어, 보호 소자(3)와 반도체 소자(2)는 유전성 접합 표면과 연관된 (접합층(5)과 같은) 접합층을 각각 가질 수 있다. 보호 소자(3) 및 반도체 소자(2)의 각각의 유전체 접합 표면(9, 10)은 높은 정도의 평활성으로 폴리싱될 수 있다. 접합 표면(9, 10)은 표면(9, 10)을 활성화하기 위해 세정되고 플라즈마 및/또는 적절한 화학 물질(예를 들어, 에칭제)에 노출될 수 있다. 일부 실시예에서, 표면(9, 10)은 활성화 후 또는 활성화 동안(예를 들어, 플라즈마 및/또는 화학 공정 동안) 종(species)으로 종결될 수 있다. 다양한 실시예에서, 종결 종은 질소를 포함할 수 있다. 또한, 일부 실시예에서, 접합 표면(9, 10)은 불소에 노출될 수 있다. 예를 들어, 층 및/또는 접합 인터페이스(8) 근처에 하나 또는 다수의 불소 피크가 있을 수 있다. 따라서, 본 명세서에 개시된 직접 접합된 구조에서, 2개의 유전체 물질 사이의 접합 인터페이스(8)는 접합 인터페이스(8)에서 더 높은 질소 함량 및/또는 불소 피크를 갖는 매우 매끄러운 인터페이스를 포함할 수 있다.
다양한 실시예에서, 별도로 제작된 보호 소자(3)의 직접 접합은 열 예산, 화학적 호환성 제약, 또는 기타 기술적 이유로 인하여 제작된 집적 회로 또는 다른 민감한 마이크로전자 소자에 직접 적용될 수 없는 별도의 처리를 사용하는 것을 용이하게 한다. 예를 들어, 방해 물질(4)은 직접 접합 온도보다 높은 온도에서 별도의 보호 소자(3) 상에 형성될 수 있다. 직접 접합 프로세스 자체는 유전 접합층들 사이의 실온 초기 공유 접합, 그리고 하이브리드 접합 프로세스에서 금속 결합을 용이하게 하기 위한 및/또는 접합을 강화하기 위해 가능한 어닐링 둘 다를 포함하여 상대적으로 적은 열 예산을 소비한다.
제3자가 파괴적인 물질(예를 들어, 연마재 및/또는 단단한 물질)을 제거하려고 시도하는 경우, (연마성 방해 물질에 의해) 제거 도구가 손상될 수 있고 및/또는 제거 시도에 의해 그 아래에 있는 활성 회로가 손상될 수 있습니다. 따라서 방해 물질(4)은 제거 도구나 보호 회로에 "파괴적" 일 수 있다. 두 결과 모두 리버스 엔지니어링, 해킹, 검사 또는 보안 영역, 회로 또는 디바이스의 기타 위반(breach)에 대해 상당한 저항을 가져오거나 이를 완전히 방지할 수 있다.
일부 실시예에서, 방해 물질(4)은 칩렛 상의 연마층 및/또는 파괴층을 포함할 수 있다. 추가적으로 또는 대안적으로, 칩렛 자체는 연마재 및/또는 파괴 물질, 및/또는 단단한 물질을 포함할 수 있다. 다수의 연마재 및/또는 파괴 물질은 파괴 효과를 향상시키기 위해 다중 층 또는 층 내의 패턴으로 결합될 수 있다. 위에서 설명한 바와 같이, 파괴 물질(예를 들어, 연마재 및/또는 단단한 물질)은 접합 인터페이스(8)에 매우 가까울 수 있다. 예를 들어, 파괴 물질은 접합 인터페이스(8)로부터 5 마이크론 이내에 위치될 수 있다. 제3자는 보호용 칩렛을 에칭하거나 연마하려고 시도할 수 있다. 파괴 물질이 보호 소자(3)(칩렛)과 반도체 소자(2) 사이의 접합 인터페이스(8)에 매우 가까우면, 칩렛을 제거하거나 연마하는 방법이 상당히 어려워진다.
다양한 실시예에서, 위에서 설명된 바와 같이, 방해 물질(4)은 대안적으로 또는 추가적으로 빛 또는 전자기파를 차단하도록 구성된 광 차단 물질을 포함할 수 있다. 예를 들어, 방해 물질(4)은 700 nm 내지 1 mm 범위, 750 nm 내지 2500 nm 범위, 또는 800 nm 내지 2500 nm 범위의 파장에서 빛을 차단하도록 선택될 수 있다. 방해 물질(4)은 대안적으로 또는 추가적으로 입사광을 산란, 필터링 또는 확산하도록 선택되거나 형성될 수 있다. 방해 물질(4)은 대안적으로 또는 추가적으로 전기 전도성일 수 있으며 효과적으로 전자기 차폐물로서 작용할 수 있다. 다양한 실시예에서, 방해 물질(4)은 근적외선(NIR) 및 집속 이온 빔(focused ion beam, FIB) 결함 침입 시도를 차단하도록 선택될 수 있다. 또 다른 실시예에서, 방해 물질(4)은 광학 또는 적외선 필터의 하나 이상의 층을 포함할 수 있거나 이로 증착될 수 있다. 박막 광학 필터는 어느 방향으로든 이를 통해 조사되는 광학 또는 IR 광, 예를 들어 회로에 입사되어 응답을 트리거하는 광 또는 회로로부터 방출되어 해킹 기술에 대한 응답을 검출하는 광을 필터링하거나 수정하는 역할을 할 수 있다.
일부 실시예에서, 보안 구조 또는 회로의 일부는 보호 소자(3)(예를 들어, 연마 및/또는 파괴 물질을 갖는 칩렛) 및 보호될 소자(2)(예를 들어, 보안 활성 영역(6)을 가지는 집적 디바이스 다이) 사이에서 공유될 수 있다. 예를 들어, 하이브리드 접합 기술은 공유적으로 직접 접합된 유전체 간 표면(9, 10)을 포함하는 접합 인터페이스(8)를 따라 도체 간 직접 접합을 제공하는 데 사용될 수 있다. 다양한 실시예에서, 전도체 대 전도체(예를 들어, 접촉 패드 대 접촉 패드) 직접 접합 및 유전체 대 유전체 접합은 적어도 미국 특허 번호 9,716,033 및 9,852,988에 개시된 직접 접합 기술을 사용하여 형성될 수 있으며, 각각의 전체 내용은 원용에 의해 그 전체로서 본 명세서에 포함된다.
예를 들어, 유전체 접합 표면(9, 10)은 준비되고 개재 접착제 없이 서로 직접 접합될 수 있다. (접합층(5)의 비전도성 유전 필드 영역에 의해 둘러싸여질 수 있는) 전도성 접촉 패드(14)는 또한 개재 접착제 없이 서로 직접 접합될 수 있다. 예를 들어, 일부 실시예에서, 각각의 접촉 패드(14)는 유전체 표면(9, 10)의 표면과 같은 높이일 수 있거나 유전체 필드 영역 아래에서 리세스될 수 있으며, 예를 들어 1 nm 내지 20 nm의 범위로, 또는 4 nm ~ 10 nm 범위로 리세스될 수 있다. 유전체 필드 영역(예를 들어, 접합층(5))의 접합 표면(9, 10)은 일부 실시예에서 실온에서 접착제 없이 서로 직접 접합될 수 있고, 이어서 접합된 구조(1)가 어닐링될 수 있다. 어닐링 시, 접촉 패드(14)는 확장되고 서로 접촉하여 금속 대 금속 직접 접합을 형성할 수 있다.
다양한 실시예에서, 본 명세서에 개시된 프로세스는 3차원(3D) 집적 애플리케이션을 위한 웨이퍼 대 웨이퍼(wafer-to-wafer, W2W) 접합 프로세스를 이용할 수 있다. 일부 실시예에서, 보호 물질은 보안에 민감한 구성요소 또는 영역(6) 위에 인쇄될 수 있다.
도 1a는 일 실시예에 따른 보호 소자(3)의 개략적인 측단면도이다. 도 1a에서 보호 소자(3)는 반도체(예를 들어, 실리콘) 베이스 또는 기판(7)(여기서는 캐리어라고도 함)을 포함한다. 다른 실시예에서, 보안 칩렛을 위한 기판(7)은 반도체일 필요는 없는데, 이는 후술하는 바와 같이 이것이 주로 방해 물질(4) 및 접합층(5)을 위한 캐리어 역할을 하기 때문이며, 대신 유리 또는 석영과 같은 다른 물질일 수 있다. 그러나, 반도체 기판은 기존 장비로 처리 및 취급하기에 편리한 형식으로 제공되며 또한 접합층(5)의 후속 폴리싱을 단순화하기 위해 충분한 평탄도 및 평활도를 갖는다.
도시된 바와 같이, 보호 또는 방해 물질(4)이 캐리어 또는 기판(7)의 외부 표면 위에 제공될 수 있다. 본 명세서에 설명하는 바와 같이, 방해 물질(4)은 보호 회로 또는 민감한 회로 영역(6)에 대한 물리적 접근을 방해하는 기능을 할 수 있으며, 따라서 "방해 물질"로 간주될 수 있다. 상술한 바와 같이, 방해 물질(4)은 연마 물질 및/또는 파괴 물질(예를 들어, 실리콘, 실리콘 산화물, 실리콘 질화물, 알루미늄 및 구리와 같이 반도체 제조에 일반적으로 사용되는 물질에 비해 기계적 경도가 높은 물질)을 포함할 수 있다. 방해 물질(4)은 반도체 제조에 사용되는 표준 물질과 비교할 때 그라인딩, 폴리싱, 습식 또는 건식 식각 등과 같은 표준 기술을 통해 제거하기 어려울 수 있다. 다양한 실시예에서, 방해 물질(4)은 나쁜 영향을 주는 전자기 방사선을 차단하도록 추가적으로 또는 대안적으로 선택될 수 있다. 방해 물질(4)은 예를 들어 세라믹 물질, 복합 물질, 다이아몬드, 다이아몬드와 텅스텐의 조합, 또는 보호 소자(3)가 접합될 반도체 소자(2) 상에 활성 회로로의 외부 액세스를 방지할 수 있는 임의의 다른 적절한 유형의 방해 물질을 포함할 수 있다. 다양한 실시예에서, 방해 물질(4)은 반도체 제조에 공통적인 무기 유전체를 제거하지 않고서는 방해 물질(4)을 제거하는 것이 가능하지 않을 수 있는 선택적 에천트(etchant)인 물질을 포함할 수 있다.
방해 물질(4)은 하나 이상의 제1 처리 온도에서 제1 설비의 캐리어 또는 기판(7) 상에 제조 및 조립될 수 있다. 예를 들어, 방해 물질(4)은 적어도 400℃, 또는 적어도 800℃의 온도(들), 예를 들어 400℃ 내지 1000℃의 범위 내에서 또는 더 높은 온도에서 캐리어 또는 기판(7) 상에 증착될 수 있다. 이러한 높은 처리 온도는 반도체 소자(2), 예를 들어 웨이퍼 또는 집적 디바이스 다이(제조 후 300°C 초과의 온도 또는 400°C 초과의 온도에 장기간 노출되어서는 안 됨)를 제조하는 데 사용되는 파운드리에 적합하지 않을 수 있는데, 이러한 고온은 활성 회로(6) 및 반도체 소자(2)의 다른 구성요소를 손상시킬 수 있기 때문이다. 어떤 경우에는 방해층에 사용되는 물질이 오염 우려로 인해 반도체 제조 시설과 호환되지 않을 수 있다. 도 1에 한 층의 방해 물질(4)만이 도시되어 있긴 하지만, 상술한 바와 같이 동일하거나 상이한 2개 이상의 방해 물질이 증착될 수 있다. 일부 실시예에서, 차단 기능은 물질의 한 층에 의해 수행될 수 있는 반면, 일부 다른 실시예에서는 상이한 물질(또는 동일한 물질)의 여러 층이 민감한 회로(6)에 대한 제3자의 액세스를 방해하는 역할을 할 수 있다. 예를 들어, 광학 필터링, 산란 또는 차단 기능을 도입하기 위해 특정 특성(예를 들어, 굴절률) 및 두께를 갖는 물질의 여러 층이 제공될 수 있다. 일 실시예에서, 그러한 방해 물질(4)의 하나 이상의 층이 파괴 물질의 또 다른 하나 이상의 층의 상부에 증착될 수 있다. 다른 실시예에서, 그러한 방해 물질(4)의 하나 이상의 층은 표준 반도체 물질, 예를 들어, 실리콘, 실리콘 산화물, 실리콘 질화물 등의 하나 이상의 층에 의해 분리될 수 있다.
접합층(5)은 방해 물질(4) 상에 제공될 수 있다. 또 다른 실시예에서, 하나 이상의 버퍼층(도 1a에 도시되지 않음)은 접합층(5)을 증착하기 전에 방해 물질(4) 상에 증착될 수 있다. 하나 이상의 버퍼층이 공정 제한(예를 들어, 접착층(5)과 방해 물질(4) 사이의 낮은 접착력)으로 인해 사용될 수 있으며, 여기서 접착층(5)을 방해 물질(4) 상에 직접적으로 증착하는 것은 어려울 수 있다. 접합층(5)은 임의의 적합한 유형의 비전도성 또는 유전 물질, 특히 실리콘 산화물, 실리콘 질화물 등과 같은 집적 회로 제조와 양립가능한 무기 유전체를 포함할 수 있다. 일부 실시예에서, 접합층(11)은 또한 반도체 소자(2) 상에 제공될 수 있다. 접합층(5)(예를 들어, 실리콘 산화물)은 얇을 수 있어서, 층(5)이 제3자 액세스로부터 보안 회로(6)를 적절하게 보호하거나 차폐하지 않을 수 있다. 도 1b에 도시된 바와 같이, 보호 소자(3)는 접착제 없이 반도체 소자(2)에 직접 접합될 수 있다. 본 명세서에 설명된 바와 같이, 각각의 접합층(5, 11)은 접합을 위해 준비될 수 있다. 예를 들어, 접합층(5, 11)은 높은 표면 평탄도로 평활화되고 종결 처리(예를 들어, 질소 종결 처리)에 노출되는 결합 표면(9, 10)을 가질 수 있다. 보호 소자(3)의 접합층(5, 11)과 반도체 소자(2)는 접착제나 전압을 인가하지 않고 실온에서 서로 접촉시켜질 수도 있다. 접합층(5, 11)은 결합 인터페이스(8)를 따라 강한 공유 접합을 형성할 수 있다. 강한 공유 접합은 처리에 충분할 수 있으며, 심지어는 그라인딩, 폴리싱 또는 다른 방식으로 기판을 박형화(thinning)하는 것, 싱귤레이션 등과 같은 접합-후 처리에 충분할 수 있으나, 접합-후 어닐링은 접합의 강도를 훨씬 더 증가시킬 수 있다. 또 다른 실시예에서, 접합층(11)은 방해 물질(4)에 직접 접합될 수 있으며, 보호 소자(3) 상의 접합층(5)은 제공되지 않을 수 있다.
도 1b에 도시된 바와 같이, 일부 실시예에서 복수의 반도체 소자(2)는 웨이퍼(2')와 같은 웨이퍼 형태로 제공될 수 있고, 복수의 싱귤레이션된 보호 소자(3)는 다이-투-웨이퍼(die-to-wafer, D2W) 공정에서 웨이퍼(2')에 직접 접합될 수 있다. 웨이퍼(2')는 톱 스트리트(S)를 따라 싱귤레이션되어 복수의 접합된 구조(1)를 형성할 수 있으며, 각각은 싱귤레이션된 반도체 소자(2)에 직접 접합된 하나 이상의 보호 소자(3)를 포함한다. 예시된 실시예에서 보호 소자(3)는 외부 액세스로부터 보안에 민감한 구성요소(6)를 보호하기 위해 반도체 소자(2)의 민감한 영역 위에 제공될 수 있다. 일부 실시예에서 보호 소자(3)는 반도체 소자(2)의 활성 표면의 일부에만 제공될 수 있다. 다른 실시예에서, 보호 소자(3)는 반도체 소자(2)의 전체에 걸쳐서 제공될 수 있다. 보호 소자(3) 및/또는 방해층(4)은 스크린, 그리드, 개별 방해 피쳐의 어레이 등과 같은 연속적 또는 불연속적 패턴을 포함할 수 있다. 유리하게는, 도 1a 및 도 1b의 실시예에서 제3자가 활성 회로의 민감한 영역(들)(6)에 물리적으로 액세스를 시도하면, 방해 물질(4)은 보호 소자(3)를 제거하는 데 사용되는 도구를 파괴하거나 손상시킬 수 있다. 대안적으로, 또는 추가적으로 보호 소자(3)를 제거하려고 시도하면 그 아래에 있는 민감한 회로(6)가 파괴될 것이다. 대안으로 또는 추가적으로, 예를 들어 NIR 트리거링을 통해 보안 데이터에 액세스하려는 시도는 보호 소자(3)의 존재로 인해 금지될 수 있다.
도 2는 방해 물질(4')을 포함하는 보호 소자(3)의 또 다른 예를 도시한다. 달리 언급되지 않는 한, 도 2의 구성요소는 도 1a 내지 도 1b의 구성요소와 동일하거나 일반적으로 유사할 수 있다. 도 1a 내지 도 1b의 실시예와 달리, 도 2의 보호 소자(3)는 캐리어(예를 들어, 도 1a에 도시된 실리콘 기판(7) 또는 베이스)를 포함하지 않을 수 있다. 오히려, 보호 소자(3)는 방해 칩렛(4')을 정의하기 위해 방해 물질의 블록 또는 벌크 물질(예를 들어, 연마 물질, 광 차단 물질 등)을 포함할 수 있다. 접합층(5)은 도 2의 단단하거나 방해 칩렛(4') 위에 제공될 수 있다. 도 1b의 배치와 유사하게, 방해 칩렛(4')의 접합층(5)은 직접 접합을 위해 준비될 수 있고, 접합층(5)은 접착제 없이 반도체 소자(2)에 직접 접합될 수 있다. 도 2의 배치에서, 더 큰 벌크의 방해 물질을 사용하는 것은 제거하기 더 어려울 수 있고 및/또는 제3자의 물리적 액세스 시도 시 아래에 있는 민감한 회로(6)의 파괴를 야기할 가능성이 더 높을 수 있다.
도 3은 방해 물질(4)을 포함하는 보호 소자(3)의 다른 실시예를 도시한다. 달리 언급되지 않는 한, 도 3의 구성요소는 도 1a 내지 도 1b의 구성요소와 동일하거나 일반적으로 유사할 수 있다. 예를 들어, 도 1a 내지 도 1b에서와 같이 보호 소자(3)는 (실리콘 베이스 또는 기판(7)과 같은) 캐리어, 캐리어 또는 기판(7) 상의 방해 물질(4), 접착제가 없는 (집적 디바이스 다이, 웨이퍼 등과 같은) 반도체 소자(2)에 직접 접합되도록 구성된 접합층(5)을 포함할 수 있다. 도 1b의 배치와 유사하게, 결합층(5)은 직접 결합을 위해 준비될 수 있고, 결합층(5)은 공유, 유전-대-유전체 직접 결합을 형성하기 위해 접착제 없이 반도체 소자(2)에 직접 결합될 수 있다. 그러나, 도 1a 내지 도 1b의 실시예와 달리, 도 3에서 비전도성 라우팅층(12)은 방해 물질(4)과 접합층(5) 사이에 제공될 수 있다. 도시된 바와 같이, 전도성 라우팅 회로(13)는 접합층(5)을 통해 비전도성 라우팅층(12)을 따라 연장될 수 있다. 보호 소자(3)에 배치된 전도성 라우팅 회로(13)는 반도체 소자(2)의 대응하는 회로에 직접 결합하도록 구성될 수 있다(도 1b 참조). 예를 들어, 배선 라우팅 회로(13) 및 접촉 패드(14)는 반도체 제조에서 일반적인 백 엔드 금속화 기술을 사용하고 접합 전에 리세스될 수 있는 노출된 접촉 패드(14)를 갖는 폴리싱된 접합층(5)(예를 들어, 실리콘 산화물, 실리콘 질화물, 산질화규소(silicon oxynitride), 불소화될 수 있고 질소 말단을 포함할 수 있는 탄질화규소(silicon carbonitride))으로 종단되는 보호 소자(3)를 형성할 때 방해 물질(4) 위 및/또는 비전도성층(12) 내에 제조될 수 있다. 라우팅 회로(13)에 연결된 보호 소자(3)의 접촉 패드(14)는 반도체 소자(2) 상의 대응하는 접촉 패드(미도시)에 직접 접합되고 전기적으로 연결될 수 있다. 반도체 소자(2)의 대응하는 접점 패드(도시되지 않음)에 보호 소자(3) 상의 접촉 패드(14)의 직접 접합은 본 명세서에 기술된 캘리포니아 산호세의 Xperi Corporation에서 개발한 직접 접합 상호연결(Direct Bond Interconnect) 또는 DBI® 프로세스와 같은 하이브리드 유전체-유전체 및 도체-도체 접합 프로세스를 사용하여 달성될 수 있다. 도 3에서, 라우팅 회로(13)는 접합 표면(9)의 외부(예를 들어, 아래)로 연장되는 것으로 개략적으로 예시되어 있지만, 접합 표면(9) 아래에 도시된 라우팅 회로(13)의 부분은 대신 대응하는 반도체 소자(2)의 접합 표면(10)을 통해 연장될 것이라는 것을 이해해야 한다. 따라서, 라우팅 회로(13)는 다양한 실시예에서 접합 인터페이스(8)를 가로질러 연장될 수 있다. 라우팅 회로(13)는 보호 소자(3)와 반도체 소자(4) 사이에 분산된 하나의 데이지 체인일 수 있으며, 또는 여러 개의 이러한 독립적인 데이지 체인을 포함할 수 있다. 일부 실시예에서, 라우팅 회로(13)는 수동 데이지 체인만을 포함할 수 있는 반면, 일부 다른 실시예에서는 하나 이상의 온전한 데이지 체인이 반도체 소자(2) 내에서 하나 이상의 기능을 가능하게 할 수 있다.
보호 소자(3) 상에 회로(13)의 일부를 제공하는 것은 접합 구조체(1)의 보안을 유리하게 개선할 수 있다. 예를 들어, 반도체 소자(2)가 물질 제거 공정에 의해 공격을 받았다면, 반도체 소자(2)의 회로(13) 일부가 손상되어 보호 소자(3) 상의 회로(13)의 다른 부분의 회로가 단절될 수 있다. 일 실시예에서, 보호 소자(3)와 보호 회로(6) 사이에서 공유되고 접합 인터페이스(8)를 가로지르는 라우팅 회로(13)는 보호된 회로의 전력 메시(power mesh)의 일부일 수 있다. 보호 소자(3)를 제거하기 위한 간소화는 따라서 보호 회로(6)에 대한 전원 공급을 차단하고 보안 조치를 우회하기 위한 결함 주입에 의한 작동을 방지할 수 있다.
도 4를 참조하면, 웨이퍼 대 웨이퍼(wafer-to-wafer, W2W) 접근 방식이 도시되어 있다. 도 4에서, 보호 소자(3)와 반도체 소자(2)가 모두 웨이퍼 형태로 제작될 수 있다. 보호 소자(3)는 도 1a에 도시된 방해 물질(4)을 포함할 수 있지만, 이는 도시된 소자(3, 2)의 상대적인 크기로 인해 도 4에 도시되지 않았다. 보호 소자(3)를 정의하는 영역을 포함하는 제1 웨이퍼(3')와 반도체 소자(2)를 정의하는 영역을 포함하는 제2 웨이퍼(2')는 직접 접합 인터페이스(8)를 따라 접착제 없이 서로 직접 접합될 수 있다. 접합된 웨이퍼는 톱 스트리트를 따라 싱귤레이션되어 복수의 접합된 구조(1)를 형성할 수 있다. 예를 들어, 접합된 웨이퍼(2', 3')는 특수 톱, 레이저 싱귤레이션, 화학적 에칭, 플라즈마 에칭, 스코어링 및 프랙처링(예를 들어, 스크라이브 및 브레이크), 팬텀 스크라이브 또는 이들의 조합을 사용하여 싱귤레이션될 수 있다. 반도체 소자(2)는 민감한 회로 영역(6) 및 전도성 비아(15)와 같은 임의의 다른 적절한 배선을 포함할 수 있다. 일 실시예에서, 웨이퍼(3')의 외부 부분은 웨이퍼 대 웨이퍼(W2W) 접합 후에 에칭될 수 있어서, 보호 소자(3)는 반도체 소자(2)의 일부만을 보호한다.
도 5a 내지 도 5c는 보호 소자(3)가 반도체 소자(2)의 대향하는 측면(17, 18)에 직접 접합된 접합 구조체(1)의 추가 실시예를 도시한다. 이는 W2W (및 3'의 필요하지 않은 부분 에칭) 또는 D2W(다이-웨이퍼) 직접 접합에 의해 가능해진다. 달리 언급되지 않는 한, 도 5a-5c의 참조 번호는 도 1a-4의 유사한 번호의 구성요소와 일반적으로 유사하거나 동일할 수 있는 구성요소를 나타낸다. 도 5a 내지 도 5b에 도시된 바와 같이, 보호 소자(3)는 반도체 소자(2)의 양면(17, 18)에 대한 외부 공격을 방해하기 위해 반도체 소자(2)의 상단 측면(17)과 하단 측면(18)을 모두를 보호할 수 있다. 도 5a에서, 예를 들어, 복수의 싱귤레이션된 보호 소자(3b, 3c)은 반도체 소자(2)의 하단 측면(18)에 직접 접합될 수 있다. 싱귤레이션된 보호 영역(3a)은 반도체 소자(2)의 상부 측면(17)에 직접 접합될 수도 있다. 반도체 소자(2)의 상부 및 하부 측면(17, 18) 위에, 그리고 보호 소자(3a-3c)의 표면을 따라 몰딩 화합물 또는 다른 충전 물질이 제공될 수도 있다. 예를 들어, 도 5a에 도시된 바와 같이, 제1 몰딩 화합물(16a)은 반도체 소자(2)의 상부 측면(17) 위에 그리고 보호 소자(3a)의 표면을 따라 제공될 수 있다. 제2 몰딩 화합물(16b)은 반도체 소자(2)의 하부 측면(18) 위에 그리고 인접한 보호 소자(3b, 3c) 사이의 위치를 포함하여 보호 소자(3b, 3c)의 표면을 따라 제공될 수 있다. 일부 실시예에서, 몰딩 화합물(들)(16a 및/또는 16b)은 보호 소자(3a-3c)의 상부 및 하부 측면 위에 제공될 수 있다. 몰딩 화합물(들)(16a 및/또는 16b)은 에폭시 또는 기타 캡슐화제와 같은 절연 충전 물질을 포함할 수 있다.
도 5b 및 도 5c에서, 보호 소자(3b)는 반도체 소자(2)의 일면(예를 들어, 바닥 측면(18))의 실질적으로 전체를 덮고 보호할 수 있다. 하나의 싱귤레이션된 보호 소자(3a)(도 5b) 또는 복수의 싱귤레이션된 보호 소자(3a, 3c)(도 5c)가 활성 회로의 민감 영역(들)(6)을 포함하는 반도체 소자(2)의 상부 측면(17)의 부분 위에 제공될 수 있다. 일부 실시예에서, 반도체 소자(2) 위에 그리고 보호 소자(들)(3) 주위에 몰딩 화합물이 제공되지 않을 수 있다. 다른 실시예에서, 도 5a에서와 같이, 몰딩 화합물이 제공될 수 있다
다양한 실시예에서, 방해 물질(4)은 보호 소자(3) 상에, 또는 반도체 소자(2)의 활성 회로(6) 바로 위에 인쇄될 수 있다. 예를 들어, 방해 물질(4)은 스크린 인쇄, 잉크젯 인쇄, 또는 그렇지 않으면 보호 소자(3) 또는 반도체 소자(2) 상에 증착될 수 있다. 다양한 실시예에서, 방해 물질(4)은 보호 소자(3) 상에 인쇄될 수 있고, 보호 소자(3)는 반도체 소자(2)에 직접 접합될 수 있다.
여기에 설명된 바와 같이, 반도체 디바이스는 제3자에 의한 다양한 외부 액세스 침입 기술에 노출될 수 있다. 예를 들어, 제3자는 반도체 소자(예를 들어, 집적 디바이스 다이)의 후면 또는 바닥 측면(18)을 통해 결함 주입을 시도할 수 있으며, 이는 활성 디바이스를 가지는 소자의 전면 또는 상단 측면(17) 반대이다. 후면 결함 주입은 트랜지스터를 뒤집거나 승인 없이 디바이스의 작동을 잘못 트리거할 수 있다. 다양한 실시예에서, 다이의 전면(17)은 예를 들어, 솔더 볼(solder ball)을 사용하는 플립 칩 연결 또는 와이어 접합에 의해 (패키지 기판과 같은) 외부 디바이스에 연결하기 위한 접합 또는 접촉 패드를 포함할 수 있다. 제3자는 회로를 리버스 엔지니어링하기 위해 반도체 소자의 보안에 민감한 구성요소를 광학적으로 이미지화하기 위해 후면 발광 기술을 시도할 수 있다. 예를 들어, 제3자는 자극을 주입한 후 실리콘을 통해 작은 적외선(IR) 방출을 검출할 수 있다. 충분한 횟수의 공격 후에 제3자는 암호화 키와 같은 민감한 정보를 결정하는 것이 가능하다.
본 명세서에 개시된 다양한 실시예는 이러한 후면 침입 기술로부터 유리하게 보호할 수 있다. 예를 들어, 도 5a 내지 도 5c의 실시예는 이러한 후면 공격을 방지할 수 있다. 도 6 내지 도 11b와 관련하여 아래에서 더 상세히 설명되는 다른 예에서, 본 명세서에 개시된 다양한 실시예는 후면 보호를 제공할 수 있는 통합된 방해층 및 SOI 구조를 동시에 제공할 수 있다. 일부 실시예에서, 벌크 실리콘 캐리어 또는 기판(7)은 후면 보호를 위해 핸들 웨이퍼(handle wafer) 방해층을 포함할 수 있다. 전면은 위에서 설명한 대로 접합된 칩렛을 통해 추가로 보호될 수 있다.
도 6은 반도체 소자(2)가 보호 소자(3)에 직접 접합된 접합 구조체(1)의 일 실시예를 도시한다. 본 명세서에 설명된 바와 같이, 일부 실시예에서, 반도체 소자(2)는 하나 이상의 보안 민감 영역(들)(6)을 갖는 활성 회로를 갖는 집적 회로 또는 디바이스 다이를 포함할 수 있다. 도 6의 실시예에서, 활성 회로는 반도체 소자(2)의 전면(A)에 또는 그 근처에 배치될 수 있으며, 및/또는 반도체 소자(2)의 후면(B)에 또는 그 근처에 배치될 수 있다. 다양한 실시예에서, 접합 패드(19)는 반도체 소자(2)의 전면(A) 상에 제공될 수 있다. 도 6의 반도체 소자(2)는 박형화된 디바이스 다이를 포함할 수 있다. 디바이스 다이의 박형화는 반도체 소자(2)를 보호 소자(3)에 직접 접합하기 전이나 후에 발생할 수 있다.
반도체 소자(2)는 유전체 재료, 예를 들어 실리콘 산화물과 같은 제1 접합층(11)을 포함할 수 있다. 보호 소자(3)는 핸들 또는 캐리어(7), 핸들 또는 캐리어(7) 위의 방해 물질(4), 및 방해 물질(4) 위의 제2 접합층(5)(예를 들어, 실리콘 산화물)을 포함할 수 있다. 제 1 및 제 2 접합층(11, 5)은 접착제 없이 서로 직접 접합되어 반도체 소자(2)를 보호 소자(3)에 접합할 수 있다. 일부 실시예에서, 위에서 설명된 바와 같이, 절연 접합층(11, 5) 상에 또는 내에 접촉 패드가 제공될 수 있다. 접촉 패드는 또한 일부 실시예에서 적절한 하이브리드 직접 접합 기술을 사용하여 접착제 없이 서로 직접 접합될 수 있다. 본 명세서에 설명된 바와 같이, 방해 물질(4)은 연마 물질, 광 차단 물질, 전도성 물질, 절연 물질, 광 또는 전자기(EM)파 산란 물질 등 중 하나 이상을 포함할 수 있다. 따라서, 방해 물질(4)은 제3자가 반도체 소자(2)의 보안 민감한 영역(들)(6)에 액세스하는 것을 방지할 수 있다. 예를 들어, 일부 실시예에서, 방해 물질(4)은 후면(B)로부터의 광 방출의 관찰을 방지할 수 있고, 및/또는 후면(B)으로부터 물질 제거 작업을 방해할 수 있다. SOI 기판은 핸들 웨이퍼를 그 사이에 매립된 산화물(buried oxide, BOX)를 갖는 활성 디바이스 웨이퍼에 접합함으로써 형성될 수 있다. 도 6의 경우, 유사한 프로세스가 무기 유전체, 특히 (예를 들어, 도 6의 접합 인터페이스(8)에 시그니처를 남기는 불소화 및/또는 질소 종단을 포함하는) 실리콘 산화물을 포함하는 접합층의 직접 접합을 사용하여 매립된 산화물(BOX) 및 방해 물질(4)을 제공할 수 있다. 접합층(11, 5)은 함께 SOI 층에 대한 BOX 역할을 하며, 여기서 BOX 층은 결합 층(11, 5) 사이(그리고 BOX 내) 인터페이스(8)에서의 직접 접합으로부터의 시그니처 불소 및/또는 질소 프로파일을 포함할 수 있다. 활성 디바이스 웨이퍼는 그 다음 박형화되고 남은 활성 실리콘 (또는 다른 반도체)의 트랜지스터 및 그 위에 형성된 종래의 금속화 층과 같은 반도체 소자(2)의 활성 디바이스를 형성하기 위해 박형화되고 처리될 수 있다. 선택적으로, 캐리어 또는 핸들 웨이퍼는 싱귤레이션 전이나 후에 박형화될 수도 있다. 다른 실시예에서, 활성 디바이스 층의 두꺼운 부분은 스마트 컷과 유사한 기술을 사용하여 제거될 수 있어서, 매우 얇은 활성 디바이스 웨이퍼를 남길 수 있다.
도 7을 참조하면, 도 6에 도시된 것과 유사한 접합 구조체(1)가 도시되어 있다. 달리 언급되지 않는 한, 도 7의 구성요소는 도 6의 유사한 구성요소와 동일하거나 일반적으로 유사할 수 있다. 도 7의 실시예에서, 방해 물질(4)은 예를 들어 화학적 기상 증착(chemical vapor deposition, CVD), 물리적 기상 증착(physical vapor deposition, PVD), 또는 임의의 다른 적절한 기술을 사용하여 캐리어(7) 상에 증착될 수 있다. 증착은 제2 접합층(5)이 제공되는 거친 상부 표면(20)을 남기도록 설계될 수 있으며, 이는 활성 실리콘(또는 다른 반도체) 기판을 포함할 수 있는 반도체 소자(2)의 접합층(11)에 직접 접합된다. 다른 실시예에서, 방해 물질(4)의 표면은 그 증착 후에 임의의 적절한 기술에 의해 조면화될 수 있다. 제2 접합층(5)이 이러한 거친 표면 위에 증착됨에 따라, 화학적 기계적 폴리싱을 포함하는 하나 이상의 폴리싱 기술이 유전체 접합층(5)의 접합 가능한 표면을 제공하기 위해 사용될 수 있다. 상술한 바와 같이, 활성 실리콘을 갖는 반도체 소자(2)는 박형화될 수 있다. 방해 물질(4)의 거친 상부 표면(20)은 거친 인터페이스를 가로질러 한쪽에서 다른 쪽으로 진행하는 임의의 입사광의 광 산란 또는 확산을 유발할 수 있다. 또한, 거친 상부 표면(20)은 반도체 소자(2)의 민감한 영역(6)의 보안을 더욱 향상시키기 위해 보호 소자(3)의 마모성 또는 경도를 향상시킬 수 있다. 방해 물질(4)의 거친 상부 표면(20)은 또한 방해 물질의 폴리싱, 그라인딩 또는 에칭 제거를 훨씬 더 어렵게 만들 수 있다. 또한, 접합층(5)(예를 들어, 실리콘 산화물) 및 방해 물질(4)을 모두 사용하는 것은 제거 프로세스를 복잡하게 할 수 있는데, 그 이유는 방해 물질(4)을 제거하려는 시도가 접합층(5)을 파괴할 수 있고 접합층(5)을 제거하려는 시도가 접합층(5)을 파괴하거나 손상시킬 수 있기 때문이다.
도 8은 도 6 및 도 7에 도시된 것과 유사한 접합 구조체(1)를 도시한다. 달리 언급되지 않는 한, 도 8의 구성요소는 도 6 내지 도 7의 구성요소와 동일하거나 일반적으로 유사할 수 있다. 도 7의 실시예와 달리, 보호 소자(3)는 벌크 핸들 또는 캐리어(7), 및 벌크 핸들 또는 캐리어(7) 상에 배치된 접합층(5)(예를 들어, 산화물층)을 포함할 수 있다. 핸들 또는 캐리어(7)의 상부 표면은 조면화된 상부 표면(21)과 조면화된 상부 표면(21) 위에 도포된 제2 접합층(5)을 포함할 수 있다. 도 8에서, 방해 물질(4)은 핸들 또는 캐리어(7)의 조면화된 상부 표면(21) 및 조면화된 상부 표면(21)의 리세스 내의 물질 부분(22)(예를 들어, 유전체 접합층(5)의 부분(22))을 포함할 수 있다. 반도체 소자(2)에 대한 직접 접합 시, 제2 접합층(5)(예를 들어, 산화물층) 및 벌크 핸들이나 캐리어(7)의 조면화된 상부 표면(21) 사이의 조면화된 인터페이스는 반도체 소자(2) 상에 입사된 광이 보호 소자(3)의 후면을 통해 산란될 수 있는 광 산란, 확산 및/또는 렌즈 효과를 제공할 수 있다. 이러한 광학 산란은 광학 또는 전자기(EM) 기술을 사용하여 반도체 소자(2)의 민감 영역(들)(6)에 액세스하려는 시도를 방지할 수 있다.
도 9는 접합 구조체(1)가 외부 디바이스, 예를 들어 패키지 기판(32)에 장착된 집적 디바이스 패키지(30)를 도시한다. 패키지 기판(32)은 (인쇄 회로 기판 또는 PCB와 같은) 라미네이트 기판, 리드 프레임, 몰딩된 리드 프레임, 세라믹 기판, 또는 임의의 다른 적합한 유형의 기판을 포함할 수 있다. 도시된 실시예에서, 반도체 소자(2)의 전면(A) 상의 접합 패드(19)는 하나 이상의 접합 와이어(34)를 통해 패키지 기판(32) 상의 대응하는 리드 또는 접촉 패드(33)에 와이어 접합된다. 도 9에서 반도체 소자(2)의 후면(B)은 후면(B)으로부터의 외부 액세스로부터 (방해 물질(4)을 포함하는) 보호 소자(3)에 의해 보호될 수 있다. 도 9에 도시된 반도체 소자(2)는 반도체 디바이스 및 그 위의 금속화 레벨을 포함하는 집적 회로를 포함할 수 있다. 보호 소자(3)는 웨이퍼 레벨에 제공될 수 있지만(따라서 반도체 소자(2) 또는 다이의 활성 실리콘과 횡방향으로 같은 공간을 차지할 수 있음) 반도체 소자(2)의 전면(A) 상에서 도시된 바와 같이 접합 와이어(34)를 포함하는 접합을 방해하지 않을 수 있다.
도 10은 접합 구조체(1)가 다른 실시예에 따른 외부 디바이스, 예를 들어 패키지 기판(32)에 장착된 집적 디바이스 패키지(30)를 도시한다. 도 9에서와 같이, 반도체 소자(2)의 후면(B)은 (방해 물질(4)을 포함하는) 보호 소자(3)에 의해 외부 액세스로부터 보호될 수 있다. 그러나, 도 9의 실시예와 달리, 도 10에서는 반도체 소자(2)의 전면(A)이 외부 디바이스(예를 들어, 패키지 기판(32))를 향할 수 있다. 반도체 소자(2)의 전면(A) 상의 접합 패드(19)는 플립 칩 연결에서 복수의 솔더 볼(35)을 통해 패키지 기판(32)에 연결될 수 있다. 도 9에서와 같이, 도 10의 반도체 소자(2)는 반도체 디바이스 및 그 위의 금속화 레벨을 포함하는 집적 회로를 포함할 수 있다. 또한, 도 9에서와 같이 보호 소자(3)가 웨이퍼 레벨에 제공될 수 있지만(따라서 반도체 소자(2) 또는 다이의 활성 실리콘과 횡방향으로 같은 공간을 차지할 수 있음) 전면(A) 상에 도시된 바와 같이 솔더 볼(35)을 사용한 플립 칩 접합을 포함하는 접합을 방해하지 않을 수 있다. 도 10에 도시된 바와 같이, 접합 구조체(1)는 또한 반도체 소자(2)의 활성 실리콘과 패키지 기판(32) 사이에 재분배층을 사용하는 팬-아웃 장치를 포함할 수도 있다.
도 11a 및 도 11b는 반도체 소자(2)의 전면(A) 및 후면(B) 모두가 방해 물질을 포함할 수 있는 보호 물질(4)을 가지는 보호 소자(3)에 의해 보호될 수 있는 다양한 실시예를 도시한다. 도 11a는 반도체 소자(2)의 전면(A)이 패키지 기판(32)에 와이어 접합된 도 9의 실시예와 일반적으로 유사하다. 도 9에서와 같이 (방해 물질(4)을 포함할 수 있는) 제1 보호 소자(3a)가 반도체 소자(2)의 후면(B) 위에 제공될 수 있다. 그러나, 도 9의 장치와는 달리, 도 11a에서 (본 명세서에 설명된 임의의 보호 소자(3)와 유사할 수 있는) 제2 보호 소자(3b)는 반도체 소자(2)의 전면(A) 위에 접합되어 반도체 소자(2)의 민감한 영역(들)(6)에 대한 외부 공격으로부터 전면(A)을 보호할 수 있다. 따라서, 도 11a에서, 접합층은 반도체 소자(2)의 전면 및 후면(A, B) 모두에 또는 근처에 제공될 수 있다. 제1 및 제2 보호 소자(3a, 3b)는 접착제 없이 반도체 소자(2)의 전면 및 후면(A, B)의 접합층에 직접 접합될 수 있다. 도 5a 내지 도 5c와 달리, 후면 방해층(4)은 SOI 기판의 BOX 층과 통합되거나 결합될 수 있다.
도 11b는 반도체 소자(2)의 전면(A)이, 복수의 솔더 볼(36)이 반도체 소자(2)를 전기적 그리고 기계적으로 패키지 기판(32)에 연결하는 플립칩 연결을 통해 패키지 기판(32)에 연결된 도 10의 실시예와 일반적으로 유사하다. 제1 보호 소자(3a)(방해 물질을 포함할 수 있음)는 도 10에서와 같이 반도체 소자(2)의 후면(B) 위에 제공될 수 있다. 그러나, 도 10의 배열과 달리, 도 11b에서는 제2 보호 소자(3b)(여기에 설명된 임의의 보호 소자(3)와 유사할 수 있음)를 반도체 소자(2)의 전면(A) 위에 접합될 수 있어서, (소자(2)의 전면 및 후면(A, B) 중 하나 또는 둘 모두에 또는 근처에 제공될 수 있는) 반도체 소자(2)의 민감한 영역(들)(6)에 대한 외부 공격으로부터 전면(A)을 보호할 수 있다. 따라서, 도 11b에서, 접합층은 반도체 소자(2)의 전면 및 후면(A, B) 모두에 제공될 수 있다. 제1 및 제2 보호 소자(3a, 3b)는 접착제 없이 반도체 소자(2)의 전면 및 후면(A, B)의 접합층에 직접 접합될 수 있다. 도 11b에 도시된 바와 같이, 제2 보호 소자(3b)는, 보호 소자(3b)가 솔더 볼(35) 사이 그리고 패키지 기판(32) 위의 공간 또는 캐비티(37)에 배치된 포슘 패키지 배열(possum package arrangement)로 제공될 수 있다.
도 12는 다양한 실시예에 따른 하나 이상의 접합 구조체(1)를 통합하는 전자 시스템(80)의 개략도이다. 시스템(80)은 모바일 전자 장치(예를 들어, 스마트폰, 태블릿 컴퓨팅 장치, 랩톱 컴퓨터 등), 데스크톱 컴퓨터, 자동차 또는 이들의 구성요소, 스테레오 시스템, 의료 기기, 카메라 또는 기타 적절한 유형의 시스템과 같은 임의의 적합한 유형의 전자 장치를 포함할 수 있다. 일부 실시예에서, 전자 시스템(80)은 마이크로프로세서, 그래픽 프로세서, 전자 기록 장치, 또는 디지털 메모리를 포함할 수 있다. 시스템(80)은, 예컨대 하나 이상의 마더보드(motherboard)를 통해, 시스템(80)에 기계적으로 및 전기적으로 연결된 하나 이상의 디바이스 패키지(82)를 포함할 수 있다. 각각의 패키지(82)는 하나 이상의 접합 구조체(1)를 포함할 수 있다. 패키지(82)는 여기에 설명된 패키지(30)와 유사하거나 동일할 수 있다. 도 12에 도시된 시스템(80)은 본 명세서에 도시되고 설명된 바와 같은 접합 구조체(1) 및 연관된 보호 소자(3) 중 임의의 것을 포함할 수 있다
이에 따라, 일 실시예에서, 접합 구조체가 개시된다. 접합 구조체는 활성 회로 및 제1 접합층을 포함하는 반도체 소자를 포함할 수 있다. 접합 구조체는 접합 인터페이스를 따라 접착제 없이 반도체 소자에 직접 접합된 방해 소자를 포함할 수 있다. 방해 소자는 활성 회로 위에 배치된 방해 물질 및 방해 물질 상의 제2 접합층을 포함할 수 있다. 제2 접합층은 접착제 없이 제1 접합층에 직접 접합될 수 있으며, 방해 물질은 반도체 소자보다 더 높은 경도를 갖고 활성 회로로의 외부 액세스를 차단하도록 구성된다.
일부 실시예에서, 방해 물질은 접합 인터페이스로부터 10 마이크론 미만의 거리에 위치될 수 있다. 예를 들어, 방해 물질은 접합 인터페이스로부터 5 마이크론 미만의 거리에 위치될 수 있다. 방해 물질의 제1 경도는 반도체 소자의 제2 경도보다 클 수 있다. 예를 들어, 제1 경도는 제2 경도의 적어도 1.2배, 제2 경도의 적어도 1.25배, 제2 경도의 적어도 1.3배, 제2 경도의 적어도 1.4배, 또는 제2 경도의 적어도 1.5배일 수 있다. 다양한 실시예에서, 제1 경도는 제2 경도의 1.2 내지 2.5배 범위, 제2 경도의 1.2 내지 2배 범위, 또는 제2 경도의 1.2 내지 1.8배 범위에 있을 수 있다. 일부 실시예에서, 방해 물질은 적어도 일부의 다이아몬드를 포함할 수 있고, 반도체 소자는 적어도 일부의 실리콘을 포함할 수 있다. 일부 실시예에서, 방해 물질은 연마 물질과 같은 파괴 물질을 포함할 수 있다. 예를 들어, 연마 물질은 연속적인 고체 물질를 포함하거나 포함하지 않을 수 있다. 오히려, 연마 물질은 연마 물질을 형성할 수 있는 폴리싱 슬러리에서 응집체를 생성할 수 있는 콤팩트 영역에 연마 물질(예를 들어, 실리콘 카바이드 등)의 미립자를 포함할 수 있다. 방해 물질은 비커스 척도로 측정할 때 20GPa 내지 150GPa 범위의 경도를 갖는 파괴 물질을 포함할 수 있다. 방해 물질은 비커스 척도로 측정할 때 적어도 80GPa의 경도를 갖는 파괴 물질을 포함할 수 있다. 추가적으로 또는 대안적으로, 방해 물질은 광 차단 물질을 포함할 수 있다. 예를 들어, 광 차단 물질은 700 nm 내지 1 mm 범위, 750 nm 내지 2500 nm 범위, 또는 800 nm 내지 2500 nm 범위의 파장에서 광을 차단하도록 구성될 수 있다. 일부 실시예에서, 광 차단 물질은 근적외선(NIR) 파장에서 빛을 차단하도록 구성될 수 있다.
다양한 장치에서, 방해 물질은 부가적으로 또는 대안적으로 활성 회로로의 물리적 액세스를 방지하도록 구성될 수 있다. 방해 물질은 접합 구조체로부터 반도체 물질의 제어된 제거를 위해 하드웨어 사용을 물리적으로 파괴하도록 구성될 수 있다. 방해 물질은 전자기파가 활성 회로에 도달하는 것을 차단하도록 구성될 수 있다.
일부 실시예에서, 반도체 소자는 집적 회로 다이를 포함한다. 방해 소자는 방해 물질과 반도체 소자 사이의 접합층을 포함할 수 있다. 일부 실시예에서, 접합층은 실리콘 산화물을 포함할 수 있다. 일부 실시예에서, 라우팅 회로는 접합층을 통해 반도체 소자의 제1 접촉 패드로 연장될 수 있다. 비전도성 라우팅층은 접합층과 방해 물질 사이에 배치될 수 있고, 라우팅 회로의 일부는 비전도성 라우팅층을 따라 배치된다. 접합층의 제2 접촉 패드는 반도체 소자의 대응하는 제1 접촉 패드에 접착제 없이 직접 접합될 수 있다. 일부 실시예에서, 반도체 소자는 접합층에 직접 접합된 제2 접합층을 포함한다.
다양한 실시예에서, 방해 소자는 기판을 더 포함하고, 방해 물질은 기판 상에 배치된 방해층을 포함한다. 방해층은 반도체 소자의 활성 표면 전체보다 적게 커버하도록 패터닝될 수 있다. 일부 실시예에서, 방해층은 반도체 소자의 활성 표면 전체를 커버한다.
다양한 실시예에서, 방해 물질은 그 위에 형성된 접합층을 가지는 칩렛을 포함한다.
다양한 실시예에서, 방해 소자는 반도체 소자의 제1 표면에 직접 접합될 수 있다. 접합 구조체는 제1 표면에 대향하는 반도체 소자의 제2 표면에 접착제 없이 직접 접합된 제2 방해 소자를 더 포함할 수 있다. 제2 방해 소자는 활성 회로 위에 배치된 제2 방해 물질을 포함할 수 있다. 제2 방해 물질은 활성 회로로의 외부 액세스를 차단하도록 구성될 수 있다. 일부 실시예에서, 제2 방해 소자는 반도체 소자의 제2 표면의 일부만을 커버한다. 일부 실시예에서, 제2 방해 소자는 반도체 소자의 제2 표면 전체를 커버한다.
다양한 실시예에서, 복수의 방해 소자는, 활성 회로로의 외부 액세스를 차단하도록 구성된 하나 이상의 방해 물질을 포함하는 복수의 방해 소자와 함께, 접착제 없이 반도체 소자에 직접 접합될 수 있다.
다른 실시예에서, 접합 구조체는 활성 회로 및 제1 접합층을 포함하는 반도체 소자를 포함할 수 있다. 접합 구조체는 접합 인터페이스를 따라 접착제 없이 반도체 소자에 직접 접합된 방해 소자를 포함할 수 있으며, 방해 소자는 활성 회로 위에 배치된 광학적 방해 물질을 포함하고, 제2 접합층은 접착제 없이 제1 접합층에 직접 접합되며, 광학적 방해 물질은 활성 회로로의 외부의 광학적 액세스를 차단하도록 구성된다.
일부 실시예에서, 광학적 방해 물질은 광 차단 물질을 포함한다. 일부 실시예에서, 광 차단 물질은 750 nm 내지 1500 nm 범위의 파장에서 광을 차단하도록 구성된다. 일부 실시예에서, 광 차단 물질은 근적외선(NIR) 파장에서 빛을 차단하도록 구성된다. 일부 실시예에서, 광학적 방해 물질은 광학 필터를 포함한다. 일부 실시예에서, 광학적 방해 물질은 광 산란 물질을 포함한다.
다른 실시예에서, 접합 구조체를 형성하는 방법이 개시된다. 본 방법은 방해 소자를 활성 회로를 포함하는 반도체 소자에 접착제 없이 직접 접합하는 단계를 포함할 수 있다. 방해 소자는 활성 회로 위에 배치된 방해 물질을 포함할 수 있고, 방해 물질은 반도체 소자보다 더 높은 경도를 갖고 활성 회로로의 외부 액세스를 차단하도록 구성된다.
다양한 실시예에서, 본 방법은 방해 소자를 형성하기 위해 방해 물질 위에 접합층을 형성하는 단계를 포함할 수 있다. 접합층을 형성하는 단계는 방해 물질 상에 산화물층을 증착하는 단계를 포함할 수 있다. 일부 실시예에서, 접합층의 접촉 패드는 접착제 없이 반도체 소자의 대응하는 접촉 패드에 직접 접합될 수 있다. 활성 회로는 반도체 소자에 형성될 수 있다. 일부 실시예에서, 활성 회로는 직접 접합 전에 형성될 수 있다. 일부 실시예에서, 활성 회로는 직접 접합 후에 형성될 수 있다.
다양한 실시예에서, 방해 물질은 기판 상의 방해층으로서 형성될 수 있다. 다양한 실시예에서, 방해 물질은 기판 상에 인쇄될 수 있다.
다양한 실시예에서, 방해 소자는 직접 결합 전에 싱귤레이션될 수 있다.
일부 실시예에서, 방해 소자를 직접 접합하는 것은 반도체 소자를 포함하는 제2 웨이퍼에 방해 물질을 포함하는 제1 웨이퍼를 직접 접합하는 것을 포함할 수 있다. 접합된 제1 및 제2 웨이퍼는 싱귤레이션되어 복수의 접합 구조체를 형성할 수 있다.
다양한 실시예에서, 방법은 복수의 방해 소자를 반도체 소자에 접착제 없이 직접 접합하는 단계를 포함할 수 있다. 복수의 방해 소자는 활성 회로로의 외부 액세스를 방해하도록 구성된 하나 이상의 방해 물질을 포함할 수 있다.
일부 실시예에서, 제1 방해 소자는 반도체 소자의 제1 표면에 직접 접합될 수 있다. 방법은 제2 방해 소자를 제1 표면에 대향하는 반도체 소자의 제2 표면에 접착제 없이 직접 접합하는 단계를 더 포함할 수 있다. 제2 방해 소자는 활성 회로 위에 배치된 제2 방해 물질을 포함할 수 있고, 제2 방해 물질은 활성 회로로의 외부 액세스를 차단하도록 구성된다.
다양한 실시예에서, 방법은 제1 제조 시설에서 방해 소자를 형성하는 단계 및 제1 제조 시설과 상이한 제2 제조 시설에서 반도체 소자를 형성하는 단계를 포함할 수 있다. 일부 실시예에서, 방법은 제1 최대 온도에서 방해 소자를 처리하는 단계 및 제2 최대 온도에서 반도체 소자를 처리하는 단계를 포함할 수 있으며, 제1 최대 온도는 제2 최대 온도보다 더 높다. 예를 들어, 제1 최대 온도는 적어도 400°C, 또는 400°C 내지 1000°C의 범위에 있을 수 있다. 다양한 실시예에서, 제1 최대 온도는 제2 최대 온도의 1.2 내지 4배의 범위에 있을 수 있다.
다른 실시예에서, 접합 구조체를 형성하는 방법이 개시된다. 방법은 반도체 소자의 제1 접합층을 접착제 없이 직접적으로 반도체 소자의 제2 접합층에 접합하는 단계를 포함할 수 있으며, 반도체 소자는 활성 회로를 포함한다. 방해 소자는 활성 회로 위에 배치된 광학적 방해 물질을 포함할 수 있으며, 광학적 방해 물질은 활성 회로로의 외부 광학적 액세스를 차단하도록 구성된다. 일부 실시예에서, 광학적 방해 물질은 광 차단 물질, 광 산란 물질, 및 광학 필터 중 적어도 하나이다.
다른 실시예에서, 접합 구조체가 개시된다. 접합 구조체는 활성 회로를 포함하는 반도체 소자를 포함할 수 있다. 반도체 소자는 전면 및 전면에 대향하는 후면을 가질 수 있으며, 전면은 외부 소자에 전기적으로 연결되도록 구성된 복수의 접합 패드를 포함한다. 접합 구조체는 반도체 소자의 후면에 형성된 방해 물질을 가지는 방해 소자를 포함할 수 있고, 후면은 전면에 대향한다. 방해 물질은 활성 디바이스 층으로의 외부 액세스를 차단하도록 구성될 수 있다.
다양한 실시예에서, 반도체 소자는 후면 상에 제1 접합층을 포함하고, 방해 소자는 제2 접합층을 포함하며, 제1 및 제2 접합층은 접착제 없이 서로 직접 접합된다. 일부 실시예에서, 제1 및 제2 접합층은 실리콘 산화물을 포함한다. 일부 실시예에서, 활성 회로는 반도체 소자의 후면에 또는 그 근처에 배치될 수 있다. 추가적으로 또는 대안적으로, 활성 회로는 반도체 소자의 전면에 또는 그 근처에 배치될 수 있다.
일부 실시예에서, 접합 구조체는 기판을 포함할 수 있고, 기판 상에 형성된 방해 소자를 갖는다.
일부 실시예에서, 방해 물질의 제1 경도는 반도체 소자의 제2 경도보다 더 크다. 예를 들어, 제1 경도는 제2 경도의 적어도 1.2배, 제2 경도의 적어도 1.25배, 제2 경도의 적어도 1.3배, 제2 경도의 적어도 1.4배, 또는 제2 경도의 적어도 1.5배일 수 있다. 다양한 실시 형태에서, 제1 경도는 제2 경도의 1.2 내지 2.5배 범위, 제2 경도의 1.2 내지 2배 범위, 또는 제2 경도의 1.2 내지 1.8배 범위에 있을 수 있다. 일부 실시예에서, 방해 물질은 적어도 일부의 다이아몬드를 포함할 수 있고, 반도체 소자는 적어도 일부의 실리콘을 포함할 수 있다. 추가적으로 또는 대안적으로, 방해 물질은 연마 물질을 포함할 수 있다. 예를 들어, 연마 물질은 연속적인 고체 물질을 포함하거나 포함하지 않을 수 있다. 오히려, 연마 물질은 연마 물질을 형성할 수 있는 폴리싱 슬러리에서 응집체를 생성할 수 있는 콤팩트 영역(compact area)에 연마 물질(예를 들어, 실리콘 카바이드 등)의 미립자를 포함할 수 있다. 추가적으로 또는 대안적으로, 방해 물질은 광 차단 물질을 포함한다. 예를 들어, 광 차단 물질은 750 nm 내지 2500 nm 범위의 파장에서 빛을 차단하도록 구성될 수 있다. 일부 실시예에서, 광 차단 물질은 근적외선(NIR) 파장에서 빛을 차단하도록 구성될 수 있다. 추가적으로 또는 대안적으로, 방해 물질은 조면화된 표면을 포함할 수 있고, 제2 접합층은 조면화된 표면 상에 배치된다.
다양한 실시예에서, 집적 디바이스 패키지는 외부 소자 및 접합 구조체를 포함할 수 있다. 외부 소자는 일부 실시예에서 패키지 기판을 포함할 수 있다. 접합 구조체는 패키지 기판에 장착될 수 있다. 일부 실시예에서, 복수의 접합 패드는 접합 와이어를 통해 패키지 기판에 와이어 접합될 수 있다. 추가적으로 또는 대안적으로, 복수의 접합 패드는 복수의 솔더 볼을 통해 플립 칩 배열로 패키지 기판에 장착될 수 있다.
다른 실시예에서, 접합 구조체를 형성하는 방법이 개시된다. 방법은 활성 회로를 포함하는 반도체 소자의 후면 상에 제1 접합층을 제공하는 단계를 포함할 수 있다. 반도체 소자는 후면에 대향하는 전면을 가질 수 있다. 전면은 외부 소자에 전기적으로 연결하도록 구성된 복수의 접합 패드를 포함할 수 있다. 방법은 방해 물질 상에 제2 접합층을 제공하는 단계를 포함할 수 있다. 제1 및 제2 접합층은 서로 접합될 수 있다. 방해 물질은 활성 회로로의 외부 액세스를 차단하도록 구성될 수 있다.
일부 실시예에서, 제1 및 제2 접합층을 접합하는 단계는 제1 및 제2 접합층을 접착제 없이 직접 접합하는 것을 포함할 수 있다. 일부 실시예에서, 활성 회로는 직접 접합 후에 형성될 수 있다. 일부 실시예에서, 활성 회로는 직접 접합 전에 형성될 수 있다.
다양한 실시예에서, 방법은 반도체 소자를 박형화하는 단계를 포함할 수 있다. 일부 실시예에서 박형화하는 단계는 접합 전에 수행될 수 있다.
다양한 실시예에서, 활성 회로는 반도체 소자의 전면에 또는 그 근처에 형성될 수 있다. 추가적으로 또는 대안적으로, 활성 회로는 반도체 소자의 후면에 또는 그 근처에 형성될 수 있다.
다양한 실시예에서, 제1 및 제2 접합층은 절연체 상의 반도체(SOI) 구조를 위한 매립 산화물(BOX)층을 형성한다.
다양한 실시예에서, 방법은 실리콘 기판 상에 에피택셜 실리콘을 성장시킴으로써 반도체 소자를 형성하는 단계를 포함할 수 있다. 실리콘 기판의 적어도 일부는 접합 후에 제거될 수 있다.
일부 실시예에서, 패키징 방법은 패키지 기판에 접합 구조체를 장착하는 단계 및 패키지 기판에 접합 구조체를 전기적으로 연결하는 단계를 포함할 수 있다. 다양한 실시예에서, 패키징 방법은 패키지 기판에 복수의 접합 패드를 와이어 접합하는 단계를 포함할 수 있다. 추가적으로 또는 대안적으로, 방법은 복수의 솔더 볼을 통해 접합 패드를 패키지 기판에 전기적으로 연결하는 단계를 포함할 수 있다.
특정 실시예 및 실시예와 관련하여 개시되어 있지만, 본 발명이 구체적으로 개시된 실시예를 넘어 다른 대안적인 실시예 및/또는 용도 및 이의 명백한 수정 및 균등물로 확장된다는 것이 통상의 기술자에 의해 이해될 것이다. 또한, 달리 언급되지 않는 한, 예시의 구성요소는 하나 이상의 상이한 예시의 동일한 번호의 구성요소와 동일하거나 일반적으로 유사할 수 있다. 또한, 여러 변형이 상세하게 도시되고 설명되었지만, 본 개시의 범위 내에 있는 다른 변형은 본 개시에 기초하여 통상의 기술자에게 용이하게 명백할 것이다. 또한, 실시예의 특정 특징 및 양태의 다양한 조합 또는 하위 조합이 이루어질 수 있고 이는 여전히 본 개시의 범위 내에 속하는 것으로 고려된다. 개시된 실시예의 다양한 특징 및 양태는 개시된 발명의 다양한 모드를 형성하기 위해 서로 결합되거나 대체될 수 있음이 이해되어야 한다. 따라서, 본 명세서에 개시된 본 발명의 범위는 상술한 특정 개시된 실시예에 의해 제한되어서는 안되며, 이하의 양태의 공정한 판독에 의해서만 결정되어야 하는 것으로 의도된다.

Claims (82)

  1. 접합 구조체로서,
    활성 회로 및 제1 접합층을 포함하는 반도체 소자; 및
    접합 인터페이스를 따라 상기 반도체 소자에 접착제 없이 직접 접합된 방해 소자를 포함하고,
    상기 방해 소자는 상기 활성 회로 위에 배치된 방해 물질 및 상기 방해 물질 상의 제2 접합층을 포함하고, 상기 제2 접합층은 상기 제1 접합층에 접착제 없이 직접 접합되며,
    상기 방해 물질은 상기 반도체 소자보다 높은 경도를 가지며, 상기 활성 회로로의 외부 액세스를 방해하도록 구성된, 접합 구조체.
  2. 제1항에 있어서,
    상기 방해 물질은 상기 접합 인터페이스로부터 10 마이크론 미만의 거리에 위치되는, 접합 구조체.
  3. 제1항에 있어서,
    상기 방해 물질은 상기 접합 인터페이스로부터 5 마이크론 미만의 거리에 위치되는, 접합 구조체.
  4. 제1항에 있어서,
    상기 방해 물질은 제1 경도를 가지는 파괴 물질을 포함하고, 상기 반도체 소자는 제2 경도를 가지며, 상기 제1 경도는 상기 제2 경도보다 높은, 접합 구조체.
  5. 제2항에 있어서,
    상기 제1 경도는 상기 제2 경도보다 적어도 1.2 배 더 단단한, 접합 구조체.
  6. 제1항에 있어서,
    상기 방해 물질은 연마 물질을 포함하는 파괴 물질을 포함하는, 접합 구조체.
  7. 제1항에 있어서,
    상기 방해 물질은 비커스 척도로 측정할 때 20 GPa 내지 150 GPa 범위의 경도를 가지는 파괴 물질을 포함하는, 접합 구조체.
  8. 제1항에 있어서,
    상기 방해 물질은 비커스 척도로 측정할 때 적어도 80 GPa의 경도를 가지는 파괴 물질을 포함하는, 접합 구조체.
  9. 제1항에 있어서,
    상기 방해 물질은 광 차단 물질을 포함하는, 접합 구조체.
  10. 제9항에 있어서,
    상기 광 차단 물질은 750 nm 내지 1500 nm 범위의 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  11. 제9항에 있어서,
    상기 광 차단 물질은 근적외선(near infrared, NIR) 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  12. 제1항에 있어서,
    상기 방해 물질은 상기 활성 회로로의 물리적 액세스를 방지하도록 구성되는, 접합 구조체.
  13. 제1항에 있어서,
    상기 방해 물질은 상기 접합 구조체로부터 상기 반도체 물질의 제어된 제거에 사용되는 하드웨어를 물리적으로 파괴하도록 구성되는, 접합 구조체.
  14. 제1항에 있어서,
    상기 방해 물질은 전자기파가 상기 활성 회로에 도달하는 것을 차단하도록 구성되는, 접합 구조체.
  15. 제1항에 있어서,
    상기 방해 소자의 제2 접합층은 상기 방해 물질 및 상기 반도체 소자 사이에 배치되는, 접합 구조체.
  16. 제15항에 있어서,
    상기 제2 접합층은 실리콘 산화물을 포함하는, 접합 구조체.
  17. 제15항에 있어서,
    제2 접합층을 통해 상기 반도체 소자의 제1 접촉 패드에 연장되는 라우팅 회로를 더 포함하는, 접합 구조체.
  18. 제17항에 있어서,
    상기 제2 접합층 및 상기 방해 물질 사이의 비전도성 라우팅층을 더 포함하고, 상기 라우팅 회로의 일부는 상기 비전도성 라우팅층을 따라 배치되는, 접합 구조체.
  19. 제17항에 있어서,
    상기 제2 접합층의 제2 접촉 패드는 상기 반도체 소자의 대응하는 제1 접촉 패드에 접착제 없이 직접 접합되는, 접합 구조체.
  20. 제1항에 있어서,
    상기 방해 소자는 기판을 더 포함하고, 상기 방해 물질은 상기 기판과 상기 반도체 소자 사이의 기판 상에 배치된 방해층을 포함하는, 접합 구조체.
  21. 제20항에 있어서,
    상기 방해층은 상기 반도체 소자의 활성 표면의 전체보다 작게 커버하는, 접합 구조체.
  22. 제20항에 있어서,
    상기 방해층은 상기 반도체 소자의 활성 표면의 전체를 커버하는, 접합 구조체.
  23. 제1항에 있어서,
    상기 방해 물질은 그 위에 제2 접합층이 형성된 칩렛을 포함하는, 접합 구조체.
  24. 제1항에 있어서,
    상기 방해 소자는 상기 반도체 소자의 제1 표면에 직접 접합되며,
    상기 접합 구조체는 상기 제1 표면의 대향하는 상기 반도체 소자의 제2 표면에 접착제없이 직접 접합되는 제2 방해 소자를 더 포함하며, 상기 제2 방해 소자는 상기 활성 회로 위에 배치된 제2 방해 물질을 포함하고, 상기 제2 방해 물질은 상기 활성 회로로의 외부 액세스를 방해하도록 구성되는, 접합 구조체.
  25. 제24항에 있어서,
    상기 제2 방해 소자는 상기 반도체 소자의 제2 표면의 일부만을 커버하는, 접합 구조체.
  26. 제24항에 있어서,
    상기 제2 방해 소자는 상기 반도체 소자의 제2 표면의 전체를 커버하는, 접합 구조체.
  27. 제1항에 있어서,
    상기 반도체 소자에 접착제 없이 직접 접합된 복수의 방해 소자를 더 포함하고, 상기 복수의 방해 소자는 활성 회로로의 외부 액세스를 방해하도록 구성된 하나 이상의 방해 물질을 포함하는, 접합 구조체.
  28. 접합 구조체로서,
    활성 회로 및 제1 접합층을 포함하는 반도체 소자; 및
    접합 인터페이스를 따라 상기 반도체 소자에 접착제 없이 직접 접합되는 방해 소자를 포함하고,
    상기 방해 소자는 상기 활성 회로 위에 배치된 광학적 방해 물질 및 상기 방해 물질 상의 제2 접합층을 포함하고,
    상기 제2 접합층은 상기 제1 접합층에 접착제 없이 직접 접합되며, 상기 광학적 방해 물질은 상기 활성 회로로의 외부 광학 액세스를 방해하도록 구성되는, 접합 구조체.
  29. 제28항에 있어서,
    상기 광학적 방해 물질은 광 차단 물질을 포함하는, 접합 구조체.
  30. 제29항에 있어서,
    상기 광 차단 물질은 750 nm 내지 1500 nm 범위의 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  31. 제29항에 있어서,
    상기 광 차단 물질은 근적외선(NIR) 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  32. 제28항에 있어서,
    상기 광학적 방해 물질은 광학 필터를 포함하는, 접합 구조체.
  33. 제28항에 있어서,
    상기 광학적 방해 물질은 광 산란 물질을 포함하는, 접합 구조체.
  34. 접합 구조체를 형성하는 방법으로서,
    활성 회로를 포함하는 반도체 소자의 제1 접합층을 방해 소자의 제2 접합층에 접착제 없이 직접 접합하는 단계를 포함하고,
    상기 방해 소자는 상기 활성 회로 위에 배치된 방해 물질을 포함하고, 상기 방해 물질은 상기 반도체 소자보다 높은 경도를 가지며, 상기 활성 회로로의 외부 액세스를 방해하도록 구성된, 접합 구조체를 형성하는 방법.
  35. 제34항에 있어서,
    상기 방해 소자를 형성하기 위해 상기 방해 물질 위에 상기 제2 접합층을 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  36. 제35항에 있어서,
    상기 제2 접합층을 형성하는 단계는, 상기 방해 물질 상에 산화층을 형성하는 단계를 포함하는, 접합 구조체를 형성하는 방법.
  37. 제36항에 있어서,
    상기 제2 접합층의 접촉 패드를 상기 반도체 소자의 대응하는 접촉 패드에 접착제 없이 직접 접합하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  38. 제34항에 있어서,
    상기 반도체 소자에 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  39. 제38항에 있어서,
    직접 접합하는 단계 전에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  40. 제38항에 있어서,
    직접 접합하는 단계 후에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  41. 제34항에 있어서,
    상기 방해 물질을 기판 상에 방해층으로서 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  42. 제34항에 있어서,
    상기 방해 물질을 기판 상에 인쇄하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  43. 제34항에 있어서,
    상기 방해 소자는 상기 직접 접합하는 단계 이전에 싱귤레이션되는, 접합 구조체를 형성하는 방법.
  44. 제34항에 있어서,
    상기 방해 소자를 직접 접합하는 단계는, 상기 방해 물질을 포함하는 제1 웨이퍼를 상기 반도체 소자를 포함하는 제2 웨이퍼에 직접 접합하는 단계를 포함하는, 접합 구조체를 형성하는 방법.
  45. 제44항에 있어서,
    복수의 접합 구조체를 형성하기 위해 상기 접합된 제1 웨이퍼 및 제2 웨이퍼를 싱귤레이션하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  46. 제34항에 있어서,
    복수의 방해 소자를 상기 반도체 소자에 접착제 없이 직접 접합하는 단계를 더 포함하고, 상기 복수의 방해 소자는 활성 회로로의 외부 액세스를 방해하도록 구성된 하나 이상의 방해 물질을 포함하는, 접합 구조체를 형성하는 방법.
  47. 제34항에 있어서,
    상기 제1 방해 소자는 상기 반도체 소자의 제1 표면에 직접 접합되고,
    상기 방법은, 제2 방해 소자를 상기 제1 표면에 대향하는 상기 반도체 소자의 제2 표면에 접착제 없이 직접 접합하는 단계를 더 포함하고,
    상기 제2 방해 소자는 상기 활성 회로 위에 배치된 제2 방해 물질을 포함하고, 상기 제2 방해 물질은 상기 활성 회로로의 외부 액세스를 방해하도록 구성되는, 접합 구조체를 형성하는 방법.
  48. 제34항에 있어서,
    제1 제조 설비에서 상기 방해 소자를 형성하는 단계, 및
    상기 제1 제조 설비와 상이한 제2 제조 설비에서 상기 반도체 소자를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  49. 제34항에 있어서,
    제1 최대 온도에서 상기 방해 소자를 처리하는 단계, 및
    제2 최대 온도에서 상기 반도체 소자를 처리하는 단계를 더 포함하고,
    상기 제1 최대 온도는 상기 제2 최대 온도보다 높은, 접합 구조체를 형성하는 방법.
  50. 제49항에 있어서,
    상기 제1 최대 온도는 상기 제2 최대 온도의 1.2 내지 4배 범위인, 접합 구조체를 형성하는 방법.
  51. 접합 구조체를 형성하는 방법으로서,
    반도체 소자의 제1 접합층을 방해 소자의 제2 접합층에 접착제 없이 직접 접합하는 단계 - 상기 반도체 소자는 활성 회로를 포함함 -를 포함하고,
    상기 방해 소자는 상기 활성 회로 위에 배치된 광학적 방해 물질을 포함하고, 상기 광학적 방해 물질은 상기 활성 회로로의 외부의 광학적 액세스를 방해하도록 구성되는, 접합 구조체를 형성하는 방법.
  52. 제51항에 있어서,
    상기 광학적 방해 물질은 광 차단 물질, 광 산란 물질, 및 광학 필터 중 적어도 하나인, 접합 구조체를 형성하는 방법.
  53. 접합 구조체로서,
    활성 회로를 포함하는 반도체 소자로서, 상기 반도체 소자는 전면 및 상기 전면에 대향하는 후면을 가지고, 상기 전면은 외부 소자에 전기적으로 연결되도록 구성되는 복수의 접합 패드를 포함하는, 반도체 소자; 및
    상기 반도체 소자의 후면 상에 형성된 방해 물질을 가지는 방해 소자를 포함하고,
    상기 후면은 상기 전면에 대향하며, 상기 방해 물질은 상기 활성 디바이스층으로의 외부 액세스를 방해하도록 구성되는, 접합 구조체.
  54. 제53항에 있어서,
    상기 반도체 소자는 상기 후면 상의 제1 접합층을 포함하고, 상기 방해 소자는 제2 접합층을 포함하며, 상기 제1 및 제2 접합층은 접착제 없이 서로 직접 접합되는, 접합 구조체.
  55. 제54항에 있어서,
    상기 제1 및 제2 접합층은 실리콘 산화물을 포함하는, 접합 구조체.
  56. 제53항에 있어서,
    상기 활성 회로는 상기 반도체 소자의 후면에 또는 그 근처에 배치되는, 접합 구조체.
  57. 제53항에 있어서,
    상기 활성 회로는 상기 반도체 소자의 전면에 또는 그 근처에 배치되는, 접합 구조체.
  58. 제53항에 있어서,
    기판을 더 포함하고, 상기 방해 소자는 상기 기판 상에 형성되는, 접합 구조체.
  59. 제53항에 있어서,
    상기 방해 물질의 제1 경도는 상기 반도체 소자의 제2 경도보다 큰, 접합 구조체.
  60. 제59항에 있어서,
    상기 제1 경도는 상기 제2 경도보다 적어도 1.2배인, 접합 구조체.
  61. 제53항에 있어서,
    상기 방해 물질은 연마 물질을 포함하는, 접합 구조체.
  62. 제53항에 있어서,
    상기 방해 물질은 광 차단 물질을 포함하는, 접합 구조체.
  63. 제62항에 있어서,
    상기 광 차단 물질은 750 nm 내지 1500 nm 범위의 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  64. 제62항에 있어서,
    상기 광 차단 물질은 근적외선(NIR) 파장에서 광을 차단하도록 구성되는, 접합 구조체.
  65. 제54항에 있어서,
    상기 방해 물질은 조면된 표면을 포함하고, 상기 제2 접합층은 상기 조면된 표면 상에 배치되는, 접합 구조체.
  66. 외부 소자 및 제53항에 따른 접합 구조체를 포함하는 집적 디바이스 패키지로서,
    상기 외부 소자는 패키지 기판을 포함하고, 상기 접합 구조체는 상기 패키지 기판에 장착되는, 집적 디바이스 패키지.
  67. 제66항에 있어서,
    상기 복수의 접합 패드는 접합 와이어를 통해 상기 패키지 기판에 와이어 접합되는, 집적 디바이스 패키지.
  68. 제66항에 있어서,
    상기 복수의 접합 패드는 복수의 솔더 볼을 통해 플립 칩 배열로 상기 패키지 기판에 장착되는, 집적 디바이스 패키지.
  69. 접합 구조체를 형성하는 방법으로서,
    활성 회로를 포함하는 반도체 소자의 후면 상에 제1 접합층을 제공하는 단계 - 상기 반도체 소자는 상기 후면에 대향하는 전면을 가지고, 상기 전면은 외부 소자에 전기적으로 연결되도록 구성된 복수의 접합 패드를 포함함 -;
    방해 물질 상에 제2 접합층을 제공하는 단계; 및
    상기 제1 및 제2 접합층을 서로 접합하는 단계 - 상기 방해 물질은 상기 활성 회로로의 외부 액세스를 방해하도록 구성됨 -를 포함하는, 접합 구조체를 형성하는 방법.
  70. 제69항에 있어서,
    상기 제1 및 제2 접합층을 접합하는 단계는, 상기 제1 및 제2 접합층을 접착제없이 직접 접합하는 단계를 포함하는, 접합 구조체를 형성하는 방법.
  71. 제70항에 있어서,
    상기 직접 접합하는 단계 이후에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  72. 제70항에 있어서,
    상기 직접 접합하는 단계 이전에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  73. 제70항에 있어서,
    상기 반도체 소자를 박화하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  74. 제73항에 있어서,
    상기 박화하는 단계는 상기 접합하는 단계 이전에 수행되는, 접합 구조체를 형성하는 방법.
  75. 제69항에 있어서,
    상기 반도체 소자의 전면 또는 근처에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  76. 제69항에 있어서,
    상기 반도체 소자의 후면 또는 근처에 상기 활성 회로를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  77. 제69항에 있어서,
    상기 제1 및 제2 접합층은 절연체 상의 반도체(semiconductor-on-insulator, SOI) 구조를 위한 매립 산화물(buried oxide, BOX)층을 형성하는, 접합 구조체를 형성하는 방법.
  78. 제69항에 있어서,
    실리콘 기판 상에 에피텍셜 실리콘을 성장시킴으로써 상기 반도체 소자를 형성하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  79. 제78항에 있어서,
    상기 접합하는 단계 이후에 상기 실리콘 기판의 적어도 일부를 제거하는 단계를 더 포함하는, 접합 구조체를 형성하는 방법.
  80. 제69항에 따른 방법을 포함하는 패키징 방법으로서,
    상기 접합 구조체를 패키지 기판에 장착하는 단계, 및
    상기 접합 구조체를 상기 패키지 기판 상에 전기적으로 연결하는 단계를 포함하는, 패키징 방법.
  81. 제80항에 있어서,
    상기 복수의 접합 패드를 상기 패키지 기판에 와이어 접합하는 단계를 더 포함하는, 패키징 방법.
  82. 제80항에 있어서,
    상기 접합 패드를 복수의 솔더 볼을 통해 상기 패키지 기판에 전기적으로 연결하는 단계를 더 포함하는, 패키징 방법.
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