CN113678243A - 用于键合结构的保护元件 - Google Patents

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Abstract

公开了一种键合结构。键合结构可以包括半导体元件，该半导体元件包括有源电路装置和第一键合层。键合结构可以包括保护元件，该保护元件沿键合界面被直接键合到半导体元件而无需粘合剂。保护元件可以包括被设置在有源电路装置之上的阻碍材料和在阻碍材料上的第二键合层。第二键合层可以被直接键合到第一键合层而无需粘合剂。阻碍材料可以被配置为阻碍对有源电路装置的外部接入。

Description

用于键合结构的保护元件
相关申请的交叉引用
本申请要求于2020年4月9日提交的美国非临时专利申请No.16/844,932的优先权，并且要求于2019年4月12日提交的美国临时专利申请No.62/833,491的优先权，并且要求于2019年12月23日提交的美国临时专利申请No.62/953,058的优先权，这些申请中的每个申请的内容通过引用被整体并入本文中并且用于所有目的。
技术领域
本领域涉及用于键合结构的保护或阻碍元件，并且具体地涉及包括阻碍材料的保护元件。
背景技术
半导体芯片(例如，集成器件管芯)可以包括有源电路装置，该有源电路装置包含安全敏感组件，该安全敏感组件包含有价值和/或专有的信息、结构或器件。例如，这样的安全敏感组件可以包括实体的知识产权、软件或硬件安全(例如，加密)特征、隐私数据、或该实体可能希望保持安全并且对第三方隐藏的任何其他组件或数据。例如，第三方不良行为者可能会利用各种技术来尝试接入安全敏感组件以用于经济和/或地缘政治优势。因此，仍然需要提高半导体芯片的安全性以防被第三方接入。
附图说明
图1A是根据一个实施例的保护元件的示意性侧视截面图。
图1B是包括被直接键合到半导体元件的多个保护元件的键合结构的示意性侧视截面图。
图2是根据另一实施例的包括阻碍材料的保护元件的示意性侧视截面图。
图3是包括被配置为直接键合到半导体元件的布线电路装置和接触焊盘的保护元件的示意性侧视截面图。
图4是示出了根据各个实施例的晶片形式的保护元件和半导体元件的示意性侧视截面图。
图5A是具有被直接键合到半导体元件的相对面的多个保护元件的键合结构的示意性侧视截面图。
图5B是根据另一实施例的具有被直接键合到半导体元件的相对面的保护元件的键合结构的示意性侧视截面图。
图5C是根据另一实施例的具有被直接键合到半导体元件的相对面的保护元件的键合结构的示意性侧视截面图。
图6是根据另一实施例的包括绝缘体上硅(SOI)结构的键合结构的示意性侧视截面图。
图7是包括具有粗糙化表面的阻碍材料的键合结构的示意性侧视截面图。
图8是包括阻碍材料的键合结构的示意性侧视截面图，该阻碍材料包括载体的粗糙化上表面。
图9示出了集成器件封装体，键合结构被安装在该集成器件封装体中并且被引线键合到诸如封装衬底的外部器件。
图10示出了根据另一实施例的集成器件封装体，键合结构被安装在该集成器件封装体中并且以倒装芯片布置连接到诸如封装衬底的外部器件。
图11A示出了根据一个实施例的集成器件封装体，其中保护元件被设置在半导体元件的相对面上。
图11B示出了根据另一实施例的集成器件封装体，其中保护元件被设置在半导体元件的相对面上。
图12是根据各个实施例的合并有一个或多个键合结构的电子系统的示意图。
具体实施方式
如本文中解释的，第三方(诸如第三方不良行为者)可能试图接入诸如集成器件管芯的元件上的安全敏感组件。在某些元件中，安全敏感组件可以通过网表和非易失性存储器(NVM)数据的组合来保护。然而，第三方可能试图通过破坏性和非破坏性技术的组合来破解安全敏感组件，例如，对元件进行探测和/或去层级以暴露安全敏感组件或以其他方式获取对安全敏感组件的接入。在某些情况下，第三方可能试图通过以下方式来侵入安全敏感组件：将电磁(EM)波脉冲到元件的有源电路装置上、使用断层注入技术、采用电路的近红外(NIR)触发或聚焦离子束(FIB)修改、化学蚀刻技术、以及其他物理、化学和/或电磁黑客工具以及甚至逆向工程。这些技术可以用于物理接入诸如集成电路的微型设备的敏感电路，以直接读取加密信息，在外部触发电路以释放以其他方式加密的信息，了解制造过程，或者甚至提取足够的信息以最终复制敏感设计。例如，在某些情况下，黑客可能会尝试接入加密密钥，该加密密钥可以被存储在电路设计、存储器或这两者的组合中。各种技术也可以被使用以通过分析基于断层注入输入的结果输出来间接读取敏感信息，并且通过递归分析确定加密密钥或数据内容。从结构上保护元件上的安全敏感组件是具有挑战性的。
因此，重要的是为包括安全敏感组件的元件(诸如半导体集成器件管芯)提供改进的安全性。
用于物理地保护芯片免于这样的未授权接入的一种方法是提供难以通过研磨、抛光、化学蚀刻或任何其他技术去除或渗透的材料。然而，一些这样的材料(例如，研磨材料)可能具有过高以致于无法应用于所制造的半导体器件的工艺温度，该半导体器件在器件被制造之后具有严格的热预算。某些材料的加工也可能与典型的半导体加工代工厂在化学上不兼容。阻碍材料在标准半导体加工代工厂中可能通常不被使用或发现，和/或阻碍材料可能利用非标准加工。
本文中公开的各个实施例可以利用具有保护元件3(本文也称为阻碍元件)的芯片或小芯片，保护元件3包括例如安全或阻碍材料4，安全或阻碍材料4保护其被键合到的敏感电路区域6(本文中也称为敏感电路装置)。在一些实施例中，阻碍材料4可以包括物理破坏性材料(例如，研磨和/或硬质材料)，物理破坏性材料被配置为：物理地损坏或破坏试图接入敏感电路装置6的工具；物理地损坏或破坏敏感电路装置6本身；或者以其他方式防止对敏感电路装置6的物理或机械接入。在一些实施例中，阻碍材料4可以另外地或替代地包括阻光材料，阻光材料被配置为阻挡入射电磁辐射(例如，红外辐射，诸如近红外光)接入敏感电路装置6。在一些实施例中，阻碍材料4可以包括也是破坏性材料的阻光材料，使得阻碍材料4可以防止对敏感电路装置6的物理和电磁接入。在一些实施例中，阻碍材料4可以包括阻光材料，阻光材料也不是破坏性材料。在其他实施例中，阻碍材料4可以包括破坏性材料，破坏性材料也不是阻光材料。在一些实施例中，阻碍材料4可以包括光散射、光漫射或光过滤材料。
在利用破坏性材料以用于阻碍材料4的实施例中，阻碍材料4(其可以包括例如基于金刚石的材料(如合成金刚石)、类金刚石碳或工业金刚石、钨、合成纤维、碳化物(例如，碳化硅、碳化钨、碳化硼)、硼化物(例如，硼化钨、硼化铼、硼化铝镁等)、氮化硼、氮化碳、蓝宝石、和某些类型的陶瓷或其他合适的破坏性材料或材料组合)可以被设置为邻近于键合界面8。在一些实施例中，这些破坏性材料的颗粒可以被分配到混合物中以形成阻碍材料4。在各个实施例中，阻碍材料4可以是未图案化的和/或与图案化层相对的障碍材料层。例如，阻碍层4可以包括在整个保护元件3之上的障碍层、或在要保护的电路装置的敏感区域6之上的障碍层。可以在阻碍材料4的障碍层之上提供键合层5(例如，半导体材料或无机电介质)。如本文中解释的，在各种布置中，阻碍材料4可以直接键合到半导体元件2而无需粘合剂，以形成键合结构1。如本文中解释的，半导体元件2可以包括任何合适类型的半导体元件，诸如集成器件管芯、中介层、半导体晶片、重构晶片等。所选择的阻碍材料4可以具有高剪切模量、高体积模量，并且可以不表现出塑性变形。例如，硬度(例如，如在维氏(Vickers)标度上所测量的)大于80GPa的材料可以用于破坏性材料4。在各种实施例中，破坏性材料的硬度可以为如在Vickers标度上所测量的至少12GPa、至少13GPa、至少15GPa、至少20GPa、至少30GPa或至少50GPa。例如，破坏性材料的硬度可以在如在Vickers标度上所测量的12.5GPa至150GPa范围内、13GPa至150GPa范围内、15GPa至150GPa范围内、20GPa至150GPa范围内、40GPa至150GPa范围内、或80GPa至150GPa范围。在另一示例中，研磨或破坏性材料的硬度可以高于在半导体芯片中使用的典型材料的硬度。例如，破坏性材料的硬度可以高于Si、SiO、SiN、SiON、SiCN等的硬度。在一些实施例中，阻碍材料4可以包括被沉积在彼此之上的一种或多种材料或层。此外，阻碍材料4可以包括一个连续的、不连续的或图案化的层，或者阻碍材料4可以包括若干这样的连续的、不连续的或图案化的层。在一些实施例中，阻碍材料4内可以不存在任何电路装置或布线。在其他实施例中，阻碍材料4可以包括被嵌入材料4中的电学电路装置，或者部分或完全穿透阻碍材料4的导电过孔。
阻碍或保护元件3(例如，芯片或小芯片)可以直接键合(例如，使用电介质到电介质键合(dielectric-to-dielectric bonds)技术，诸如由加利福尼亚州圣何塞的Xperi公司使用的
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技术)到可以从防止第三方篡改的高度安全保护中受益的元件2(诸如半导体芯片)的至少敏感区域6(例如，包括安全敏感组件的区域)。例如，电介质到电介质键合可以使用至少在美国专利第9,391,143号和第10,434,749号中公开的直接键合技术来形成而无需粘合剂，这两个专利中的每个专利的全部内容通过引用被整体并入本文中并且用于所有目的。在保护元件3直接键合或混合键合到元件2(例如，半导体芯片或集成器件管芯)之后，阻碍材料4(可以包括破坏性或研磨材料，或阻光材料或光散射、滤光材料，或光漫射材料等)的一个或多个层可以被定位为接近键合界面8，例如尽可能靠近键合界面8。在一个实施例中，阻碍材料4可以位于距键合界面8小于50微米、距键合界面小于25微米、或距键合界面8小于10微米(例如，距键合界面8小于5微米)的距离处。在各种实施例中，阻碍材料4可以位于距键合界面8约1微米至约10微米的范围、或约1微米至约5微米的范围内。在其他实施例中，两个或更多个阻碍或保护元件3直接键合到元件2。
在各个实施例中，直接键合可以在没有中间粘合剂的情况下形成。例如，保护元件3和半导体元件2可以各自具有键合层(诸如键合层5)，该键合层具有相关联的介电键合表面。保护元件3和半导体元件2的相应介电键合表面9、10可以被抛光到高度光滑。键合表面9、10可以被清洁并且暴露于等离子体和/或合适的化学物质(例如，蚀刻剂)以激活表面9、10。在一些实施例中，表面9、10可以在激活之后或在激活期间(例如，在等离子体和/或化学工艺期间)利用某种物质来终止。在各个实施例中，终止物质可以包括氮。此外，在一些实施例中，键合表面9、10可以暴露于氟。例如，在层和/或键合界面8附近可以存在一个或多个氟峰。因此，在本文中公开的直接键合结构中，两种介电材料之间的键合界面8可以包括非常光滑的界面，在键合界面8处具有更高的氮含量和/或氟峰。
在各个实施例中，由于热预算、化学相容性限制或其他技术原因，单独制造的保护元件3的直接键合促进使用不能被直接应用于所制造的集成电路或其他敏感微电子元件的单独工艺。例如，阻碍材料4可以在比直接键合温度更高的温度下形成在单独的保护元件3上。直接键合工艺本身消耗相对较少的热预算，包括在介电键合层之间的室温初始共价键合、以及可能用于在混合键合工艺中加强键合和/或促进金属键合的退火。
如果第三方试图去除破坏性材料(例如，研磨和/或硬质材料)，则去除工具能够被损坏(通过研磨阻碍材料)，和/或下面的有源电路装置可以通过去除尝试来损坏。因此，阻碍材料4对去除工具或受保护电路可以是“破坏性的”。任一结果都可以对安全区域、电路装置或器件的逆向工程、黑客攻击、检查或其他破坏引入显著抵抗或完全阻止。
在一些实施例中，阻碍材料4可以包括小芯片上的研磨和/或破坏性层。另外地或替代地，小芯片本身可以包括研磨和/或破坏性材料、和/或硬质材料。多种研磨和/或破坏性材料可以被组合在多个层或层内的多个图案中以增强破坏性效果。如以上所说明的，破坏性材料(例如，研磨和/或硬质材料)可以非常靠近键合界面8。例如，破坏性材料可以被定位在与键合界面8相距5微米的范围内。第三方可以尝试蚀刻或磨掉保护性小芯片。如果破坏性材料非常靠近在保护元件3(小芯片)与半导体元件2之间的键合界面8，则用于去除或磨掉小芯片的方法变得非常困难。
在各个实施例中，如以上所说明的，阻碍材料4可以替代地或另外地包括被配置为阻挡光或电磁波的阻光材料。例如，阻碍材料4可以被选择以阻挡波长在700nm至1mm范围内、750nm至2500nm范围内或800nm至2500nm范围内的光。阻碍材料4可以替代地或另外地被选择或成形以散射、过滤或漫射入射光。阻碍材料4可以替代地或另外地是导电的，并且可以有效地充当电磁屏蔽。在各个实施例中，阻碍材料4可以被选择以阻挡近红外(NIR)和聚焦离子束(FIB)故障入侵尝试。在另一实施例中，阻碍材料4可以包括或可以被沉积有一个或多个光学或红外过滤层。薄膜光学过滤器可以用于滤除或修改在任一方向上通过它们而辐射的光或IR光，例如，入射到电路上以触发响应的光或从电路发射以检测对黑客技术的响应的光。
在一些实施例中，安全结构或电路的部分可以在保护元件3(例如，具有研磨和/或破坏性材料的小芯片)与要保护的元件2(例如，具有安全有源区域6的集成器件管芯)之间共享。例如，混合键合技术可以用于沿键合界面8设置导体到导体直接键合，键合界面8包括共价直接键合的电介质到电介质表面9、10。在各个实施例中，导体到导体(例如，接触焊盘到接触焊盘)直接键合和电介质到电介质键合可以使用至少在美国专利第9,716,033号和第9,852,988号中公开的直接键合技术来形成，这些专利中每个专利的全部内容通过引用被整体并入本文中并且用于所有目的。
例如，介电键合表面9、10可以被制备并且彼此直接键合而无需中间粘合剂。导电接触焊盘14(其可以被键合层5的非导电介电场区域围绕)也可以彼此直接键合而无需中间粘合剂。例如，在一些实施例中，相应接触焊盘14可以与介电表面9、10的表面齐平或被凹入在介电场区域下方，例如在1nm至20nm范围内或在4nm至10nm范围内凹陷。在一些实施例中，介电场区域(例如，键合层5)的键合表面9、10可以在室温下彼此直接键合而无需粘合剂，并且随后键合结构1可以被退火。在退火时，接触焊盘14可以膨胀并且彼此接触以形成金属到金属直接键合。
在各个实施例中，本文中公开的工艺可以利用晶片到晶片(W2W)键合工艺以用于三维(3D)集成应用。在一些实施例中，保护材料可以被印刷在安全敏感组件或区域6之上。
图1A是根据一个实施例的保护元件3的示意性侧视截面图。在图1A中，保护元件3包括半导体(例如，硅)基底或衬底7(本文中也称为载体)。在其他实施例中，用于安全小芯片的衬底7不需要是半导体，因为其主要用作阻碍材料4和键合层5的载体，如以下所说明的，并且可以是其他材料，诸如玻璃或石英。然而，半导体衬底以便于利用现有设备进行加工和处理的形式来提供，并且还具有足够的平坦度和光滑度以简化对键合层5的后续抛光。
如图所示，可以在载体或衬底7的外表面之上提供安全或阻碍材料4。如本文中所说明的，阻碍材料4可以起到阻碍对受保护电路或敏感电路区域6的物理接入的作用，并且因此可以被认为是“阻碍材料”。如以上所说明的，阻碍材料4可以包括研磨和/或破坏性材料(例如，与在半导体制造中常用的材料相比具有高机械硬度的材料，诸如硅、氧化硅、氮化硅、铝和铜)。当与在半导体制造中使用的标准材料相比时，阻碍材料4可能难以经由例如研磨、抛光、湿蚀刻或干蚀刻等标准技术来去除。在各个实施例中，阻碍材料4可以被另外地或替代地选择以便阻挡撞击的电磁辐射。阻碍材料4可以包括例如陶瓷材料、复合材料、金刚石、金刚石和钨的组合、或任何其他合适类型的阻碍材料，该阻碍材料可以防止对半导体元件2上的有源电路装置的外部接入，保护元件3将被要键合到半导体元件2。在各个实施例中，阻碍材料4可以包括以下材料：针对该材料，选择性蚀刻剂可以在不去除半导体制造常用的无机电介质的情况下无法去除阻碍材料4。
阻碍材料4可以在一个或多个第一处理温度下在第一设施中被制造和组装到载体或衬底7上。例如，阻碍材料4可以在至少400℃或至少800℃(例如，在400℃至1000℃或更高的范围内)的(多个)温度下被沉积到载体或衬底7上。如此高的处理温度可能不适合用于制造半导体元件2(例如，晶片或集成器件管芯(其在制造之后不应长时间暴露于高于300℃或高于400℃的温度))的代工厂，因为这样的高温可能会损坏有源电路装置6和半导体元件2的其他组件。在某些情况下，由于担心污染，用于阻碍层的材料可能与半导体制造设施不兼容。尽管图4中仅示出了一层阻碍材料4，但是可以沉积两层或更多层如上所述的相同或不同的阻碍材料。在一些实施例中，阻碍功能可以由一层材料执行，而在一些其他实施例中，若干层不同材料(或相同材料)可以用于阻碍第三方接入敏感电路装置6。例如，可以提供具有某些特性(例如，折射率)和厚度的若干层材料以引入光学过滤、散射或阻碍功能性。在一个实施例中，一层或多层这样的阻碍材料4可以被沉积在另一层或多层破坏性材料的顶部。在另一实施例中，一层或多层这样的阻碍材料4可以被一层或多层标准半导体材料(例如，硅、氧化硅、氮化硅等)分开。
可以在阻碍材料4上提供键合层5。在另一实施例中，可以在沉积键合层5之前在阻碍材料4上沉积一个或多个缓冲层(图1A中未示出)。由于将键合层5直接沉积在阻碍材料4上可能是具有挑战性的工艺限制(例如，键合层5与阻碍材料4之间的低附着力)，可以使用一个或多个缓冲层。键合层5可以包括任何合适类型的非导电或介电材料，特别是与集成电路制造兼容的无机介电材料，诸如氧化硅、氮化硅等。在一些实施例中，还可以在半导体元件2上提供键合层11。键合层5(例如，氧化硅)可以很薄，使得层5不能充分保护或屏蔽安全电路装置6免受第三方接入。如图1B所示，保护元件3可以直接键合到半导体元件2而无需粘合剂。如本文中所说明的，可以为键合制备相应键合层5、11。例如，键合层5、11可以具有被平面化到高度表面平滑度并且暴露于终止处理(例如，氮终止处理)的键合表面9、10。保护元件3和半导体元件2的键合层5、11可以在室温下彼此接触，而无需施加粘合剂或电压。键合层5、11可以沿键合界面8形成强共价键。强共价键可以足以用于处理并且甚至用于键合后处理，诸如研磨、抛光或以其他方式减薄衬底、单片化等，但是键合后退火可以进一步增加键的强度。在另一实施例中，键合层11可以直接键合到阻碍材料4，并且保护元件3上可以不提供键合层5。
如图1B所示，在一些实施例中，可以以晶片形式提供多个半导体元件2作为晶片2'，并且多个被单片化的保护元件3可以在管芯到晶片(D2W)工艺中直接键合到晶片2'。晶片2'可以沿锯道S被单片化以形成多个键合结构1，多个键合结构1中的每个键合结构包括被直接键合到被单片化的半导体元件2的一个或多个保护元件3。在图示的实施例中，保护元件3可以是被设置在半导体元件2的敏感区域之上以便保护安全敏感组件6免受外部接入。在一些实施例中，保护元件3可以仅被设置在半导体元件2的有源表面的部分之上。在其他实施例中，保护元件3可以被设置在整个半导体元件2之上。保护元件3和/或阻碍层4可以包括连续或不连续的图案，诸如网屏、网格、离散阻碍特征的阵列等。有利的是，在图1A和1B的实施例中，如果第三方尝试物理地接入有源电路装置的(多个)敏感区域6，则阻碍材料4会破坏或损坏用于去除保护元件3的工具。替代地或另外地，尝试去除保护元件3会破坏下面的敏感电路装置6。替代地或另外地，由于保护元件3的存在，例如经由NIR触发来接入安全数据的尝试可以被禁止。
图2示出了包括阻碍材料4'的保护元件3的另一示例。除非另有说明，否则图2的组件可以与图1A至图1B的类似组件相同或大致相似。与图1A至图1B的实施例不同，图2的保护元件3可以不包括载体(例如，图1A所示的硅衬底7或基底)。相对，保护元件3可以包括块体材料或阻碍材料块以限定阻碍小芯片4'(例如，研磨材料、阻光材料等)。键合层5可以被设置在图2的硬质或阻碍性小芯片4'之上。类似于图1B的布置，阻碍性小芯片4'的键合层5可以被制备用于直接键合，并且键合层5可以直接键合到半导体元件2而无需粘合剂。在图2的布置中，在第三方进行物理接入尝试时，使用更大的块体阻碍材料可能更难以去除底层敏感电路装置6和/或更有可能导致对底层敏感电路装置6的破坏。
图3示出了包括阻碍材料4的保护元件3的另一实施例。除非另有说明，否则图3的组件可以与图1A至图1B的类似组件相同或大致相似。例如，与图1A至图1B一样，保护元件3可以包括载体(诸如硅基底或衬底7)、载体或衬底7上的阻碍材料4、以及被配置为直接键合到半导体元件2(例如，集成器件管芯、晶片等)而无需粘合剂的键合层5。类似于图1B的布置，键合层5可以被制备用于直接键合，并且键合层5可以直接键合到半导体元件2而无需粘合剂以形成共价的电介质到电介质直接键合。然而，与图1A至图1B的实施例不同，在图3中，可以在阻碍材料4与键合层5之间在阻碍材料4之上提供非导电布线层12。如图所示，导电布线电路装置13可以沿非导电布线层12延伸并且延伸穿过键合层5。被设置在保护元件3中的导电布线电路装置13可以被配置为直接键合到半导体元件2中的对应电路装置(参见图1B)。例如，使用在半导体制造中常见的后端金属化技术，导电布线电路装置13和接触焊盘14可以在形成保护元件3的过程中被制造在阻碍材料4之上和/或非导电层12内，并且利用抛光的键合层5(例如，氧化硅、氮化硅、氧氮化硅、碳氮化硅，它们可以被氟化并且包括氮终端)来终止，具有暴露的接触焊盘14，接触焊盘14可以在键合之前被凹入。连接到布线电路装置13的保护元件3的接触焊盘14可以直接键合和电连接到半导体元件2上的对应接触焊盘(未示出)。保护元件3上的接触焊盘14到半导体元件2的对应接触焊盘(未示出)的直接键合可以使用本文中描述的混合电介质到电介质和导体到导体键合工艺(诸如由加利福尼亚的圣何塞的Xperi公司开发的直接键合互连或
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工艺)来实现。在图3中，布线电路装置13被示意性地示出为延伸到键合表面9外部(例如，下方)，但是应当理解，布线电路装置13中被示出在键合表面9下方的部分将替代地延伸穿过半导体元件2的对应键合表面10。因此，在各个实施例中，布线电路装置13可以跨键合界面8而延伸。布线电路装置13可以是分布在保护元件3与半导体元件4之间的一个菊花链，也可以包括若干这样的独立菊花链。在一些实施例中，布线电路装置13可以仅包括无源菊花链，而在一些其他实施例中，一个或多个完整的菊花链可以实现半导体元件2内的一个或多个功能。
提供电路装置13在保护元件3上的部分可以有益地提高键合结构1的安全性。例如，如果半导体元件2受到材料去除过程的攻击，则电路装置13在半导体元件2上的部分将被损坏，使电路与电路装置13在保护元件3上的另一部分断路。在一个实施例中，在保护元件3与被保护的电路装置6之间共享并且穿越键合界面8的布线电路装置13可以是被保护的电路装置的电力网的部分。因此，去层级以去除保护元件3可以中断对受保护电路6的供电并且防止通过故障注入来绕过安全措施的操作。
转向图4，示出了晶片到晶片(W2W)方法。在图4中，保护元件3和半导体元件2都可以以晶片形式进行制造。保护元件3可以包括图1A所示的阻碍材料4，但由于所示元件3、2的相对尺寸，其未在图4中示出。包括限定保护元件3的区域的第一晶片3'和包括限定半导体元件2的区域的第二晶片2'可以沿直接键合界面8彼此直接键合而无需粘合剂。键合的晶片可以沿锯道S被单片化以形成多个键合结构1。例如，键合的晶片2'和3'可以使用特殊锯片、激光单片化(laser singulation)、化学蚀刻、等离子蚀刻、刻痕和断裂(scored-and-fractured)(例如，划线和断开)、幻影划线(phantom scribed)或它们的组合来进行单片化。半导体元件2可以包括敏感电路区域6和任何其他合适的布线，诸如导电过孔15。在一个实施例中，可以在晶片到晶片(W2W)键合之后蚀刻掉晶片3'的外部部分，使得保护元件3仅保护半导体元件2的部分。
图5A至图5C示出了键合结构1的附加实施例，其中(多个)保护元件3直接键合到半导体元件2的相对面17、18。这可以通过W2W(和蚀刻3'的不需要部分)或D2W(芯片到晶片)直接键合来实现。除非另有说明，否则图5A至图5C中的附图标记指示可以与图1A至图4的类似编号的组件总体相似或相同的组件。如图5A至图5B所示，保护元件3可以同时保护半导体元件2的顶面17和底面18，以避免对半导体元件2的两个面17、18的外部攻击。在图5A中，例如，多个被单片化的保护元件3b、3c可以直接键合到半导体元件2的底面18。被单片化的保护元件3a也可以直接键合到半导体元件2的顶面17。也可以在半导体元件2的顶面17和底面18之上以及在保护元件3a至3c的表面旁边提供模塑料或其他填充材料。例如，如图5A所示，可以在半导体元件2的顶面17之上以及在保护元件3a的表面旁边提供第一模塑料16a。可以在半导体元件2的底面18之上以及在保护元件3b、3c的表面旁边提供第二模塑料16b，包括在相邻保护元件3b、3c之间的位置处。在一些实施例中，可以在保护元件3a至3c的顶面和底面之上提供(多个)模塑料16a和/或16b的部分。(多个)模塑料16a和/或16b可以包括绝缘填充材料，诸如环氧树脂或其他密封剂。
在图5B和5C中，保护元件3b可以基本上覆盖和保护半导体元件2的一个面(例如，底面18)的全部。可以在包括有源电路装置的(多个)敏感区域6的半导体元件2的顶面17的部分之上提供一个被单片化的保护元件3a(图5B)或多个被单片化的保护元件3a、3c(图5C)。在一些实施例中，可以在半导体元件2之上以及在(多个)保护元件3周围不提供模塑料。在其他实施例中，与图5A一样，可以提供模塑料。
在各个实施例中，阻碍材料4可以被印刷在保护元件3上，或者被直接印刷在半导体元件2的有源电路装置6之上。例如，阻碍材料4可以被丝网印刷、喷墨印刷或沉积在保护元件3或半导体元件2上。在各个实施例中，阻碍材料4可以被印刷在保护元件3上，并且保护元件3可以直接键合到半导体元件2。
如本文中所说明的，半导体器件可能会暴露于第三方的各种外部接入入侵技术。例如，第三方可能尝试通过半导体元件(例如，集成器件管芯)的背面或底面18进行故障注入，该背面或底面18与具有有源器件的元件的正面或顶面17相对。背面故障注入可以在未经授权的情况下翻转晶体管或以其他方式错误地触发器件的操作。在各个实施例中，管芯的正面17可以包括键合焊盘或接触焊盘以使用焊料球通过例如引线键合或倒装芯片连接来连接到外部器件(诸如封装衬底)。第三方可能尝试背面发光技术来尝试对半导体元件的安全敏感组件进行光学成像以对电路装置进行逆向工程。例如，第三方可能在注入刺激之后检测穿过硅的微弱红外(IR)辐射。在足够次数的攻击之后，第三方可以能够确定敏感信息，诸如加密密钥。
本文中公开的各个实施例可以有益地防止这种背面侵入技术。例如，图5A至图5C的实施例可以防止这种背面攻击。在下面关于图6至图11B进行更详细解释的其他示例中，本文中公开的各个实施例可以同时提供氧化物上硅(SOI)结构和集成阻碍层，集成阻碍层可以提供背面保护。在一些实施例中，体硅载体或衬底7可以包括用于背面保护的处理晶片中的阻碍层。如上所述，可以通过键合的小芯片另外保护正面。
图6示出了键合结构1的一个实施例，其中半导体元件2直接键合到保护元件3。如本文中所说明的，在一些实施例中，半导体元件2可以包括集成电路或器件管芯，集成电路或器件管芯具有有源电路装置，有源电路装置具有一个或多个安全敏感区域6。在图6的实施例中，有源电路装置可以被设置在半导体元件2的正面A处或附近、和/或半导体元件2的背面B处或附近。在各个实施例中，键合焊盘19可以被设置在半导体元件2的正面A上。图6的半导体元件2可以包括减薄的器件管芯。器件管芯的减薄可以在将半导体元件2直接键合到保护元件3之前或之后发生。
半导体元件2可以包括第一键合层11，诸如介电材料，例如氧化硅。保护元件3可以包括支撑(handle)或载体7、在支撑或载体7之上的阻碍材料4、以及在阻碍材料4之上的第二键合层5(例如，氧化硅)。第一键合层11和第二键合层5可以彼此直接键合而无需粘合剂以将半导体元件2键合到保护元件3。在一些实施例中，如上所述，可以在绝缘键合层11、5上或中提供接触焊盘。在一些实施例中，接触焊盘还可以使用合适的混合直接键合技术来彼此直接键合而无需粘合剂。如本文中所说明的，阻碍材料4可以包括研磨材料、阻光材料、导电材料、绝缘材料、光或电磁(EM)波散射材料等中的一种或多种。阻碍材料4因此可以防止第三方接入半导体元件2的(多个)安全敏感区域6。例如，在一些实施例中，阻碍材料4可以防止观察到来自背面B的光辐射，和/或可以破坏从背面B进行材料去除操作。
SOI衬底可以通过将处理晶片键合到有源器件晶片而形成，其间具有掩埋氧化物(BOX)。在图6的情况下，类似的工艺可以通过使用包括无机电介质、特别是氧化硅(包括例如在图6中的键合界面8处留下特征的氟化和/或氮终止)的键合层的直接键合来提供掩埋氧化物(BOX)和阻碍材料4。键合层11、5一起用作SOI层的BOX，其中BOX层可以包括来自在键合层11、5之间的界面8处(并且在BOX内)的直接键合的特征氟和/或氮分布。然后可以减薄和处理有源器件晶片以在半导体元件2中形成有源器件，诸如在薄的剩余有源硅(或其他半导体)中的晶体管和在其之上形成的常规金属化层。可选地，也可以在单片化之前或之后减薄载体或处理晶片。在另一实施例中，可以使用类似于智能切割的技术来去除有源器件层的厚部分，留下非常薄的有源器件晶片。
转向图7，示出了类似于图6所示的键合结构1。除非另有说明，否则图7的组件可以与图6的类似组件相同或总体相似。在图7的实施例中，例如，使用化学气相沉积(CVD)、物理气相沉积(PVD)或任何其他合适的技术，阻碍材料4可以沉积在载体7上。可以设计沉积以便留下粗糙上表面20，在该粗糙上表面上提供有第二键合层5，第二键合层5然后直接键合到半导体元件2的键合层11，半导体元件2可以包括有源硅(或其他半导体)衬底。在另一实施例中，阻碍材料4的表面可以在其沉积之后通过任何合适的技术来粗糙化。当第二键合层5被沉积在该粗糙表面之上时，可以使用包括化学机械抛光的一种或多种抛光技术来提供介电键合层5的可键合表面。如以上所说明的，具有有源硅的半导体元件2可以被减薄。阻碍材料4的粗糙上表面20可以引入跨粗糙界面从一侧到另一侧的任何入射光的光散射或漫射。阻碍材料4的粗糙上表面20还可以增强保护元件3的耐磨性或硬度，以便进一步提高半导体元件2的(多个)敏感区域6的安全性。阻碍材料4的粗糙上表面20还可以使阻碍材料的抛光、研磨或蚀刻掉变得更加困难。此外，键合层5(例如，氧化硅)和阻碍材料4两者的使用能够使去除过程复杂化，因为尝试去除阻碍材料4可能破坏键合层5并且尝试去除键合层5可能破坏或损坏阻碍材料4。
图8示出了类似于图6和7所示的键合结构1。除非另有说明，否则图8的组件可以与图6至图7的类似组件相同或总体相似。与图7的实施例不同，保护元件3可以包括体支撑或载体7和被设置在体支撑或载体7上的键合层5(例如，氧化物层)。支撑或载体7的上表面可以包括粗糙化上表面21，其中第二键合层5被施加在粗糙化上表面21之上。在图8中，阻碍材料4可以包括支撑或载体7的粗糙化上表面21和在粗糙化上表面21的凹部内的材料的部分22(例如，介电键合层5的部分22)。在直接键合到半导体元件2时，第二键合层5(例如，氧化物层)与体支撑或载体7的粗糙化上表面21之间的粗糙化界面可以提供光散射、漫射和/或透镜效应，其中入射到半导体元件2上的光可以通过保护元件3的背面被散射。这样的光散射可以避免尝试使用光学或电磁(EM)技术接入半导体元件2的(多个)敏感区域6。
图9示出了集成器件封装体30，其中键合结构1被安装到外部器件，例如封装衬底32。封装衬底32可以包括层压衬底(诸如印刷电路板或PCB)、引线框架、模制引线框架、陶瓷衬底或任何其他合适类型的衬底。在所示的实施例中，半导体元件2的正面A上的键合焊盘19通过一个或多个键合线34被引线键合到封装衬底32上的对应引线或接触焊盘33。在图9中，半导体元件2的背面B可以由保护元件3(其包括阻碍材料4)保护以免受来自背面B的外部接入。图9所示的半导体元件2可以包括集成电路，包括半导体器件和在其之上的金属化层级。保护元件3可以在晶片级被提供(并且因此可以与半导体元件2或管芯的有源硅横向同延)但可以不干扰半导体元件2的正面A上的键合，包括如图所示的键合线34。
图10示出了根据另一实施例的集成器件封装体30，其中键合结构1被安装到外部器件，例如封装衬底32。与图9一样，半导体元件2的背面B可以通过保护元件3(其包括阻碍材料4)被保护以免于外部接入。然而，与图9的实施例不同，在图10中，半导体元件2的正面A可以面向外部器件(例如，封装衬底32)。半导体元件2的正面A上的键合焊盘19可以通过倒装芯片连接中的多个焊料球35连接到封装衬底32。与图9一样，图10中的半导体元件2可以包括集成电路，包括半导体器件和在其之上的金属化层。此外，与图9一样，保护元件3可以在晶片级被提供(并且因此可以与半导体元件2或管芯的有源硅横向同延)但可以不干扰正面A上的键合，包括如图所示的与焊料球35的倒装芯片键合。如图10所示，键合结构1还可以包括在半导体元件2的有源硅与封装衬底32之间采用再分布层的扇出布置。
图11A和11B示出了各个实施例，其中半导体元件2的正面A和背面B都可以由保护元件3保护，保护元件3具有保护材料4，保护材料4可以包括阻碍材料。图11A总体类似于图9的实施例，其中半导体元件2的正面A被引线键合到封装衬底32。第一保护元件3a(其可以包括阻碍材料4)可以被设置在半导体元件2的背面B之上，如图9所示。然而，与图9的布置不同，在图11A中，第二保护元件3b(其可以类似于本文所述的任何保护元件3)可以被键合在半导体元件2的正面A之上以保护正面A免受对半导体元件2的(多个)敏感区域6的外部攻击。因此，在图11A中，(多个)敏感区域6可以被设置在半导体元件2的正面A和背面B中的一者或两者处或附近。因此，在图11A中，可以在半导体元件2的正面A和背面B两者上提供键合层。第一保护元件3a和第二保护元件3b可以直接键合到半导体元件2的正面A和背面B上的键合层而无需粘合剂。与图5A至图5C不同，背面阻碍层4可以与SOI衬底的BOX层集成或耦合。
图11B总体类似于图10的实施例，其中半导体元件2的正面A通过倒装芯片连接而连接到封装衬底32，其中多个焊料球35将半导体元件2电和机械连接到封装衬底32。如图10所示，可以在半导体元件2的背面B之上提供第一保护元件3a(其可以包括阻碍材料)。然而，与图10的布置不同，在图11B中，第二保护元件3b(其可以类似于本文所述的任何保护元件3)可以被键合在半导体元件2的正面A之上以保护正面A免受对半导体元件2的(多个)敏感区域6(其可以被设置在元件2的正面A和背面B中的一者或两者处或附近)的外部攻击。因此，在图11B中，可以在半导体元件2的正面A和背面B两者上提供键合层。第一保护元件3a和第二保护元件3b可以直接键合到半导体元件2的正面A和背面B上的键合层而无需粘合剂。如图11B所示，第二保护元件3b可以以负鼠封装(possum package)布置被提供，其中第二保护元件3b被设置在焊料球35之间的空间或空腔37中以及在封装衬底32之上。
图12是根据各个实施例的合并有一个或多个键合结构1的电子系统80的示意图。系统80可以包括任何合适类型的电子设备，诸如移动电子设备(例如，智能电话、平板计算设备、膝上型计算机等)、台式计算机、汽车或其组件、立体声系统、医疗设备、相机或任何其他合适类型的系统。在一些实施例中，电子系统80可以包括微处理器、图形处理器、电子记录设备或数字存储器。系统80可以包括一个或多个器件封装82，例如，通过一个或多个母板一个或多个器件封装，82机械和电连接到系统80。每个封装82可以包括一个或多个键合结构1。封装82可以与本文所述的封装30相似或相同。图12所示的系统80可以包括如本文所示和所述的键合结构1和相关联的保护元件3中的任一。
因此，在一个实施例中，公开了一种键合结构。键合结构可以包括半导体元件，该半导体元件包括有源电路装置和第一键合层。键合结构可以包括沿键合界面直接键合到半导体元件而没有粘合剂的阻碍元件。阻碍元件可以包括设置在有源电路装置之上的阻碍材料和在阻碍材料上的第二键合层。第二键合层可以直接键合到第一键合层而没有粘合剂，阻碍材料具有大于半导体元件的硬度并且被配置为阻碍对有源电路装置的外部接入。
在一些实施例中，阻碍材料可以位于距键合界面小于10微米的距离处。例如，阻碍材料可以位于距键合界面小于5微米的距离处。阻碍材料的第一硬度可以大于半导体元件的第二硬度。例如，第一硬度可以是第二硬度的至少1.2倍、第二硬度的至少1.25倍、第二硬度的至少1.3倍、第二硬度的至少1.4倍、或第二硬度的至少1.5倍。在各个实施例中，第一硬度可以在第二硬度的1.2至2.5倍的范围内、在第二硬度的1.2至2倍的范围内、或在第二硬度的1.2至1.8倍的范围内。在一些实施例中，阻碍材料可以至少包括某种金刚石，并且半导体元件可以至少包括某种硅。在一些实施例中，阻碍材料可以包括破坏性材料，诸如研磨材料。例如，研磨材料可以包括或不包括连续固体材料。相对而言，研磨材料可以包括研磨材料(例如，碳化硅等)在致密区域中的微粒，这些微粒可以在抛光液中产生聚集体，该聚集体可以形成研磨材料。阻碍材料可以包括如在Vickers标度上所测量的硬度在20GPa至150GPa范围内的破坏性材料。阻碍材料可以包括如在Vickers标度上所测量的硬度为至少80GPa的破坏性材料。另外地或替代地，阻碍材料可以包括阻光材料。例如，阻光材料可以被配置为阻挡波长在700nm至1mm范围内、750nm至2500nm范围内或800nm至2500nm范围内的光。在一些实施例中，阻光材料可以被配置为阻挡近红外(NIR)波长的光。
在各种布置中，阻碍材料可以另外地或替代地被配置为防止对有源电路装置的物理接入。阻碍材料可以被配置为物理地破坏用于半导体材料从键合结构的受控去除的硬件。阻碍材料可以被配置为阻止电磁波到达有源电路装置。
在一些实施例中，半导体元件包括集成电路管芯。阻碍元件可以包括在阻碍材料与半导体元件之间的键合层。在一些实施例中，键合层可以包括氧化硅。在一些实施例中，布线电路装置可以延伸穿过键合层到达半导体元件的第一接触焊盘。非导电布线层可以被设置在键合层与阻碍材料之间，其中布线电路装置的部分沿非导电布线层进行设置。键合层的第二接触焊盘可以直接键合到半导体元件的对应第一接触焊盘而无需粘合剂。在一些实施例中，半导体元件包括被直接键合到键合层的第二键合层。
在各个实施例中，阻碍元件还包括衬底，并且阻碍材料包括被设置在衬底上的阻碍层。阻碍层可以被图案化以便覆盖半导体元件的整个有源表面的部分。在一些实施例中，阻碍层覆盖半导体元件的整个有源表面。
在各个实施例中，阻碍材料包括小芯片，小芯片上形成有键合层。
在各个实施例中，阻碍元件可以被直接键合到半导体元件的第一表面。键合结构还可以包括第二阻碍元件，第二阻碍元件被直接键合到半导体元件的与第一表面相对的第二表面而无需粘合剂。第二阻碍元件可以包括被设置在有源电路装置之上的第二阻碍材料。第二阻碍材料可以被配置为阻碍对有源电路装置的外部接入。在一些实施例中，第二阻碍元件仅覆盖半导体元件的第二表面的部分。在一些实施例中，第二阻碍元件覆盖半导体元件的整个第二表面。
在各个实施例中，多个阻碍元件可以直接键合到半导体元件而无需粘合剂，其中多个阻碍元件包括被配置为阻碍对有源电路装置的外部接入的一种或多种阻碍材料。
在另一实施例中，一种键合结构可以包括半导体元件，该半导体元件包括有源电路装置和第一键合层。键合结构可以包括阻碍元件，该阻碍元件沿键合界面被直接键合到半导体元件而无需粘合剂，阻碍元件包括被设置在有源电路装置之上的光学阻碍材料和在阻碍材料上的第二键合层，第二键合层被直接键合到第一键合层而无需粘合剂，光学阻碍材料被配置为阻碍对有源电路装置的外部光学接入。
在一些实施例中，光学阻碍材料包括阻光材料。在一些实施例中，阻光材料被配置为阻挡波长在750nm至1500nm范围内的光。在一些实施例中，阻光材料被配置为阻挡近红外(NIR)波长的光。在一些实施例中，光学阻碍材料包括光学过滤器。在一些实施例中，光学阻碍材料包括光散射材料。
在另一实施例中，公开了一种形成键合结构的方法。该方法可以包括：将阻碍元件直接键合到半导体元件而无需粘合剂，该半导体元件包括有源电路装置。阻碍元件可以包括被设置在有源电路装置之上的阻碍材料，阻碍材料具有比半导体元件更大的硬度并且被配置为阻碍对有源电路装置的外部接入。
在各个实施例中，该方法可以包括：在阻碍材料之上形成键合层，以形成阻碍元件。形成键合层可以包括：在阻碍材料上沉积氧化物层。在一些实施例中，键合层的接触焊盘可以直接键合到半导体元件的对应接触焊盘而无需粘合剂。有源电路装置可以形成在半导体元件中。在一些实施例中，有源电路装置可以在直接键合之前形成。在一些实施例中，有源电路装置可以在直接键合之后形成。
在各个实施例中，阻碍材料可以在衬底上形成为阻碍层。在各个实施例中，阻碍材料可以被印刷在衬底上。
在各个实施例中，阻碍元件可以在直接键合之前被单片化。
在一些实施例中，直接键合阻碍元件可以包括：将包括阻碍材料的第一晶片直接键合到包括半导体元件的第二晶片。键合的第一晶片和第二晶片可以被单片化以形成多个键合结构。
在各个实施例中，该方法可以包括：将多个阻碍元件直接键合到半导体元件而无需粘合剂。多个阻碍元件可以包括被配置为阻碍对有源电路装置的外部接入的一种或多种阻碍材料。
在一些实施例中，第一阻碍元件可以直接键合到半导体元件的第一表面。该方法还可以包括：将第二阻碍元件直接键合到半导体元件的与第一表面相对的第二表面而无需粘合剂。第二阻碍元件可以包括被设置在有源电路装置之上的第二阻碍材料，第二阻碍材料被配置为阻碍对有源电路装置的外部接入。
在各个实施例中，该方法可以包括：在第一制造设施中形成阻碍元件，并且在与第一制造设施不同的第二制造设施中形成半导体元件。在一些实施例中，该方法可以包括：在第一最高温度下处理阻碍元件，并且在第二最高温度下处理半导体元件，第一最高温度大于第二最高温度。例如，第一最高温度可以是至少400℃，或在400℃至1000℃的范围内。在各个实施例中，第一最高温度可以在第二最高温度的1.2至4倍的范围内。
在另一实施例中，公开了一种形成键合结构的方法。该方法可以包括：将半导体元件的第一键合层直接键合到阻碍元件的第二键合层而无需粘合剂，半导体元件包括有源电路装置。阻碍元件可以包括被设置在有源电路装置之上的光学阻碍材料，光学阻碍材料被配置为阻碍对有源电路装置的外部光学接入。在一些实施例中，光学阻碍材料是阻光材料、光散射材料和光学过滤器中的至少一者。
在另一实施例中，公开了一种键合结构。键合结构可以包括半导体元件，半导体元件包括有源电路装置。半导体元件可以具有正面和与正面相对的背面，正面包括被配置为电连接到外部元件的多个键合焊盘。键合结构可以包括具有在半导体元件的背面上形成的阻碍材料，背面与正面相对。阻碍材料可以被配置为阻碍对有源器件层的外部接入。
在各个实施例中，半导体元件包括在背面上的第一键合层，并且阻碍元件包括第二键合层，第一键合层和第二键合层彼此直接键合而无需粘合剂。在一些实施例中，第一键合层和第二键合层包括氧化硅。在一些实施例中，有源电路装置可以被设置在半导体元件的背面处或附近。另外地或替代地，有源电路装置可以被设置在半导体元件的正面处或附近。
在一些实施例中，键合结构可以包括衬底，其中阻碍元件形成在衬底上。
在一些实施例中，阻碍材料的第一硬度大于半导体元件的第二硬度。例如，第一硬度可以是第二硬度的至少1.2倍、第二硬度的至少1.25倍、第二硬度的至少1.3倍、第二硬度的至少1.4倍或第二硬度的至少1.5倍。在各个实施例中，第一硬度可以在第二硬度的1.2至2.5倍的范围内、在第二硬度的1.2至2倍的范围内、或在第二硬度的1.2至1.8倍的范围内。在一些实施例中，阻碍材料可以至少包括某种金刚石，并且半导体元件可以至少包括某种硅。另外地或替代地，阻碍材料可以包括研磨材料。例如，研磨材料可以包括或不包括连续固体材料。相对而言，研磨材料可以包括研磨材料(例如，碳化硅等)在致密区域中的微粒，这些微粒可以在抛光液中产生聚集体，该聚集体可以形成研磨材料。另外地或替代地，阻碍材料包括阻光材料。例如，阻光材料可以被配置为阻挡波长在750nm至2500nm范围内的光。在一些实施例中，阻光材料可以被配置为阻挡近红外(NIR)波长的光。另外地或替代地，阻碍材料可以包括粗糙化表面，其中第二键合层被设置在粗糙化表面上。
在各个实施例中，一种集成器件封装体可以包括外部元件和键合结构。在一些实施例中，外部元件可以包括封装衬底。键合结构可以被安装到封装衬底。在一些实施例中，多个键合焊盘可以通过键合线被引线键合到封装衬底。另外地或替代地，多个键合焊盘可以过多个焊料球以倒装芯片布置被安装到封装衬底。
在另一实施例中，公开了一种形成键合结构的方法。该方法可以包括：在包括有源电路装置的半导体元件的背面上提供第一键合层。半导体元件可以具有与背面相对的正面。正面可以包括被配置为电连接到外部元件的多个键合焊盘。该方法可以包括：在阻碍材料上提供第二键合层。第一键合层和第二键合层可以彼此键合。阻碍材料可以被配置为阻碍对有源电路装置的外部接入。
在一些实施例中，将第一键合层和第二键合层进行键合可以包括：将第一键合层和第二键合层进行直接键合而无需粘合剂。在一些实施例中，有源电路装置可以在直接键合之后形成。在一些实施例中，有源电路装置可以在直接键合之前形成。
在各个实施例中，该方法可以包括：减薄半导体元件。在一些实施例中，减薄可以在键合之前被执行。
在各个实施例中，有源电路装置可以形成在半导体元件的正面处或附近。另外地或替代地，有源电路装置可以形成在半导体元件的背面处或附近。
在各个实施例中，第一键合层和第二键合层形成用于绝缘体上半导体(SOI)结构的掩埋氧化物(BOX)层。
在各个实施例中，该方法可以包括：通过在硅衬底上生长外延硅来形成半导体元件。在键合之后可以去除硅衬底的至少部分。
在一些实施例中，一种封装方法可以包括：将键合结构安装到封装衬底，并且将键合结构电连接到封装衬底。在各个实施例中，封装方法可以包括：将多个键合焊盘引线键合到封装衬底。另外地或替代地，该方法可以包括：通过多个焊料球将键合焊盘电连接到封装衬底。
尽管在某些实施例和示例的上下文中公开，但本领域技术人员将理解，本发明超出具体公开的实施例扩展到其他替代实施例和/或用途及其明显的修改和等价。此外，除非另有说明，否则所说明的组件可以与一个或多个不同说明的相同编号的组件相同或总体上相似。此外，虽然已经详细地示出和描述了若干变型，但是基于本公开内容，在本公开内容的范围内的其他修改对于本领域技术人员来说将是很清楚的。还预期，可以进行实施例的特定特征和方面的各种组合或子组合，并且其仍然落入本公开的范围内。应当理解，所公开的实施例的各种特征和方面可以相互组合或替代以形成所公开的发明的不同模式。因此，本文中公开的本发明的范围不应当受上述具体公开的实施例限制，而应当仅通过对以下方面的公平解读来确定。

Claims (82)

1.一种键合结构，包括：
半导体元件，所述半导体元件包括有源电路装置和第一键合层；以及
阻碍元件，沿键合界面被直接键合到所述半导体元件而无需粘合剂，所述阻碍元件包括被设置在所述有源电路装置之上的阻碍材料和在所述阻碍材料上的第二键合层，所述第二键合层被直接键合到所述第一键合层而无需粘合剂，所述阻碍材料具有比所述半导体元件更大的硬度并且被配置为阻碍对所述有源电路装置的外部接入。
2.根据权利要求1所述的键合结构，其中所述阻碍材料位于距所述键合界面小于10微米的距离处。
3.根据权利要求1所述的键合结构，其中所述阻碍材料位于距所述键合界面小于5微米的距离处。
4.根据权利要求1所述的键合结构，其中所述阻碍材料包括具有第一硬度的破坏性材料，并且所述半导体元件具有第二硬度，所述第一硬度大于所述第二硬度。
5.根据权利要求2所述的键合结构，其中所述第一硬度为所述第二硬度的至少1.2倍。
6.根据权利要求1所述的键合结构，其中所述阻碍材料包括破坏性材料，所述破坏性材料包括研磨材料。
7.根据权利要求1所述的键合结构，其中所述阻碍材料包括在维氏标度上所测量的硬度在20GPa至150GPa范围内的破坏性材料。
8.根据权利要求1所述的键合结构，其中所述阻碍材料包括在维氏标度上所测量的硬度为至少80GPa的破坏性材料。
9.根据权利要求1所述的键合结构，其中所述阻碍材料包括阻光材料。
10.根据权利要求9所述的键合结构，其中所述阻光材料被配置为阻挡波长在750nm至1500nm范围内的光。
11.根据权利要求9所述的键合结构，其中所述阻光材料被配置为阻挡近红外(NIR)波长的光。
12.根据权利要求1所述的键合结构，其中所述阻碍材料被配置为防止对所述有源电路装置的物理接入。
13.根据权利要求1所述的键合结构，其中所述阻碍材料被配置为物理地破坏用于半导体材料从所述键合结构的受控去除的硬件。
14.根据权利要求1所述的键合结构，其中所述阻碍材料被配置为阻挡电磁波到达所述有源电路装置。
15.根据权利要求1所述的键合结构，其中所述阻碍元件的所述第二键合层被设置在所述阻碍材料与所述半导体元件之间。
16.根据权利要求15所述的键合结构，其中所述第二键合层包括氧化硅。
17.根据权利要求15所述的键合结构，还包括布线电路装置，所述布线电路装置延伸穿过所述第二键合层到达所述半导体元件的第一接触焊盘。
18.根据权利要求17所述的键合结构，还包括在所述第二键合层与所述阻碍材料之间的非导电布线层，所述布线电路装置的部分沿所述非导电布线层而设置。
19.根据权利要求17所述的键合结构，其中所述第二键合层的第二接触焊盘被直接键合到所述半导体元件的对应第一接触焊盘而无需粘合剂。
20.根据权利要求1所述的键合结构，其中所述阻碍元件还包括衬底，所述阻碍材料包括在所述衬底与所述半导体元件之间被设置在所述衬底上的阻碍层。
21.根据权利要求20所述的键合结构，其中所述阻碍层覆盖所述半导体元件的整个有源表面的部分。
22.根据权利要求20所述的键合结构，其中所述阻碍层覆盖所述半导体元件的整个有源表面。
23.根据权利要求1所述的键合结构，其中所述阻碍材料包括小芯片，所述小芯片上形成有所述第二键合层。
24.根据权利要求1所述的键合结构，其中所述阻碍元件被直接键合到所述半导体元件的第一表面，所述键合结构还包括第二阻碍元件，所述第二阻碍元件被直接键合到所述半导体元件的与所述第一表面相对的第二表面而无需粘合剂，所述第二阻碍元件包括被设置在所述有源电路装置之上的第二阻碍材料，所述第二阻碍材料被配置为阻碍对所述有源电路装置的外部接入。
25.根据权利要求24所述的键合结构，其中所述第二阻碍元件仅覆盖所述半导体元件的所述第二表面的部分。
26.根据权利要求24所述的键合结构，其中所述第二阻碍元件覆盖所述半导体元件的整个所述第二表面。
27.根据权利要求1所述的键合结构，还包括多个阻碍元件，所述多个阻碍元件被直接键合到所述半导体元件而无需粘合剂，所述多个阻碍元件包括被配置为阻碍对有源电路装置的外部接入的一种或多种阻碍材料。
28.一种键合结构，包括：
半导体元件，包括有源电路装置和第一键合层；以及
阻碍元件，沿键合界面被直接键合到所述半导体元件而无需粘合剂，所述阻碍元件包括被设置在所述有源电路装置之上的光学阻碍材料和在所述阻碍材料上的第二键合层，所述第二键合层被直接键合到所述第一键合层而无需粘合剂，所述光学阻碍材料被配置为阻碍对所述有源电路装置的外部光学接入。
29.根据权利要求28所述的键合结构，其中所述光学阻碍材料包括阻光材料。
30.根据权利要求29所述的键合结构，其中所述阻光材料被配置为阻挡波长在750nm至1500nm范围内的光。
31.根据权利要求29所述的键合结构，其中所述阻光材料被配置为阻挡近红外(NIR)波长的光。
32.根据权利要求28所述的键合结构，其中所述光学阻碍材料包括光学过滤器。
33.根据权利要求28所述的键合结构，其中所述光学阻碍材料包括光散射材料。
34.一种形成键合结构的方法，所述方法包括：
将半导体元件的第一键合层直接键合到阻碍元件的第二键合层而无需粘合剂，所述半导体元件包括有源电路装置，
其中所述阻碍元件包括被设置在所述有源电路装置之上的阻碍材料，所述阻碍材料具有比所述半导体元件更大的硬度并且被配置为阻碍对所述有源电路装置的外部接入。
35.根据权利要求34所述的方法，还包括：在所述阻碍材料之上形成所述第二键合层，以形成所述阻碍元件。
36.根据权利要求35所述的方法，其中形成所述第二键合层包括：在所述阻碍材料上形成氧化物层。
37.根据权利要求36所述的方法，还包括：将所述第二键合层的接触焊盘直接键合到所述半导体元件的对应接触焊盘而无需粘合剂。
38.根据权利要求34所述的方法，还包括：在所述半导体元件中形成所述有源电路装置。
39.根据权利要求38所述的方法，还包括：在直接键合之前形成所述有源电路装置。
40.根据权利要求38所述的方法，还包括：在直接键合之后形成所述有源电路装置。
41.根据权利要求34所述的方法，还包括：将所述阻碍材料作为阻碍层形成在衬底上。
42.根据权利要求34所述的方法，还包括：在衬底上印刷所述阻碍材料。
43.根据权利要求34所述的方法，其中所述阻碍元件在所述直接键合之前被单片化。
44.根据权利要求34所述的方法，其中直接键合所述阻碍元件包括：将包括所述阻碍材料的第一晶片直接键合到包括所述半导体元件的第二晶片。
45.根据权利要求44所述的方法，还包括：对键合的所述第一晶片和所述第二晶片进行单片化，以形成多个键合结构。
46.根据权利要求34所述的方法，还包括：将多个阻碍元件直接键合到所述半导体元件而无需粘合剂，所述多个阻碍元件包括被配置为阻碍对有源电路装置的外部接入的一种或多种阻碍材料。
47.根据权利要求34所述的方法，其中所述第一阻碍元件直接键合到所述半导体元件的第一表面，所述方法还包括：将第二阻碍元件直接键合到所述半导体元件的与所述第一表面相对的第二表面而无需粘合剂，所述第二阻碍元件包括被设置在所述有源电路装置之上的第二阻碍材料，所述第二阻碍材料被配置为阻碍对所述有源电路装置的外部接入。
48.根据权利要求34所述的方法，还包括：在第一制造设施中形成所述阻碍元件，并且在与所述第一制造设施不同的第二制造设施中形成所述半导体元件。
49.根据权利要求34所述的方法，还包括：在第一最高温度下处理所述阻碍元件，并且在第二最高温度下处理所述半导体元件，所述第一最高温度大于所述第二最高温度。
50.根据权利要求49所述的方法，其中所述第一最高温度在所述第二最高温度的1.2至4倍的范围内。
51.一种形成键合结构的方法，所述方法包括：
将半导体元件的第一键合层直接键合到阻碍元件的第二键合层而无需粘合剂，所述半导体元件包括有源电路装置，
其中所述阻碍元件包括被设置在所述有源电路装置之上的光学阻碍材料，所述光学阻碍材料被配置为阻碍对所述有源电路装置的外部光学接入。
52.根据权利要求51所述的方法，其中所述光学阻碍材料是阻光材料、光散射材料和光学过滤器中的至少一者。
53.一种键合结构，包括：
半导体元件，包括有源电路装置，所述半导体元件具有正面和与所述正面相对的背面，所述正面包括被配置为电连接到外部元件的多个键合焊盘；以及
阻碍元件，具有在所述半导体元件的所述背面上形成的阻碍材料，所述背面与所述正面相对，所述阻碍材料被配置为阻碍对有源器件层的外部接入。
54.根据权利要求53所述的键合结构，其中所述半导体元件包括在所述背面上的第一键合层，并且所述阻碍元件包括第二键合层，所述第一键合层和所述第二键合层彼此直接键合而无需粘合剂。
55.根据权利要求54所述的键合结构，其中所述第一键合层和所述第二键合层包括氧化硅。
56.根据权利要求53所述的键合结构，其中所述有源电路装置被设置在所述半导体元件的所述背面处或附近。
57.根据权利要求53所述的键合结构，其中所述有源电路装置被设置在所述半导体元件的所述正面处或附近。
58.根据权利要求53所述的键合结构，还包括衬底，所述阻碍元件形成在所述衬底上。
59.根据权利要求53所述的键合结构，其中所述阻碍材料的第一硬度大于所述半导体元件的第二硬度。
60.根据权利要求59所述的键合结构，其中所述第一硬度为所述第二硬度的至少1.2倍。
61.根据权利要求53所述的键合结构，其中所述阻碍材料包括研磨材料。
62.根据权利要求53所述的键合结构，其中所述阻碍材料包括阻光材料。
63.根据权利要求62所述的键合结构，其中所述阻光材料被配置为阻挡波长在750nm至2500nm范围内的光。
64.根据权利要求62所述的键合结构，其中所述阻光材料被配置为阻挡近红外(NIR)波长的光。
65.根据权利要求54所述的键合结构，其中所述阻碍材料包括粗糙化表面，所述第二键合层被设置在所述粗糙化表面上。
66.一种集成器件封装体，包括根据权利要求53所述的外部元件和键合结构，所述外部元件包括封装衬底，所述键合结构被安装到所述封装衬底。
67.根据权利要求66所述的集成器件封装体，其中所述多个键合焊盘通过键合线被引线键合到所述封装衬底。
68.根据权利要求66所述的键合结构，其中所述多个键合焊盘通过多个焊料球以倒装芯片布置被安装到所述封装衬底。
69.一种形成键合结构的方法，所述方法包括：
在包括有源电路装置的半导体元件的背面上提供第一键合层，所述半导体元件具有与所述背面相对的正面，所述正面包括被配置为电连接到外部元件的多个键合焊盘；
在阻碍材料上提供第二键合层；以及
将所述第一键合层和所述第二键合层彼此键合，所述阻碍材料被配置为阻碍对所述有源电路装置的外部接入。
70.根据权利要求69所述的方法，其中将所述第一键合层和所述第二键合层进行键合包括：将所述第一键合层和所述第二键合层进行直接键合而无需粘合剂。
71.根据权利要求70所述的方法，还包括：在所述直接键合之后形成所述有源电路装置。
72.根据权利要求70所述的方法，还包括：在所述直接键合之前形成所述有源电路装置。
73.根据权利要求70所述的方法，还包括：减薄所述半导体元件。
74.根据权利要求73所述的方法，其中所述减薄在所述键合之前被执行。
75.根据权利要求69所述的方法，还包括：在所述半导体元件的所述正面处或附近形成所述有源电路装置。
76.根据权利要求69所述的方法，还包括：在所述半导体元件的所述背面处或附近形成所述有源电路装置。
77.根据权利要求69所述的方法，其中所述第一键合层和所述第二键合层形成用于绝缘体上半导体(SOI)结构的掩埋氧化物(BOX)层。
78.根据权利要求69所述的方法，还包括：通过在硅衬底上生长外延硅来形成所述半导体元件。
79.根据权利要求78所述的方法，还包括：在所述键合之后去除所述硅衬底的至少部分。
80.一种封装方法，包括根据权利要求69所述的方法，所述封装方法包括：将所述键合结构安装到封装衬底，并且将所述键合结构电连接到所述封装衬底。
81.根据权利要求80所述的封装方法，还包括：将所述多个键合焊盘引线键合到所述封装衬底。
82.根据权利要求80所述的封装方法，还包括：通过多个焊料球将所述键合焊盘电连接到所述封装衬底。
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