KR20070095480A - 웨이퍼 레벨의 반도체 칩 패키지의 제조방법 - Google Patents

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Abstract

반도체칩이 손상되는 것을 방지할 수 있는 웨이퍼 레벨의 반도체칩 패키지 및 그 제조방법을 제공한다. 그 패키지 및 방법은 웨이퍼의 전면에 형성된 적어도 1층 이상의 도전성 패턴 및 웨이퍼의 적어도 전면을 덮는 밀봉층을 포함한다. 도전성 패턴과 전기적으로 연결되어, 웨이퍼의 전면과 반대되는 배면에 매립된 칩플러그 및 칩플러그와 전기적으로 연결되며, 웨이퍼의 배면에 재 배선을 형성하고 접합을 위한 단자를 포함한다.
웨이퍼 레벨, 패키지,밀봉층, 칩플러그, 손상방지

Description

웨이퍼 레벨의 반도체 칩 패키지 및 그 제조방법{Package of wafer level semiconductor chip and method of manufacturing the same}
도 1은 종래의 웨이퍼 레벨 패키지를 나타낸 평면도이고, 도 2는 도 1의 A-A선을 따라 절단한 단면도이다.
도 3 내지 도 12는 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 공정단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
100; 웨이퍼 102; 도전성 패턴
104; 제1 칩플러그 106; 밀봉층
108; 제1 절연층 112; 씨드층
114; 재배치 금속층 116; 제2 절연층
120; UBM 122; 범프
124; 배선을 위한 단자
본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 특히 웨이퍼 레벨의 반도체 칩 패키지 및 그 제조방법에 관한 것이다.
최근 전자기기의 소형화 및 경량화를 위하여, 반도체 칩 패키지 또한 소형화 및 경량화되고 있다. 웨이퍼 레벨(wafer level)의 반도체 칩 패키지(이하, 웨이퍼 레벨 패키지)는 패키지의 소형화 및 경량화를 위한 방안으로 대두되고 있다. 즉, 통상적인 패키지 공정은 웨이퍼 제조공정을 통하여 웨이퍼가 제조되면, 웨이퍼로부터 개별 칩을 분리하여 패키지 조립공정을 거치게 된다, 패키지 조립공정은 웨이퍼 제조공정과는 다른 설비와 원부자재를 사용하는 전혀 별개의 공정이다. 하지만, 웨이퍼 레벨 패키지는 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 패키지를 제조할 수 있다. 웨이퍼 레벨 패키지를 제조하는 데 사용되는 제조설비나 제조공정은 기존의 웨이퍼 제조설비 및 공정을 그대로 이용할 수 있다.
도 1은 종래의 웨이퍼 레벨 패키지(50)를 나타낸 평면도이고, 도 2는 도 1의 A-A선을 따라 절단한 단면도이다. 도 1에서, 솔더볼(29)이 형성된 볼랜드 패드(25)를 나타내기 위하여 솔더볼(29)은 도시하지 않았다.
도 1 및 도 2를 참조하면, 종래의 웨이퍼 레벨 패키지(50)는 반도체기판(11)의 활성영역(active area)의 가장자리를 따라 배열된 칩패드(12)를 포함하는 에지패드형(edge pad type) 반도체칩(10)을 포함한다. 종래의 웨이퍼 레벨 패키지(50)는 칩패드(12)를 재배열하기 위하여 반도체기판(11)의 칩패드(12)의 상부면과 접촉하며, 솔더볼(29)과 전기적으로 연결되는 재배치 금속층(23; redistribution metal layer)을 포함한다. 재배치 금속층(23)과 접하도록 형성된 볼랜드 패드(25)에 솔더볼(29)이 부착된 구조를 갖는다.
반도체칩(10)은 반도체기판(11)의 도전성 패턴(15)과 전기적으로 연결되는 복수개의 칩패드(12)가 반도체칩(10)의 상면에 형성된 구조로써, 반도체기판(11) 내부의 패턴(15)과 칩패드(12)를 보호하기 위한 보호층(13; passivation layer)이 형성되어 있다. 칩패드(12)는 통상적으로 알루미늄(Al)으로 이루어지며, 보호층(13)은 산화막, 질화막 또는 그들의 복합막으로 이루어질 수 있다. 보호층(13) 상에 재배치 금속층(23)을 형성하기 위하여, 칩패드(12)가 노출되도록 보호층(13) 상에 제1 절연층(22)을 균일한 두께로 형성한다. 제1 절연층(22)는 예컨대, 폴리이미드(polyimide)층일 수 있다.
그후, 재배치 금속층(23)이 칩패드(12)와 연결되어 제1 절연층(22) 상에 형성된다. 재배치 금속층(23)의 단부에는 소정의 크기의 솔더볼(29)이 형성될 수 있는 원형의 볼랜드 패드(25)가 한정되어 있다. 이어서, 볼랜드 패드(25)를 제외한 반도체칩(10)의 전면에 제2 절연층(27)을 소정의 두께로 형성한다. 이어서, 볼랜드 패드(25)에 구형의 솔더볼(29)을 올려놓은 후, 열을 이용한 리플로우 솔더공정을 통해 솔더볼(29)을 볼랜드 패드(25)에 접합시킨다. 이때, 재배치 금속층(23)이 형성된 칩패드(12)와 제1 절연층(22) 상에는 범프하부 금속층이 형성될 수 있다.
그런데, 종래의 웨이퍼 레벨 패키지(50)는 반도체기판(11)의 상부면, 웨이퍼의 전면에 솔더볼(29)이 형성된 구조를 가진다. 상기 구조는 패키지 조립 및 실장공정을 위한 작업시 웨이퍼의 배면의 노출로 인해, 충격 등에 의해 반도체칩(10) 의 일부가 떨어져 나가거나(chipping) 깨질(crack) 수 있다. 또한, 상기 구조는 재배치 금속층(23) 및 볼랜드 패드(25)를 형성할 때 발생하는 스트레스 또는 솔더볼(29)과 같은 배선을 위한 단자를 형성하기 위한 리플로우 공정에서 발생한 열에 의한 스트레스에 의해 패턴(15)이 손상을 입을 수 있다. 나아가, 사용자가 사용하는 환경에서, 상기 단자의 연결부위에 스트레스가 발생하면, 인접하는 패턴(15)도 영향을 받을 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체칩이 손상되는 것을 방지할 수 있는 웨이퍼 레벨의 반도체칩 패키지를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 반도체칩이 손상되는 것을 방지할 수 있는 웨이퍼 레벨의 반도체칩 패키지의 제조방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체칩 패키지는 웨이퍼의 전면에 형성된 적어도 1층 이상의 도전성 패턴 및 상기 웨이퍼의 적어도 전면을 덮는 밀봉층을 포함한다. 상기 도전성 패턴과 전기적으로 연결되어, 상기 웨이퍼의 전면과 반대되는 배면에 매립된 칩플러그를 포함한다. 상기 칩플러그와 전기적으로 연결되며, 상기 웨이퍼의 배면에 형성된 배선을 위한 단자를 포함한다.
상기 밀봉층은 상기 웨이퍼의 전면 및 측면을 덮을 수 있다. 상기 웨이퍼의 두께는 20 내지 80㎛일 수 있다.
상기 칩플러그는 상기 웨이퍼의 배면에 노출될 수 있고, 상기 칩플러그와 연 결된 배면콘택에 의해 상기 웨이퍼의 배면에 노출될 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 반도체칩 패키지의 제조방법은 먼저 적어도 1층 이상의 도전성 패턴이 형성하는 웨이퍼를 준비한다. 그후, 상기 도전성 패턴과 전기적으로 연결되며, 상기 웨이퍼의 전면과 반대되는 배면에 칩플러그를 형성한다. 상기 웨이퍼의 적어도 전면을 밀봉층으로 덮는다. 상기 칩플러그와 전기적으로 연결되도록 상기 웨이퍼의 배면에 재 배선을 형성하고 접합을 위한 단자를 형성한다.
상기 칩플러그를 형성하는 단계는, 상기 도전성 패턴의 최상층의 일측벽을 노출시키면서, 상기 웨이퍼의 배면까지 리세스하는 제1 비아홀을 형성하는 단계 및 상기 제1 비아홀에 도전성 물질을 매립하여 칩플러그를 형성하는 단계를 포함할 수 있다.
상기 배선을 위한 단자를 형성하는 단계 이전에, 상기 웨이퍼의 배면을 백랩 공정에 의해 얇게 형성할 수 있다. 상기 백랩 공정에 의해 형성된 상기 웨이퍼의 두께는 20 내지 80㎛일 수 있다.
상기 재배치 금속층을 형성하는 단계 이전에, 상기 웨이퍼의 배면을 얇게 하여 상기 칩플러그를 노출시키는 단계와, 상기 칩플러그가 형성된 상기 웨이퍼 배면의 전면을 덮는 제1 절연층을 형성하는 단계와, 상기 칩플러그가 노출되도록 상기 제1 절연층의 일부를 제거하여 제1 콘택홀을 형성하는 단계 및 상기 칩플러그와 상기 제1 절연층의 노출된 부분에 상기 재배치 금속층을 형성하기 위한 씨드층을 형성하는 단계를 포함할 수 있다.
상기 재배치 금속층을 형성하는 단계 이전에, 상기 웨이퍼의 배면을 얇게 하는 단계와, 상기 칩플러그를 노출시키는 콘택홀을 형성하는 단계와, 상기 콘택홀에 도전물질을 채워 배면콘택을 형성하는 단계와, 상기 배면콘택이 형성된 상기 웨이퍼 배면의 전면을 덮는 제1 절연층을 형성하는 단계와, 상기 칩플러그가 노출되도록 상기 제1 절연층의 일부를 제거하여 제1 콘택홀을 형성하는 단계 및 상기 칩플러그와 상기 제1 절연층의 노출된 부분에 상기 재배치 금속층을 형성하기 위한 씨드층을 형성하는 단계를 포함할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에서 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당분야에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 도면에 있어서, 층 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 상에 있다고 언급된 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 게재될 수도 있다. 실시예 전체에 걸쳐서 동일한 참조부호는 동일한 구성요소를 나타낸다.
본 발명의 실시예에서 사용되는 웨이퍼의 전면은 패턴이 형성된 부분을 포함하고, 웨이퍼의 배면은 상기 전면에 반대되는 면을 지칭한다. 본 발명의 실시예는 웨이퍼의 패턴을 보호하기 위하여 패턴부위를 밀봉(encapsulation)하는 방법을 제공할 것이다. 또한, 본 발명의 실시예는 배선을 위한 단자, 예컨대 솔더볼을 상 기 배면에 형성되는 구조를 제공할 것이다. 패턴과 솔더볼을 전기적으로 연결하기 위한 수단으로 사용되는 칩플러그의 형상에 따라 제1 실시예 및 제2 실시예로 나누어 설명될 것이다. 하지만, 상기 실시예들은 본 발명의 기술적 사상의 범위내에서 당분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
도 3 내지 도 12는 본 발명의 제1 실시예에 의한 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 공정단면도들이다.
도 3을 참조하면, 웨이퍼(100)의 전면에는 적어도 1층 이상의 도전성 패턴(102)이 형성되어 있다. 상기 도전성 패턴(102)은 예를 들어, 다층의 층간절연막 내에 형성된 도전성 패턴(102)일 수 있다. 도시되지 않았지만, 최상층의 도전성 패턴은 후속공정의 제1 칩플러그(도 4의 104)와 연결되기 위하여 반도체칩의 가장자리로 연장될 수 있다.
도 4를 참조하면, 상기 최상층의 도전성 패턴의 일측벽을 노출시키면서, 제1 칩플러그(104)가 형성될 제1 비아홀(103)을 형성한다. 제1 비아홀(103)은 패턴(102)과 전기적으로 접속되면서, 웨이퍼(100) 배면의 소정의 깊이까지 리세스된다. 이때, 리세스되는 깊이는 도 6의 백랩(back lap) 공정을 완료한 상태에서 제1 칩플러그(104)가 노출되는 정도로 결정된다. 제1 비아홀(103)은 레이저 드릴(laser drill) 방식이나 플라즈마 식각(plasma etching) 방식으로 홀을 형성한 후, 상기 홀의 내벽에 스퍼터링이나 증발(evaporation) 방식으로 장벽금속층(도시 안됨)을 형성할 수 있다. 장벽금속층은 티타늄, 티타늄 질화막, 티타늄/텅스텐막, 백금/실리콘막 또는 알루미늄 및 그 합금으로 형성할 수 있다.
이어서, 제1 비아홀(103)에 도전성 금속을 매립하여 제1 칩플러그(104)를 형성한다. 제1 칩플러그(104)에 사용되는 도전성 금속은, 원하는 특성 임피던스와 전력소모량을 고려하여, 유전특성이 좋은 물질, 예컨대 구리, 금, 텅스텐 등으로 이루어질 수 있다.
도 5를 참조하면, 제1 칩플러그(104)가 형성된 웨이퍼(100)의 전면 및 측면을 덮는 밀봉층(106)을 형성한다. 밀봉층(106)은 예를 들어, EMC(epoxy molding compound)를 사용할 수 있으나, 이에 한정하지 않고 다양한 물질과 방식으로 형성할 수 있다. 밀봉층(106)은 경우에 따라, 웨이퍼(100)의 전면에만 덮일 수 있으나, 웨이퍼(100)의 측면을 밀봉함으로써, 패턴(102) 내로 불순물이 침투하는 것을 방지할 수 있다. 또한, 밀봉층(106)은 패키지 조립 및 실장공정을 위한 작업시 충격 등에 의해 웨이퍼(100)의 일부가 떨어져 나가거나(chipping) 깨지는(crack) 것을 방지할 수 있다. 밀봉층(106)은 후속공정에서 재배치 금속층(도 6의 114) 및 범프(도 10의 120)를 형성할 때 발생하는 스트레스에 의해 패턴(102)이 손상되는 것을 방지할 수 있다.
도 6을 참조하면, 웨이퍼(100)의 배면을 백랩(back lap) 공정을 이용하여 균일한 두께로 제거하여 제1 칩플러그(104)를 노출시킨다. 예컨대, 8인치 웨이퍼의 경우, 백랩 공정 전의 웨이퍼(100)는 약 720㎛의 두께를 갖는 데, 본 발명의 제1 실시예에 따르면 20㎛ 내지 80㎛의 두께가 되도록 백랩 공정을 진행할 수 있다. 일반적으로, 백랩 공정에 의해 가공할 수 있는 웨이퍼(100)의 두께는 약 50㎛가 한계인 것으로 알려져 있다. 그런데, 본 발명의 제1 실시예에서 는 웨이퍼(100)가 밀봉 층(106)에 의해 지지되고 있으므로, 약 50㎛ 이하의 두께로 웨이퍼(100)를 얇게 할 수 있다. 웨이퍼(100)의 두께가 얇아짐에 따라, 다층 패키지의 고집적화에 유리하다. 경우에 따라, 백랩 공정 이외에도, 화학적 물리적 연마(CMP), 습식식각 또는 건식식각을 이용하여 웨이퍼(100)의 두께를 줄일 수 있다.
도 7을 참조하면, 웨이퍼(100)의 배면에 제1 칩플러그(104)를 노출시키는 제1 콘택홀(110)을 내재하는 제1 절연층(108)을 통상의 방식으로 형성한다. 제1 절연층(108)은 산화막, 질화막 또는 그들의 복합막일 수 있다. 제1 콘택홀(110)은 제1 칩플러그(104)를 노출시키는 정도이면 충분하며, 통상의 포토리소그래피 공정을 이용하여 형성할 수 있다. 그후, 재배치 금속층(114)을 형성하기 위하여, 제1 칩플러그(104) 및 제1 절연층(108)의 노출된 면에 스퍼터링이나 증발(evaporation) 방식으로 씨드층(112)을 형성한다. 씨드층(112)은 도전성 금속이어야 하며, 도금을 용이하게 하기 위하여 재배치 금속층(114)과 접착성이 양호하여야 한다. 씨드층(112)은 예컨대, 티타늄, 티타늄 질화막, 티타늄/텅스텐막, 백금/실리콘막 또는 알루미늄 및 그 합금으로 형성될 수 있다.
도 8을 참조하면, 씨드층(112)을 덮는 재배치 금속층(114)을 도금에 의해 균일한 두께로 형성한다. 재배치 금속층(114)은 배선을 위한 단자(124)가 형성될 영역으로 칩패드를 전기적으로 연장하기 위한 것이다.
도 9를 참조하면, 제1 칩플러그(104) 상의 재배치 금속층(114)을 노출시키는 제2 콘택홀(118)을 내재하는 제2 절연층(116)을 통상의 방식으로 형성한다. 제2 절연층(116)은 산화막, 질화막 또는 그들의 복합막일 수 있다. 제2 콘택홀(118)은 제1 칩플러그(104) 상의 재배치 금속층(114)을 노출시키는 정도이면 충분하며, 통상의 포토리소그래피 공정을 이용하여 형성할 수 있다. 제2 콘택홀(118)은 솔더볼과 같은 배선을 위한 단자가 부착되는 볼랜드(ball land) 영역이다.
도 10을 참조하면, 볼랜드 영역인 제2 콘택홀(118)의 일부를 채우는 범프하부 금속(UBM)층(120; metal layer under bump)을 형성할 수 있다. UBM층(120)은 도금에 의해 형성하는 것이 바람직하며, 예를 들어 티타늄, 티타늄질화물, 티타늄 카바이드 및 그들의 적층막으로 이루어질 수 있다. 그후, UBM층(120) 상에 범프(122)를 통상의 전기도금이나 솔더 페이스트 인쇄(solder paste printing)에 의해 형성한다. 범프(122)에 배선을 위한 단자(124), 예컨대 솔더볼을 안착시킨 후에, 열을 이용한 리플로우 공정을 이용하여 단자(124)을 범프(122)에 접합시킨다. 웨이퍼(100)의 소정의 부분을 절단하여 복수개의 반도체칩으로 개별화한다.
본 발명의 제1 실시예에 의하면, 웨이퍼의 패턴(102)을 밀봉층(106)으로 보호하고, 웨이퍼(100) 배면에 재배치 금속층(114), 배선을 위한 단자(124) 등이 형성된 구조를 갖는다. 상기 구조는 패키지 조립 및 실장공정을 위한 작업시 웨이퍼(100)의 일부가 떨어져 나가거나(chipping) 깨지는(crack) 것을 방지할 수 있다. 또한, 상기 구조는 재배치 금속층(114) 및 범프(122)를 형성할 때 발생하는 스트레스 또는 솔더볼과 같은 배선을 위한 단자(124)를 형성하기 위한 리플로우 공정에서 발생한 열에 의한 스트레스에 의해 패턴(102)이 손상되는 것을 방지할 수 있다. 나아가, 상기 단자(124)가 배면에 형성되어 패턴(102)과의 거리가 멀어지므로, 연결부위에서 발생한 스트레스에 의해 패턴(102)이 받는 영향을 최소화할 수 있다. 특 히, 사용자 환경에서 상기 구조는 유용할 수 있다. 부가적으로, 패키지 제품을 구별하기 위한 표시를 밀봉층(106) 상에 하여, 용이하게 식별할 수 있다.
제2 실시예
도 11 내지 도 13은 본 발명의 제2 실시예에 의한 웨이퍼 레벨 패키지를 제조하는 방법을 설명하기 위한 공정단면도들이다. 제2 칩플러그(200)와 접촉하는 배면콘택(204)을 노출시키는 과정에서 배선을 위한 단자를 형성하는 과정은 도 7 내지 도 10을 참조하여 설명한 제1 실시예와 동일하므로 설명은 생략하기로 한다.
도 11을 참조하면, 웨이퍼(100)의 전면에는 적어도 1층 이상의 도전성 패턴(102)이 형성되어 있다. 도전성 패턴(102)은 예를 들어, 다층의 층간절연막 내에 형성된 도전성 패턴(102)일 수 있다. 도시되지 않았지만, 최상층의 도전성 패턴은 후속공정의 제2 칩플러그(200)와 연결되기 위하여 반도체칩의 가장자리로 연장될 수 있다.
상기 최상층의 도전성 패턴의 일측벽을 노출시키면서, 칩플러그(200)가 형성될 제2 비아홀(202)을 형성한다. 제2 비아홀(202)은 패턴(102)과 전기적으로 접속되면서, 웨이퍼(100) 배면의 소정의 깊이까지 리세스된다. 이때, 리세스되는 깊이는 백랩(back lap) 공정을 완료한 상태에서 제2 칩플러그(200)가 노출되지 않는 정도로 결정된다. 제2 비아홀(202)은 레이저 드릴(laser drill) 방식이나 플라즈마 식각(plasma etching) 방식으로 홀을 형성한 후, 상기 홀의 내벽에 스퍼터링이나 증발(evaporation) 방식으로 장벽금속층(도시 안됨)을 형성할 수 있다. 장벽금속층은 티타늄, 티타늄 질화막, 티타늄/텅스텐막, 백금/실리콘막 또는 알루미늄 및 그 합금으로 형성할 수 있다.
이어서, 제2 비아홀(202)에 도전성 금속을 매립하여 제2 칩플러그(200)를 형성한다. 제2 칩플러그(200)에 사용되는 도전성 금속은, 원하는 특성 임피던스와 전력소모량을 고려하여, 유전특성이 좋은 물질, 예컨대 구리, 금, 텅스텐 등으로 이루어질 수 있다.
도 12를 참조하면, 제2 칩플러그(200)가 형성된 웨이퍼(100)의 전면 및 측면을 덮는 밀봉층(106)을 형성한다. 밀봉층(106)은 예를 들어, EMC(epoxy molding compound)를 사용할 수 있으나, 이에 한정하지 않고 다양한 물질과 방식으로 형성할 수 있다. 밀봉층(106)은 경우에 따라, 웨이퍼(100)의 전면에만 덮일 수 있으나, 웨이퍼(100)의 측면을 밀봉함으로써, 패턴(102) 내로 불순물이 침투하는 것을 방지할 수 있다. 또한, 밀봉층(106)은 패키지 조립 및 실장공정을 위한 작업시 충격 등에 의해 웨이퍼(100)의 일부가 떨어져 나가거나(chipping) 깨지는(crack) 것을 방지할 수 있다. 밀봉층(106)은 후속공정에서 재배치 금속층(114) 및 범프(122)를 형성할 때 발생하는 스트레스에 의해 패턴(102)이 손상되는 것을 방지할 수 있다.
도 13을 참조하면, 웨이퍼(100)의 배면을 백랩(back lap) 공정을 이용하여 균일한 두께로 제거한다. 예컨대, 8인치 웨이퍼의 경우, 백랩 공정 전의 웨이퍼(100)는 약 720㎛의 두께를 갖는 데, 본 발명의 제2 실시예에 따르면 20㎛ 내지 80㎛의 두께가 되도록 백랩 공정을 진행할 수 있다. 일반적으로, 백랩 공정에 의해 가공할 수 있는 웨이퍼(100)의 두께는 약 50㎛가 한계인 것으로 알려져 있다. 그런데, 본 발명의 제2 실시예에서는 웨이퍼(100)가 밀봉층(106)에 의해 지지되고 있으 므로, 약 50㎛ 이하의 두께로 웨이퍼(100)를 얇게 할 수 있다. 웨이퍼(100)의 두께가 얇아짐에 따라, 다층 패키지의 고집적화에 유리하다. 경우에 따라, 백랩 공정 이외에도, 화학적 물리적 연마(CMP), 습식식각 또는 건식식각을 이용하여 웨이퍼(100)의 두께를 줄일 수 있다.
이때, 제2 칩플러그(200)는 웨이퍼(100)의 배면에 노출되지 않는다. 이에 따라, 제2 칩플러그(200)를 외부와 전기적으로 연결하기 위하여, 제2 칩플러그(200)과 접촉하면서 웨이퍼(100)의 배면에 노출된 배면콘택(204)을 형성한다.
본 발명의 제2 실시예에 의하면, 웨이퍼의 패턴(102)을 밀봉층(106)으로 보호하고, 웨이퍼(100) 배면에 재배치 금속층(114), 배선을 위한 단자(124) 등이 형성된 구조를 갖는다. 상기 구조는 패키지 조립 및 실장공정을 위한 작업시 웨이퍼(100)의 일부가 떨어져 나가거나(chipping) 깨지는(crack) 것을 방지할 수 있다. 또한, 상기 구조는 재배치 금속층(114) 및 범프(122)를 형성할 때 발생하는 스트레스 또는 솔더볼과 같은 배선을 위한 단자(124)를 형성하기 위한 리플로우 공정에서 발생한 열에 의한 스트레스에 의해 패턴(102)이 손상을 억제할 수 있다. 나아가, 상기 단자가 배면에 형성되어 패턴(102)과의 거리가 멀어지므로, 연결부위에서 발생한 스트레스에 의해 패턴(102)이 받는 영향을 최소화할 수 있다. 특히, 사용자 환경에서 상기 구조는 유용하다. 부가적으로, 패키지 제품을 구별하기 위한 표시를 밀봉층(106) 상에 하여, 용이하게 식별할 수 있다.
이상, 본 발명은 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상의 범위 내에서 당분야 에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
상술한 본 발명에 따른 웨이퍼 레벨의 반도체칩 패키지 및 그 제조방법에 의하면, 배선을 위한 단자가 웨이퍼의 배면에 형성되고, 전면은 밀봉층에 의해 덮인 구조를 가짐으로써, 패키지 조립 공정, 실장 공정, 배선을 위한 단자를 형성하는 공정 등에 의해 패턴이 손상되는 것을 방지할 수 있다.
또한, 밀봉층에 의해 지지된 웨이퍼를 백랩 공정에 의해 얇게 함으로써, 웨이퍼의 두께를 최대한 얇게 할 수 있다.

Claims (19)

  1. 웨이퍼의 전면에 형성된 적어도 1층 이상의 도전성 패턴;
    상기 웨이퍼의 적어도 전면을 덮는 밀봉층;
    상기 도전성 패턴과 전기적으로 연결되어, 상기 웨이퍼의 전면과 반대되는 배면에 매립된 칩플러그; 및
    상기 칩플러그와 전기적으로 연결되며, 상기 웨이퍼의 배면에 재 배선을 형성하고 형성된 배선부에 접합을 위한 단자를 포함하는 웨이퍼 레벨의 반도체 칩의 패키지.
  2. 제1항에 있어서, 상기 도전성 패턴의 최상층은 상기 칩플러그와 직접 연결되는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  3. 제1항에 있어서, 상기 밀봉층은 상기 웨이퍼의 전면 및 측면을 덮는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  4. 제1항에 있어서, 상기 밀봉층은 에폭시 몰딩 컴파운드로 이루어진 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  5. 제1항에 있어서, 상기 웨이퍼의 두께는 20 내지 80㎛인 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  6. 제1항에 있어서, 상기 칩플러그는 상기 웨이퍼의 배면에 노출되는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  7. 제1항에 있어서, 상기 칩플러그는 상기 칩플러그와 연결된 배면콘택에 의해 상기 웨이퍼의 배면에 노출되는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  8. 제1항에 있어서, 상기 칩플러그와 상기 배선을 위한 단자 사이에 재배치 금속층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  9. 제1항에 있어서, 상기 배선을 위한 단자는 구형의 솔더볼인 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩의 패키지.
  10. 적어도 1층 이상의 도전성 패턴이 형성하는 웨이퍼를 준비하는 단계;
    상기 도전성 패턴과 전기적으로 연결되며, 상기 웨이퍼의 전면과 반대되는 배면에 칩플러그를 형성하는 단계;
    상기 웨이퍼의 적어도 전면을 밀봉층으로 덮는 단계; 및
    상기 칩플러그와 전기적으로 연결되도록 상기 웨이퍼의 배면에 배선을 위한 단자를 형성하는 단계를 포함하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  11. 제10항에 있어서, 상기 칩플러그를 형성하는 단계는,
    상기 도전성 패턴의 최상층의 일측벽을 노출시키면서, 상기 웨이퍼의 배면까지 리세스하는 제1 비아홀을 형성하는 단계; 및
    상기 제1 비아홀에 도전성 물질을 매립하여 칩플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  12. 제10항에 있어서, 상기 밀봉층은 상기 웨이퍼의 전면 및 측면을 덮는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  13. 제10항에 있어서, 상기 배선을 위한 단자를 형성하는 단계 이전에,
    상기 웨이퍼의 배면을 백랩 공정에 의해 얇게 형성하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  14. 제13항에 있어서, 상기 백랩 공정에 의해 형성된 상기 웨이퍼의 두께는 20 내지 80㎛인 것을 특징으로 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  15. 제13항에 있어서, 상기 백랩 공정에 의해 상기 칩플러그가 상기 웨이퍼의 배면으로 노출되는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  16. 제13항에 있어서, 상기 백랩 공정 이후에,
    상기 칩플러그를 노출시키는 콘택홀을 형성하는 단계; 및
    상기 콘택홀에 도전물질을 채워 배면콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  17. 제10항에 있어서, 상기 칩플러그와 상기 배선을 위한 단자 사이에 재배치 금속층을 더 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  18. 제17항에 있어서, 상기 재배치 금속층을 형성하는 단계 이전에,
    상기 웨이퍼의 배면을 얇게 하여 상기 칩플러그를 노출시키는 단계;
    상기 칩플러그가 형성된 상기 웨이퍼 배면의 전면을 덮는 제1 절연층을 형성하는 단계;
    상기 칩플러그가 노출되도록 상기 제1 절연층의 일부를 제거하여 제1 콘택홀을 형성하는 단계; 및
    상기 칩플러그와 상기 제1 절연층의 노출된 부분에 상기 재배치 금속층을 형성하기 위한 씨드층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
  19. 제17항에 있어서, 상기 재배치 금속층을 형성하는 단계 이전에,
    상기 웨이퍼의 배면을 얇게 하는 단계;
    상기 칩플러그를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀에 도전물질을 채워 배면콘택을 형성하는 단계;
    상기 배면콘택이 형성된 상기 웨이퍼 배면의 전면을 덮는 제1 절연층을 형성하는 단계;
    상기 칩플러그가 노출되도록 상기 제1 절연층의 일부를 제거하여 제1 콘택홀을 형성하는 단계; 및
    상기 칩플러그와 상기 제1 절연층의 노출된 부분에 상기 재배치 금속층을 형성하기 위한 씨드층을 형성하는 단계를 포함하는 것을 특징으로 하는 웨이퍼 레벨의 반도체 칩 패키지의 제조방법.
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