KR20210114338A - 기판 처리 방법 및 기판 처리 장치 - Google Patents

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Abstract

본 발명은, 실리콘층과 실리콘 게르마늄층이 교대로 적층된 기판의 처리에 있어서, 절연막으로서의 스페이서 막의 제거를 적절하게 행한다. 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판의 처리 방법이며, 적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고, 리모트 플라스마를 사용해서 라디칼화된 산소 함유 가스에 의해 상기 스페이서 막의 표층에 산화막을 형성하는 공정과, 형성된 상기 산화막을 에칭 제거하는 공정을 포함한다.

Description

기판 처리 방법 및 기판 처리 장치{SUBSTRATE PROCESSING METHOD AND SUBSTRATE PROCESSING APPARATUS}
본 개시는, 기판 처리 방법 및 기판 처리 장치에 관한 것이다.
특허문헌 1에는, 반도체 장치의 제조 방법이며, 기판의 표면에 있어서 트랜지스터를 덮도록 성막된 SiN막을, 할로겐 원소를 포함하는 가스를 사용해서 에칭하는 것이 개시되어 있다. 특허문헌 1에 기재된 방법에 의하면, 할로겐 원소를 포함하는 가스를 공급하는 초기의 단계에서, 염기성 가스를 포함하는 가스를 혼합해서 공급한다. 이에 의해 SiN막의 표면을 덮도록 형성된 SiNO막이 반응 생성물의 막으로 변화되고, 이에 의해, 할로겐 원소를 포함하는 가스에 의해 SiN막의 에칭이 행하여진다.
국제 공개 제2012/063901호
본 개시에 따른 기술은, 실리콘층과 실리콘 게르마늄층이 교대로 적층된 기판의 처리에 있어서, 절연막으로서의 스페이서 막의 제거를 적절하게 행한다.
본 개시의 일 양태는, 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판의 처리 방법이며, 적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고, 리모트 플라스마를 사용해서 플라스마화된 산소 함유 가스에 의해 상기 스페이서 막의 표층에 산화막을 형성하는 공정과, 형성된 상기 산화막을 에칭 제거하는 공정을 포함한다.
본 개시에 의하면, 실리콘층과 실리콘 게르마늄층이 교대로 적층된 기판의 처리에 있어서, 절연막으로서의 스페이서 막의 제거를 적절하게 행한다.
도 1은 종래의 웨이퍼 처리의 모습을 모식적으로 도시하는 설명도이다.
도 2는 본 실시 형태에 따른 웨이퍼 처리의 주된 공정을 나타내는 흐름도이다.
도 3은 본 실시 형태에 따른 웨이퍼 처리의 모습을 모식적으로 도시하는 설명도이다.
도 4는 플라스마 처리 장치의 구성의 일례를 도시하는 종단면도이다.
도 5는 플라스마 산화 처리의 시간과 산화량의 관계를 나타내는 그래프이다.
도 6은 에칭 처리 장치의 구성의 일례를 도시하는 종단면도이다.
도 7은 본 실시 형태에 따른 웨이퍼 처리의 결과의 일례를 도시하는 설명도다.
반도체 디바이스에 있어서, 실리콘을 함유하는 막은, 광범위하고 다양한 용도에 적용된다. 예를 들어 실리콘 게르마늄(SiGe)막이나 실리콘(Si)막은, 게이트 전극이나 채널 재료 등에 사용되고 있다. 그리고 종래, 나노 시트 또는 나노 와이어와 같은 GAA(Gate all around) 트랜지스터의 제조 공정에서는, 도 1에 도시한 바와 같이, (a) 기판(웨이퍼(W))에의 SiGe막과 Si막의 적층, (b) SiGe막의 선택 에칭, (c) 절연막으로서의 스페이서 막(IS)(Inner Spacer)의 매립, (d) 여분의 스페이서 막(IS)의 에칭이 순차 행하여지고 있다. 또한, (c)에서 매립되는 절연막은, 이 후의 공정에서 매립되는 메탈 게이트와 소스·드레인의 사이의 기생 용량을 저감하기 위한 절연막으로서 구성된다. 또한, (d)에서의 스페이서 막(IS)의 에칭은, 적어도 적층된 Si막의 측면이 노출되도록 행하여진다. 노출된 Si막의 측면(이하, 「노출 측면」이라고 함)에는, 후속 공정에서, 예를 들어 결정 실리콘 박막이 에피택셜 성장된다.
상술한 특허문헌 1에 개시된 기술은, 이 (d) 여분의 스페이서 막(IS)의 에칭을 행하기 위한 방법이다. 구체적으로는, 트랜지스터를 덮도록 성막된 질화 실리콘(SiN)막(스페이서 막(IS))을, 할로겐 원소를 포함하는 가스를 사용해서 에칭하여, 당해 SiN막을 원하는 두께로 형성하는 것을 도모하고 있다.
그런데, 근년, 나노 시트 구조의 차세대 트랜지스터의 스페이서 막(IS)의 재료 후보로서, 종래의 SiN막보다도 저유전율을 갖는 재료, 예를 들어 탄소 함유 실리콘 산화막(SiOC막), 실리콘 산질화막(SiON막), 실리콘 산탄질화막(SiOCN막)이나 실리콘 붕탄질화막(SiBCN막)이 주목받고 있다. 그러나, 이들 SiOC막, SiON막, SiOCN막이나 SiBCN막은 화학적인 안정성을 갖고 있어, 종래의 에칭 방법(예를 들어 습식 에칭이나 건식 에칭)에 의해서는 원하는 에칭양을 얻을 수 없다. 즉, 스페이서 막(IS)으로서 이들 재료를 사용한 경우, 상술한 (d)에서의 스페이서 막(IS)의 에칭을 적절하게 행할 수 없어, 채널에 대미지 없이 등방적인 에칭을 행하는 것이 곤란하였다.
본 개시에 따른 기술은 상기 사정을 감안하여 이루어진 것으로, 실리콘층과 실리콘 게르마늄층이 교대로 적층된 기판의 처리에 있어서, 특히 SiOC막 등의 저유전율의 스페이서 막의 제거를 적절하게 행한다. 이하, 본 실시 형태에 따른 기판 처리 방법으로서의 웨이퍼 처리에 대해서, 도면을 참조하면서 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 기능 구성을 갖는 요소에 있어서는, 동일한 번호를 부여함으로써 중복 설명을 생략한다.
도 2는, 본 실시 형태에 따른 웨이퍼 처리 방법으로서, 스페이서 막(IS)(이하의 설명에서는 예를 들어 SiOC막)의 제거에 관한 주된 공정을 나타낸 흐름도이다. 또한 도 3은, 스페이서 막(IS)의 제거에 관한 주된 공정을 도시한 설명도이다.
도 2 및 도 3에 도시한 바와 같이 본 실시 형태에 따른 스페이서 막(IS)의 제거에 있어서는, 웨이퍼(W) 상에 적층된 Si층 및 SiGe층의 적어도 측면을 덮도록 형성된 스페이서 막(IS)의 표층에 산화막(Ox)을 형성하는 공정(도 2의 스텝 T1)과, 형성된 산화막(Ox)을 에칭 제거하는 공정(도 2의 스텝 T2)을 행한다. 이들 스텝 T1 및 스텝 T2는, 스페이서 막(IS)의 에칭 제거에 의해, 도 3의 (e)에 도시하는 바와 같이 적어도 Si막의 측면이 노출되어 노출 측면이 형성될 때까지 반복해서 행하여진다(도 2의 분기 C1).
이하, 도 2 및 도 3에 도시하는 각 공정의 상세한 방법에 대해서 설명한다.
<스텝 T1: 스페이서 막에의 산화막의 형성>
도 2의 스텝 T1에서는, 플라스마 처리부로서의 플라스마 처리 장치(1)를 사용해서 스페이서 막(IS)을 산화하여, 스페이서 막(IS)의 표층, 즉 표면으로부터 깊이 방향에 대하여 산화막(Ox)을 형성한다. 도 4는 이러한 플라스마 산화 처리를 행하기 위한 플라스마 처리 장치(1)의 구성의 개략을 도시하는 종단면도이다.
도 4에 도시한 바와 같이 플라스마 처리 장치(1)는, 웨이퍼(W)를 수용하는 밀폐 구조의 처리 용기(10)를 구비하고 있다. 처리 용기(10)는, 예를 들어 알루미늄 또는 알루미늄 합금으로 이루어지고, 상단이 개방되고, 처리 용기(10)의 상단은 천장부가 되는 덮개(10a)에 의해 폐색되어 있다. 처리 용기(10)의 측면에는 웨이퍼(W)의 반입출구(도시하지 않음)가 마련되어, 이 반입출구를 통해서 플라스마 처리 장치(1)의 외부와 접속되어 있다. 반입출구는 게이트 밸브(도시하지 않음)에 의해 개폐 가능하게 구성되어 있다.
처리 용기(10)의 내부는, 칸막이 판(11)에 의해 상방의 플라스마 생성 공간(P)과, 하방의 처리 공간(S)으로 구획되어 있다. 즉, 본 실시 형태에 따른 플라스마 처리 장치(1)는, 플라스마 생성 공간(P)이 처리 공간(S)과 분리된 리모트 플라스마 처리 장치로서 구성되어 있다.
칸막이 판(11)은, 플라스마 생성 공간(P)으로부터 처리 공간(S)을 향해서 간격을 두고 중첩되도록 배치되는 적어도 2개의 판형 부재(12, 13)를 갖고 있다. 판형 부재(12, 13)는, 중첩 방향으로 관통해서 형성되는 슬릿(12a, 13a)을 각각 갖고 있다. 그리고, 각 슬릿(12a, 13a)은, 평면으로 보아 겹치지 않도록 배치되고, 이에 의해 칸막이 판(11)은, 플라스마 생성 공간(P)에서 플라스마가 생성될 때 플라스마 중의 이온이 처리 공간(S)으로 투과되는 것을 억제하는, 소위 이온 트랩으로서 기능한다. 보다 구체적으로는, 슬릿(12a) 및 슬릿(13a)이 겹치지 않도록 배치되는 래비린스 구조에 의해, 이방적으로 이동하는 이온의 이동을 저지하는 한편, 등방적으로 이동하는 라디칼을 투과시킨다.
플라스마 생성 공간(P)은, 처리 용기(10) 내에 처리 가스를 공급하는 급기부(20)와, 처리 용기(10) 내에 공급되는 처리 가스를 플라스마화하는 플라스마 생성부(30)를 갖고 있다.
급기부(20)에는 복수의 가스 공급원(도시하지 않음)이 접속되어, 산소 함유 가스(예를 들어 O2 가스) 및 희석 가스(예를 들어 Ar 가스)를 포함하는 처리 가스를 처리 용기(10)의 내부에 각각 공급한다. 또한, 스페이서 막(IS)의 표층에 산화막(Ox)을 형성할 수 있으면, 급기부(20)에 공급되는 산소 함유 가스, 희석 가스의 종류는 이것에 한정되지 않는다.
또한, 급기부(20)에는, 플라스마 생성 공간(P)에 대한 처리 가스의 공급량을 조절하는 유량 조절기(도시하지 않음)가 마련되어 있다. 유량 조절기는, 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러를 갖고 있다.
플라스마 생성부(30)는, RF 안테나를 사용하는 유도 결합형 장치로서 구성되어 있다. 처리 용기(10)의 덮개(10a)는, 예를 들어 석영판에 의해 형성되고, 유전체 창으로서 구성된다. 덮개(10a)의 상방에는, 처리 용기(10)의 플라스마 생성 공간(P)에 유도 결합 플라스마를 생성하기 위한 RF 안테나(31)가 형성되어 있다. RF 안테나(31)는, 전원측과 부하측의 임피던스의 정합을 취하기 위한 정합 회로를 갖는 정합기(32)를 통해서, 플라스마의 생성에 적합한 일정 주파수(통상은 13.56MHz 이상)의 고주파 전력을 임의의 출력값으로 출력하는 고주파 전원(33)에 접속되어 있다.
처리 공간(S)은, 처리 용기(10) 내에서 웨이퍼(W)를 적재하는 적재대(40)와, 처리 용기(10) 내의 처리 가스를 배출하는 배기부(50)를 갖고 있다.
적재대(40)는, 웨이퍼(W)를 적재하는 상부 다이(41)와, 처리 용기(10)의 저면에 고정되어, 상부 다이(41)를 지지하는 하부 다이(42)를 갖고 있다. 상부 다이(41)의 내부에는, 웨이퍼(W)의 온도를 조절하는 온도 조절 기구(43)가 마련되어 있다.
배기부(50)는, 처리 용기(10)의 저부에 마련된 배기관을 통해서, 예를 들어 진공 펌프 등의 배기 기구(도시하지 않음)에 접속되어 있다. 또한 배기관에는, 자동 압력 제어 밸브(APC)가 마련되어 있다. 이들 배기 기구와 자동 압력 제어 밸브에 의해, 처리 용기(10) 내의 압력이 제어된다.
이상의 플라스마 처리 장치(1)에는, 제어부로서의 제어 장치(60)가 마련되어 있다. 제어 장치(60)는, 예를 들어 CPU나 메모리 등을 구비한 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 갖고 있다. 프로그램 저장부에는, 플라스마 처리 장치(1)에서의 웨이퍼(W)의 처리를 제어하는 프로그램이 저장되어 있다. 또한, 프로그램 저장부에는, 상술한 각종 처리 장치나 반송 장치 등의 구동계의 동작을 제어하여, 플라스마 처리 장치(1)에서의 후술하는 웨이퍼 처리를 실현시키기 위한 프로그램도 저장되어 있다. 또한, 상기 프로그램은, 컴퓨터에 판독 가능한 기억 매체(H)에 기록되어 있던 것으로서, 당해 기억 매체(H)로부터 제어 장치(60)에 인스톨된 것이어도 된다.
본 실시 형태에 따른 플라스마 처리 장치(1)는 이상과 같이 구성되어 있다. 이어서, 플라스마 처리 장치(1)를 사용해서 행하여지는 플라스마 산화 처리(산화막(Ox)의 형성)에 대해서 설명한다. 또한, 플라스마 처리 장치(1)에 반입되는 웨이퍼(W)에는, 미리 상술한 Si층과 SiGe층이 교대로 적층해서 형성되고, 또한 Si층과 SiGe층의 적어도 측면에는 스페이서 막(IS)이 형성되어 있다.
우선, 도 3의 (a)에 도시하는 바와 같이 Si층, SiGe층 및 스페이서 막(IS)이 형성된 웨이퍼(W)를 적재대(40)에 적재한다. 플라스마 처리 장치(1)에 반입된 웨이퍼(W)에는, Si층과 SiGe층의 측면에 형성된 스페이서 막(IS)의 산화에 의해, 도 3의 (b)에 도시하는 바와 같이 스페이서 막(IS)의 표층에 산화막(Ox)이 형성된다.
구체적으로는, 적재대(40) 상에 웨이퍼(W)가 적재되면, 플라스마 생성 공간(P)에 급기부(20)로부터 산소 함유 가스(O2 가스) 및 희석 가스(Ar 가스)를 공급함과 함께, RF 안테나(31)에 고주파 전력을 공급하여, 유도 결합 플라스마인 산소를 함유하는 플라스마를 생성한다. 바꾸어 말하면, 생성된 플라스마는 산소 라디칼(O*)을 함유하고 있다. 이때, 처리 공간(S) 내의 압력을 예를 들어 50mTorr 내지 1000mTorr 정도, 적재대(40) 상의 웨이퍼(W)의 온도를 예를 들어 60℃ 내지 150℃ 정도로 제어한다. 또한, 처리 공간(S) 내에 공급되는 O2 가스 및 Ar 가스의 유량을, 예를 들어 각각 100sccm 내지 1500sccm, 10sccm 내지 500sccm 정도로 제어한다.
플라스마 생성 공간(P)에서 생성된 플라스마는, 칸막이 판(11)을 통해서 처리 공간(S)에 공급된다. 여기서, 칸막이 판(11)에는 상술한 바와 같이 래비린스 구조가 형성되어 있기 때문에, 플라스마 생성 공간(P)에서 생성된 라디칼만이, 처리 공간(S)으로 투과된다. 그리고, 처리 공간(S)에 공급된 라디칼을, 스페이서 막(IS)의 표면에 작용시킴으로써 당해 표면이 산화되어, 스페이서 막(IS)의 표층에 산화막(Ox)을 형성한다. 보다 구체적으로는, 예를 들어 스페이서 막(IS)이 SiOC막으로 이루어질 경우, 산소 라디칼의 작용에 의해 당해 SiOC막을 개질(C를 대신해서 O가 결합)하여, 산화막(Ox)으로서의 SiO2막을 형성한다.
또한, 본 플라스마 산화 처리에 있어서는, 상술한 바와 같이 등방적으로 이동하는 라디칼만이 처리 공간(S)에 투과되기 때문에, 산화막(Ox)은 등방적으로 형성된다. 보다 구체적으로는 웨이퍼(W)의 면 내에서 균일하면서 또한 적층된 Si막 및 SiGe막의 높이 방향에 있어서 균일하게 산화막(Ox)이 형성된다.
여기서, 본 실시 형태에 따른 플라스마 산화 처리는, 당해 플라스마 산화 처리의 처리 시간에 스페이서 막(IS)의 산화량, 바꾸어 말하면 형성되는 산화막(Ox)의 두께가 포화하는 프로세스이다. 그리고 본 실시 형태에서는, 한번의 플라스마 산화 처리에 의해 형성되는 산화막(Ox)의 두께는, 도 5에 도시하는 바와 같이 2nm 이하(예를 들어 1nm 내지 1.5nm 정도)이다.
<스텝 T2: 산화막(Ox)의 에칭 제거>
스페이서 막(IS)의 표층에 산화막(Ox)이 형성되면, 이어서 에칭 처리부로서의 에칭 처리 장치(101)를 사용하여, 스텝 T1에서 형성된 산화막(Ox)의 에칭 제거가 행하여진다. 도 6은 이러한 에칭 제거 처리를 행하기 위한 에칭 처리 장치(101)의 구성의 개략을 도시하는 종단면도이다.
도 6에 도시하는 바와 같이 에칭 처리 장치(101)는, 웨이퍼(W)를 수용하는 밀폐 구조의 처리 용기(110)를 구비하고 있고, 처리 용기(110)의 내부에는 처리 공간(S)이 형성되어 있다. 처리 용기(110)의 측면에는 웨이퍼(W)의 반입출구(도시하지 않음)가 마련되어, 이 반입출구를 통해서 에칭 처리 장치(101)의 외부와 접속되어 있다. 반입출구는 게이트 밸브(도시하지 않음)에 의해 개폐 가능하게 구성되어 있다. 또한 에칭 처리 장치(101)에는, 처리 용기(110) 내에서 웨이퍼(W)를 적재하는 적재대(120), 처리 공간(S) 내에 에칭 가스를 공급하는 공급부(130), 및 처리 용기(110) 내의 에칭 가스를 배출하는 배기부(140)가 마련되어 있다.
적재대(120)는, 평면으로 보아 대략 원형을 이루고 있고, 처리 용기(110)의 저부에 고정되어 있다. 적재대(120)의 내부에는, 적재대(120), 및 당해 적재대(120) 상에 보유 지지된 웨이퍼(W)의 온도를 조절하는 온도 조절 기구(121)가 마련되어 있다.
공급부(130)는, 처리 용기(110)의 내부에 에칭 가스로서의 불소 함유 가스(예를 들어 HF 가스), 암모니아(NH3) 가스, 희석 가스(예를 들어 Ar 가스), 및 불활성 가스(예를 들어 N2 가스)를 각각 공급하는 복수의 가스 공급원(131)과, 처리 용기(110)의 천장부에 마련되어, 처리 공간(S) 내에 처리 가스를 토출시키는 복수의 토출구를 갖는 샤워 헤드(132)를 갖고 있다. 가스 공급원(131)은, 샤워 헤드(132)에 접속된 공급관을 통해서 처리 용기(110)의 내부와 접속되어 있다.
또한, 공급부(130)에는, 처리 용기(110)의 내부에 대한 에칭 가스의 공급량을 조절하는 유량 조절기(133)가 마련되어 있다. 유량 조절기(133)는, 예를 들어 개폐 밸브 및 매스 플로우 컨트롤러를 갖고 있다.
배기부(140)는, 처리 용기(110)의 저부에 마련된 배기관을 통해서, 예를 들어 진공 펌프 등의 배기 기구(도시하지 않음)에 접속되어 있다. 또한 배기관에는, 자동 압력 제어 밸브(APC)가 마련되어 있다. 이들 배기 기구와 자동 압력 제어 밸브에 의해, 처리 용기(110) 내의 압력이 제어된다.
이상의 에칭 처리 장치(101)에는, 제어부로서의 제어 장치(150)가 마련되어 있다. 제어 장치(150)는, 예를 들어 CPU나 메모리 등을 구비한 컴퓨터이며, 프로그램 저장부(도시하지 않음)를 갖고 있다. 프로그램 저장부에는, 에칭 처리 장치(101)에서의 웨이퍼(W)의 처리를 제어하는 프로그램이 저장되어 있다. 또한, 프로그램 저장부에는, 상술한 각종 처리 장치나 반송 장치 등의 구동계의 동작을 제어하여, 에칭 처리 장치(101)에서의 후술하는 웨이퍼 처리를 실현시키기 위한 프로그램도 저장되어 있다. 또한, 상기 프로그램은, 컴퓨터에 판독 가능한 기억 매체(H)에 기록되어 있던 것으로서, 당해 기억 매체(H)로부터 제어 장치(150)에 인스톨된 것이어도 된다.
또한, 에칭 처리 장치(101)에 마련되는 제어 장치(150)는, 플라스마 처리 장치(1)에 마련되는 제어 장치(60)와 공통인 것이어도 된다. 즉 에칭 처리 장치(101)는, 제어 장치(150) 대신에, 플라스마 처리 장치(1)에 마련된 제어 장치(60)와 접속되어도 된다.
본 실시 형태에 따른 에칭 처리 장치(101)는, 이상과 같이 구성되어 있다. 이어서, 에칭 처리 장치(101)를 사용해서 행하여지는 에칭 제거 처리(산화막(Ox)의 제거)에 대해서 설명한다. 또한, 에칭 처리 장치(101)에 반입되는 웨이퍼(W)에는, 미리 상술한 스텝 T1에서, 스페이서 막(IS)의 표층에 산화막(Ox)이 형성되어 있다.
우선, 도 3의 (b)에 도시하는 바와 같이 스페이서 막(IS)의 표층에 산화막(Ox)이 형성된 웨이퍼(W)를 적재대(120)에 적재한다. 에칭 처리 장치(101)에 반입된 웨이퍼(W)에는, 형성된 산화막(Ox)에 에칭 가스를 작용함으로써, 도 3의 (c)에 도시하는 바와 같이 산화막(Ox)의 가스 에칭이 행하여진다.
구체적으로는, 적재대(120) 상에 웨이퍼(W)가 적재되면, 밀폐된 처리 용기(110)의 내부에 희석 가스(Ar 가스) 및 불활성 가스(N2 가스)가 공급된다. 이때, 처리 용기(110) 내의 압력이 대기압보다도 저압 상태(예를 들어 10mTorr 내지 3000mTorr 정도), 적재대(120) 상의 웨이퍼(W)가 원하는 온도(예를 들어 0℃ 내지 120℃, 바람직하게는 0℃ 내지 60℃)로 제어된다.
처리 용기(110) 내의 압력, 및 웨이퍼(W)의 온도가 원하는 저압 저온 상태로 되면, 이어서 처리 용기(110)의 내부에 불소 함유 가스(HF 가스) 및 NH3 가스를 또한 공급한다. 이때, 처리 공간(S) 내에 공급되는 HF 가스, NH3 가스, 및 Ar 가스의 유량을, 예를 들어 각각 10sccm 내지 500sccm, 10sccm 내지 500sccm, 10sccm 내지 500sccm 정도로 제어한다. 그리고, 이렇게 처리 용기(110)의 내부에 HF 가스 및 NH3 가스를 공급함으로써, 스페이서 막(IS)의 표층에 형성된 산화막(Ox)의 가스 에칭을 개시한다.
여기서, 본 실시 형태에서 스페이서 막(IS)의 재료로서 사용되는 SiOC막은, 상술한 바와 같이 화학적인 안정성을 갖는 재료이며, 에칭 레이트(ER: Etching Rate)가 산화막(Ox)(SiO2막)과 비교해서 매우 작다. 즉 본 실시 형태에 따른 에칭 제거 처리에서는, 스텝 T1에서 산화막(Ox)이 형성되지 않는 스페이서 막(IS)의 내부에서는 에칭 제거가 그다지 진행되지 않고, 스페이서 막(IS)의 표층에 형성된 산화막(Ox)이 선택적으로 에칭 제거된다. 바꾸어 말하면, 스페이서 막(IS)을 남기고 산화막(Ox)만을 선택적으로 에칭 제거할 수 있기 때문에, 스페이서 막(IS)의 에칭 제어가 용이하다.
또한 도 5에 도시한 바와 같이, 한번의 플라스마 산화 처리에 의해 형성되는 산화막(Ox)의 두께는, 예를 들어 1nm 내지 1.5nm 정도에서 포화한다. 또한 상술한 바와 같이, 산소 라디칼을 이용한 본 실시 형태에 따른 플라스마 산화 처리에서는, 산화막(Ox)이 등방적으로 형성된다. 그리고 스텝 T2에서의 에칭 제거 처리에서는, 이렇게 등방적으로 1nm 내지 1.5nm 정도의 두께로 형성된 산화막(Ox)을 제거함으로써 스페이서 막(IS)이 에칭되기 때문에, 스페이서 막(IS)의 에칭 제거를 등방적으로 행할 수 있다.
또한, 본 실시 형태에서는 스텝 T2의 에칭 제거 처리를 저압 저온의 조건 하에서 행한다. 여기서, 에칭 제거 처리가 고온 고압의 조건 하에서 행해진 경우, 스페이서 막(IS)의 EA가 상승하여, 산화막(Ox)의 선택적인 에칭 제거가 적절하게 행하여지지 않아, 스페이서 막(IS)을 원하는 형상으로 형성할 수 없게 될 우려가 있다. 이 점, 본 실시 형태에서의 에칭 제거 처리는 저압 저온의 조건 하, 예를 들어 웨이퍼(W)의 온도가 0℃ 내지 120℃, 바람직하게는 0℃ 내지 60℃에서 행하여지기 때문에, 산화막(Ox)의 선택적인 에칭 제거를 적절하게 행할 수 있다.
<분기 C1: 플라스마 산화 처리 및 에칭 제거 처리의 반복>
본 실시 형태에 따른 플라스마 산화 처리(스텝 T1) 및 에칭 제거 처리(스텝 T2)는 이상과 같이 해서 행하여진다. 여기서 상술한 바와 같이, 본 실시 형태에 따른 일련의 웨이퍼 처리(플라스마 산화 처리 및 에칭 제거 처리)에서는, 1nm 내지 1.5nm 정도의 두께의 산화막(Ox)(스페이서 막(IS))만이 제거되어, 즉, 한번의 웨이퍼 처리만으로는 Si층의 측면을 노출시킬 수 없다. 그래서 본 실시 형태에서는, 이 일련의 웨이퍼 처리의 사이클(스텝 T1 및 스텝 T2)을 반복해서 행함으로써, 도 5에 도시한 바와 같이 총 에칭양(산화량)을 증가시킨다. 그리고 이에 의해, 스페이서 막(IS)을 원하는 두께까지, 구체적으로는, 적어도 Si층의 측면이 노출되어 노출 측면이 형성되는 두께까지 에칭 제거할 수 있다.
바꾸어 말하면, 본 실시 형태에서 반복되는 웨이퍼 처리의 사이클수는, Si층 및 SiGe층을 덮도록 형성된 스페이서 막(IS)의 형성 두께에 따라서 결정된다.
이렇게 웨이퍼 처리의 사이클을 반복해서 행하는 경우에도, 한번의 플라스마 산화에서는 2nm 이하의 두께의 산화막(Ox)이 등방적으로 형성되고, 또한 한번의 에칭 제거 처리에서는 이렇게 형성된 산화막(Ox)이 선택적으로 제거된다. 즉, 한번에 에칭 제거되는 스페이서 막(IS)의 두께는 일정하게 제어됨과 함께, 스페이서 막(IS)의 에칭양의 면내 균일성을 제어하는 것이 용이하다.
그리고, 이렇게 웨이퍼 처리의 사이클을 반복해서 행함으로써 원하는 에칭양이 얻어지면, 즉, Si층에 노출 측면이 형성되면, 본 실시 형태에 따른 웨이퍼 처리가 종료된다.
또한, Si층의 노출 측면이 형성된 웨이퍼(W)는 다음 공정에 반송되어, 이러한 노출 측면에 대하여, 예를 들어 결정 실리콘 박막이 에피택셜 성장된다. 이때, 도 3의 (e)에도 도시하는 바와 같이 SiGe막의 측면에는 스페이서 막(IS)이 잔존하고 있기 때문에, 당해 SiGe막의 측면에 대한 결정 실리콘 박막의 에피택셜 성장은 억제된다.
<본 실시 형태에 따른 웨이퍼 처리의 효과>
본 실시 형태에 따르면, 종래의 SiN막보다도 저유전율을 갖고, 화학적으로 안정된 재료에 의해 형성되는 스페이서 막(IS)(예를 들어 SiOC막, SiON막, 또는 SiOCN막)의 표층을, 리모트 플라스마를 사용해서 플라스마화된 산소 함유 가스를 사용함으로써 산화시켜, 적절하게 산화막(Ox)(SiO2막)을 형성할 수 있다. 그리고, 형성된 산화막(Ox)은, 불소 함유 가스(예를 들어 HF 가스) 및 암모니아(NH3) 가스를 사용함으로써, 적절하게 에칭 제거할 수 있다. 즉 본 실시 형태에 따르면, 절연막으로서의 스페이서 막(IS)의 제거를 적절하게 행할 수 있다.
또한 본 실시 형태에 따른 웨이퍼 처리에 의하면, 상술한 바와 같이 화학적인 안정성을 갖는 스페이서 막(IS) 그 자체에 대해서는 에칭 제거가 행하여지지 않고, 상술한 바와 같이 형성된 산화막(Ox)만을 선택적으로 에칭 제거할 수 있다. 즉, 스페이서 막(IS)의 에칭 제어를 적절하게 행할 수 있음과 함께, 에칭 대상인 산화막(Ox) 이외에 에칭에 의한 대미지가 부여되는 것이 적절하게 억제된다. 또한 이때, 산화막(Ox)은, 스페이서 막(IS)의 표층에서 등방적으로 형성되기 때문에, 스페이서 막(IS)의 에칭 제거가 등방적으로 행하여진다.
또한, 본 실시 형태에 따르면, 1사이클의 웨이퍼 처리에 의해서는 2nm 이하(예를 들어 1nm 내지 1.5nm 정도)의 스페이서 막(IS)만이 에칭 제거되고, 이러한 웨이퍼 처리를 반복해서 행함으로써, 원하는 에칭양이 얻어진다. 이때, 에칭 제거되는 스페이서 막(IS)의 두께, 바꾸어 말하면 형성되는 산화막(Ox)의 두께는, 도 5에 도시한 바와 같이 플라스마 산화 처리의 시간에 포화한다. 즉, 한번에 제거되는 스페이서 막(IS)의 두께를 용이하게 제어할 수 있기 때문에, 웨이퍼 처리에서의 스페이서 막(IS)의 총 에칭양을 적절하게 제어할 수 있다. 즉, 원하는 총 에칭양을 초과하는 것이 적절하게 억제된다.
여기서 도 7에, 본 실시 형태에 따른 웨이퍼 처리의 사이클을 반복해서 행한 경우에 있어서의 처리 결과의 일례를 도시한다. 도 7의 (a)는 웨이퍼 처리를 행하기 전의 스페이서 막(IS)의 상태, 도 7의 (b)는 7사이클의 웨이퍼 처리를 행한 후의 스페이서 막(IS)의 상태, 도 7의 (c)는 10사이클의 웨이퍼 처리를 행한 후의 스페이서 막(IS)의 상태를 각각 도시하고 있다. 또한, 도 7의 하방의 도면은, 상방의 도면의 주요부(Si층, SiGe층 및 스페이서 막(IS))를 확대해서 도시하는 주요부 확대도이다.
도 7의 (a)에 도시하는 바와 같이 Si층 및 SiGe층의 측면에 형성된 스페이서 막(IS)은, 7사이클의 웨이퍼 처리가 실시됨으로써, 도 7의 (b)에 도시하는 바와 같이 두께가 감소, 즉 에칭 제거되었다. 그리고 더욱 처리 사이클을 거듭하여, 10사이클의 웨이퍼 처리가 실시됨으로써, 도 7의 (c)에 도시하는 바와 같이 Si층에 노출 측면이 형성되었다. 이때, SiGe층의 측면에는 스페이서 막(IS)이 잔존하고 있다.
또한 도 7의 (b), 도 7의 (c)에 도시한 바와 같이, Si층 및 SiGe층의 측면에 잔존하는 스페이서 막(IS)의 두께는 웨이퍼(W)의 면 내에서 균일하고 또한 적층된 Si층 및 SiGe층의 높이 방향에서도 균일한 것을 알 수 있다. 바꾸어 말하면, 본 실시 형태에 따른 웨이퍼 처리에 있어서는, 스페이서 막(IS)의 에칭 제거가, 웨이퍼(W)의 면 방향, 및 높이 방향으로 균일적으로 진행되고 있는 것을 알 수 있다.
이렇게 본 실시 형태에 따른 플라스마 산화 처리 및 에칭 제거 처리에 의하면, 절연막으로서의 스페이서 막(IS)의 에칭 제거를 등방적으로 행할 수 있다. 또한, 도 7의 (b), 도 7의 (c)에도 도시한 바와 같이 웨이퍼 처리의 반복 사이클수를 제어함으로써 스페이서 막(IS)의 총 에칭양을 용이하게 제어하는 것이 가능하여, 원하는 에칭양을 초과해서 에칭 제거가 행하여지는 것이 억제된다.
또한, 본 실시 형태에 따른 플라스마 산화 처리와 에칭 제거 처리는, 다른 챔버 내에서 행하여져도 되고, 동일 챔버 내에서 행하여져도 된다.
또한, 이상의 실시 형태에서는 산화막(Ox)과 스페이서 막(IS)의 에칭 레이트의 차를 이용함으로써 산화막(Ox)을 선택적으로 제거하고, 이에 의해 스페이서 막(IS)의 에칭 제거 처리를 행했지만, 스페이서 막(IS)의 에칭 방법은 이것에 한정되는 것은 아니다.
구체적으로는, 예를 들어 산화막(Ox)과 스페이서 막(IS)의 인큐베이션 타임(에칭 제거가 개시될 때까지의 시간)의 차를 이용해서 산화막(Ox)을 선택적으로 제거하고, 이에 의해 스페이서 막(IS)의 에칭 제거 처리를 행해도 된다. 이러한 경우, 에칭 제거 처리에서는 에칭 처리 장치(101)에 있어서 산화막(Ox)의 제거가 개시되고, 스페이서 막(IS)의 제거가 개시되는 것보다도 전에 에칭 가스를 처리 용기(110)의 내부로부터 배출한다. 이에 의해, 산화막(Ox)만을 선택적으로 제거할 수 있다.
또한, 상술한 바와 같이 산화막(Ox)과 스페이서 막(IS)의 에칭 레이트의 차를 이용하는 경우, 에칭 제거 장치에 의한 에칭 제거 처리는 저압 저온의 조건 하에서 행하였다. 이것은, 저온 저압의 조건 하에서는 스페이서 막(IS)의 에칭 레이트가 저하되어, 보다 적절하게 산화막(Ox)의 선택적 제거를 행할 수 있는 것에 기인한다. 한편, 이와 같이 인큐베이션 타임의 차를 이용하는 경우, 에칭 제거 처리는 고온 고압의 조건 하(예를 들어 80 내지 130℃의 온도 조건)에서 행할 수 있다. 즉, 산화막(Ox)과 스페이서 막(IS)의 인큐베이션 타임의 차는 고온 고압의 조건 하에서 보다 현저해진다.
여기서, 에칭 레이트의 차를 이용하여, 에칭 제거 처리를 저압 저온의 조건 하에서 행하는 경우, 플라스마 처리 장치(1)에 의한 플라스마 산화 처리는, 상술한 바와 같이, 에칭 제거 처리의 온도 조건보다도 고온, 예를 들어 60℃ 내지 150℃에서 행하여진다. 즉, 플라스마 산화 처리로부터 에칭 제거 처리로 이행하는데 있어서, 웨이퍼(W)를 냉각할 필요가 있다. 한편, 인큐베이션 타임의 차를 이용하여, 에칭 제거 처리를 고온 고압의 조건 하에서 행하는 경우, 에칭 제거 처리의 온도 조건은 플라스마 산화 처리의 온도 조건과 거의 동일 정도이다. 즉, 플라스마 산화 처리에서 에칭 제거 처리로 이행하는데 있어서, 웨이퍼(W)의 온도 제어를 행할 필요가 없기 때문에, 일련의 웨이퍼 처리를 효율적으로 행할 수 있다.
금회 개시된 실시 형태는 모든 점에서 예시이며 제한적인 것은 아니라고 생각되어야 한다. 상기 실시 형태는, 첨부의 청구범위 및 그 주지를 일탈하지 않고, 다양한 형태로 생략, 치환, 변경되어도 된다.
또한, 이하와 같은 구성도 본 개시의 기술적 범위에 속한다.
(1) 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판의 처리 방법이며, 적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고, 리모트 플라스마를 사용해서 라디칼화된 산소 함유 가스에 의해 상기 스페이서 막의 표층에 산화막을 형성하는 공정과, 형성된 상기 산화막을 에칭 제거하는 공정을 포함하는 기판 처리 방법.
상기 (1)에 의하면, 플라스마화된 산소 함유 가스를 사용해서 저유전율의 스페이서 막의 표층에 산화막을 형성하고, 또한 형성된 당해 산화막을 에칭 제거함으로써, 스페이서 막의 제거를 행할 수 있다. 저유전율의 스페이서 막은 화학적으로 안정성을 갖고 있어, 종래의 에칭 방법에서는 에칭 제거를 행하는 것이 곤란하였다. 그러나, 이와 같이 플라스마화된 산소 함유 가스를 사용함으로써 적절하게 산화막을 형성할 수 있고, 이에 의해, 형성된 산화막으로서 스페이서 막을 적절하게 제거할 수 있다.
또한, 플라스마화된 산소 함유 가스에 의한 스페이서 막 산화는 기판의 면 방향, 및 높이 방향에서 등방적으로 진행되기 때문에, 즉, 스페이서 막의 에칭 제거를 웨이퍼(W)의 면 방향 및 높이 방향으로 등방적으로 행할 수 있다.
(2) 상기 스페이서 막은, SiOC, SiON, SiOCN, 또는 SiBCN의 어느 것에 의해 형성되는, 상기 (1)에 기재된 기판 처리 방법.
(3) 형성되는 상기 산화막의 두께는 상기 스페이서 막의 표면으로부터 2nm 이하인, 상기 (1) 또는 상기 (2)에 기재된 기판 처리 방법.
(4) 형성되는 상기 산화막의 두께는, 상기 산화막을 형성하는 공정의 처리 시간에 의해 제어되는, 상기 (1) 내지 상기 (3) 중 어느 것에 기재된 기판 처리 방법.
(5) 상기 산화막을 에칭 제거하는 공정은, 적어도 HF 가스 및 NH3 가스를 포함하는 처리 가스에 의한 에칭에 의해 행하여지는, 상기 (1) 내지 상기 (4) 중 어느 것에 기재된 기판 처리 방법.
(6) 상기 산화막을 에칭 제거하는 공정은 저온 저압의 조건 하에서 행하여지고, 당해 에칭 제거가 행하여지는 온도 조건은, 0℃ 내지 120℃, 바람직하게는 0℃ 내지 60℃인, 상기 (5)에 기재된 기판 처리 방법.
(7) 상기 산화막을 형성하는 공정과, 상기 산화막을 에칭 제거하는 공정을 포함하는 사이클을 반복해서 행함으로써 상기 스페이서 막을 제거하여, 적어도 상기 실리콘막의 측면을 노출시키는, 상기 (1) 내지 상기 (6) 중 어느 것에 기재된 기판 처리 방법.
상기 (7)에 의하면, 스페이서 막의 제거를 반복해서 행함으로써, 원하는 에칭양을 적절하게 얻을 수 있다. 특히, 상기 (3)에 기재된 바와 같이 한번의 웨이퍼 처리에서의 스페이서 막의 산화량(스페이서 막의 에칭양)은 2nm 이하에서 포화하기 때문에, 스페이서 막의 총 에칭양을 용이하게 제어할 수 있다. 또한, 이와 같이 스페이서 막의 산화량(에칭양)은 2nm 이하로 미소하기 때문에, 스페이서 막의 총 에칭양은 더욱 용이하게 제어할 수 있다.
(8) 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판을 처리하는 기판 처리 장치이며, 적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고, 리모트 플라스마를 사용해서 라디칼화된 산소 함유 가스에 의해 상기 스페이서 막의 표면을 산화해서 산화막을 형성하는 플라스마 처리부와, 형성된 상기 산화막을 에칭 제거하는 에칭 처리부와, 상기 플라스마 처리부 및 상기 에칭 처리부의 동작을 제어하는 제어부를 구비하는 기판 처리 장치.
(9) 상기 스페이서 막은, SiOC, SiON, SiOCN, 또는 SiBCN의 어느 것에 의해 형성되는, 상기 (8)에 기재된 기판 처리 장치.
(10) 상기 제어부는, 상기 산화막을 상기 스페이서 막의 표면으로부터 2nm 이하의 두께로 형성하도록 상기 플라스마 처리부의 동작을 제어하는, 상기 (8) 또는 상기 (9)에 기재된 기판 처리 장치.
(11) 상기 제어부는, 형성되는 상기 산화막의 두께를, 상기 플라스마 처리부에서의 처리 시간에 의해 제어하는, 상기 (8) 내지 상기 (10) 중 어느 것에 기재된 기판 처리 장치.
(12) 상기 제어부는, 상기 산화막의 에칭 제거를, 적어도 HF 가스 및 NH3 가스를 포함하는 처리 가스에 의한 에칭에 의해 행하도록, 상기 에칭 처리부의 동작을 제어하는, 상기 (8) 내지 상기 (11) 중 어느 것에 기재된 기판 처리 장치.
(13) 상기 제어부는, 상기 산화막의 에칭 제거를 저온 저압의 조건 하에서 행하도록 상기 에칭 처리부의 동작을 제어하고, 당해 에칭 제거가 행하여지는 온도 조건이, 0℃ 내지 120℃, 바람직하게는 0℃ 내지 60℃인, 상기 (12)에 기재된 기판 처리 장치.
(14) 상기 제어부는, 상기 플라스마 처리부에서의 상기 산화막의 형성과, 상기 에칭 처리부에서의 상기 산화막의 제거를 포함하는 사이클을 반복해서 행함으로써 상기 스페이서 막을 제거하고, 적어도 상기 실리콘막의 측면을 노출시키도록, 상기 플라스마 처리부 및 상기 에칭 처리부의 동작을 제어하는, 상기 (8) 내지 상기 (13) 중 어느 것에 기재된 기판 처리 장치.

Claims (14)

  1. 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판의 처리 방법이며,
    적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고,
    리모트 플라스마를 사용해서 라디칼화된 산소 함유 가스에 의해 상기 스페이서 막의 표층에 산화막을 형성하는 공정과,
    형성된 상기 산화막을 에칭 제거하는 공정을 포함하는 기판 처리 방법.
  2. 제1항에 있어서, 상기 스페이서 막은, SiOC, SiON, SiOCN, 또는 SiBCN의 어느 것에 의해 형성되는, 기판 처리 방법.
  3. 제1항 또는 제2항에 있어서, 형성되는 상기 산화막의 두께는 상기 스페이서 막의 표면으로부터 2nm 이하인, 기판 처리 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 형성되는 상기 산화막의 두께는, 상기 산화막을 형성하는 공정의 처리 시간에 의해 제어되는, 기판 처리 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 산화막을 에칭 제거하는 공정은, 적어도 HF 가스 및 NH3 가스를 포함하는 처리 가스에 의한 에칭에 의해 행하여지는, 기판 처리 방법.
  6. 제5항에 있어서, 상기 산화막을 에칭 제거하는 공정은 저온 저압의 조건 하에서 행하여지고,
    당해 에칭 제거가 행하여지는 온도 조건은, 0℃ 내지 120℃인, 기판 처리 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 산화막을 형성하는 공정과, 상기 산화막을 에칭 제거하는 공정을 포함하는 사이클을 반복해서 행함으로써 상기 스페이서 막을 제거하여, 적어도 상기 실리콘막의 측면을 노출시키는, 기판 처리 방법.
  8. 실리콘막과 실리콘 게르마늄막이 교대로 적층된 기판을 처리하는 기판 처리 장치이며,
    적어도 상기 실리콘막 및 상기 실리콘 게르마늄막의 측면에는 저유전율의 스페이서 막이 형성되고,
    리모트 플라스마를 사용해서 라디칼화된 산소 함유 가스에 의해 상기 스페이서 막의 표층에 산화막을 형성하는 플라스마 처리부와,
    형성된 상기 산화막을 에칭 제거하는 에칭 처리부와,
    상기 플라스마 처리부 및 상기 에칭 처리부의 동작을 제어하는 제어부를 포함하는 기판 처리 장치.
  9. 제8항에 있어서, 상기 스페이서 막은, SiOC, SiON, SiOCN, 또는 SiBCN의 어느 것에 의해 형성되는, 기판 처리 장치.
  10. 제8항 또는 제9항에 있어서, 상기 제어부는, 상기 산화막을 상기 스페이서 막의 표면으로부터 2nm 이하의 두께로 형성하도록 상기 플라스마 처리부의 동작을 제어하는, 기판 처리 장치.
  11. 제8항 내지 제10항 중 어느 한 항에 있어서, 상기 제어부는, 형성되는 상기 산화막의 두께를, 상기 플라스마 처리부에서의 처리 시간에 의해 제어하는, 기판 처리 장치.
  12. 제8항 내지 제11항 중 어느 한 항에 있어서, 상기 제어부는, 상기 산화막의 에칭 제거를, 적어도 HF 가스 및 NH3 가스를 포함하는 처리 가스에 의한 에칭에 의해 행하도록, 상기 에칭 처리부의 동작을 제어하는, 기판 처리 장치.
  13. 제12항에 있어서, 상기 제어부는, 상기 산화막의 에칭 제거를 저온 저압의 조건 하에서 행하도록 상기 에칭 처리부의 동작을 제어하고,
    당해 에칭 제거가 행하여지는 온도 조건이, 0℃ 내지 120℃인, 기판 처리 장치.
  14. 제8항 내지 제13항 중 어느 한 항에 있어서, 상기 제어부는,
    상기 플라스마 처리부에서의 상기 산화막의 형성과, 상기 에칭 처리부에서의 상기 산화막의 제거를 포함하는 사이클을 반복해서 행함으로써 상기 스페이서 막을 제거하고,
    적어도 상기 실리콘막의 측면을 노출시키도록, 상기 플라스마 처리부 및 상기 에칭 처리부의 동작을 제어하는, 기판 처리 장치.
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