KR20100129311A - 질화규소막의 제조 방법, 질화규소막 적층체의 제조 방법, 컴퓨터 판독 가능한 기억 매체, 및 플라즈마 ｃｖｄ 장치 - Google Patents

질화규소막의 제조 방법, 질화규소막 적층체의 제조 방법, 컴퓨터 판독 가능한 기억 매체, 및 플라즈마 ｃｖｄ 장치 Download PDF

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마사유키 고노
다츠오 니시타
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Abstract

CVD법으로 밴드갭의 크기를 제어하여 질화규소막을 제조하기 위해, 복수의 구멍을 갖는 평면 안테나(31)에 의해 처리 용기(1)에 마이크로파를 도입하는 플라즈마 CVD 장치(100)에 있어서, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택되는 일정한 처리 압력으로, 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하여 플라즈마 CVD를 수행하고, 막 내에 포함되는 Si/N의 비를 제어하여 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성한다.

Description

질화규소막의 제조 방법, 질화규소막 적층체의 제조 방법, 컴퓨터 판독 가능한 기억 매체, 및 플라즈마 ＣＶＤ 장치{PROCESS FOR PRODUCING SILICON NITRIDE FILM, PROCESS FOR PRODUCING SILICON NITRIDE FILM LAMINATE, COMPUTER-READABLE STORAGE MEDIUM, AND PLASMA CVD DEVICE}
본 발명은 질화규소막 및 그 적층체의 제조 방법, 이들 방법에 이용하는 컴퓨터 판독 가능한 기억 매체 및 플라즈마 CVD 장치에 관한 것이다.
현재, 전기적 재기록 동작이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 등으로 대표되는 비휘발성 반도체 메모리 장치로는, SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)형이나 MONOS(Metal-Oxide-Nitride-Oxide-Silicon)형이라 불리는 적층 구조를 갖는 것이 있다. 이러한 타입의 비휘발성 반도체 메모리 장치에서는, 이산화규소막(Oxide) 사이에 끼워진 1층 이상의 질화규소막(Nitride)을 전하 축적 영역으로 하여 정보가 유지된다. 즉, 상기 비휘발성 반도체 메모리 장치에서는, 반도체 기판(Silicon)과 제어 게이트 전극(Silicon 또는 Metal) 사이에 전압을 인가함으로써, 전하 축적 영역의 질화규소막에 전자를 주입하여 데이터를 보존하거나, 질화규소막에 축적된 전자를 제거하여 데이터의 보존과 소거의 재기록을 행하고 있다. 질화규소막의 전하 축적 능력은 그 밴드갭 구조와 관계가 있다고 생각된다.
비휘발성 반도체 메모리 장치의 전하 축적 영역으로서의 질화규소막을 형성하는 기술로서, 특허 문헌 1에서는, 터널 산화막과 톱 산화막 사이의 질화규소막을 형성할 때, 디클로로실란(SiH2Cl2)과 암모니아(NH3)를 원료 가스로 하고, 유량비 SiH2Cl2/NH3을 1/1O 이하의 조건으로 감압 CVD(Chemical Vapor Deposition; 화학 기상 퇴적)법으로 성막하는 질화규소막의 형성 방법이 기재되어 있다. 그러나, 종래의 CVD법에 의한 성막 프로세스의 경우, 개개의 질화규소막의 밴드갭을 프로세스 조건만으로 제어하기는 어려웠다. 종래에는 질화규소막의 밴드갭의 크기를 제어하기 위해, CVD법을 이용하여 질화규소막을 형성한 후, 이 질화규소막을 산화시켜 질화산화규소막으로 변화시키는 등, 막의 구성 성분 자체를 변화시켜야 했다. 산화 처리에 의해 질화규소막의 막질을 변화시키기 위해서는, 복수의 성막 장치가 필요하여 프로세스 효율이 저하된다. 특히, 전하 축적 영역으로서 기능하는 질화규소막을 2층 이상의 적층체(질화규소막 적층체)로서 형성하는 경우, 공정이 복잡해져 프로세스 효율이 더욱 저하된다는 문제가 있었다.
또, 플라즈마 CVD법으로 질화규소막을 형성하는 것이 일반적으로 행해지고 있지만, 이 방법으로 제조되는 질화규소막은 대부분의 경우 에칭의 하드 마스크나 스토퍼막으로서 사용되는 치밀하고 결함이 적은 양질의 질화규소막이었다.
[특허문헌]
특허문헌 1 : 일본 특허 공개 평 5-145078호 공보(예를 들어, 단락 0015 등)
본 발명은 상기 실정을 감안하여 이루어진 것으로, 그 제1 목적은 CVD법으로 밴드갭의 크기를 용이하게 제어할 수 있는 질화규소막의 제조 방법을 제공하는 것이다. 또, 본 발명의 제2 목적은 CVD법으로 개개의 질화규소막의 밴드갭의 크기를 바꿔 질화규소막 적층체를 용이하게 제조할 수 있는 방법을 제공하는 것이다.
본 발명의 질화규소막의 제조 방법은, 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막을 형성하는 질화규소막의 제조 방법으로서,
질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정을 포함한다.
본 발명의 질화규소막의 제조 방법에 있어서, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하는 것이 바람직하다.
또, 본 발명의 질화규소막의 제조 방법에 있어서, 피처리체에 고주파를 파워 밀도 0.01 W/㎠ 이상 0.64 W/㎠ 이하의 범위 내에서 공급하는 것이 바람직하다.
본 발명의 질화규소막 적층체의 제조 방법은, 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막의 적층체를 형성하는 질화규소막 적층체의 제조 방법으로서,
질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 2.5 eV 이상 7 eV 이하의 범위 내의 제1 밴드갭을 갖는 질화규소막을 형성하는 제1 CVD 공정과,
상기 제1 CVD 공정의 전 또는 후에, 질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 상기 제1 CVD 공정과 동일한 처리 압력으로, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 상기 제1 CVD 공정과는 상이한 범위에 설정하며, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 상기 제1 CVD 공정과는 상이한 범위에 설정함으로써, 2.5 eV 이상 7 eV 이하의 범위 내에서 상기 제1 밴드갭과는 상이한 제2 밴드갭을 갖는 질화규소막을 형성하는 제2 CVD 공정
을 포함한다. 이 경우, 상기 제1 CVD 공정과 상기 제2 CVD 공정을 반복하여 수행하는 것이 바람직하다.
본 발명의 컴퓨터 판독 가능한 기억 매체는 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체로서,
상기 제어 프로그램은, 실행 시에, 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막을 형성할 때,
질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정이 수행되도록, 컴퓨터에 상기 플라즈마 CVD 장치를 제어시키는 것이다.
본 발명의 플라즈마 CVD 장치는 플라즈마 CVD법으로 피처리체 상에 질화규소막을 형성하는 플라즈마 CVD 장치로서,
피처리체를 배치대에 배치하여 수용하는 처리실과,
상기 처리실의 상기 개구부를 막는 유전체 부재와,
상기 유전체 부재의 외측에 설치되며, 상기 처리실 내에 마이크로파를 도입하기 위한 복수의 구멍을 갖는 평면 안테나와,
상기 처리실 내에 원료 가스를 공급하는 가스 공급 장치와,
상기 처리실 내부를 감압 배기시키는 배기 장치와,
질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정이 수행되도록 제어하는 제어부
를 포함한다.
본 발명의 질화규소막의 제조 방법에 의하면, 질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행함으로써, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 용이하게 제조할 수 있다. 본 발명에서는 주로 원료 가스의 유량비와 처리 압력의 선택에 의해 밴드갭의 크기를 용이하게 제어할 수 있기 때문에, 다양한 밴드갭 구조를 갖는 질화규소막 적층체를 형성하는 경우에 연속적인 성막이 가능하므로, 프로세스 효율이 우수하다.
도 1은 질화규소막의 형성에 적합한 플라즈마 CVD 장치의 일례를 나타내는 개략 단면도이다.
도 2는 평면 안테나의 구조를 나타내는 도면이다.
도 3은 제어부의 구성을 나타내는 설명도이다.
도 4a 및 도 4b는 제1 실시형태에 따른 질화규소막의 제조 방법의 공정예를 나타내는 도면이다.
도 5는 플라즈마 CVD에서의 실리콘 함유 화합물 가스/질소 가스비와 밴드갭과의 관계를 나타내는 그래프 도면이다.
도 6a∼도 6f는 제2 실시형태에 따른 질화규소막 적층체의 제조 방법의 공정예를 나타내는 도면이다.
도 7은 질화규소막의 형성에 적합한 CVD 장치의 다른 예를 나타내는 개략 단면도이다.
도 8a 및 도 8b는 제3 실시형태에 따른 질화규소막의 제조 방법의 공정예를 나타내는 도면이다.
도 9는 RF 바이어스의 출력 밀도와 질화규소막의 밴드갭과의 관계를 처리 압력별로 나타내는 그래프 도면이다.
도 10은 RF 바이어스의 출력 밀도와 질화규소막의 밴드갭과의 관계를 Ar 유량별로 나타내는 그래프 도면이다.
도 11a 및 도 11b는 제4 실시형태에 따른 질화규소막의 제조 방법의 공정예를 나타내는 도면이다.
도 12는 플라즈마 CVD에서의 처리 압력과 밴드갭과의 관계를 나타내는 그래프이다.
도 13a∼도 13f는 제5 실시형태에 따른 질화규소막 적층체의 제조 방법의 공정예를 나타내는 도면이다.
도 14는 본 발명 방법을 적용할 수 있는 MOS형 반도체 메모리 장치의 개략 구성을 나타내는 설명도이다.
[제1 실시형태]
이하, 본 발명의 실시형태에 관해 도면을 참조하여 상세히 설명한다. 도 1은 본 발명의 질화규소막의 제조 방법에 이용할 수 있는 플라즈마 CVD 장치(100)의 개략 구성을 모식적으로 나타내는 단면도이다.
플라즈마 CVD 장치(100)는, 복수의 슬롯형 구멍을 갖는 평면 안테나, 특히 RLSA(Radial Line Slot Antenna; 레이디얼 라인 슬롯 안테나)로 처리실 내에 마이크로파를 도입하여 플라즈마를 발생시킴으로써, 고밀도이며 저전자 온도의 마이크로파 여기 플라즈마를 발생시킬 수 있는 RLSA 마이크로파 플라즈마 처리 장치로서 구성된다. 플라즈마 CVD 장치(100)에서는, 플라즈마 밀도가 1×1010∼5×1012/㎤이고 저전자 온도가 0.7∼2 eV인 플라즈마에 의한 처리가 가능하다. 따라서, 플라즈마 CVD 장치(100)는 각종 반도체 장치의 제조 과정에서 플라즈마 CVD에 의한 질화규소막의 성막 처리의 목적으로 적합하게 이용될 수 있다.
플라즈마 CVD 장치(100)는, 주요한 구성으로서, 기밀하게 구성된 처리 용기(1)와, 처리 용기(1) 내에 가스를 공급하는 가스 공급 장치(18)와, 처리 용기(1) 내부를 감압 배기시키기 위한 배기 장치(24)와, 처리 용기(1)의 상부에 설치되고 처리 용기(1) 내에 마이크로파를 도입하는 마이크로파 도입 기구(27)와, 이들 플라즈마 CVD 장치(100)의 각 구성부를 제어하는 제어부(50)를 포함한다.
처리 용기(1)는 접지된 대략 원통형의 용기로 형성된다. 처리 용기(1)는 각통 형상의 용기로 형성될 수도 있다. 처리 용기(1)는 알루미늄 등의 재질로 이루어진 바닥벽(1a)과 측벽(1b)을 갖는다.
처리 용기(1)의 내부에는, 피처리체인 실리콘 기판 등의 반도체 웨이퍼(이하, 간단히 「웨이퍼」로 기재함)(W)를 수평으로 지지하기 위한 배치대(2)가 설치된다. 배치대(2)는 열전도성이 높은 재질, 예를 들어 AlN 등의 세라믹스로 구성된다. 이 배치대(2)는 배기실(11)의 바닥부 중앙으로부터 위쪽으로 연장되는 원통형의 지지 부재(3)에 의해 지지된다. 지지 부재(3)는 예를 들어 AlN 등의 세라믹스로 구성된다.
또, 배치대(2)에는, 그 외측 가장자리부를 커버하여 웨이퍼(W)를 가이드하기 위한 커버링(4)이 설치된다. 이 커버링(4)은, 예를 들어 석영, AlN, Al2O3, SiN 등의 재질로 구성된 고리형 부재이다.
또, 배치대(2)에는 온도 조절 기구로서의 저항 가열형 히터(5)가 매립된다. 이 히터(5)는 히터 전원(5a)으로부터 급전됨으로써 배치대(2)를 가열하여, 그 열로 피처리체인 웨이퍼(W)를 균일하게 가열한다.
또, 배치대(2)에는 열전대(TC)(6)가 마련된다. 이 열전대(6)에 의해 온도를 계측함으로써, 웨이퍼(W)의 가열 온도를 예를 들어 실온으로부터 900℃까지의 범위로 제어 가능하게 되었다.
또, 배치대(2)는 웨이퍼(W)를 지지하여 승강시키기 위한 웨이퍼 지지핀(도시하지 않음)을 갖는다. 각 웨이퍼 지지핀은 배치대(2)의 표면에 대하여 돌몰(突沒) 가능하게 설치된다.
처리 용기(1)의 바닥벽(1a)의 대략 중앙부에는 원형의 구멍(10)이 형성된다. 바닥벽(1a)에는 처리 용기(1) 내부와 연통하고, 아래쪽을 향해 돌출된 배기실(11)이 형성된다. 이 배기실(11)은 배기관(12)과 접속되고, 이 배기관(12)을 통해 배기 장치(24)에 접속된다.
처리 용기(1)의 상부에는 개구부가 형성되고, 그 개구부에 처리 용기(1)를 개폐시키는 덮개(리드)로서의 기능을 갖는 플레이트(13)가 배치된다. 플레이트(13)의 내주부가 내측[처리 용기(1) 내의 공간]을 향해 돌출되어, 고리형의 지지부(13a)를 형성한다.
플레이트(13)에는 고리형을 이루는 가스 도입 구멍(14)이 형성된다. 또, 처리 용기(1)의 측벽(1b)에는 가스 도입 구멍(15)이 형성된다. 즉, 가스 도입 구멍(14 및 15)은 상하 2단으로 형성된다. 각 가스 도입 구멍(14 및 15)은 성막 원료 가스나 플라즈마 여기용 가스를 공급하는 가스 공급 장치(18)에 접속된다. 가스 도입 구멍(14 및 15)은 노즐형 또는 샤워 헤드형으로 형성해도 된다. 또, 가스 도입 구멍(14)과 가스 도입 구멍(15)을 단일 샤워 헤드로 형성해도 된다.
또, 처리 용기(1)의 측벽(1b)에는, 플라즈마 CVD 장치(100)와 이것에 인접하는 반송실(도시하지 않음) 사이에서, 웨이퍼(W)를 반입 반출하기 위한 반입 반출구(16)와, 이 반입 반출구(16)를 개폐하는 게이트 밸브(17)가 설치된다.
가스 공급 장치(18)는, 가스 공급원[예를 들어, 질소(N) 함유 가스 공급원(19a), 실리콘(Si) 함유 가스 공급원(19b), 불활성 가스 공급원(19c) 및 세정용 가스 공급원(19d)]과, 배관[예를 들어, 가스 라인(20a, 20b, 20c, 20d)]과, 유량 제어 장치[예를 들어, 매스플로우 컨트롤러(21a, 21b, 21c, 20d)]와, 밸브[예를 들어, 개폐 밸브(22a, 22b, 22c, 22d)]를 갖는다. 질소 함유 가스 공급원(19a)은 상단(上段)의 가스 도입 구멍(14)에 접속된다. 또, 실리콘 함유 화합물 가스 공급원(19b), 불활성 가스 공급원(19c) 및 세정용 가스 공급원(19d)은 하단(下段)의 가스 도입 구멍(15)에 접속된다. 가스 공급 장치(18)는, 상기 이외의 도시하지 않는 가스 공급원으로서 예를 들어 처리 용기(1) 내의 분위기를 치환할 때 이용하는 퍼지 가스 공급원 등을 구비할 수도 있다.
본 발명에서는, 성막 원료 가스인 질소 함유 가스로서 질소 가스(N2)를 이용한다. 또, 다른 성막 원료 가스인 실리콘 함유 화합물 가스로는, 예를 들어 실란(SiH4), 디실란(Si2H6), 트리실란(Si3H8), TSA(트리실릴아민) 등을 이용할 수 있다. 그 중에서도, 특히 디실란(Si2H6)이 바람직하다. 즉, 질화규소막의 밴드갭의 크기를 제어할 목적으로는, 성막 원료 가스로서, 질소 가스와 디실란을 이용하는 조합이 바람직하다. 또한, 불활성 가스로는, 예를 들어 N2 가스나 희가스 등을 이용할 수 있다. 희가스는 플라즈마 여기용 가스로서 안정된 플라즈마의 생성을 돕는 것이며, 예를 들어 Ar 가스, Kr 가스, Xe 가스, He 가스 등을 이용할 수 있다. 또, 세정용 가스로는 ClF3, NF3, HCl, F 등을 예시할 수 있다.
질소 함유 가스는 가스 공급 장치(18)의 질소 함유 가스 공급원(19a)으로부터, 가스 라인(20a)을 통해 가스 도입부에 이르러, 가스 도입 구멍(14)에서 처리 용기(1) 내에 도입된다. 한편, 실리콘 함유 화합물 가스, 불활성 가스 및 세정용 가스는 실리콘 함유 화합물 가스 공급원(19b), 불활성 가스 공급원(19c) 및 세정용 가스 공급원(19d)으로부터, 각각 가스 라인(20b∼20d)을 통해 가스 도입부에 이르러, 가스 도입 구멍(15)에서 처리 용기(1) 내에 도입된다. 각 가스 공급원에 접속되는 각각의 가스 라인(20a∼20d)에는 매스플로우 컨트롤러(21a∼21d) 및 그 전후의 개폐 밸브(22a∼22d)가 설치된다. 이러한 가스 공급 장치(18)의 구성에 의해, 공급되는 가스의 전환이나 유량 등을 제어할 수 있다. Ar 등의 플라즈마 여기용의 희가스는 임의의 가스이며, 꼭 성막 원료 가스와 동시에 공급할 필요는 없다.
배기 장치(24)는 터보 분자 펌프 등의 진공 펌프(도시 생략)를 포함한다. 전술한 바와 같이, 배기 장치(24)는 배기관(12)을 통해 처리 용기(1)의 배기실(11)에 접속된다. 이 진공 펌프를 작동시킴으로써, 처리 용기(1) 내의 가스는 배기실(11)의 공간(11a) 내로 균일하게 흐르고, 또한 공간(11a)으로부터 배기관(12)을 통해 외부로 배기된다. 이것에 의해, 처리 용기(1) 내부를 예를 들어 0.133 Pa까지 고속으로 감압시키는 것이 가능해졌다.
다음으로, 마이크로파 도입 기구(27)의 구성에 관해 설명한다. 마이크로파 도입 기구(27)는, 주요 구성으로서, 투과판(28), 평면 안테나(31), 지파(遲波)재(33), 커버 부재(34), 도파관(37) 및 마이크로파 발생 장치(39)를 포함한다.
마이크로파를 투과시키는 투과판(28)은 플레이트(13)에서 내주측으로 뻗어 있는 지지부(13a) 상에 배치된다. 투과판(28)은 유전체, 예를 들어 석영이나 Al2O3, AlN 등의 세라믹스로 구성된다. 이 투과판(28)과 지지부(13a) 사이는 밀봉 부재(29)를 통해 기밀하게 밀봉된다. 따라서, 처리 용기(1) 내부는 기밀하게 유지된다.
평면 안테나(31)는 투과판(28)의 위쪽에서 배치대(2)와 마주보도록 설치된다. 평면 안테나(31)는 원판형을 이룬다. 평면 안테나(31)의 형상은 원판형에 한정되지 않고, 예를 들어 사각판형이어도 된다. 이 평면 안테나(31)는 플레이트(13)의 상단(上端)에 고정된다.
평면 안테나(31)는 예를 들어 표면이 금 또는 은도금된 구리판, 니켈판, SUS판 또는 알루미늄판으로 구성된다. 평면 안테나(31)는 마이크로파를 방사하는 다수의 슬롯형 마이크로파 방사 구멍(32)을 갖는다. 마이크로파 방사 구멍(32)은 소정의 패턴으로 평면 안테나(31)를 관통하여 형성된다.
개개의 마이크로파 방사 구멍(32)은 예를 들어 도 2에 나타낸 바와 같이, 가늘고 긴 직사각형(슬롯형)을 이루며, 인접한 2개의 마이크로파 방사 구멍이 쌍을 이룬다. 그리고, 전형적으로는 인접한 마이크로파 방사 구멍(32)이 「T」자형으로 배치된다. 또, 이와 같이 소정의 형상(예를 들어 T자형)으로 조합되어 배치된 마이크로파 방사 구멍(32)은 또한 전체적으로 동심원형으로 배치된다. 이러한 마이크로파 방사 구멍(32)의 배치에 의해, 처리 용기(1) 내에 원편파(圓偏波)를 발생시켜, 그 원편파에 의한 플라즈마를 생성할 수 있다.
마이크로파 방사 구멍(32)의 길이나 배열 간격은 마이크로파의 파장(λg)에 따라서 결정된다. 예를 들어, 마이크로파 방사 구멍(32)의 간격은 λg/4 내지 λg가 되도록 배치된다. 도 2에서는 동심원형으로 형성된 인접하는 마이크로파 방사 구멍(32)들 간의 간격을 Δr로 나타낸다. 마이크로파 방사 구멍(32)의 형상은 원형, 원호형 등의 다른 형상일 수도 있다. 또한, 마이크로파 방사 구멍(32)의 배치 형태는 특별히 한정되지 않고, 동심원형 외에, 예를 들어 나선형, 방사형 등으로 배치할 수도 있다.
평면 안테나(31)의 상면에는 진공보다 큰 유전률을 갖는 지파재(33)가 설치된다. 이 지파재(33)는 진공 중에서는 마이크로파의 파장이 길어지기 때문에, 마이크로파의 파장을 짧게 하여 플라즈마를 조정하는 기능을 갖는다.
평면 안테나(31)와 투과판(28) 사이, 또 지파재(33)와 평면 안테나(31) 사이는 각각 접촉시켜도 되고 이격시켜도 되지만, 접촉시키는 것이 바람직하다.
처리 용기(1)의 상부에는, 이들 평면 안테나(31) 및 지파재(33)을 덮도록 커버 부재(34)가 설치된다. 커버 부재(34)는, 예를 들어 알루미늄이나 스테인리스강 등의 금속 재료로 형성된다. 플레이트(13)의 상단(上端)과 커버 부재(34)는 밀봉 부재(35)로 밀봉된다. 커버 부재(34)의 내부에는 냉각수 유로(34a)가 형성된다. 이 냉각수 유로(34a)에 냉각수를 통과시킴으로써, 커버 부재(34), 지파재(33), 평면 안테나(31) 및 투과판(28)을 냉각시켜, 이들 부재의 파손이나 변형을 방지할 수 있게 되었다. 커버 부재(34)는 접지된다.
커버 부재(34)의 상벽(천정부)의 중앙에는 개구부(36)가 형성되고, 이 개구부(36)에는 도파관(37)이 접속된다. 도파관(37)의 타단측에는 매칭 회로(38)를 통해 마이크로파를 발생시키는 마이크로파 발생 장치(39)가 접속된다.
도파관(37)은 상기 커버 부재(34)의 개구부(36)로부터 위쪽으로 연장되는 단면이 원형인 동축 도파관(37a)과, 이 동축 도파관(37a)의 상단(上端)부에 접속된 수평 방향으로 연장되는 직사각형 도파관(37b)을 갖는다.
동축 도파관(37a)의 중심에는 내(內)도체(41)가 연장되어 있다. 이 내도체(41)는 그 하단부에서 평면 안테나(31)의 중심에 접속 고정된다. 동축 도파관(37a)은 커버 부재(34)와 평면 안테나(31)로 형성되는 방사형의 편평 도파관에 연통하여 형성된다. 이와 같은 구조에 의해, 마이크로파는 동축 도파관(37a)의 내도체(41)를 통해 평면 안테나(31)에 방사형으로 효율적으로 균일하게 전파된다.
이상과 같은 구성의 마이크로파 도입 기구(27)에 의해, 마이크로파 발생 장치(39)에서 발생한 마이크로파가 도파관(37)을 통해 평면 안테나(31)에 전파되고, 또한 투과판(28)을 통해 처리 용기(1) 내에 도입된다. 마이크로파의 주파수로는 예를 들어 2.45 GHz가 바람직하게 이용되고, 그 밖에 8.35 GHz, 1.98 GHz 등을 이용할 수도 있다.
플라즈마 CVD 장치(100)의 각 구성부는, 제어부(50)에 접속되어 제어되도록 구성된다. 제어부(50)는 컴퓨터를 가지며, 예를 들어 도 3에 나타낸 바와 같이, CPU를 구비한 프로세스 컨트롤러(51)와, 이 프로세스 컨트롤러(51)에 접속된 사용자 인터페이스(52) 및 기억부(53)를 포함한다. 프로세스 컨트롤러(51)는 플라즈마 CVD 장치(100)에서, 예를 들어 온도, 압력, 가스 유량, 마이크로파 출력 등의 프로세스 조건에 관계된 각 구성부[예를 들어, 히터 전원(5a), 가스 공급 장치(18), 배기 장치(24), 마이크로파 발생 장치(39) 등]를 통괄하여 제어하는 제어 수단이다.
사용자 인터페이스(52)는 공정 관리자가 플라즈마 CVD 장치(100)를 관리하기 위해 커맨드의 입력 조작 등을 하는 키보드나, 플라즈마 CVD 장치(100)의 가동 상황을 가시화하여 표시하는 디스플레이 등을 갖는다. 또, 기억부(53)에는, 플라즈마 CVD 장치(100)에서 실행되는 각종 처리를 프로세스 컨트롤러(51)의 제어로 실현하기 위한 제어 프로그램(소프트웨어)이나 처리 조건 데이터 등이 기록된 레시피가 보존된다.
그리고, 필요에 따라, 사용자 인터페이스(52)로부터의 지시 등에 의해 임의의 레시피를 기억부(53)로부터 호출하여 프로세스 컨트롤러(51)에 실행시킴으로써 프로세스 컨트롤러(51)의 제어 하에, 플라즈마 CVD 장치(100)의 처리 용기(1) 내에서 원하는 처리가 이루어진다. 또, 상기 제어 프로그램이나 처리 조건 데이터 등의 레시피는 컴퓨터 판독 가능한 기억 매체, 예를 들어 CD-ROM, 하드 디스크, 플렉시블 디스크, 플래시 메모리, DVD, 블루레이 디스크 등에 저장된 상태의 것을 이용하거나, 또는 다른 장치로부터, 예를 들어 전용 회선을 통해 수시로 전송되어 온라인으로 이용하는 것도 가능하다.
다음으로, RLSA 방식의 플라즈마 CVD 장치(100)를 이용한 플라즈마 CVD법에 의한 질화규소막의 퇴적 처리에 관해 설명한다. 우선, 게이트 밸브(17)를 열어 반출구(16)로부터 웨이퍼(W)를 처리 용기(1) 내에 반입하고, 배치대(2) 상에 배치한다. 다음으로, 처리 용기(1) 내부를 감압 배기시키면서, 가스 공급 장치(18)의 질소 함유 가스 공급원(19a), 실리콘 함유 화합물 가스 공급원(19b) 및 불활성 가스 공급원(19c)으로부터, 질소 가스, 실리콘 함유 화합물 가스 및 필요에 따라 희가스를 소정 유량으로 각각 가스 도입 구멍(14, 15)을 통해 처리 용기(1) 내에 도입한다. 이와 같이 하여, 처리 용기(1) 내부를 소정의 압력으로 조절한다.
다음으로, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수, 예를 들어 2.45 GHz의 마이크로파를, 매칭 회로(38)를 통해 도파관(37)으로 유도한다. 도파관(37)으로 유도된 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순서대로 통과하여, 편평 도파관에 방사형으로 전파되어, 평면 안테나판(31)에 공급된다. 즉, 마이크로파는 동축 도파관(37a) 내에서 평면 안테나판(31)을 향해 전파되어 가고, 또한 커버 부재(34)와 평면 안테나(31)로 형성되는 편평 도파관 내에서 방사형으로 전파된 마이크로파는 평면 안테나판(31)의 슬롯형 마이크로파 방사 구멍(32)으로부터 투과판(28)을 통해 처리 용기(1) 내의 웨이퍼(W) 위쪽 공간으로 방사된다. 이 때의 마이크로파 출력은 투과판(28)의 면적 당 파워 밀도로서 0.25∼2.56 W/㎠의 범위 내에 있는 것이 바람직하다. 마이크로파 출력은 예를 들어 500∼5000 W의 범위 내에서 목적에 따라서 상기 범위 내의 파워 밀도가 되도록 선택할 수 있다.
평면 안테나(31)로부터 투과판(28)을 거쳐 처리 용기(1)에 방사된 마이크로파에 의해, 처리 용기(1) 내에서 전자계가 형성되고, 질소 함유 가스, 실리콘 함유 화합물 가스가 각각 플라즈마화한다. 그리고, 플라즈마 내에서 원료 가스의 해리가 효율적으로 진행되어, 이온이나 라디칼 등의 활성종, 예를 들어 SipHq, SiHq, NHq, N(여기서, p, q는 임의의 수를 의미한다. 이하 동일.) 등의 반응에 의해, 질화규소 SiN의 박막이 퇴적된다.
상기 구성을 갖는 플라즈마 CVD 장치(100)에서는, 질화규소막을 성막할 때의 플라즈마 CVD 처리의 압력 조건을 일정하게 하고, 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스/질소 가스 유량비)를 0.005 이상 0.2 이하의 범위 내에서 변화시킴으로써, 형성되는 질화규소막의 밴드갭을 2.5 eV 이상 7 eV 이하의 범위 내에서 원하는 크기로 제어할 수 있다. 예를 들어, 처리 압력이 0.1 Pa 이상 4 Pa 이하의 범위 내에서는, 질화규소막의 형성 반응은 프리커서인 실리콘 함유 화합물 분자의 공급에 의해 율속(律束)된다. 이 때문에, 질소 가스에 대한 실리콘 함유 화합물 가스의 비율이 낮은 경우는, 질화규소막은 상대적으로 질소가 풍부해져, 에너지 밴드갭을 크게 할 수 있다. 반대로, 0.1 Pa 이상 4 Pa 이하의 범위 내의 압력으로 실리콘 함유 화합물 가스의 비율을 높게 함으로써, 질화규소막은 상대적으로 실리콘이 풍부해져, 에너지 밴드갭을 작게 할 수 있다.
한편, 예를 들어 처리 압력이 40 Pa 이상 1333 Pa 이하인 범위 내에서는, 질화규소막의 형성은 반응 율속의 경향이 강해진다. 이 때문에, 40 Pa 이상 1333 Pa 이하의 범위 내의 압력에서는, 실리콘 함유 화합물 가스의 비율을 높이더라도, 질화규소막은 실리콘이 풍부해지지 않고, 오히려 상대적으로 질소가 풍부해져, 에너지 밴드갭을 크게 할 수 있다. 반대로, 질소 가스에 대한 실리콘 함유 화합물 가스의 비율을 낮게 하면, 질화규소막은 상대적으로 실리콘이 풍부해지므로, 에너지 밴드갭을 작게 할 수 있다.
이와 같이, 성막 원료 가스 내의 Si2H6/N2 유량비에 따라, 질화규소막 내의 질소 함유량이나 실리콘 함유량을 응답성 좋게 변화시켜 밴드갭의 크기를 제어할 수 있는 것은 플라즈마 CVD 장치(100)의 특징이다. 즉, ICP 등 다른 플라즈마 방식의 CVD 장치나 열 CVD 장치에서는, 성막 원료 가스인 Si2H6/N2 유량비를 변화시키더라도, 질화규소막의 조성은 화학양론비(Si3N4)에서 크게 변화하는 경우는 적어, 의도적으로 질소가 풍부하거나 또는 실리콘이 풍부한 막을 성막하는 것은 사실상 불가능했다. 따라서, 종래의 플라즈마 CVD 장치나 열 CVD 장치에서는, 질화규소막의 밴드갭을 정밀하게 제어할 수는 없었다. 그에 비해, 본 발명에서는, 마이크로파 여기 고밀도 플라즈마를 생성할 수 있는 플라즈마 CVD 장치(100)를 사용함으로써, 성막 원료 가스 내의 Si2H6/N2 유량비에 따라, 질화규소막 내의 Si/N 비를 제어성 좋게 변화시켜, 목적으로 하는 크기의 밴드갭을 갖는 질화규소막을 용이하게 성막할 수 있다.
도 4a 및 도 4b는 플라즈마 CVD 장치(100)에서 이루어지는 질화규소막의 제조 공정을 나타낸 공정도이다. 도 4a에 나타낸 바와 같이, 임의의 하지층(예를 들어 이산화규소막)(60) 상에, Si2H6/N2 플라즈마를 이용하여 처리 압력으로 플라즈마 CVD 처리를 한다. 이 플라즈마 CVD 처리에서는, 실리콘 함유 화합물 가스와 질소 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내로 제어한다. 이것에 의해, 도 4b에 나타낸 바와 같이, 2.5 eV 이상 7 eV 이하의 범위 내의 크기의 밴드갭을 갖는 질화규소막(70)을 형성할 수 있다.
다음으로, 본 발명의 기초가 된 실험 데이터에 관해 설명한다. 도 5는, 질소 함유 가스로서 N2 가스, 실리콘 함유 화합물 가스로서 Si2H6 가스를 사용하고, 플라즈마 CVD 장치(100)에서 플라즈마 CVD를 실시하여, 단막(單膜)의 질화규소막을 형성한 경우의 질화규소막의 밴드갭과 처리 압력의 관계를 나타낸다. 플라즈마 CVD 조건은 이하와 같다.
[플라즈마 CVD 조건]
처리 온도(배치대) : 500℃
마이크로파 파워 : 2 kW(파워 밀도 1.023 W/㎠; 투과판 면적 당)
처리 압력 : 2.7 Pa(20 mTorr), 66.7 Pa(500 mTorr)
Ar 가스 유량 : 200 mL/min(sccm)
N2 가스 유량 : 200 mL/min(sccm)
Si2H6 가스 유량 : 2 mL/min(sccm), 4 mL/min(sccm) 또는 8 mL/min(sccm)
질화규소막의 밴드갭은 박막 특성 측정 장치 n&kㆍAnalyzer(상품명 : n&k 테크놀로지사 제조)를 이용하여 계측했다.
도 5에 나타낸 바와 같이, 플라즈마 CVD 장치(100)를 이용하고, 질소 함유 가스로서 N2 가스, 실리콘 함유 화합물 가스로서 Si2H6 가스, 불활성 가스로서 Ar 가스를 사용하며, 처리 압력을 2.7 Pa(20 mTorr) 또는 66.7 Pa(500 mTorr)로 설정하여, Si2H6/N2 유량비를 0.01 내지 0.04의 범위 내에서 변화시킴으로써, 성막되는 질화규소막의 밴드갭이 약 4.8 eV 내지 6.0 eV의 범위 내에서 변화하였다. 즉, 처리 압력을 일정하게 하고 Si2H6/N2 유량비를 변화시킴으로써, 질화규소막 내에 포함되는 Si/N의 비를 제어하여 원하는 밴드갭을 갖는 질화규소막을 용이하게 형성할 수 있다. 또, 도 5의 결과로부터, 동일한 Si2H6/N2 유량비(예를 들어, Si2H6/N2 유량비가 0.01 또는 0.04)에서도 압력을 변화시킴으로써, 밴드갭의 크기를 조절할 수 있다는 것을 알 수 있다. 비교를 위해, 동일하게 처리 압력을 변화시켜 LPCVD로 질화규소막을 형성했지만, 밴드갭은 4.9 eV∼5 eV의 범위 내에 그쳐, LPCVD로는 밴드갭의 제어가 어려웠다(결과는 도시 생략).
이상과 같이, 플라즈마 CVD 장치(100)를 이용하는 플라즈마 CVD 처리에서, 성막되는 밴드갭의 크기를 결정하는 주요 요인은 실리콘 함유 화합물 가스/질소 가스 유량비인 것으로 판명되었다. 따라서, 플라즈마 CVD 장치(100)를 이용하여, 다른 조건은 일정하게 하고, 실리콘 함유 화합물 가스/질소 가스 유량비만을 변화시킴으로써, 막 내에 포함되는 Si/N의 비를 제어하여 상대적으로 밴드갭의 큰 질화규소막과, 작은 질화규소막을 용이하게 형성할 수 있다는 것이 확인되었다.
밴드갭의 크기가 2.5 ev 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내에서 선택하는 것이 바람직하며, 0.005∼0.1 이하의 범위 내에서 선택하는 것이 보다 바람직하다. 또, Ar 가스의 유량은 0(공급하지 않음)∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, N2 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(sccm)의 범위 내, Si2H6 가스의 유량은 1∼400 mL/min(sccm)의 범위 내, 바람직하게는 3∼30 mL/min(sccm)의 범위 내에서, 각각 상기 유량비가 되도록 설정할 수 있다.
또, 플라즈마 CVD 처리의 처리 온도는 배치대(2)의 온도를 300℃ 이상, 바람직하게는 400℃ 이상 600℃ 이하의 범위 내에 설정한다.
또, 플라즈마 CVD 처리에서의 마이크로파의 파워 밀도는 투과판의 면적 당 0.256 W/㎠ 이상 2.045 W/㎠ 이하의 범위 내로 하는 것이 바람직하다.
이상과 같이, 본 발명의 질화규소막의 제조 방법에서는, 실리콘 함유 화합물 가스와 질소 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/질소 가스 유량비와 처리 압력을 선택하여 플라즈마 CVD를 수행함으로써, 막 내에 포함되는 Si/N의 비를 제어하여 웨이퍼(W) 상에 다양한 크기의 밴드갭의 질화규소막을 간단하게 제조할 수 있다.
[제2 실시형태]
다음으로, 본 발명의 제2 실시형태에 따른 질화규소막 적층체의 제조 방법에 관해 설명한다. 상기 제1 실시형태에서 설명한 바와 같이, 플라즈마 CVD 장치(100)에서는, 질화규소막을 성막할 때의 플라즈마 CVD 처리의 조건, 특히 실리콘 함유 화합물 가스/질소 가스 유량비를 선정함으로써, 막 내에 포함되는 Si/N의 비를 제어하여 형성되는 질화규소막의 밴드갭을 원하는 크기로 제어할 수 있다. 따라서, 예를 들어 인접한 질화규소막의 밴드갭의 크기가 상이한 복수의 질화규소막으로 이루어진 질화규소막 적층체를 용이하게 제조할 수 있다.
도 6a∼도 6f는 플라즈마 CVD 장치(100)에서 이루어지는 질화규소막 적층체의 제조 공정을 나타낸 공정도이다. 우선, 도 6a에 나타낸 바와 같이, 임의의 하지층(예를 들어 이산화규소막)(60) 상에, Si2H6/N2 플라즈마를 이용하여 제1 유량비(Si2H6/N2 유량비)로 플라즈마 CVD 처리를 하여, 도 6b에 나타낸 바와 같이, 제1 밴드갭을 갖는 제1 질화규소막(70)을 형성한다. 다음으로, 도 6c에 나타낸 바와 같이, 제1 질화규소막(70) 상에, Si2H6/N2 플라즈마를 이용하여 제2 유량비(Si2H6/N2 유량비)로 플라즈마 CVD 처리를 하여, 도 6d에 나타낸 바와 같이, 제2 밴드갭을 갖는 제2 질화규소막(71)을 형성한다. 이것에 의해, 2층의 질화규소막으로 이루어진 질화규소막 적층체(80)를 형성할 수 있다. 또한 필요에 따라, 도 6e에 나타낸 바와 같이, 제2 질화규소막(71) 상에, Si2H6/N2 플라즈마를 이용하여, 제3 유량비(Si2H6/N2 유량비)로 플라즈마 CVD 처리를 하여, 도 6f에 나타낸 바와 같이, 제3 밴드갭을 갖는 제3 질화규소막(72)을 형성할 수도 있다. 이후, 플라즈마 CVD 처리를 필요 횟수 반복하여 수행함으로써, 원하는 층구조를 갖는 질화규소막 적층체(80)를 형성할 수 있다.
본 발명의 질화규소막 적층체의 제조 방법에서는, 실리콘 함유 화합물 가스와 질소 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에서 처리 압력을 일정하게 설정하여 플라즈마 CVD를 수행함으로써, 막 내에 포함되는 Si/N의 비를 제어하여, 예를 들어 2.5 eV∼7 eV의 범위 내에서 질화규소막의 밴드갭을 변화시킬 수 있다. 즉, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 하고, 상기 제1 유량비, 제2 유량비 및 제3 유량비를 0.005 이상 0.2 이하의 범위 내에서 변화시킴으로써, 막 내에 포함되는 Si/N의 비를 제어하여 제1 질화규소막(70), 제2 질화규소막(71) 및 제3 질화규소막(72)의 밴드갭의 크기를 2.5 eV∼7 eV의 범위 내로 제어할 수 있다.
예를 들어, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내에서 일정하게 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내에서, 제1 유량비<제2 유량비<제3 유량비가 되도록 선택하면, 밴드갭의 크기가 제1 질화규소막(70)>제2 질화규소막(71)>제3 질화규소막(72)인 에너지 밴드 구조를 갖는 질화규소막 적층체(80)를 형성할 수 있다. 또, 처리 압력을 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내에서, 제1 유량비<제2 유량비<제3 유량비가 되도록 선택하면, 밴드갭의 크기가 제1 질화규소막(70)<제2 질화규소막(71)<제3 질화규소막(72)인 에너지 밴드 구조를 갖는 질화규소막 적층체(80)를 형성할 수 있다. 예를 들어 제1 유량비와 제3 유량비를 동일하게 설정함으로써, 제1 질화규소막(70)=제3 질화규소막(72)이 되는 에너지 밴드갭 구조를 만드는 것도 가능하다.
여기서, 밴드갭의 크기가 예를 들어 2.5 ev 이상 5 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내에 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.04 이상 0.2 이하의 범위 내에서 선택하거나, 또는 처리 압력을 40 Pa 이상 1333 Pa 이하의 범위 내에 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.01 이하의 범위 내에서 선택하는 것이 바람직하다. 이 때, Ar 가스의 유량은 0∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, N2 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(sccm)의 범위 내, Si2H6 가스의 유량은 1∼40 mL/min(sccm)의 범위 내, 바람직하게는 2∼20 mL/min(sccm)의 범위 내에서, 각각 상기 유량비가 되도록 설정할 수 있다.
또, 밴드갭의 크기가 예를 들어 5 eV 초과 7 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내에 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.005 이상 0.2 이하의 범위 내에서 선택하거나, 또는 처리 압력을 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 0.01 초과 0.2 이하의 범위 내에서 선택하는 것이 바람직하다. 이 때, Ar 가스의 유량은 0∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, N2 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(sccm)의 범위 내, Si2H6 가스의 유량을 1∼40 mL/min(sccm)의 범위 내, 바람직하게는 2∼20 mL/min(sccm)의 범위 내에서 각각 상기 유량비가 되도록 설정할 수 있다.
또, 상기 경우 모두, 플라즈마 CVD 처리의 처리 온도는 배치대(2)의 온도를 300℃ 이상, 바람직하게는 400℃ 이상 600℃ 이하의 범위 내에 설정한다.
또, 상기 경우 모두, 플라즈마 CVD 처리에서의 마이크로파의 파워 밀도는 투과판의 면적 당 0.256 W/㎠ 이상 2.045 W/㎠ 이하의 범위 내로 하는 것이 바람직하다.
본 발명의 질화규소막 적층체의 제조 방법에서는, 실리콘 함유 화합물 가스와 질소 가스를 포함하는 성막 가스를 이용하고, 실리콘 함유 화합물 가스/질소 가스 유량비와 처리 압력을 선택하여 플라즈마 CVD를 수행함으로써, 웨이퍼(W) 상에 밴드갭이 상이한 질화규소막을 교대로 퇴적시켜 질화규소막 적층체를 형성할 수 있다. 특히, 본 발명의 질화규소막 적층체의 제조 방법에서는, 처리 압력을 일정하게 하고 실리콘 함유 화합물 가스/질소 가스 유량비에 의해 질화규소막 내에 포함되는 Si/N의 비를 제어하여 밴드갭의 대소를 용이하게 제어할 수 있기 때문에, 상이한 밴드갭을 갖는 질화규소막의 적층체를 형성하는 경우에, 동일한 처리 용기 내에서 진공 상태를 유지한 채로 연속적인 성막이 가능하게 되어, 프로세스 효율을 향상시키는 데에 있어서 매우 유리하다.
또, 처리 압력을 일정하게 하고 실리콘 함유 화합물 가스/질소 가스 유량비의 조절에 의해서만 막 내에 포함되는 Si/N의 비를 제어함으로써 질화규소막의 밴드갭을 용이하게 조정할 수 있기 때문에, 다양한 밴드갭 구조의 질화규소막 적층체를 간단하게 제조할 수 있다. 그 때문에, 본 발명 방법을, MOS형 반도체 메모리 장치의 전하 축적 영역으로서의 질화규소막 적층체의 형성에 적용함으로써, 우수한 데이터 유지 특성과, 고속의 데이터 재기록 성능과, 저소비 전력에서의 동작 성능과, 높은 신뢰성을 동시에 겸비한 MOS형 반도체 메모리 장치를 제조할 수 있다.
[제3 실시형태]
이하, 본 발명의 제3 실시형태에 관해 설명한다. 상기 제1 및 제2 실시형태에서는, 플라즈마 CVD의 처리 압력과 성막 원료 가스의 유량비에 의해 질화규소막의 밴드갭을 변화시켰지만, 본 실시형태에서는, 플라즈마 CVD의 과정에서 피처리체 인 웨이퍼(W)에 고주파 바이어스 전압을 인가함으로써, 질화규소막의 밴드갭을 더욱 용이하게 변화시킬 수 있다. 도 7은 본 실시형태에 따른 질화규소막의 제조 방법에 이용 가능한 플라즈마 CVD 장치(200)의 개략 구성을 모식적으로 나타내는 단면도이다. 이하의 설명에서는, 플라즈마 CVD 장치(100)와의 상이점을 중심으로 설명하며, 동일한 구성에는 동일한 부호를 붙이고 설명을 생략한다.
플라즈마 CVD 장치(200)에 있어서, 배치대(2)의 표면측에는 전극(7)이 매설된다. 이 전극(7)은 히터(5)와 배치대(2)의 표면 사이에 배치된다. 이 전극(7)에, 급전선(7a)에 의해, 매칭 박스(M.B.; 8)를 통해 바이어스용의 고주파 전원(9)이 접속된다. 고주파 전원(9)으로부터 전극(7)에 고주파 전력을 공급함으로써, 기판인 웨이퍼(W)에 고주파 바이어스 전압(RF 바이어스)을 인가할 수 있도록 구성된다. 전극(7)의 재질로는 배치대(2)의 재질인 AlN 등의 세라믹스와 동등한 열팽창계수를 갖는 재질이 바람직하고, 예를 들어 몰리브덴, 텅스텐 등의 도전성 재료를 이용하는 것이 바람직하다. 전극(7)은 예를 들어 그물눈형, 격자형, 소용돌이형 등의 형상으로 형성된다. 전극(7)의 사이즈는 적어도 피처리체와 동등하거나 그것보다 크게 형성되는 것이 바람직하다.
다음으로, 플라즈마 CVD 장치(200)를 이용한 플라즈마 CVD법에 의한 질화규소막의 퇴적 처리에 관해 설명한다. 우선, 게이트 밸브(17)를 열어 반입 반출구(16)를 통해 웨이퍼(W)를 처리 용기(1) 내에 반입하여, 배치대(2) 상에 배치한다. 다음으로, 처리 용기(1) 내부를 감압 배기시키면서, 가스 공급 장치(18)의 질소 함유 가스 공급원(19a), 실리콘 함유 화합물 가스 공급원(19b) 및 불활성 가스 공급원(19c)으로부터, 질소 함유 가스, 실리콘 함유 화합물 가스 및 불활성 가스(예를 들어 Ar 가스)를 소정의 유량으로 각각 제1 가스 도입 구멍(14) 및 제2 가스 도입 구멍(15)을 통해 처리 용기(1) 내에 도입한다. 그리고, 처리 용기(1) 내부를 소정의 압력으로 조절한다.
다음으로, 마이크로파 발생 장치(39)에서 발생시킨 소정 주파수, 예를 들어 2.45 GHz의 마이크로파를, 매칭 회로(38)를 통해 도파관(37)으로 유도한다. 도파관(37)으로 유도된 마이크로파는 직사각형 도파관(37b) 및 동축 도파관(37a)을 순차 통과하고, 내도체(41)를 통해 평면 안테나판(31)에 공급된다. 즉, 마이크로파는 동축 도파관(37a) 내에서 평면 안테나판(31)을 향해 전파되어 간다. 그리고, 마이크로파는 평면 안테나판(31)의 슬롯형 마이크로파 방사 구멍(32)으로부터 투과판(28)을 통해 처리 용기(1) 내의 웨이퍼(W) 위쪽 공간으로 방사된다. 이 때의 마이크로파 출력은 마이크로파가 투과하는 영역의 투과판(28)의 면적 당 출력 밀도로서 0.25∼2.56 W/㎠의 범위 내로 하는 것이 바람직하다. 마이크로파 출력은 예를 들어 500∼5000 W의 범위 내에서 목적에 따라 상기 범위 내의 출력 밀도가 되도록 선택될 수 있다.
평면 안테나(31)로부터 투과판(28)을 거쳐 처리 용기(1)에 방사된 마이크로파에 의해, 처리 용기(1) 내에 전자계가 형성되어, Ar 가스, 질소 함유 가스, 실리콘 함유 화합물 가스가 각각 플라즈마화된다. 그리고, 플라즈마 내에서 원료 가스의 해리가 효율적으로 진행되어, 이온이나 라디칼 등의 활성종, 예를 들어 SipHq, SiHq, NHq, N 등의 반응에 의해 질화규소 SiN의 박막이 퇴적된다.
또, 플라즈마 CVD 처리를 수행하는 동안, 고주파 전원(9)으로부터 배치대(2)의 전극(7)에 소정의 주파수 및 크기의 고주파 전력(RF 바이어스)를 공급하여 웨이퍼(W)에 인가한다. 플라즈마 CVD 장치(200)에서는, 플라즈마의 전자 온도를 낮게 유지할 수 있기 때문에 막에 대한 손상이 없고, 또한 고밀도 플라즈마에 의해 성막 가스의 분자가 쉽게 해리되기 때문에 반응이 촉진된다. 또, 적절한 범위에서의 RF 바이어스의 인가는 플라즈마 내의 이온을 웨이퍼(W)에 인입하도록 작용하기 때문에, 성막되는 질화규소막의 Si/N의 비를 제어할 수 있어, 밴드갭을 변화시키도록 작용한다.
본 실시형태에서, 고주파 전원(9)으로부터 공급되는 RF 바이어스의 주파수는 예를 들어 400 kHz 이상 60 MHz 이하의 범위 안이 바람직하고, 450 kHz 이상 20 MHz 이하의 범위 안이 보다 바람직하다. 또, 본 실시형태에서, RF 바이어스는 웨이퍼(W) 면적 당의 출력 밀도로서, 예를 들어 0.01 W/㎠ 이상 0.64 W/㎠ 이하의 범위 내에서 공급하는 것이 바람직하고, 0.032 W/㎠ 이상 0.16 W/㎠ 이하의 범위 내에서 공급하는 것이 보다 바람직하다. 또, 본 실시형태에서, RF 바이어스 출력은 1 W 이상 200 W 이하의 범위 안이 바람직하고, 보다 바람직하게는 1 W 이상 50 W 이하의 범위 내에서, 상기 출력 밀도가 되도록 RF 바이어스를 공급할 수 있다.
이상의 조건은 제어부(50)의 기억부(53)에 레시피로서 보존된다. 그리고, 프로세스 컨트롤러(51)가 그 레시피를 판독하여 플라즈마 CVD 장치(200)의 각 구성부, 예를 들어 가스 공급 장치(18), 배기 장치(24), 마이크로파 발생 장치(39), 히터 전원(5a), 고주파 전원(9) 등에 제어 신호를 송출함으로써, 원하는 조건에서의 플라즈마 CVD 처리가 실현된다.
또, 상기 구성을 갖는 플라즈마 CVD 장치(200)에서는, 질화규소막을 성막할 때, 고주파 전원(9)으로부터 배치대(2)의 전극(7)에 고주파 전력을 0.01 W/㎠ 이상 0.64 W/㎠ 이하, 바람직하게는 0.032 W/㎠ 이상 0.16 W/㎠ 이하의 출력 밀도의 범위 내에서 공급함으로써, 웨이퍼(W)에 RF 바이어스를 인가하여 형성되는 질화규소막의 Si/N의 비를 제어하여 밴드갭을 제어할 수 있다.
도 8a 및 도 8b는 플라즈마 CVD 장치(200)에서 이루어지는 질화규소막의 제조 공정을 나타낸 공정도이다. 도 8a에 나타낸 바와 같이, 임의의 하지층(예를 들어, SiO2막)(60) 상에, N2/Si2H6 플라즈마를 이용하여 플라즈마 CVD 처리를 한다. 이 플라즈마 CVD 처리에서는, 고주파 전원(9)으로부터 배치대(2)의 전극(7)에 0.01 W/㎠ 이상 0.64 W/㎠의 범위 내의 출력 밀도로 고주파 전력을 공급하여, 웨이퍼(W)에 RF 바이어스가 인가된다. 이것에 의해, 도 8b에 나타낸 바와 같이, Si/N의 비가 제어된 질화규소막(70)을 형성할 수 있어, 질화규소막(70)의 밴드갭을 변화시킬 수 있다.
하기의 조건으로 플라즈마 CVD를 수행하여, 성막 시에 공급하는 RF 바이어스 출력과, 성막되는 질화규소막의 밴드갭의 크기의 관계를 평가하는 실험을 하였다.
[플라즈마 CVD 조건]
처리 온도(배치대) : 400℃
마이크로파 파워 : 2 kW(파워 밀도 1.53 W/㎠; 투과판 면적 당)
처리 압력 : 2.7 Pa, 26.6 Pa 또는 40 Pa
Si2H6 유량 : 2 mL/min(sccm)
N2 가스 유량 : 400 mL/min(sccm)
Ar 가스 유량 : 600 mL/min(sccm)
RF 바이어스용 고주파 전력; 0 W(공급하지 않음), 5 W, 10 W, 50 W
실험의 결과를 도 9에 나타냈다. 처리 압력이 2.7 Pa 또는 26.6 Pa인 경우에는, RF 바이어스용 고주파 전력을 크게 할수록 Si/N의 비가 작아져, 질소가 풍부한 질화규소막이 되어, 밴드갭이 커지는 경향이 보였다. 처리 압력이 40 Pa이면, RF 바이어스용 고주파 전력 밀도가 0.032 W/㎠ 이상인 범위에서 웨이퍼(W)에 대한 RF 바이어스용 고주파 전력을 크게 할수록, 밴드갭이 커지는 것이 판명되었다. 이상의 결과로부터, 예를 들어 밴드갭의 크기를 5∼6 eV의 범위 내로 제어하기 위해서는, 처리 압력을 0.1 Pa 이상 1333 Pa 이하, 바람직하게는 1 Pa 이상 40 Pa 이하의 범위 내에 일정하게 설정하고, 실리콘 함유 화합물 가스와 N2 가스의 유량비(예를 들어 Si2H6 유량/N2 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하여, RF 바이어스용 고주파 전력 밀도 0.01 W/㎠ 이상 0.64 W/㎠ 이하의 범위 내에서 공급하는 것이 바람직하고, 0.032 W/㎠ 이상 0.16 W/㎠ 이하의 범위 내에서 공급하는 것이 보다 바람직하다는 것을 알 수 있다.
다음으로, 처리 압력을 일정하게 하고, RF 바이어스용 고주파 전력과 Ar 유량을 변화시킴으로써, 성막되는 질화규소막의 밴드갭에 어떠한 영향을 미치는지를 조사했다. 플라즈마 CVD의 조건은 하기와 같다.
[플라즈마 CVD 조건]
처리 온도(배치대) : 400℃
마이크로파 파워 : 2 kw(파워 밀도 1.53 w/㎠; 투과판 면적 당)
처리 압력 : 26.6 Pa
Si2H6 유량 : 2 mL/min(sccm)
N2 가스 유량 : 400 mL/min(sccm)
Ar 가스 유량 : 100 mL/min(sccm), 600 mL/min(sccm) 또는 1100 mL/min(sccm)
RF 바이어스용 고주파 전력 : 0 W(공급하지 않음), 5 W, 10 W, 50 W
실험 결과를 도 10에 나타냈다. 실험의 처리 압력(26.6 Pa)에서는, 모든 Ar 유량에서, RF 바이어스용 고주파 전력을 크게 할수록 Si/N의 비가 작아져 질소가 풍부한 질화규소막이 되어, 밴드갭이 커지는 경향이 보였다. 그러나, Ar 유량이 1100 mL/min(sccm)이면, 밴드갭의 변화는 0.2 eV 폭에 그쳤다. 한편, Ar 유량이 100 mL/min(sccm) 또는 600 mL/min(sccm)이면, 밴드갭의 변화는 약 0.4 LeV 폭이며, RF 바이어스 인가에 의한 효과를 크게 얻을 수 있다는 것을 확인할 수 있었다. 이와 같이, 본 실시형태에서, 밴드갭의 크기를 용이하게 제어한다는 관점에서, RF 바이어스를 인가하는 경우의 Ar 가스의 유량은 0(공급하지 않음)∼1000 mL/mLin(sccm)의 범위 안이 바람직하고, 100∼600 mL/min(sccm)의 범위 안이 보다 바람직하다는 것을 확인할 수 있었다.
이상, 제3 실시형태에서의 다른 구성 및 효과는 제1 실시형태와 동일하다. 또, 상기 제2 실시형태에서, 제1∼제3 유량비(Si2H6/N2 유량비)를 변화시키는 대신, 제3 실시형태에서 나타낸 바와 같이 웨이퍼(W)에 대한 RF 바이어스의 크기를 변화시켜 질화규소막 적층체를 제조하는 것도 가능하다.
[제4 실시형태]
도 11a 및 도 11b는 본 발명의 제4 실시형태에 따른 질화규소막의 제조 방법을 설명하기 위한 도면이며, 플라즈마 CVD 장치(100)에서 이루어지는 질화규소막의 제조 공정을 나타낸 공정도이다. 본 실시형태에서는, 질소 함유 가스로서 암모니아 가스(NH3 가스)를 이용한다. 도 11a에 나타낸 바와 같이, 임의의 하지층(예를 들어 이산화규소막)(60A) 상에, Si2H6/NH3 플라즈마를 이용하여 처리 압력으로 플라즈마 CVD 처리를 수행한다. 여기서는, 실리콘 함유 화합물 가스와 암모니아 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/암모니아 가스 유량비를 0.015 이상 0.2 이하의 범위 내에 설정하고, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 처리 압력을 선택하여 플라즈마 CVD 처리를 한다. 이것에 의해, 도 11b에 나타낸 바와 같이, 2.5 eV 이상 7 eV 이하의 범위 내의 크기의 밴드갭을 갖는 질화규소막(70A)을 형성할 수 있다.
본 발명의 질화규소막의 제조 방법에서는, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 처리 압력을 높게 할수록, 형성되는 질화규소막의 밴드갭이 커지는 경향이 있다. 이 때문에, 처리 압력을 상기 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택함으로써, 질화규소막(70A)의 밴드갭의 크기를 2.5 eV∼7 eV의 범위 내로 제어할 수 있다.
다음으로, 본 발명의 기초가 된 실험 데이터에 관해 설명한다. 도 12는 질소 함유 가스로서 NH3 가스, 실리콘 함유 화합물 가스로서 Si2H6 가스를 사용하고, 플라즈마 CVD 장치(100)에서 플라즈마 CVD를 실시하여, 단막의 질화규소막을 형성한 경우의 질화규소막의 밴드갭과 처리 압력의 관계를 나타낸다. 플라즈마 CVD 조건은 이하와 같다.
[플라즈마 CVD 조건]
처리 온도(배치대) : 500℃
마이크로파 파워 : 2 kW(파워 밀도 1.023 W/㎠; 투과판 면적 당)
처리 압력 : 13.3 Pa(100 mTorr), 66.7 Pa(500 mTorr), 126 Pa(950 mTorr) 및 200 Pa(1500 mTorr)
Ar 가스 유량 : 200 mL/min(sccm)
NH3 가스 유량 : 200 mL/min(sccm)
Si2H6 가스 유량 : 4 mL/min(sccm) 또는 8 mL/min(sccm)
질화규소막의 밴드갭은, 박막 특성 측정 장치 n&kㆍAna1yzer(상품명 : n&k 테크놀로지사 제조)를 이용하여 계측했다.
도 12에 나타낸 바와 같이, 플라즈마 CVD 장치(100)를 이용하여, 질소 함유 가스로서 NH3 가스, 실리콘 함유 화합물 가스로서 Si2H6 가스, 불활성 가스로서 Ar 가스를 사용하고, 처리 압력을 13.3 Pa∼133.3 Pa의 범위 내에서 변화시킨 결과, 성막되는 질화규소막의 밴드갭이 약 5.1eV 내지 5.8 eV의 범위 내에서 변화하였다. 이 경우, Si2H6 유량을 일정하게 하고 처리 압력만을 변화시킴으로써, 용이하게 원하는 밴드갭을 갖는 질화규소막을 형성할 수 있다. 또, 주로 처리 압력을 제어하고, 필요에 따라 부수적으로 Si2H6 유량을 제어하는 것도 바람직하다. 상기 범위의 크기의 밴드갭을 형성하기 위한 원료 가스의 유량은 이하와 같다. Si2H6 유량은, 3 mL/min(sccm) 이상 40 mL/min(sccm) 이하의 범위 안이 바람직하고, 3 mL/min(sccm) 이상 20 mL/min(sccm) 이하의 범위 안이 보다 바람직하다. NH3 유량은 50 mL/min(sccm) 이상 1000 mL/min(sccm) 이하의 범위 안이 바람직하고, 50 mL/min(sccm) 이상 500 mL/min(sccm) 이하의 범위 안이 보다 바람직하다. 또한, Si2H6 가스와 NH3 가스의 유량비(Si2H6/NH3 비)는 0.015 이상 0.2 이하의 범위 안이 바람직하고, 0.015∼0.1 이하의 범위 안이 보다 바람직하다. 비교를 위해, 동일하게 처리 압력을 변화시켜 LPCVD로 질화규소막을 형성했지만, 밴드갭은 4.9 eV∼5 eV의 범위 내에 그쳐, LPCVD로는 밴드갭의 제어가 어려웠다(결과는 도시 생략).
이상과 같이, 플라즈마 CVD 장치(100)를 이용하는 플라즈마 CVD 처리에서, 성막되는 밴드갭의 크기를 결정하는 주된 요인은 처리 압력인 것이 판명되었다. 따라서, 플라즈마 CVD 장치(100)를 이용하고, 다른 조건은 일정하게 하며, 처리 압력만을 변화시킴으로써 밴드갭의 크기를 제어하여, 상대적으로 밴드갭이 큰 질화규소막과, 작은 질화규소막을 용이하게 형성할 수 있다는 것이 확인되었다.
밴드갭의 크기가 2.5 ev 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 실리콘 함유 화합물 가스(예를 들어 Si2H6 가스)와 암모니아 가스의 유량비(실리콘 함유 화합물 가스/암모니아 가스 유량비)를 0.015 이상 0.2 이하의 범위 내에 설정하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하로 설정하는 것이 바람직하다. 또, Ar 가스의 유량은 0∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, NH3 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(sccm)의 범위 내, Si2H6 가스의 유량은 1∼400 mL/min(sccm)의 범위 내, 바람직하게는 3∼30 mL/min(sccm)의 범위 내에서 각각 상기 유량비가 되도록 설정할 수 있다.
또, 플라즈마 CVD 처리의 처리 온도에 있어서, 배치대(2)의 온도를 300℃ 이상, 바람직하게는 400℃ 이상 600℃ 이하의 범위 내에 설정한다.
또, 플라즈마 CVD 처리에서의 마이크로파의 파워 밀도는 투과판의 면적 당 0.256 W/㎠ 이상 2.045 W/㎠ 이하의 범위 내로 하는 것이 바람직하다.
본 발명의 질화규소막의 제조 방법에서는, 실리콘 함유 화합물 가스와 암모니아 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/암모니아 가스 유량비를 0.015 이상 0.2 이하의 범위 내에 설정하고, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택되는 처리 압력으로 플라즈마 CVD를 수행함으로써, 웨이퍼(W) 상에 다양한 크기의 밴드갭의 질화규소막을 간단하게 제조할 수 있다.
[제5 실시형태]
다음으로, 본 발명의 제5 실시형태에 따른 질화규소막 적층체의 제조 방법에 관해 설명한다. 상기 제1∼제4 실시형태에서 설명한 바와 같이, 플라즈마 CVD 장치(100)에서는, 질화규소막을 성막할 때의 플라즈마 CVD 처리의 조건, 특히 압력 조건을 선정함으로써, 형성되는 질화규소막의 밴드갭을 원하는 크기로 제어할 수 있다. 따라서, 예를 들어 인접한 질화규소막의 밴드갭의 크기가 상이한 복수의 질화규소막으로 이루어진 질화규소막 적층체를 용이하게 제조할 수 있다.
도 13a∼도 13f는 플라즈마 CVD 장치(100)에서 이루어지는 질화규소막 적층체의 제조 공정을 나타낸 공정도이다. 우선, 도 13a에 나타낸 바와 같이, 임의의 하지층(예를 들어 이산화규소막)(60A) 상에, Si2H6/NH3 플라즈마를 이용해 제1 처리 압력으로 플라즈마 CVD 처리를 하여, 도 13b에 나타낸 바와 같이, 제1 밴드갭을 갖는 제1 질화규소막(70A)을 형성한다. 다음으로, 도 13c에 나타낸 바와 같이, 제1 질화규소막(70A) 상에, Si2H6/NH3 플라즈마를 이용해 제2 처리 압력으로 플라즈마 CVD 처리를 하여, 도 13d에 나타낸 바와 같이, 제2 밴드갭을 갖는 제2 질화규소막(71A)을 형성한다. 이것에 의해, 2층의 질화규소막으로 이루어진 질화규소막 적층체(80A)를 형성할 수 있다. 또한 필요에 따라, 도 13e에 나타낸 바와 같이, 제2 질화규소막(71A) 상에, Si2H6/NH3 플라즈마를 이용해 제3 처리 압력으로 플라즈마 CVD 처리를 하여, 도 13f에 나타낸 바와 같이, 제3 밴드갭을 갖는 제3 질화규소막(72A)을 형성할 수도 있다. 이후, 플라즈마 CVD 처리를 필요 횟수 반복하여 수행함으로써, 원하는 층구조를 갖는 질화규소막 적층체(80A)를 형성할 수 있다.
본 발명의 질화규소막 적층체의 제조 방법에서는, 실리콘 함유 화합물 가스와 암모니아 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/암모니아 가스 유량비를 0.015 이상 0.2 이하의 범위 내에 설정하고, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택되는 처리 압력으로 플라즈마 CVD를 수행함으로써, 예를 들어 2.5 eV∼7 eV의 범위 내에서 질화규소막의 밴드갭을 변화시킬 수 있다. 처리 압력이 0.1 Pa 이상 1333 Pa 이하의 범위 내에서는 처리 압력을 높게 할수록, 형성되는 질화규소막의 밴드갭이 커지는 경향이 있다. 이 때문에, 상기 제1 처리 압력, 제2 처리 압력 및 제3 처리 압력을 상기 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택함으로써, 제1 질화규소막(70A), 제2 질화규소막(71A) 및 제3 질화규소막(72A)의 밴드갭의 크기를 2.5 eV∼7 eV의 범위 내로 제어할 수 있다.
예를 들어, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서, 처리 압력을 제1 처리 압력>제2 처리 압력>제3 처리 압력이 되도록 선택하면, 밴드갭의 크기가 제1 질화규소막(70A)>제2 질화규소막(71A)>제3 질화규소막(72A)인 에너지 밴드 구조를 갖는 질화규소막 적층체(80A)를 형성할 수 있다. 또, 반대로, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 처리 압력을, 제1 처리 압력<제2 처리 압력<제3 처리 압력이 되도록 선택하면, 밴드갭의 크기가 제1 질화규소막(70A)<제2 질화규소막(71A)<제3 질화규소막(72A)인 에너지 밴드 구조를 갖는 질화규소막 적층체(80A)를 형성할 수 있다. 예를 들어 제1 처리 압력과 제3 처리 압력을 동일하게 설정함으로써, 제1 질화규소막(70A)=제3 질화규소막(72A)이 되는 에너지 밴드갭 구조를 만드는 것도 가능하다.
여기서, 밴드갭의 크기가 예를 들어 2.5 ev 이상 5 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 실리콘 함유 화합물 가스(예를 들어 Si2H6 가스)와 암모니아 가스의 비(실리콘 함유 화합물 가스/암모니아 가스 유량비)를 0.015 이상 0.2 이하의 범위 내에 설정하고, 처리 압력을 0.1 Pa 이상 4 Pa 이하로 설정하는 것이 바람직하다. 또, Ar 가스의 유량은 0∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, NH3 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(Sccm)의 범위 내, Si2H6 가스의 유량을 1∼40 mL/min(sccm)의 범위 내, 바람직하게는 3∼20 mL/min(sccm)의 범위 내에서 각각 상기 유량비가 되도록 설정할 수 있다.
또, 밴드갭의 크기가 예를 들어 5 eV 초과 7 eV 이하의 범위 내에 있는 질화규소막을 형성하기 위해서는, 실리콘 함유 화합물 가스(예를 들어 Si2H6 가스)와 암모니아 가스의 비(실리콘 함유 화합물 가스/암모니아 가스 유량비)를 0.015 이상 0.2 이하의 범위 내에 설정하고, 처리 압력을 8.9 Pa 이상 1333 Pa 이하로 설정하는 것이 바람직하다. 또, Ar 가스의 유량은 0∼1000 mL/min(sccm)의 범위 내, 바람직하게는 50∼800 mL/min(sccm)의 범위 내, NH3 가스의 유량은 100∼800 mL/min(sccm)의 범위 내, 바람직하게는 100∼400 mL/min(sccm)의 범위 내, Si2H6 가스의 유량을 1∼40 mL/min(sccm)의 범위 내, 바람직하게는 3∼20 mL/min(sccm)의 범위 내에서 각각 상기 유량비가 되도록 설정할 수 있다.
또, 상기의 경우 모두 플라즈마 CVD 처리의 처리 온도에 있어서 배치대(2)의 온도를 300℃ 이상, 바람직하게는 400℃ 이상 600℃ 이하의 범위 내에 설정한다.
또, 상기의 경우 모두 플라즈마 CVD 처리에서의 마이크로파의 파워 밀도는 투과판의 면적 당 0.256 W/㎠ 이상 2.045 W/㎠ 이하의 범위 내로 하는 것이 바람직하다.
본 발명의 질화규소막 적층체의 제조 방법에서는, 실리콘 함유 화합물 가스와 암모니아 가스를 포함하는 성막 가스를 이용하여, 실리콘 함유 화합물 가스/암모니아 가스 유량비를 0.015 이상 0.2 이하의 범위 내에 설정하고, 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 선택되는 처리 압력으로 플라즈마 CVD를 수행함으로써, 웨이퍼(W) 상에 밴드갭이 상이한 질화규소막을 교대로 퇴적시켜 질화규소막 적층체를 형성할 수 있다. 특히, 본 발명의 질화규소막 적층체의 제조 방법에서는, 처리 압력에 의해서만 밴드갭의 대소를 용이하게 제어할 수 있기 때문에, 상이한 밴드갭을 갖는 질화규소막의 적층체를 형성하는 경우에 동일 챔버 내에서 진공 상태를 유지한 채로 연속적인 성막이 가능하게 되어, 프로세스 효율을 향상시키는 데에 있어서 매우 유리하다.
또, 처리 압력의 조절에 의해서만 질화규소막의 밴드갭을 용이하게 조정할 수 있기 때문에, 다양한 밴드갭 구조의 질화규소막 적층체를 간단하게 제조할 수 있다. 그 때문에, 본 발명 방법을, MOS형 반도체 메모리 장치의 전하 축적 영역으로서의 질화규소막 적층체의 형성에 적용함으로써, 우수한 데이터 유지 특성과, 고속의 데이터 재기록 성능과, 저소비 전력에서의 동작 성능과, 높은 신뢰성을 동시에 겸비한 MOS형 반도체 메모리 장치를 제조할 수 있다.
[반도체 메모리 장치의 제조에 대한 적용예]
다음으로, 도 14를 참조하면서, 상기 각 실시형태에 따른 질화규소막의 제조 방법을 반도체 메모리 장치의 제조 과정에 적용한 예에 관해 설명한다. 이하에서는, 제1∼제3 실시형태에 따라서 질화규소막을 제조하는 경우를 예시하지만, 물론 제4 및 제5 실시형태에 따라서 질화규소막을 제조해도 된다. 도 14는 MOS형 반도체 메모리 장치(601)의 개략 구성을 나타내는 단면도이다. MOS형 반도체 메모리 장치(601)는 반도체층으로서의 p형의 실리콘 기판(101)과, 이 p형 실리콘 기판(101) 상에 적층 형성된 밴드갭 크기가 상이한 복수의 절연막과, 그 위에 형성된 게이트 전극(103)을 갖는다. 실리콘 기판(101)과 게이트 전극(103) 사이에는, 제1 절연막(111)과, 제2 절연막(112)과, 제3 절연막(113)과, 제4 절연막(114)과, 제5 절연막(115)이 형성된다. 그 중, 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)은 모두 질화규소막이며, 질화규소막 적층체(102a)를 형성한다.
또, 실리콘 기판(101)에는, 게이트 전극(103)의 양측에 위치하도록, 표면으로부터 소정의 깊이로 n형 확산층인 제1 소스ㆍ드레인(104) 및 제2 소스ㆍ드레인(105)이 형성되고, 양자 사이는 채널 형성 영역(106)으로 되어 있다. MOS형 반도체 메모리 장치(601)는 반도체 기판 내에 형성된 p웰이나 p형 실리콘층에 형성될 수도 있다. 또, 본 실시형태에서는 n채널 MOS 디바이스를 예를 들어 설명하지만, p채널 MOS 디바이스로 실시해도 상관없다. 따라서, 이하에 기재하는 본 실시형태의 모든 내용은 n채널 MOS 디바이스 및 p채널 MOS 디바이스에 적용할 수 있다.
제1 절연막(111)은 예를 들어 실리콘 기판(101)의 표면을 열산화법으로 산화시켜 형성된 이산화규소막(SiO2막)이다. 제1 절연막(111)의 밴드갭 크기는 예를 들어 8∼10 eV의 범위 안에 있으며, 막두께는 예를 들어 0.5 nm∼20 nm의 범위 안이 바람직하고, 1 nm∼3 nm의 범위 안이 보다 바람직하다.
질화규소막 적층체(102a)를 구성하는 제2 절연막(112)은 제1 절연막(111)의 표면에 형성된 질화규소막(SiN막; 여기서, Si와 N의 조성비는 꼭 화학양론적으로 결정되는 것은 아니고, 성막 조건에 따라 다른 값을 취한다. 이하, 동일)이다. 제2 절연막(112)의 밴드갭 크기는 예를 들어 5∼7 eV의 범위 안에 있으며, 막두께는 예를 들어 2 nm∼20 nm의 범위 안이 바람직하고, 3 nm∼5 nm의 범위 안이 보다 바람직하다.
제3 절연막(113)은 제2 절연막(112) 상에 형성된 질화규소막(SiN막)이다. 제3 절연막(113)의 밴드갭 크기는 예를 들어 2.5∼4 eV의 범위 내에 있으며, 막두께는 예를 들어 2 nm∼30 nm의 범위 안이 바람직하고, 4 nm∼10 nm의 범위 안이 보다 바람직하다.
제4 절연막(114)은 제3 절연막(113) 상에 형성된 질화규소막(SiN막)이다. 이 제4 절연막(114)은 예를 들어 제2 절연막(112)과 동일한 에너지 밴드갭 및 막두께를 갖는다.
제5 절연막(115)은 제4 절연막(114) 상에 예를 들어 CVD법으로 퇴적된 이산화규소막(SiO2막)이다. 이 제5 절연막(115)은 전극(103)과 제4 절연막(114) 사이에서 블록층(장벽층)으로서 기능한다. 제5 절연막(115)의 밴드갭 크기는 예를 들어 8∼10eV의 범위 안에 있으며, 막두께는 예를 들어 2 nm∼30 nm의 범위 안이 바람직하고, 5 nm∼8 nm의 범위 안이 보다 바람직하다.
게이트 전극(103)은 예를 들어 CVD법으로 성막된 다결정 실리콘막으로 이루어지며, 제어 게이트(CG) 전극으로서 기능한다. 또, 게이트 전극(103)은 예를 들어 W, Ti, Ta, Cu, Al, Au, Pt 등의 금속을 포함하는 막일 수도 있다. 게이트 전극(103)은 단층에 한정되지 않고, 게이트 전극(103)의 비저항을 낮추고, MOS형 반도체 메모리 장치(601)의 동작 속도를 고속화할 목적으로, 예를 들어 텅스텐, 몰리브덴, 탄탈, 티탄, 백금, 이들의 실리사이드, 니트라이드, 합금 등을 포함하는 적층 구조로 할 수도 있다. 게이트 전극(103)은 도시하지 않는 배선층에 접속된다.
또, MOS형 반도체 메모리 장치(601)에서, 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)으로 구성되는 질화규소막 적층체(102a)는 주로 전하를 축적하는 전하 축적 영역이다. 따라서, 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)의 형성 시에, 본 발명의 제1 실시형태에 따른 질화규소막의 제조 방법을 적용하여, 각 막의 밴드갭의 크기를 제어함으로써, MOS형 반도체 메모리 장치(601)의 데이터 기록 성능이나 데이터 유지 성능을 조절할 수 있다. 또, 본 발명의 제2 실시형태에 따른 질화규소막 적층체의 제조 방법을 적용하여, 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)을, 플라즈마 CVD 장치(100)에서 처리 압력을 일정하게 하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 변화시킴으로써 동일한 처리 용기 내에서 연속적으로 제조할 수도 있다. 또한, 본 발명의 제3 실시형태에 따른 질화규소막 적층체의 제조 방법을 적용하여, 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)이 상이한 밴드갭이 되도록, 플라즈마 CVD 장치(200)에서 웨이퍼(W)에 대한 RF 바이어스의 크기를 변화시킴으로써 동일한 처리 용기 내에서 연속적으로 제조할 수도 있다.
여기서는 대표적인 순서의 일례를 들어, 본 발명 방법을 MOS형 반도체 메모리 장치(601)의 제조에 적용한 예에 관해 설명한다. 우선, LOCOS(Local Oxidation of Silicon)법이나 STI(Shallow Trench Isolation)법 등의 방법으로 소자 분리막(도시하지 않음)이 형성된 실리콘 기판(101)을 준비하고, 그 표면에, 예를 들어 열산화법으로 제1 절연막(111)을 형성한다.
다음으로, 제1 절연막(111) 상에, 플라즈마 CVD 장치(100) 또는 플라즈마 처리 장치(200)를 이용하여 플라즈마 CVD법으로 제2 절연막(112), 제3 절연막(113) 및 제4 절연막(114)을 순서대로 형성한다.
제2 절연막(112)을 형성하는 경우는, 밴드갭이 임의의 크기, 예를 들어 5∼7 eV의 범위 안에 있도록 플라즈마 CVD의 조건을 조절한다. 제3 절연막(113)을 형성할 때에는, 제2 절연막(112)을 형성하는 조건과는 상이한 조건으로 플라즈마 CVD를 수행하여, 밴드갭이 예를 들어 2.5 eV∼4 eV의 범위 안에 있도록 플라즈마 CVD 조건을 조절한다. 제4 절연막(114)을 형성할 때에는, 제3 절연막(113)을 형성하는 조건과는 상이한 압력 조건, 예를 들어 제2 절연막(112)을 형성하는 경우와 동일한 압력 조건으로 플라즈마 CVD를 수행하여, 밴드갭의 크기가 예를 들어 5∼7 eV의 범위 안에 있도록 플라즈마 CVD 조건을 조절한다. 각 막의 밴드갭의 크기는 상기와 같이, 플라즈마 CVD 처리의 처리 압력을 일정하게 하고, 실리콘 함유 화합물 가스/질소 가스 유량비를 변화시킴으로써 제어할 수 있다.
다음으로, 제4 절연막(114) 상에 제5 절연막(115)을 형성한다. 이 제5 절연막(115)은 예를 들어 CVD법으로 형성될 수 있다. 또한, 제5 절연막(115) 상에, 예를 들어 CVD법으로 폴리실리콘층이나 금속층, 혹은 금속 실리사이드층 등을 성막하여 게이트 전극(103)이 되는 금속막을 형성한다.
다음으로, 포토리소그래피 기술을 이용하여, 패턴 형성된 레지스트를 마스크로 하여, 상기 금속막, 제5 절연막(115)∼제1 절연막(111)을 에칭함으로써, 패턴 형성된 게이트 전극(103)과 복수의 절연막을 갖는 게이트 적층 구조체를 얻을 수 있다. 다음으로, 게이트 적층 구조체의 양측에 인접하는 실리콘 표면에 n형 불순물을 고농도로 이온 주입하여, 제1 소스ㆍ드레인(104) 및 제2 소스ㆍ드레인(105)을 형성한다. 이와 같이 하여, 도 14에 나타낸 구조의 MOS형 반도체 메모리 장치(601)를 제조할 수 있다.
상기 예에서는, 질화규소막 적층체(102a) 중의 제3 절연막(113)의 밴드갭에 비해, 제2 절연막(112) 및 제4 절연막(114)의 밴드갭을 크게 형성했지만, 제2 절연막(112) 및 제4 절연막(114)의 밴드갭에 비해, 제3 절연막(113)의 밴드갭을 크게 할 수도 있다. 또, 제2 절연막(112)과 제4 절연막(114)의 밴드갭의 크기가 같을 필요는 없다.
또, 도 14에서는, 질화규소막 적층체(102a)로서, 제2 절연막(112)∼제4 절연막(114)으로 이루어진 3층을 갖는 경우를 예를 들었지만, 본 발명의 방법은 질화규소막이 2층 또는 4층 이상 적층된 질화규소막 적층체를 갖는 MOS형 반도체 메모리 장치를 제조하는 경우에도 적용할 수 있다.
이상, 본 발명의 실시형태를 설명했지만, 본 발명은 상기 실시형태에 제약되지 않고 다양하게 변형할 수 있다. 예를 들어, 이상에 나타낸 각 실시형태에서는, 성막 원료 가스로서, 질소 가스 또는 암모니아 가스와 디실란을 이용하는 경우를 예를 들어 설명했지만, 질소 가스 또는 암모니아 가스와 다른 실리콘 함유 화합물 가스, 예를 들어 실란, 트리실란, 트리실릴아민 등을 이용하더라도, 실리콘 함유 화합물 가스/질소 가스 또는 암모니아 유량비를 바꿈으로써, 막 내에 포함되는 Si/N의 비를 제어하여, 마찬가지로 질화규소막의 밴드갭의 크기를 제어하는 것이 가능하다.
1 : 처리 용 기 2 : 배치대
3 : 지지 부재 5 : 히터
12 : 배기관 14, 15 : 가스 도입 구멍
16 : 반입 반출구 17 : 게이트 밸브
18 : 가스 공급 장치 19a : 질소 함유 가스 공급원
19b : Si 함유 가스 공급원 19c : 불활성 가스 공급원
19d : 세정용 가스 공급원 24 : 배기 장치
27 : 마이크로파 도입 기구 28 : 투과판
29 : 밀봉 부재 31 : 평면 안테나
32 : 마이크로파 방사 구멍 37 : 도파관
39 : 마이크로파 발생 장치 50 : 제어부
100 : 플라즈마 CVD 장치 101 : 실리콘 기판
102a : 질화규소막 적층체 103 : 게이트 전극
104 : 제1 소스ㆍ드레인 105 : 제2 소스ㆍ드레인
111 : 제1 절연막 112 : 제2 절연막
113 : 제3 절연막 114 : 제4 절연막
115 : 제5 절연막 601 : MOS형 반도체 메모리 장치
W : 반도체 웨이퍼(기판)

Claims (7)

  1. 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막을 형성하는 질화규소막의 제조 방법에 있어서,
    질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정
    을 포함하는 것을 특징으로 하는 질화규소막의 제조 방법.
  2. 제1항에 있어서, 처리 압력을 0.1 Pa 이상 4 Pa 이하의 범위 내 또는 40 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하는 것을 특징으로 하는 질화규소막의 제조 방법.
  3. 제1항에 있어서, 피처리체에 고주파를 파워 밀도 0.01 W/㎠ 이상 0.64 W/㎠ 이하의 범위 내에서 공급하는 것을 특징으로 하는 질화규소막의 제조 방법.
  4. 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막의 적층체를 형성하는 질화규소막 적층체의 제조 방법에 있어서,
    질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 2.5 eV 이상 7 eV 이하의 범위 내의 제1 밴드갭을 갖는 질화규소막을 형성하는 제1 CVD 공정과,
    상기 제1 CVD 공정의 전 또는 후에, 질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 상기 제1 CVD 공정과 동일한 처리 압력으로, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 상기 제1 CVD 공정과는 상이한 범위에 설정하며, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 상기 제1 CVD 공정과는 상이한 범위에 설정함으로써, 2.5 eV 이상 7 eV 이하의 범위 내에서 상기 제1 밴드갭과는 상이한 제2 밴드갭을 갖는 질화규소막을 형성하는 제2 CVD 공정
    을 포함하는 것을 특징으로 하는 질화규소막 적층체의 제조 방법.
  5. 제4항에 있어서, 상기 제1 CVD 공정과 상기 제2 CVD 공정을 반복하여 수행하는 것을 특징으로 하는 질화규소막 적층체의 제조 방법.
  6. 컴퓨터 상에서 동작하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체에 있어서,
    상기 제어 프로그램은, 실행 시에, 복수의 구멍을 갖는 평면 안테나에 의해 처리실 내에 마이크로파를 도입하여 플라즈마를 생성하는 플라즈마 CVD 장치를 이용해, 피처리체 상에 플라즈마 CVD법으로 질화규소막을 형성할 때,
    질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정이 수행되도록, 컴퓨터에 상기 플라즈마 CVD 장치를 제어시키는 것을 특징으로 하는 제어 프로그램이 기억된 컴퓨터 판독 가능한 기억 매체.
  7. 플라즈마 CVD법으로 피처리체 상에 질화규소막을 형성하는 플라즈마 CVD 장치에 있어서,
    피처리체를 배치대에 배치하여 수용하는 처리실과,
    상기 처리실을 개폐시키는 덮개와,
    상기 덮개에 지지부가 형성되고, 상기 지지부에 배치되는 유전체 부재와,
    상기 유전체 부재의 외측에 설치되며, 상기 처리실 내에 마이크로파를 도입하기 위한 복수의 구멍을 갖는 평면 안테나와,
    상기 처리실 내에 원료 가스를 공급하는 가스 공급 장치와,
    상기 처리실 내부를 감압 배기시키는 배기 장치와,
    상기 처리실 내에서, 질소 가스 또는 암모니아 가스 중 어느 하나와 실리콘 함유 화합물 가스를 포함하는 성막 가스를 이용하고, 처리 압력을 0.1 Pa 이상 1333 Pa 이하의 범위 내에서 일정하게 설정하며, 상기 성막 가스가 질소 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 질소 가스의 유량비(실리콘 함유 화합물 가스 유량/질소 가스 유량)를 0.005 이상 0.2 이하의 범위 내에서 선택하고, 상기 성막 가스가 암모니아 가스를 포함하는 경우에는 실리콘 함유 화합물 가스와 암모니아 가스의 유량비(실리콘 함유 화합물 가스 유량/암모니아 가스 유량)를 0.015 이상 0.2 이하의 범위 내에서 선택하며, 플라즈마 CVD를 수행하여, 밴드갭의 크기가 2.5 eV 이상 7 eV 이하의 범위 내에 있는 질화규소막을 형성하는 CVD 공정이 수행되도록 제어하는 제어부
    를 포함하는 것을 특징으로 하는 플라즈마 CVD 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5787251B2 (ja) * 2011-02-28 2015-09-30 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
CN102420109B (zh) * 2011-06-15 2014-12-10 上海华力微电子有限公司 一种提高mim器件电容均匀性的方法
JP6101467B2 (ja) * 2012-10-04 2017-03-22 東京エレクトロン株式会社 成膜方法及び成膜装置
JP6037914B2 (ja) * 2013-03-29 2016-12-07 富士フイルム株式会社 保護膜のエッチング方法およびテンプレートの製造方法
JP6087236B2 (ja) * 2013-07-24 2017-03-01 東京エレクトロン株式会社 成膜方法
JP6929148B2 (ja) * 2017-06-30 2021-09-01 東京エレクトロン株式会社 エッチング方法およびエッチング装置
US10217626B1 (en) * 2017-12-15 2019-02-26 Mattson Technology, Inc. Surface treatment of substrates using passivation layers
CN110120343B (zh) * 2018-02-06 2021-10-01 中芯国际集成电路制造（天津）有限公司 氮化硅膜和半导体器件的制造方法
US20200058497A1 (en) * 2018-08-20 2020-02-20 Applied Materials, Inc Silicon nitride forming precursor control
JP7285761B2 (ja) * 2019-11-06 2023-06-02 東京エレクトロン株式会社 処理方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5053832A (en) * 1988-09-28 1991-10-01 Nec Corporation Nonlinear resistance element suitable for an active-type liquid crystal display
JPH04328296A (ja) 1991-04-26 1992-11-17 Nippon Steel Corp 薄膜発光素子の製造方法
JPH05145078A (ja) 1991-11-22 1993-06-11 Kawasaki Steel Corp 半導体不揮発性記憶素子とその製造方法
JP3201492B2 (ja) 1992-03-27 2001-08-20 キヤノン株式会社 非晶質シリコン膜の製造方法、非晶質窒化シリコン膜の製造方法、微結晶シリコン膜の製造方法、及び非単結晶半導体装置
US5582880A (en) 1992-03-27 1996-12-10 Canon Kabushiki Kaisha Method of manufacturing non-single crystal film and non-single crystal semiconductor device
JP3258441B2 (ja) 1993-05-20 2002-02-18 キヤノン株式会社 マイクロ波プラズマ処理装置およびマイクロ波プラズマ処理方法
US5951773A (en) * 1996-03-18 1999-09-14 Hyundai Electronics Industries Co., Ltd. Inductively coupled plasma chemical vapor deposition apparatus
WO1998033362A1 (fr) 1997-01-29 1998-07-30 Tadahiro Ohmi Dispositif a plasma
TW460943B (en) * 1997-06-11 2001-10-21 Applied Materials Inc Reduction of mobile ion and metal contamination in HDP-CVD chambers using chamber seasoning film depositions
US7208380B2 (en) * 2004-03-22 2007-04-24 Texas Instruments Incorporated Interface improvement by stress application during oxide growth through use of backside films
JP5341510B2 (ja) 2006-05-31 2013-11-13 東京エレクトロン株式会社 窒化珪素膜の形成方法、半導体装置の製造方法およびプラズマｃｖｄ装置
US20080012065A1 (en) * 2006-07-11 2008-01-17 Sandisk Corporation Bandgap engineered charge storage layer for 3D TFT
US8809936B2 (en) * 2006-07-31 2014-08-19 Globalfoundries Inc. Memory cell system with multiple nitride layers

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