KR20210090216A - 이차 전지 및 제조 방법 - Google Patents

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Abstract

이차 전지의 성능을 향상시키기 위한 기술을 제공하는 것. 본 실시 형태에 관련된 이차 전지(100)는 제1 전극(21)과, 제2 전극(22)과, 제1 전극(21) 위에 배치되고, 제1의 n형 산화물 반도체를 포함하는 제1의 층(11)과, 제1의 층(11) 위에 배치되고, 제2의 n형 산화물 반도체 재료와 제1의 절연 재료를 포함하는 제2의 층(12)과, 제2의 층(12) 위에 배치되고 탄탈 산화물을 포함하는 제3의 층(13)과, 제3의 층(13) 위에 배치되고 제2의 절연 재료를 포함하는 제4의 층(14)을 구비하고 있다.

Description

이차 전지 및 제조 방법
본 발명은 이차 전지의 성능을 향상시키기 위한 기술에 관한 것이다.
특허문헌 1에는 제1 전극과 제2 전극 사이에 절연 재료와 n형 반도체 입자와의 혼합물을 포함하는 축전층을 구비한 축전 소자가 개시되어 있다. 또한, 축전층과 제2 전극 사이에 p형 반도체층이 배치되어 있다. 또한, p형 반도체층과 축전층 사이에는 리크 억제층이 배치되어 있다. 리크 억제층은 이산화 규소, 산화 알루미늄, 산화 마그네슘에서 선택되는 적어도 하나로 구성되어 있다.
특허문헌 2에는 제1 전극과 제2 전극 사이에 절연 재료와 n형 반도체 입자와의 혼합물을 포함하는 축전층을 구비한 축전 소자가 개시되어 있다. 또한, 축전층과 제2 전극 사이에 p형 반도체층이 배치되어 있다. 또한, 제1 전극과 축전층 사이에는 저항률이 1000μΩ·㎝ 이하인 확산 억제층이 배치되어 있다. 확산 억제층은 질화물, 탄화물, 붕화물에 의해 형성되어 있다.
일본공개특허공보 특개2016－82125호 일본공개특허공보 특개2016－91931호
이와 같은 이차 전지에서는 더 높은 성능의 향상이 요망되고 있다.
본 발명은 이차 전지의 성능을 향상시키기 위한 기술을 제공하는 것을 목적으로 한다.
본 실시형태의 1양태에 관계된 이차 전지는 제1 전극과, 제2 전극과, 상기 제1 전극과 제2 전극 사이에 배치되고, 제1의 n형 산화물 반도체 재료를 포함하는 제1의 층과, 상기 제1의 층 상에 배치되고, 제2의 n형 산화물 반도체 재료와 제1의 절연 재료를 포함하는 제2의 층과, 상기 제2의 층 위에 배치되고, 탄탈 산화물을 포함하는 제3의 층과, 상기 제3의 층 위에 배치되고, 제2의 절연 재료를 포함하는 제4의 층을 구비하고 있다.
상기의 이차 전지에 있어서, 상기 제3의 층은 탄탈 산화물을 포함하는 비정질층, 또는 복수의 탄탈 산화물 나노입자를 포함하는 나노입자 층이더라도 좋다.
상기의 이차 전지에 있어서, 상기 제3의 층의 두께가 50㎚ 이상, 800㎚ 이하이더라도 좋다.
상기의 이차 전지는 상기 제4의 층과 상기 제2 전극 사이에 산화 니켈 또는 수산화 니켈을 포함하는 층이 형성되어 있어도 좋다.
상기의 이차 전지에 있어서, 상기 제4의 층이 상기 제2의 절연 재료인 SiOx를 주성분으로 하는 층이고, 상기 제4의 층에는 금속 산화물이 첨가되어 있어도 좋다.
상기의 이차 전지에 있어서, 상기 금속 산화물이 SnOx이더라도 좋다.
상기의 이차 전지에 있어서, 상기 제1의 절연 재료가 SiOx이고, 상기 제2의 n형 산화물 반도체 재료가 TiO2이더라도 좋다.
상기의 이차 전지에 있어서, 상기 제1의 n형 산화물 반도체 재료가 TiO2이더라도 좋다.
본 실시 형태에 관련된 이차 전지의 제조 방법은 제1 전극 위에 제1의 n형 산화물 반도체 재료를 포함하는 제1의 층을 형성하는 공정과, 상기 제1의 층 위에 제2의 n형 산화물 반도체 재료와 제1의 절연 재료를 포함하는 제2의 층을 형성하는 공정과, 상기 제2의 층 위에 탄탈 산화물을 포함하는 제3의 층을 형성하는 공정과, 상기 제3의 층 위에 제2의 절연 재료를 포함하는 제4의 층을 형성하는 공정과, 상기 제4의 층 위에 제2 전극을 형성하는 공정을 구비하고 있다.
상기의 이차 전지의 제조 방법에서, 상기 제3의 층을 형성하는 공정에서는 스퍼터 성막, 증착 또는 이온 도금에 의해 탄탈 산화물을 포함하는 비정질층 또는 복수의 탄탈 산화물 나노입자를 포함하는 나노입자 층을 형성하도록 해도 좋다.
본 발명에 의하면, 이차 전지의 성능을 향상시키기 위한 기술을 제공할 수 있다.
도 1은 실시 형태 1에 관련된 이차 전지의 적층 구성을 모식적으로 도시하는 도면이다.
도 2는 실시 형태 1에 관련된 이차 전지에 있어서, 1주일 경과 후의 에너지 밀도의 잔존률을 도시하는 그래프이다.
도 3은 탄탈 산화물막의 표면 SEM 사진을 도시하는 도면이다.
도 4는 탄탈 산화물막이 표면에 형성된 샘플에 있어서의 X선 회절 패턴을 도시한다.
도 5는 실시 형태 1에 관련된 이차 전지의 제조 방법을 도시하는 흐름도이다.
도 6은 실시 형태 2에 관련된 이차 전지의 적층 구성을 모식적으로 도시하는 도면이다.
이하, 본 발명의 실시형태의 1예에 대해서 도면을 참조해서 설명한다. 이하의 설명은 본 발명의 적합한 실시형태를 나타내고 있으며, 본 발명의 기술적 범위가 이하의 실시형태에 제한되지 않는다.
실시 형태 1.
(이차 전지의 적층 구조)
이하, 본 실시 형태에 관련된 이차 전지의 기본적인 구성에 대해 도 1을 이용하여 설명한다. 도 1은 이차 전지(100)의 적층 구성을 모식적으로 도시하는 단면도이다.
도 1에서, 이차 전지(100)는 제1 전극(21), 제1의 층(11), 제2의 층(12), 제3의 층(13), 제4의 층(14), 제5의 층(15) 및 제2 전극(22)이 이 순서대로 적층된 적층 구조를 가지고 있다.
[제1 전극(21)]
제1 전극(21)은 이차 전지(100)의 음극(negative electrode)이 된다. 제1 전극(21)은 기재(base material)로서 기능하는 도전성 시트나 도전성 기판이다. 제1 전극(21)으로서는 예를 들면, SUS 시트나 알루미늄 시트 등의 금속박 시트를 이용할 수 있다. 또한, 절연체로 이루어지는 기재를 준비해서 기재 위에 제1 전극(21)을 형성할 수도 있다. 절연성 기재 상에 제1 전극(21)을 성막하는 경우, 제1 전극(21)의 재료로서 텅스텐(W), 크롬(Cr) 또는 티탄(Ti) 등의 금속 재료를 이용할 수 있다. 제1 전극(21)의 재료로서 알루미늄(Al), 은(Ag) 등을 포함하는 합금막을 이용해도 좋다. 제1 전극(21)을 기재 상에 형성하는 경우, 후술하는 제2 전극(22)과 마찬가지로 형성할 수 있다.
[제1의 층(11)]
제1 전극(21) 위에는 제1의 층(11)이 배치되어 있다. 제1의 층(11)은 제1 전극(21)의 제2 전극(22) 측에 배치되어 있다. 제1의 층(11)은 제1 전극(21)과 접하도록 형성되어 있다. 제1의 층(11)의 막두께는 예를 들면, 약 50㎚ 내지 200㎚ 정도이다.
제1의 층(11)은 n형 산화물 반도체 재료(제1의 n형 산화물 반도체 재료)를 포함하고 있다. 제1의 층(11)은 소정의 두께로 형성된 n형 산화물 반도체층이다. 제1의 층(11)으로서는 예를 들면, 이산화 티탄(TiO2), 산화 주석(SnO2) 또는 산화 아연(ZnO) 등을 사용하는 것이 가능하다. 예를 들면, 제1의 층(11)은 스퍼터링 또는 증착 등에 의해, 제1 전극(21) 상에 성막된 n형 산화물 반도체층이다. 제1의 층(11)의 재료로서, 이산화 티탄(TiO2)을 이용하는 것이 특히 바람직하다.
[제2의 층(12)]
제1의 층(11) 위에는 음극 활물질층으로서 기능하는 제2의 층(12)이 배치되어 있다. 제2의 층(12)은 제1의 층(11)의 제2 전극(22) 측에 배치되어 있다. 제2의 층(12)은 제1의 층(11)과 접하도록 형성되어 있다. 제2의 층(12)의 두께는 예를 들면 200㎚ 내지 1000㎚로 되어 있다.
제2의 층(12)은 절연 재료(제1의 절연 재료)를 포함하고 있다. 제1의 절연 재료로서는 실리콘 수지를 이용할 수 있다. 예를 들면, 제1의 절연 재료로서는 실리콘 산화물 등의 실록산 결합에 의한 주골격을 갖는 실리콘 화합물(실리콘)을 사용하는 것이 바람직하다. 따라서, 제2의 층(12)은 제1의 절연 재료로서 산화 규소(SiOx)를 포함하고 있다.
또한, 제2의 층(12)은 절연 재료(제1의 절연 재료)에 더하여, n형 산화물 반도체 재료(제2의 n형 산화물 반도체 재료)를 포함하고 있다. 즉, 제2의 층(12)은 제1의 절연 재료와 제2의 n형 산화물 반도체 재료를 혼합한 혼합물에 의해 형성되어 있다. 예를 들면, 제2의 n형 산화물 반도체 재료로서 미립자의 n형 산화물 반도체를 사용하는 것이 가능하다.
예를 들면, 제2의 층(12)은 제2의 n형 산화물 반도체 재료를 이산화 티탄으로 해서, 산화 실리콘과 이산화 티탄에 의해 형성된다. 이밖에, 제2의 층(12)으로 사용가능한 n형 산화물 반도체 재료로서는 산화 주석(SnO2), 산화 아연(ZnO), 산화 마그네슘(MgO)이 적합하다. 이산화 티탄, 산화 주석, 산화 아연, 산화 마그네슘 중의 2개, 3개, 또는 모두를 조합한 재료를 사용하는 것도 가능하다.
제2의 층(12)에 포함되는 제2의 n형 산화물 반도체 재료와 제1의 층(11)에 포함되는 제1의 n형 산화물 반도체 재료는 동일해도 좋고, 달라도 좋다. 예를 들면, 제1의 층(11)에 포함되는 제1의 n형 산화물 반도체 재료가 산화 티탄인 경우, 제2의 층(12)의 제2의 n형 산화물 반도체 재료는 산화 티탄이더라도 좋고, 산화 티탄 이외의 n형 산화물 반도체 재료이더라도 좋다.
[제3의 층(13)]
제2의 층(12) 위에는 고체 전해질로서 기능하는 제3의 층(13)이 배치되어 있다. 제3의 층(13)은 제2의 층(12)의 제2 전극(22) 측에 배치되어 있다. 제3의 층(13)은 제2의 층(12)과 접하도록 형성되어 있다. 제3의 층(13)의 두께는 50㎚ 이상, 800㎚ 이하인 것이 바람직하다.
제3의 층(13)은 H+ 및 전자(e－)의 이동을 조정하기 위한 버퍼층으로서 기능한다. 제3의 층(13)은 탄탈 산화물을 포함하는 층이다. 예를 들면, 제3의 층(13)은 소정 두께의 탄탈 산화물막(TaOx막)에 의해 형성할 수 있다. 구체적으로는 제3의 층(13)은 스퍼터링 등에 의해 제2의 층(12) 위에 성막된 TaOx층이다. 또한, 제3의 층(13)은 탄탈 산화물을 포함하는 비정질층(아몰퍼스층)인 것이 바람직하다. 혹은 제3의 층(13)은 복수의 탄탈 산화물 나노입자를 포함하는 나노입자 층인 것이 바람직하다.
[제4의 층(14)]
제3의 층(13) 위에는 양극(positive electrode) 활성 물질층, 혹은 고체 전해질층으로서 기능하는 제4의 층(14)이 배치되어 있다. 제4의 층(14)은 제3의 층(13)의 제2 전극(22) 측에 배치되어 있다. 제4의 층(14)은 제3의 층(13)과 접하도록 형성되어 있다. 제4의 층(14)의 두께는 100㎚ 내지 150㎚로 되어 있다. 또한, 제4의 층(14)은 50㎚ 내지 250㎚ 범위의 두께로 형성할 수 있다. 보다 바람직하게는 제4의 층(14)은 150㎚ 내지 200㎚ 범위의 두께로 형성되어 있어도 좋다.
제4의 층(14)은 H+ 및 전자(e－)의 이동을 조정하기 위한 버퍼층으로서 기능한다. 제4의 층(14)은 절연 재료(제2의 절연 재료)를 포함하는 층이다. 제4의 층(14)은 제2의 절연 재료로서, 산화 규소(SiOx)를 포함하고 있다. 구체적으로는 제4의 층(14)은 제2의 절연 재료인 산화 규소(SiOx)를 주성분으로 하는 층이다.
제4의 층(14)은 제2의 절연 재료만으로 구성되어 있어도 좋다. 혹은 제4의 층(14)에서는 제2의 절연 재료에 도전율 조정재(conductivity adjusting material)가 첨가되어 있어도 좋다. 제2의 절연 재료에, 도전율 조정재를 첨가함으로써, 더욱더 H+ 및 e－의 이동도를 조정가능하다. 즉, 제4의 층(14)은 도전율 조정재와 절연 재료를 혼합한 혼합물층이더라도 좋다.
도전율 조정재는 n형 산화물 반도체 재료(제3의 n형 산화물 반도체 재료) 또는 금속의 산화물을 구비하고 있어도 좋다. 예를 들면, 제4의 층(14)은 도전율 조정재로서, Ti, Sn, Zn, Nb 또는 Mg의 산화물로 이루어지는 군으로부터 선택된 적어도 1개를 구비하고 있어도 좋다. 도전율 조정재를 Sn, Zn, Ti, Nb 또는 Mg의 산화물로 함으로써, 제4의 층(14)을 두껍게 그리고 전기적으로 고내압으로 형성가능하다.
구체적으로는 제4의 층(14)에 포함되는 제3의 n형 산화물 반도체 재료로서는 산화 주석(SnOx)을 사용하는 것이 가능하다. 이 경우, 제4의 층(14)은 산화 규소와 산화 주석을 혼합한 혼합물을 포함하고 있다. 제4의 층(14)에서는 실리콘 산화물, 실리콘 질화물 또는 실리콘 오일에, 제3의 n형 산화물 반도체 재료가 첨가되어 있다. n형 산화물 반도체는 제2의 절연 재료인 이산화 규소중에 분산된다.
제4의 층(14)중의 제3의 n형 산화물 반도체 재료는 산화 주석(SnOx), 산화 아연(ZnO), 산화 티탄(TiOx) 및 산화 니오브(NbOx)로부터 선택되는 산화물을 1개 이상 포함하고 있어도 좋다.
제2의 층(12)에 포함되는 제2의 n형 산화물 반도체 재료와, 제4의 층(14)에 포함되는 제3의 n형 산화물 반도체 재료는 동일한 재료이더라도 좋고, 다른 재료이더라도 좋다. 예를 들면, 제4의 층(14)중의 제3의 n형 산화물 반도체 재료가 산화 주석인 경우, 제2의 층(12)의 제2의 n형 산화물 반도체 재료는 산화 주석이더라도 좋고, 산화 주석 이외의 n형 산화물 반도체 재료이더라도 좋다.
[제5의 층(15)]
제4의 층(14) 위에는 제5의 층(15)이 배치되어 있다. 제5의 층(15)은 제4의 층(14)의 제2 전극(22) 측에 배치되어 있다. 제5의 층(15)은 제4의 층(14)과 접하도록 형성되어 있다. 제5의 층(15)의 두께는 100㎚ 이상으로 되어 있다. 또한, 제5의 층(15)은 100㎚ 내지 400㎚ 범위의 두께로 형성할 수 있다.
제5의 층(15)은 제4의 층(14) 위에 형성되어 있다. 제5의 층(15)은 p형 산화물 반도체 재료를 포함하고 있다. 제5의 층(15)은 예를 들면, 산화 니켈(NiO) 층이다. Ni 또는 NiO를 타겟으로 하는 스퍼터법에 의해, 제4의 층(14) 위에 제5의 층(15)이 형성된다.
[제2 전극(22)]
제5의 층(15) 위에는 제2 전극(22)이 배치되어 있다. 제2 전극(22)은 제5의 층(15)과 접하도록 형성되어 있다. 제2 전극(22)은 도전막에 의해 형성되어 있으면 좋다. 또한, 제2 전극(22)의 재료로서는 크롬(Cr) 또는 구리(Cu) 등의 금속 재료를 이용할 수 있다. 제2 전극(22)의 재료로서, 알루미늄(Al), 은(Ag) 등을 포함하는 합금막을 이용해도 좋다. 그의 형성 방법으로서는 스퍼터링, 이온 도금(ion plating), 전자빔 증착, 진공 증착, 화학 증착 등의 기상 성막법을 들 수 있다. 또한, 금속 전극은 전해 도금법, 무전해 도금법 등에 의해 형성할 수 있다. 도금에 사용되는 금속으로서는 일반적으로 구리, 구리 합금, 니켈, 은 금, 아연 또는 주석 등을 사용하는 것이 가능하다. 예를 들면, 제2 전극(22)은 두께 300㎚의 Al 막으로 되어 있다.
이와 같이, 제2의 층(12)과 제4의 층(14) 사이에는 탄탈 산화물을 포함하는 제3의 층(13)이 배치되어 있다. 이 구성에 의하면, 이차 전지(100)의 성능을 향상시킬 수 있다. 이 점에 대해, 아래에서 실제 샘플에서 측정된 측정 데이터를 이용하여 설명한다.
도 2는 2개의 샘플 A, B의 자기 방전(self-discharge) 특성을 도시하는 그래프이다. 샘플 B는 제3의 층(13)을 가지는 실시예이다. 샘플 A는 제3의 층(13)을 가지고 있지 않은 비교예이다. 다시 말해, 샘플 A에서는 제2의 층(12) 위에, 직접 제4의 층(14)이 형성되어 있다. 도 2는 풀 충전(滿充電)으로부터 1주일 경과후의 자기 방전 특성을 측정한 측정 결과를 도시하고 있다. 다시 말해, 도 2에는 충전 직후를 100%로 해서, 1주일 방치한 후에 잔존하는 용량이 잔존률(%)로서 도시되어 있다.
샘플 B의 잔존률은 샘플 A보다도 높다. 따라서, 제3의 층(13)을 가지는 본 실시 형태에 의해 높은 잔존률을 유지할 수 있다. 이와 같은 결과로 되는 이유는 제3의 층(13)(고체 전해질)과 제2의 층(12)(음극 활성 물질)과의 계면 및 제3의 층(13)(고체 전해질)과 제4의 층(12)(양극 활성 물질)과의 계면의 전기 저항이 올라가서, 전자 리크를 억제할 수 있기 때문이라고 생각된다. 따라서, 본 실시 형태에 의하면, 충전 후의 방치에 의한 에너지 밀도의 급격한 저하를 억제할 수 있다. 본 실시 형태의 구성에 의해, 예를 들면, 6시간 방치 후의 잔존률 약 80% 이상을 실현할 수 있다. 나아가서는 24시간 경과후의 잔존률 약 80% 이상, 168시간 경과후의 잔존률 약 68%를 실현할 수 있다.
도 3은 제3의 층(13)의 표면 SEM(Scanning　Electron　Microscope) 사진을 도시한다. 도 4는 제3의 층(13)이 노출된 상태에서의 X선 회절 패턴(스펙트럼)을 도시한다. 도 4에서는 가로축은 회절 각도 2θ(입사 X선 방향과 회절 X선 방향이 이루는 각도)이고, 세로축은 회절 강도(a.u.)이다. 본 실시형태에서는 파장 1.5418옹스트롬의 CuKα선을 이용한 미소각 입사 X선 회절법으로 X선 회절 측정을 행하고 있다. 또한, 도 4에서는 스퍼터 성막시에 산소 가스(O2) 유량을 0sccm, 4sccm, 10sccm으로 바꾸어 성막한 3샘플의 데이터를 도시하고 있다. 도 3, 도 4는 두께 400㎚의 TaOx 막을 제3의 층(13)으로서 형성했을 때의 측정 결과이다.
도 3의 SEM 사진으로부터 알 수 있는 바와 같이, 제3의 층(13)에는 0.1㎛ 이상의 사이즈의 입자는 형성되어 있지 않다. 또한, 도 4에서는 회절 피크가 나타나 있지 않다. 따라서, TaOx 막은 아몰퍼스 상태, 혹은 복수의 탄탈 산화물 나노입자가 퇴적된 상태로 되어 있는 것을 알 수 있다. 결정 구조로 되어 있지 않은 TaOx 막을 제3의 층(13)으로서 형성함으로써, 자기 방전을 억제할 수 있다. 고성능의 이차 전지를 실현할 수 있다.
(제조 방법)
다음에, 본 실시 형태에 관련된 이차 전지(100)의 제조 방법에 대해, 도 5를 이용하여 설명한다. 도 5는 이차 전지(100)의 제조 방법을 도시하는 흐름도이다.
우선, 제1 전극(21) 상에, 제1의 층(11)을 형성한다(S11). 제1의 층(11)은 상기와 같이 제1의 n형 산화물 반도체 재료를 포함하고 있다. 예를 들면, 제1의 층(11)은 Ti 또는 TiO를 타겟으로 하는 스퍼터법에 의해, TiO2 막을 제1의 층(11)으로서 성막할 수 있다. 제1의 층(11)은 두께 50㎚ 내지 200㎚의 TiO2 막으로 할 수 있다. 또한, 제1 전극(21)은 예를 들면, 텅스텐 전극 등이다.
다음에, 제1의 층(11) 위에, 제2의 층(12)을 형성한다(S12). 제2의 층(12)은 도포 열분해법을 이용하여 형성할 수 있다. 우선, 산화 티탄, 또는 산화 주석, 또는 산화 아연의 전구체와 실리콘 오일과의 혼합물에 용매를 혼합한 도포액을 준비한다. 여기서 제2의 층(12)은 제1의 절연 재료로서 산화 실리콘을 제2의 n형 산화물 절연 재료로서 산화 티탄으로 하는 예에 대해 설명한다. 이 경우, 산화 티탄의 전구체로서의 지방산 티탄을 이용할 수 있다. 지방산 티탄과 실리콘 오일을 용매와 함께 교반하여 도포액을 준비한다.
스핀 도포법(spin coating method), 슬릿 코팅법(slit coating method) 등에 의해, 도포액이 제1의 층(11) 상에 도포된다. 구체적으로는 스핀 도포 장치에 의해, 회전수 500 내지 3000rpm으로 도포액을 도포한다.
다음에, 도포막에 대해, 건조, 소성 및 UV 조사를 행함으로써, 제1의 층(11) 상에 제2의 층(12)을 형성할 수 있다. 예를 들면, 도포 후에, 핫 플레이트 상에서 건조시킨다. 핫 플레이트 상에서의 건조 온도는 30℃ 내지 200℃ 정도이고, 건조 시간은 5분 내지 30분 정도이다. 건조 후에, 소성로를 이용하여 대기중에서 소성한다. 소성 온도는 예를 들면, 300℃ 내지 600℃ 정도이고, 소성 시간은 10분 내지 60분 정도이다.
이것에 의해, 지방족 산염이 분해되어 실리콘의 절연막으로 덮인 이산화 티탄의 미립자층이 형성된다. 이 미립자층은 구체적으로는 실리콘이 피막된 이산화 티탄의 금속염이 실리콘층중에 매립되어 있는 구조이다. 소성 후의 도포막에 대해서, 저압 수은 램프에 의해, UV광을 조사한다. UV 조사 시간은 10분 내지 60분이다.
또한, 제2의 n형 산화물 반도체가 산화 티탄인 경우, 전구체의 다른 1예로서, 예를 들면 티타늄 스테아레이트를 사용할 수 있다. 산화 티탄, 산화 주석, 산화 아연은 금속 산화물의 전구체인 지방족 산염으로부터 분해되어 형성된다. 산화 티탄, 산화 주석, 산화 아연 등에 대해서는 전구체를 이용하지 않고, 산화물 반도체의 미세한 입자를 이용하는 것도 가능하다. 산화 티탄, 또는 산화 아연의 나노입자를 실리콘 오일과 혼합함으로써 혼합액이 생성된다. 또한, 혼합액에 용매를 혼합함으로써, 도포액이 생성된다.
제2의 층(12) 위에 제3의 층(13)을 형성한다(S13). 제3의 층(13)은 상기와 같이 탄탈 산화물을 포함하고 있다. 예를 들면, 제3의 층(13)은 Ta, 또는 Ta2O5를 타겟으로 하는 스퍼터법(sputtering)에 의해 형성할 수 있다. 혹은 스퍼터 성막 대신에, 증착 또는 이온 도금 등의 성막 방법을 이용할 수 있다. 이들 성막 방법에 의해, TaOx 막을 제3의 층(13)으로서 성막할 수 있다. 스퍼터 성막에서는 아르곤(Ar) 가스만을 이용해도 좋고, 아르곤 가스에 산소(O2) 가스를 더해 공급해도 좋다. 제3의 층(13)은 두께 50㎚ 이상, 800㎚ 이하의 TaOx 막으로 할 수 있다. 여기서 제3의 층(13)으로서 비정질의 TaOx 막 또는 복수의 탄탈 산화물 나노입자가 퇴적된 TaOx 막을 형성하는 것이 바람직하다.
제3의 층(13) 위에 제4의 층(14)을 형성한다(S14). 제4의 층(14)은 제2의 층(12)과 마찬가지 수법에 의해 형성할 수 있다. 구체적으로는 지방산 주석과 실리콘 오일을 용매와 함께 교반하여, 약액(chemical solution)을 준비한다. 이 약액을 스핀 도포 장치를 이용하여, 제3의 층(13) 상에 도포한다. 회전수는 예를 들면, 약 500 내지 3000rpm이다. 도포 후에, 핫 플레이트 상에서 건조시킨다. 핫 플레이트 상의 건조 온도는 예를 들면, 약 30℃ 내지 200℃ 정도, 건조 시간은 예를 들면, 약 5분 내지 30분 정도이다.
또한, 건조 후에 소성한다. 건조후 소성에는 소성로(baking furnace)를 이용하여 대기중에서 소성한다. 소성 온도는 예를 들면, 약 300℃ 내지 600℃ 정도, 소성 시간은 예를 들면, 약 10분 내지 60분 정도이다. 소성 후에, 저압 수은 램프에 의한 UV 조사를 실시한다. UV 조사 시간은 예를 들면, 약 10분 내지 100분 정도이다. UV 조사 후의 제4의 층(14)의 막두께는 예를 들면, 약 100㎚ 내지 300㎚ 정도이다.
산화 주석에 대해서는 전구체를 이용하지 않고, 산화물 반도체의 미세한 입자를 이용하는 것도 가능하다. 산화 주석의 나노입자를 실리콘 오일과 혼합함으로써, 혼합액이 생성된다. 또한, 혼합액에 용매를 혼합함으로써, 도포액이 생성된다.
제4의 층(14)의 형성 공정의 다른 예에 대해 설명한다. 여기서 제4의 층(14)으로서, 제2의 절연 재료만으로 이루어지는 층을 이용하고 있다. 즉, 제3의 n형 산화물 반도체 재료를 포함하고 있지 않은 제4의 층(14)을 형성하는 방법을 이하에 설명한다.
실리콘 오일을 용매와 함께 교반하여, 약액을 준비한다. 약액을 스핀 도포 장치를 이용하여 제3의 층(13) 상에 도포한다. 여기에서는 스핀 도포 장치를 이용하고 있다. 스핀 도포 장치의 회전수는 예를 들면, 500 내지 3000rpm 정도이다. 도포 후에, 핫 플레이트 상에서 건조시킨다. 핫 플레이트 상의 건조 온도는 예를 들면, 50℃ 내지 200℃ 정도, 건조 시간은 예를 들면, 5분 내지 30분 정도이다.
또한, 건조후에 소성한다. 건조후 소성에는 소성로를 이용하여 대기중에서 소성한다. 소성 온도는 예를 들면, 약 300℃ 내지 600℃ 정도, 소성 시간은 예를 들면, 약 10분 내지 60분 정도이다. 소성 후에, 저압 수은 램프에 의한 UV 조사를 실시한다. UV 조사 시간은 예를 들면, 약 10분 내지 60분 정도이다. UV 조사 후의 제4의 층(14)의 막두께는 예를 들면, 약 10㎚ 내지 100㎚ 정도이다.
다음에, 제4의 층(14) 위에 제5의 층(15)을 형성한다(S15). 제5의 층(15)은 Ni, 또는 NiO를 타겟으로 한 스퍼터법에 의해 형성할 수 있다.
제5의 층(15) 위에 제2 전극(22)을 형성한다(S16). 제2 전극(22)의 형성 방법으로서는 스퍼터링, 이온 도금, 전자빔 증착, 진공 증착, 화학 증착 등의 기상 성막법을 들 수 있다. 또한, 마스크를 이용하여, 제2 전극(22)을 부분적으로 성막해도 좋다. 또한, 제2 전극(22)은 전해 도금법, 무전해 도금법 등에 의해 형성할 수 있다. 도금에 사용되는 금속으로서는 일반적으로 구리, 구리 합금, 니켈, 은 금, 아연 또는 주석 등을 사용하는 것이 가능하다. 예를 들면, 제2 전극(22)은 두께 300㎚의 Al막으로 되어 있다.
상기의 제조 방법에 의해, 고성능의 이차 전지(100)를 높은 생산성으로 제조할 수 있다.
실시 형태 2.
실시 형태 2에 관련된 이차 전지(100A)의 구성에 대해 도 6을 이용하여 설명한다. 도 6은 이차 전지(100A)의 구성을 도시하는 단면도이다. 본 실시 형태에서는 제5의 층(15) 대신에, 제6의 층(16)이 마련되어 있다. 이차 전지(100A)는 제1 전극(21), 제1의 층(11), 제2의 층(12), 제3의 층(13), 제4의 층(14), 제6의 층(16) 및 제2 전극(22)이 이 순서로 적층된 적층 구조를 가지고 있다. 제6의 층(16) 이외의 구성에 대해서는 실시 형태 1과 마찬가지이기 때문에, 적절히 설명을 생략한다.
제6의 층(16)은 수산화 니켈(Ni(OH)2)을 포함하고 있다. 구체적으로는 소정의 두께로 성막된 수산화 니켈층이 제6의 층(16)으로 된다. 제6의 층(16)의 두께는 100㎚ 이상, 400㎚ 이하인 것이 바람직하다.
제6의 층(16)은 케미컬 바스 디포지션(chemical bath deposition)(CBD)법, 딥 코팅법(dip-coating method) 또는 미스트 CVD법을 이용할 수 있다. 케미컬 바스 디포지션법, 또는 딥 코팅법의 성막에서는 니켈 이온을 포함하는 용액을 이용한다. 구체적으로는 알칼리성 수용액과 니켈 이온을 포함하는 수용액을 반응시킴으로써, 제4의 층(14)의 표면에 수산화 니켈층을 퇴적해 간다.
이와 같이, 케미컬 바스 디포지션법, 또는 딥 코팅법 등에 의해 수산화 니켈막을 제4의 층(14) 위에 직접 형성하고 있다. 따라서, 제6의 층(16)을 충분한 두께로 형성할 수 있기 때문에, 축전 용량이 큰 이차 전지를 실현할 수 있다. 즉, 산화 니켈로부터 수산화 니켈로 전기적으로 변환한 구성에서는 막두께가 얇기 때문에, 충분한 축전 용량을 얻는 것이 곤란하다.
또한, 이차 전지는 제5의 층(15)과 제6의 층(수산화 니켈층)(16)의 둘 다를 구비하고 있어도 좋다. 이 경우, 제5의 층(15) 위에 제6의 층(16)을 형성해도 좋고, 제6의 층(16) 위에 제5의 층(15)을 형성해도 좋다. 나아가서는 제2 전극(22)과 제4의 층(SiOx+SnOx)(14) 사이에 2개의 NiO층을 마련하고, 2개의 NiO층 사이에 수산화 니켈층을 마련해도 좋다. 또한, 상기한 제1의 층(11) 내지 제6의 층(16) 이외의 층이 추가되어 있어도 좋다.
이상, 본 발명의 실시형태의 1예를 설명했지만, 본 발명은 그 목적과 이점을 해치는 일이 없는 적당한 변형을 포함하고, 또한, 상기의 실시형태에 의해 제한 받지 않는다.
본 출원은 2018년 11월 13일에 출원된 일본출원 특원 2018－212875를 기초로 하는 우선권을 주장하고, 그 개시된 모두 본 명세서에 포함된다.
100:　이차 전지
11: 제1의 층(n형 산화물 반도체층)
12: 제2의 층(SiOx+TiOx)
13: 제3의 층(TaOx)
14: 제4의 층(SiOx+SnOx)
15: 제5의 층(산화 니켈층)
16: 제6의 층(수산화 니켈층)
21: 제1 전극
22: 제2 전극

Claims (10)

  1. 제1 전극과,
    제2 전극과,
    상기 제1 전극과 제2 전극 사이에 배치되고, 제1의 n형 산화물 반도체 재료를 포함하는 제1의 층과,
    상기 제1의 층 상에 배치되고, 제2의 n형 산화물 반도체 재료와 제1의 절연 재료를 포함하는 제2의 층과,
    상기 제2의 층 위에 배치되고, 탄탈 산화물을 포함하는 제3의 층과,
    상기 제3의 층 위에 배치되고, 제2의 절연 재료를 포함하는 제4의 층
    을 구비하는, 이차 전지.
  2. 제1항에 있어서,
    상기 제3의 층은 탄탈 산화물을 포함하는 비정질층, 또는 복수의 탄탈 산화물 나노입자를 포함하는 나노입자 층인 것을 특징으로 하는, 이차 전지.
  3. 제1항 또는 제2항에 있어서,
    상기 제3의 층의 두께가 50㎚ 이상, 800㎚ 이하인, 이차 전지.
  4. 제1항 내지 제2항에 내지 제3항 중 어느 한 항에 있어서,
    상기 제4의 층과 상기 제2 전극 사이에, 산화 니켈 또는 수산화 니켈을 포함하는 층이 형성되어 있는, 이차 전지.
  5. 제1항 내지 제2항에 내지 제4항 중 어느 한 항에 있어서,
    상기 제4의 층이 상기 제2의 절연 재료인 SiOx를 주성분으로 하는 층이고,
    상기 제4의 층에는 금속 산화물이 첨가되어 있는, 이차 전지.
  6. 제5항에 있어서,
    상기 금속 산화물이 SnOx인, 이차 전지.
  7. 제1항 내지 제2항에 내지 제6항 중 어느 한 항에 있어서,
    상기 제1의 절연 재료가 SiOx이고,
    상기 제2의 n형 산화물 반도체 재료가 TiO2인, 이차 전지.
  8. 제1항 내지 제2항에 내지 제7항 중 어느 한 항에 있어서,
    상기 제1의 n형 산화물 반도체 재료가 TiO2인, 이차 전지.
  9. 제1 전극 위에, 제1의 n형 산화물 반도체 재료를 포함하는 제1의 층을 형성하는 공정과,
    상기 제1의 층 위에, 제2의 n형 산화물 반도체 재료와 제1의 절연 재료를 포함하는 제2의 층을 형성하는 공정과,
    상기 제2의 층 위에, 탄탈 산화물을 포함하는 제3의 층을 형성하는 공정과,
    상기 제3의 층 위에, 제2의 절연 재료를 포함하는 제4의 층을 형성하는 공정과,
    상기 제4의 층 위에, 제2 전극을 형성하는 공정을 구비하는, 이차 전지의 제조 방법.
  10. 제9항에 있어서,
    상기 제3의 층을 형성하는 공정에서는 스퍼터 성막, 증착 또는 이온 도금에 의해, 탄탈 산화물을 포함하는 비정질층, 또는 복수의 탄탈 산화물 나노입자를 포함하는 나노입자 층을 형성하는, 이차 전지의 제조 방법.
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