KR20210084370A - 반도체 패키지 - Google Patents

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KR20210084370A
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    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16238—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area protruding from the surface of the item
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Abstract

본 발명은 반도체 패키지에 관한 것으로, 소자가 실장되며 금속 패드부를 포함하는 상부 패키지; 상기 금속 패드부에 접속되는 금속 포스트; 및 소자가 실장되며 상기 금속 포스트에 접속되는 하부 패키지;를 포함한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 반도체 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packing) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP)라 한다. 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
종래의 패키지 온 패키지는 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패기지를 연결하거나 먼저 하부 패키지를 몰딩한 후 몰딩 부위를 레이저 드릴 공정(Laser Drilling)을 통해 하부 패키지의 PoP 패드까지 비아(Via)를 형성하여(Through Molded Via 방식) 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.
그러나, 최근에는 패키지 온 패키지 제품에서 고집적 및 고성능 구현을 위해 다이(Die)의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으며, 이를 위하여 보다 패키지 간의 간격을 보다 넓게 확보하는 것이 중요한 과제이다.
그러나, 종래 기술에 따른 반도체 패키지는 패키지 간의 간격을 넓히기 위하여 솔더 볼(solder ball)의 크기 또는 높이를 크게 하는 경우에는, 솔더 볼에 크랙(crack) 또는 붕괴가 발생하는 문제점이 있었다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 실장되는 칩의 개수를 증가시켜 고밀도를 실현하고, 상부 패키지와 하부 패키지 간의 접합 신뢰성이 우수한 반도체 패키지를 제공하는 데 있다.
또한, 본 발명은 상부 패키지에 금속 포스트를 고정하여 제조 공정을 보다 단순화하여 제조시간과 제조비용을 보다 절감하고자 한다.
전술한 문제를 해결하기 위한 본 실시예에 따른 반도체 패키지는 소자가 실장되며, 금속 패드부에 의해 고정되는 금속 포스트를 포함하는 상부 패키지; 및 소자가 실장되며 상기 금속 포스트에 접속되는 하부 패키지;를 포함한다.
본 발명의 다른 일실시예에 따르면, 상기 금속 포스트는 상기 하부 패키지와 접속되는 면에 금속 재료의 솔더층;을 더 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 솔더층은 상기 하부 패키지의 회로 패턴에 접합될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 솔더층은 주석(Sn)과 구리(Cu)의 합금 재료 또는 주석(Sn)과 은(Ag)의 합금 재료로 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 솔더층은 상기 금속 포스트의 상면에 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 솔더층은 상기 금속 포스트를 둘러싸도록 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 솔더층은 상기 금속 포스트의 상면 및 측면에 형성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 금속 포스트는 구리(Cu) 재료로 구성될 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 상부 패키지는 코어 기판; 및 상기 코어 기판의 양면에 형성되는 절연층;을 포함할 수 있다.
본 발명의 다른 일실시예에 따르면, 상기 금속 패드부는 상기 코어 기판의 표면에 각각 형성될 수 있다.
본 발명의 실시예에 따르면, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 실장되는 칩의 개수를 증가시켜 고밀도를 실현하고, 상부 패키지와 하부 패키지 간의 접합 신뢰성이 우수한 반도체 패키지를 제공할 수 있다.
또한, 본 발명의 실시예에 따르면, 상부 패키지에 금속 포스트를 고정하여 제조 공정을 보다 단순화하여 제조시간과 제조비용을 보다 절감할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2 및 도 3은 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트를 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 다른 일실시예에 따른 반도체 패키지의 금속 포스트를 설명하기 위한 도면이다.
도 6 내지 도 13은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 패키지 온 패키지(Package On Package: POP) 타입의 패키지로 구성될 수 있다.
반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 금속 포스트(510)를 포함하여 구성된다.
하부 패키지(300)에는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장되고, 상부 패키지(400)에도 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장된다. 한편, 상기 소자(370, 430)는 반도체로 구성될 수 있다.
상부 패키지(400)에도 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장되며, 하부 패키지(300)에는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장된다. 한편, 상기 소자(340)는 반도체로 구성될 수 있다.
이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성될 수 있다.
일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 하부 소자(370)를 포함할 수 있다. 하부 소자(370)가 복수개로 구성되는 경우에는 절연 물질층의 개재하에 적층될 수 있다.
하부 패키지 기판(310)의 하면에는 반도체 패키지를 외부 장치와 전기적으로 연결시키는 솔더볼 형태의 외부 단자(350)들이 구비될 수 있다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 상부 소자(430)를 포함할 수 있다. 상기 상부 소자(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.
상부 소자(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.
금속 포스트(510)는 상기와 같이 구성되는 상부 패키지(400)에 포함되며, 금속 패드우베 의해 상기 상부 패키지 기판(410) 상에 고정된다. 한편, 상기 금속 포스트(510)는 구리(Cu) 재료를 포함하여 형성될 수 있다.
이때, 상기 금속 포스트(510)의 표면에는 솔더층(520)이 형성된다.
즉, 상기 솔더층(520)은 상기 금속 포스트(510)의 하부 패키지(300)와 접속되는 면에 형성되어, 하부 패키지(300)의 회로 패턴에 접합될 수 있다.
본 발명의 실시예에 따르면 상기 솔더층(520)은 주석(Sn)과 구리(Cu)의 함금 재료 또는 주석(Sn)과 은(Ag)의 합금 재료로 구성되어, 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 형성될 수 있으며, 상기 금속 포스트(510)는 구리(Cu) 재료로 구성될 수 있다.
종래에 일반적인 솔더 재료를 사용하는 경우에는, 일반적인 솔더 재료는 210 내지 220 도의 용융점을 가지나, 본 발명의 실시예에서와 같이 솔더층(520)이 230 내지 250 도의 고융점 솔더 재료로 형성되면, 접합 신뢰성이 우수하여 하부 패키지(300)의 적층 시에 안정적인 공정 수율을 확보할 수 있는 효과가 있다.
고융점 솔더 재료의 솔더층(520)을 사용하는 경우에는, 하부 패키지(300)와의 접합 시에 안정적인 공정 수율을 확보할 수 있을 뿐만 아니라, 상부 패키지(400)와 하부 패키지(300) 간의 간격을 증가시켜 반도체 칩의 고밀도 적층이 가능하도록 하고, 신뢰도와 안정성을 향상시킨 반도체 패키지를 구성할 수 있다.
한편, 상기 금속 포스트(510)의 표면 상에는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료를 포함하는 표면 처리층이 더 형성될 수 있다.
본 발명의 실시예에서와 같이 금속 포스트(510)의 표면에 표면 처리층을 더 형성하면 하부 패키지(300)와의 접합 신뢰성을 향상시킬 수 있으며, 상부 패키지(300)의 적층 시에 안정적인 공정 수율을 확보함과 동시에 금속 포스트(510)의 산화 방지가 이루어져 반도체 패키지의 신뢰성을 확보할 수 있다.
도 2 및 도 3은 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트를 설명하기 위한 도면이고, 도 4 및 도 5는 본 발명의 다른 일실시예에 따른 반도체 패키지의 금속 포스트를 설명하기 위한 도면이다.
도 2에 도시된 바와 같이, 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트(510)는 상부 패키지 기판(410)의 하면에 배치된다.
보다 상세하게 설명하면, 도 3에 도시된 바와 같이 금속 포스트(510)는 패드부(501) 상에 형성되어 상기 상부 패키지 기판(410) 상에 고정된다.
또한, 도 4 및 도 5에 도시된 바와 같이 금속 포스트(510) 상에는 솔더층(520)이 더 형성될 수 있다.
보다 상세하게 설명하면, 도 4에 도시된 바와 같이 솔더층(520)이 금속 포스트(510)의 상면에 형성되거나, 도 5에 도시된 바와 같이 솔더층(520)이 금속 포스트(510)를 둘러싸도록 형성될 수 있다.
이때, 도 5의 실시예에서는 상기 솔더층(520)이 금속 포스트(510)의 상면과 측면을 모두 덮도록 형성될 수 있다.
상기와 같이 구성된 솔더층(520)은 하부 패키지의 회로 패턴에 접합된다.
도 4에 도시된 실시예에서는 금속 포스트(510)의 상면에 전해 도금법을 이용하여 형성하며, 이와 같이 금속 포스트(510)의 상면에 전해 도금법을 이용하여 솔더층(520)을 형성하는 경우에는 어셈블리 공정에서 별도의 솔더 볼(solder ball)이나 솔더 페이스트(solder paste)를 사용할 필요가 없으므로, 보다 공정을 단순화 할 수 있다.
또한, 도 5의 실시예에서도 상기 금속 포스트(510)를 덮도록 형성된 솔더층(520)이 형성되므로 별도의 솔더 볼(solder ball)이나 솔더 페이스트(solder paste)를 사용할 필요가 없으므로 어셈블리 공정이 단순하고, 솔더층(520) 내에 금속 포스트(510)가 배치되므로 솔더층(520)을 구성하는 솔더 재료의 무른 특성을 보상하여 높이를 보다 높게 형성할 수 있다.
그뿐만 아니라, 도 5의 실시예에서는 솔더층(520)이 금속 포스트(510)의 상면과 측면을 모두 덮도록 형성되므로 하부 패키지와의 표면 접합 신뢰성을 보다 향상시킬 수 있다.
한편, 금속 포스트(510)는 구리(Cu) 재료를 포함하여 구성될 수 있으며, 상기 솔더층(520)은 주석(Sn)과 구리(Cu)의 합금 재료 또는 주석(Sn)과 은(Ag)의 합금 재료로 구성될 수 있다.
도 6 내지 도 13은 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 6에 도시된 바와 같이 패드부(501, 502)가 형성된 코어 기판(411) 상에 절연층(412, 413)을 형성한다.
이후에는 도 7에 도시된 바와 같이 절연층(412, 413)상에 상기 패드부(501, 502)를 노출하는 개구부를 형성한다.
이후, 도 8에 도시된 바와 같이 금속 포스트를 형성하고자 하는 패드부(501, 502) 측의 절연층(513) 상에 금속 시드층(seed layer: 503)을 형성한다.
이후에는 도 9에 도시된 바와 같이 그 상부에 포토레지스트층(600)을 형성하고, 도 10에 도시된 바와 같이 상기 포토레지스트층(600)에 개구부를 형성한다.
이후, 도 11에 도시된 바와 같이 상기 절연층(413)과 포토레지스트층(600)에 생성된 개구부 상에 금속 재료를 충진한다. 이때, 상기 금속 재료를 충진한 표면에는 금(Au) 및 니켈(Ni) 중에서 적어도 어느 하나의 재료를 포함하는 표면 처리층이 더 형성될 수 있다.
이후에는 도 12에 도시된 바와 같이 상기 포토레지스트층(600)을 제거하고, 도 13에 도시된 바와 같이 금속 시드층(503)을 제거하여 금속 포스트(510)를 완성한다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
370: 하부 소자
400: 상부 패키지
410: 상부 패키지 기판
442: 본딩 와이어
430: 상부 소자
510: 금속 포스트
520: 솔더층

Claims (5)

  1. 하부 패키지; 및
    상기 하부 패키지 위에 연결된 상부 패키지를 포함하고,
    상기 상부 패키지는,
    제1 코어 기판;
    상기 제1 코어 기판의 하면에 배치된 패드부;
    상기 제1 코어 기판의 하면에 배치되어 상기 패드부의 하면을 노출하는 제1 개구부를 가지고, 상기 상부 패키지의 최하부에 배치된 제1 절연층;
    상기 패드부의 하면에 배치되고, 상기 제1 절연층의 하면 아래로 돌출된 금속 포스트; 및
    상기 금속 포스트의 하면에 배치되는 솔더층을 포함하고,
    상기 솔더층의 상면은,
    상기 제1 절연층의 하면과 직접 접촉하는 제1 부분과,
    상기 금속 포스트의 측면과 직접 접촉하는 제2 부분과,
    상기 금속 포스트의 하면과 직접 접촉하는 제3 부분을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 솔더층은,
    주석(Sn)과 구리(Cu)의 합금 재료 또는 주석(Sn)과 은(Ag)의 합금 재료로 구성되는,
    반도체 패키지.
  3. 제1항 또는 제2항에 있어서,
    상기 하부 패키지는,
    제2 코어 기판;
    상기 제2 코어 기판의 상면에 배치되고, 상기 솔더층에 연결된 회로 패턴; 및
    상기 제2 코어 기판의 상면에 배치되어 상기 회로 패턴의 상면을 노출하는 제2 개구부를 가지고, 상기 하부 패키지의 최상부에 배치된 제2 절연층;을 포함하고,
    상기 솔더층의 일부는 상기 제2 절연층의 상기 제2 개구부 내에 배치되고,
    상기 솔더층의 하면은 상기 제2 절연층의 상기 제2 개구부를 통해 노출된 상기 회로 패턴의 상면과 직접 연결되고,
    상기 솔더층의 하면은 상기 제2 절연층의 하면과 동일 평면 상에 위치하며,
    상기 솔더층의 하면은 상기 제2 절연층의 상면 및 상기 금속 포스트의 하면보다 낮게 위치하며,
    상기 솔더층의 상면은 상기 제2 절연층의 상면 및 상기 금속 포스트의 하면보다 높게 위치하고,
    상기 솔더층의 상면은 상기 금속 포스트의 상면보다 낮게 위치하고,
    상기 솔더층은 230 내지 250 도의 용융점을 가지는 고융점 솔더 재료로 형성되고,
    상기 금속 포스트는 구리를 포함하는, 반도체 패키지.
  4. 제1항 또는 제2항에 있어서,
    상기 상부 패키지는 상기 제1 코어 기판 위에 배치된 상부 소자를 포함하고,
    상기 상부 소자와 상기 제1 코어 기판을 연결하는 본딩 와이어를 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 하부 패키지는
    상기 제2 코어 기판 위에 배치된 하부 소자; 및
    상기 제2 코어 기판의 하면에 배치되고, 외부 장치에 상기 반도체 패키지를 연결하는 외부 단자를 포함하는 반도체 패키지.
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