KR20140077360A - 패키지 온 패키지형 반도체 패키지 및 그 제조 방법 - Google Patents

패키지 온 패키지형 반도체 패키지 및 그 제조 방법 Download PDF

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KR20140077360A
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류성욱
신승열
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엘지이노텍 주식회사
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Abstract

본 발명은 패키지 온 패키지형 반도체 패키지 및 그 제조 방법에 관한 것으로, 본 발명에 따른 패키지 온 패키지형 반도체 패키지는 소자가 실장된 하부 패키지의 기판 상에 금속 포스트를 형성하고, 상기 금속 포스트의 상면에 상기 금속 포스트의 폭과 동일한 폭으로 도전성 범프를 형성하고, 상기 도전성 범프에 소자가 실장된 상부 패키지를 접속한다.

Description

패키지 온 패키지형 반도체 패키지 및 그 제조 방법{PACKAGE ON PACKAGE TYPE SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 패키지와 패키지가 결합된 패키지 온 패키지형 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장할 수 있는 패키지 온 패키지형 반도체 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징 (Multi-Chip Packing) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP라 한다.) 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
특히, FC PoP란 Flip Chip Package on Package의 약자로 프로세서 다이가 실장된 하부 패키지와 메모리 다이가 실장된 상부 패키지가 솔더볼 부착(Solder Ball Attach) 방식 등을 통해 상호 접속되는 패키지를 말한다. 기존 PoP 상호 연결 방법은 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패기지를 연결하거나 먼저 하부 패키지를 몰딩한 후 몰딩 부위를 레이저 드릴 공정(Laser Drilling)을 통해 하부 패키지의 PoP 패드까지 비아(Via)를 형성하여(Through Molded Via 방식) 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.
도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 1을 참조하면, 플립칩 형태 반도체(12)가 솔더볼(16)로 기판(14)에 장착된다.
에폭시 수지와 같은 언더필 재료(18)가 반도체(12) 및 기판(14) 사이에 전착되고, 솔더볼(19)이 또 다른 전기적 상호접속을 위해 기판(14)의 대향 사이드상에 형성된다.
반도체들(20, 22, 24)이 기판(26)위에 적재되고 봉지재(28)에 의해 커버된다.
또한, 반도체들(20, 22, 24)은 본드 와이어(30)로 기판(26)에 전기적으로 연결되며, 기판(26)은 솔더볼(32)로 기판(14)에 연결된다.
그러나, 최근 FC PoP 제품에서 고집적 및 고성능 구현을 위해 Die의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으나 이를 구현하기 위해서는 패키지간 사이의 간격을 기존 대비 크게 해야 하는 제약사항이 발생한다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 상부 패키지와 하부 패키지 간의 간격을 증가시킴으로써, 하부 패키지에 실장되는 칩의 개수를 증가시킬 수 있는 패키지 온 패키지형 반도체 패키지를 제공하는 데 있다.
전술한 문제를 해결하기 위한 본 발명의 일 실시형태에 따른 따른 패키지 온 패키지형 반도체 패키지는, 소자가 실장된 하부 패키지의 기판 상에 금속 포스트를 형성하고, 상기 금속 포스트의 상면에 상기 금속 포스트의 폭과 동일한 폭으로 도전성 범프를 형성하고, 상기 도전성 범프에 반도체가 실장된 상부 패키지를 접속한다.
본 발명의 또 다른 일실시예에 따르면, 상기 하부 패키지의 기판 상에 금속 포스트를 형성 시에는, 상기 하부 패키지의 기판 상에 시드(seed) 패턴부를 형성하고, 상기 시드 패턴부 상에 금속 포스트를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 시드 패턴부 상에 금속 포스트를 형성시에는, 상기 시드 패턴부 상에 포토 레지스트층을 형성하고, 상기 포토 레지스트층을 이용해 상기 시드 패턴부 상에 금속 포스트를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프를 형성시에는, 상기 금속 포스트와 상기 포토 레지스트층 상에 감광성 솔더를 인쇄하고, 상기 감광성 솔더를 노광 및 현상하여 상기 금속 포스트 상에 도전성 범프를 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프를 형성한 이후, 상기 도전성 범프를 리플로우(reflow)하여 상기 상부 패키지에 접속되는 면을 상기 상부 패키지 측으로 볼록하게 돌출되도록 형성한다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프를 형성한 이후, 상기 도전성 범프의 상부 패키지에 접속되는 면을 평면으로 가공한다.
본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지는, 반도체가 실장된 하부 패키지; 상기 하부 패키지에 접속되는 금속 포스트; 상기 금속 포스트의 상면에 상기 금속 포스트의 폭과 동일한 폭으로 형성되는 도전성 범프; 반도체가 실장되며, 상기 도전성 범프에 접속되는 상부 패키지;를 포함하여 구성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프는 상기 상부 패키지에 접속되는 면이 상기 상부 패키지 측으로 볼록하게 돌출된다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프는 상기 상부 패키지에 접속되는 면이 평면으로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트는 상기 하부 패키지에 접속되는 시드(seed) 패턴부 상에 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 금속 포스트는 구리(Cu)로 형성된다.
본 발명의 또 다른 일실시예에 따르면, 상기 도전성 범프는 감광성 솔더페이스트로 형성된다.
본 발명에 의해, 상부 패키지와 하부 패키지 사이에 형성된 솔더볼의 높이 제한을 극복함으로써, 하부 패키지에 다수의 칩을 실장 할 수 있다.
도 1은 솔더볼 부착 방식이 적용된 패키지 온 패키지형 반도체 패키지의 일예를 도시한다.
도 2 및 도 3은 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다.
도 4 내지 도 7은 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 일 실시형태에 따른 패키지 온 패키지에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다.
또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니며, 제 1, 제2 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 2 및 도 3은 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지의 단면도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된 이른바 패키지 온 패키지(Package On Package: POP) 타입의 패키지이다.
패키지 온 패키지형 반도체 패키지는 하부 패키지(300), 상부 패키지(400), 금속 포스트(510) 및 도전성 범프(520)를 포함하여 구성된다.
하부 패키지(300)는 하부 패키지 기판(310) 상에 적어도 하나의 하부 소자(370)가 실장된다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 소자(430)가 실장된다.
한편, 상기 소자(340)는 예를 들어 반도체로 구성될 수 있다.
이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성된다.
일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 하부 소자(370)들을 포함할 수 있다. 하부 소자(370)는 메모리 소자와 로직 소자 중 어느 하나로 구성될 수 있다. 하부 소자(370)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.
하부 패키지 기판(310)의 하면에는 반도체 패키지(100)를 외부 장치와 전기적으로 연결시키는 솔더볼과 같은 가령 복수개의 외부 단자(350)들이 더 부착되어 형성된다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410)과, 그리고 상부 패키지 기판(410)의 상면 상에 실장된 상부 소자(430)를 포함할 수 있다. 상부 소자 칩(430)은 예컨대 메모리 소자와 로직 소자 중 어느 하나로 구성될 수 있으며, 상기 상부 소자(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.
상부 소자(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.
하부 패키지(300)와 상부 패키지(400)는 금속 포스트(510)와 도전성 범프(520)에 의해 서로 전기적으로 연결된다.
이때, 상기 금속 포스트(510)는 구리(Cu)로 형성되며, 도전성 범프(520)는 감광성 솔더페이스트로 형성된다.
또한, 하부 패키지(300)와 상부 패키지(400)는 금속 포스트(510)와 도전성 범프(520)의 길이에 따라 이격되거나 혹은 밀착될 수 있다. 한편, 상기 금속 포스트(510)의 길이(L1)는 100 내지 170 ㎛로 형성되고, 도전성 범프(520)의 길이(L2)는 50 내지 130 ㎛로 형성되는 것이 바람직하며, 상기와 같은 금속 포스트(510)와 도전성 범프(520)의 길이로 형성되는 경우에는 금속 포스트(510)와 도전성 범프(520)의 지지 견고성을 유지하면서도 하부 패키지(300)와 상부 패키지(400) 간에 충분한 최대 이격 거리를 확보할 수 있다.
일실시예에 따라, 하부 패키지 기판(310)에 형성된 금속 포스트(510) 상에는 도전성 범프(520)가 형성된다.
상기 도전성 범프(520)는 금속 포스트(510) 상면에 형성되되, 상기 금속 포스트(510)의 폭과 동일한 폭으로 형성된다.
즉, 도전성 범프(520)는 금속 포스트(510)의 단차가 없이 금속 포스트(510)의 폭과 동일한 폭으로 형성된다.
상기와 같이 형성된 도전성 범프(520)는 상부 패키지(160)에 접속되며, 보다 상세하게 살펴보면 도전성 범프(520)는 상부 패키지(400)의 기판(410) 상에 접속된다.
한편, 상기 도전성 범프(520)의 상부 패키지(400)에 접속되는 상면이 볼록한 형태로 구성될 수 있으며, 또 다른 실시예에서는 상기 도전성 범프(520)의 상면이 평면으로 구성될 수 있다.
즉, 도 2에 도시된 바와 같이 상기 도전성 범프(520)는 추가적인 리플로우(reflow) 공정을 통하여 상면이 볼록하게 돌출되도록 형성되어 그 상면이 렌즈형으로 구성되거나, 또는 상면을 평면으로 가공하는 코인(coin) 공정이 이루어져 상면이 평면으로 구성될 수 있다.
도 3은 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지에서, 금속 포스트(510)와 도전성 범프(520)에 의해 하부 패키지(300)와 상부 패키지(400)가 연결된 구조를 도시하고 있다.
도 3에 도시된 바와 같이 하부 패키지(300)에는 금속 포스트(510)와 그 상부에 도전성 범프(520)가 구성되며, 상기 도전성 범프(520)는 상부 패키지(400)에 접속되어, 상기 하부 패키지(300)와 상부 패키지(400)가 전기적으로 연결된다.
도 4 내지 도 7은 본 발명의 일실시예에 따른 패키지 온 패키지형 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 4의 a에 도시된 바와 같이, 먼저 하부 패키지 기판(310) 상에 제1 시드(seed) 패턴부(340)을 형성하고 그 상부에 솔더 레지스트층(330)을 형성한다. 이때, 하부 패키지 기판(310) 상에 솔더 레지스트를 도포하여 솔더 레지스트층(330)을 형성하며, 솔더 레지스트층(330)의 미리 결정된 부분을 제거하여 개구부를 형성한다.
도 4의 b에 도시된 바와 같이, 상기 솔더 레지스트층(330) 상에 상기 제1 시드 패턴부(340)를 연결하는 형태로 제2 시드 패턴부(341)를 형성한다.
도 4의 c에 도시된 바와 같이, 제2 시드 패턴부(341) 상에는 포토 레지스트층(350)을 형성하며, 이때 포토 레지스트층(350)을 라미네이트 한 후에 노광 및 현상하여 형성한다.
한편, 상기 포토 레지스트층(350)은 DFR(Dry Film　PhotoResist)로 형성하며, 그 두께는 100 내지 170 ㎛의 길이로 형성하는 것이 바람직하다.
상기와 같이 형성되는 포토 레지스트층(350)에는 금속 포스트가 형성되는 부분에 개구부가 형성되어 있다.
이후, 도 4의 d에 도시된 바와 같이 상기 포토 레지스트층(350)의 개구부에 금속을 채운다. 그에 따라 포토 레지스트층(350)의 개구부에는 금속 포스트(510)가 형성된다.
이때, 상기 금속으로는 구리(Cu)가 사용된다.
한편, 금속 포스트(510)가 도금에 의해 형성되므로, 생성된 금속 포스트(510)의 표면이 고르지 못할 수 있다. 그에 따라, 금속 포스트(510)의 표면을 그라인드하여 고른 표면을 갖도록 할 수 있다.
이후에는 도 5의 a에 도시된 바와 같이 상기 금속 포스트(510)와 포토 레지스트층(350)의 상부에 감광성 솔더(521)를 인쇄한다.
이때, 상기 감광성 솔더(521)의 두께를 50 내지 130 ㎛로 인쇄한다. 상기 감광성 솔더(521)의 두께를 조절하여 상기 감광성 솔더(521)를 이용하여 생성되는 솔더 범프의 높이를 조절할 수 있으며, 나아가 전체 반도체 패키지의 높이를 조절할 수 있다.
이후, 도 5의 b에 도시된 바와 같이 상기 감광성 솔더(521)를 노광 및 현상하여 상기 금속 포스트 상에 도전성 범프(520)를 형성한다.
이후에는 도 5의 c에서와 같이 상기 포토 레지스트층(350)를 제거하고, 도 5의 d에서와 같이 상기 제2 시드 패턴부(341)를 제거하여, 금속 포스트(510)와 도전성 범프(520)를 완성한다.
이때, 상기 금속 포스트(510)의 길이는 100 내지 170 ㎛로 형성하고, 도전성 범프(520)의 길이(L2)는 50 내지 130 ㎛로 형성되는 것이 바람직하며, 상기와 같은 금속 포스트(510)와 도전성 범프(520)의 길이로 형성되는 경우에는 금속 포스트(510)와 도전성 범프(520)의 지지 견고성을 유지하면서도 하부 패키지(300)와 상부 패키지(400) 간에 충분한 최대 이격 거리를 확보할 수 있다.
상기와 같이 금속 포스트(510)와 도전성 범프(520)를 완성한 이후에는, 도 6에서와 같이 도전성 범프(520)를 리플로우(reflow)하여 상기 상부 패키지에 접속되는 면을 상기 상부 패키지 측으로 돌출되도록 형성할 수 있다.
또 달리, 도 7에서와 같이 도전성 범프(520)의 상부 패키지에 접속되는 면을 평면으로 가공할 수 있다.
도 6 및 도 7의 실시예에서와 같이 도전성 범프(520)의 상면을 가공하면, 상기 도전성 범프(520)를 상부 패키지(400)에 보다 용이하게 접속할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
370: 소자
400: 상부 패키지
410: 상부 패키지 기판
430: 상부 소자
442: 본딩 와이어
510: 금속 포스트
520: 도전성 범프

Claims (12)

  1. 소자가 실장된 하부 패키지의 기판 상에 금속 포스트를 형성하고,
    상기 금속 포스트의 상면에 상기 금속 포스트의 폭과 동일한 폭으로 도전성 범프를 형성하고,
    상기 도전성 범프에 소자가 실장된 상부 패키지를 접속하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  2. 청구항 1에 있어서,
    상기 하부 패키지의 기판 상에 금속 포스트를 형성 시에는,
    상기 하부 패키지의 기판 상에 시드(seed) 패턴부를 형성하고,
    상기 시드 패턴부 상에 금속 포스트를 형성하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  3. 청구항 2에 있어서,
    상기 시드 패턴부 상에 금속 포스트를 형성시에는,
    상기 시드 패턴부 상에 포토 레지스트층을 형성하고,
    상기 포토 레지스트층을 이용해 상기 시드 패턴부 상에 금속 포스트를 형성하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  4. 청구항 3에 있어서,
    상기 도전성 범프를 형성시에는,
    상기 금속 포스트와 상기 포토 레지스트층 상에 감광성 솔더를 인쇄하고,
    상기 감광성 솔더를 노광 및 현상하여 상기 금속 포스트 상에 도전성 범프를 형성하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  5. 청구항 1에 있어서,
    상기 도전성 범프를 형성한 이후,
    상기 도전성 범프를 리플로우(reflow)하여 상기 상부 패키지에 접속되는 면을 상기 상부 패키지 측으로 볼록하게 돌출되도록 형성하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  6. 청구항 1에 있어서,
    상기 도전성 범프를 형성한 이후,
    상기 도전성 범프의 상부 패키지에 접속되는 면을 평면으로 가공하는 패키지 온 패키지형 반도체 패키지의 제조 방법.
  7. 소자가 실장된 하부 패키지;
    상기 하부 패키지에 접속되는 금속 포스트;
    상기 금속 포스트의 상면에 상기 금속 포스트의 폭과 동일한 폭으로 형성되는 도전성 범프;
    소자가 실장되며, 상기 도전성 범프에 접속되는 상부 패키지;
    를 포함하는 패키지 온 패키지형 반도체 패키지.
  8. 청구항 7에 있어서,
    상기 도전성 범프는,
    상기 상부 패키지에 접속되는 면이 상기 상부 패키지 측으로 볼록하게 돌출되는 패키지 온 패키지형 반도체 패키지.
  9. 청구항 7에 있어서,
    상기 도전성 범프는,
    상기 상부 패키지에 접속되는 면이 평면으로 형성되는 패키지 온 패키지형 반도체 패키지.
  10. 청구항 7에 있어서,
    상기 금속 포스트는,
    상기 하부 패키지에 접속되는 시드(seed) 패턴부 상에 형성되는 패키지 온 패키지형 반도체 패키지.
  11. 청구항 7에 있어서,
    상기 금속 포스트는,
    구리(Cu)로 형성되는 패키지 온 패키지형 반도체 패키지.
  12. 청구항 7에 있어서,
    상기 도전성 범프는,
    감광성 솔더페이스트로 형성되는 패키지 온 패키지형 반도체 패키지.
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