KR20210052626A - Led 모듈 및 제조방법 - Google Patents

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KR20210052626A
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light emitting
layer
insulating layer
emitting structure
led module
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KR1020190135447A
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연지혜
유하늘
윤지훈
조수현
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삼성전자주식회사
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Abstract

본 개시의 일 실시예는, 복수의 광방출창을 갖는 기판과; 상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치되며, 각각 제1 영역 및 제2 영역으로 구분된 상면을 가지며 적어도 제1 도전형 반도체층을 갖는 하부 발광 구조물과 상기 하부 발광 구조물의 상기 제1 영역 상에 배치되며 적어도 제2 도전형 반도체층을 갖는 상부 발광 구조물을 포함하고, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 활성층을 포함하는 복수의 LED 셀과; 상기 하부 발광 구조물의 측면과 상기 제2 영역 상에 배치된 보호 절연막과; 상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막과; 상기 복수의 LED 셀 사이를 충전하도록 상기 보호 절연막 상에 배치되며 상기 상부 발광 구조물의 측면에 접촉하는 갭필 절연막과; 상기 하부 발광 구조물의 상기 제1 도전형 반도체층에 접속되는 제1 전극과; 상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 접속되는 제2 전극;을 포함하는 LED 모듈을 제공한다.

Description

LED 모듈 및 제조방법{LED MODULE AND METHOD OF FABRICATING THE LED MODULE}
본 개시는 LED 모듈 및 LED 모듈 제조방법에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자를 그대로 하나의 픽셀로서 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이 장치를 구현할 수 있다. 이러한, 디스플레이 장치는 각각의 픽셀을 구성하는 복수의 디스플레이 모듈로 구성된다.
본 발명의 해결하고자 하는 과제들 중 하나는, 복수의 LED 셀 사이의 공간을 효과적으로 충전할 수 있는 구조를 갖는 LED 모듈을 제공하는데 있다.
본 발명의 해결하고자 하는 과제들 중 다른 하나는, 복수의 LED 셀 사이의 공간을 효과적으로 충전하여 평탄화 공정의 신뢰성을 향상시킬 수 있는 LED 모듈의 제조방법을 제공하는데 있다.
본 개시의 일 실시예는, 복수의 광방출창을 갖는 기판과; 상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치되며, 각각 제1 영역 및 제2 영역으로 구분된 상면을 가지며 적어도 제1 도전형 반도체층을 갖는 하부 발광 구조물과 상기 하부 발광 구조물의 상기 제1 영역 상에 배치되며 적어도 제2 도전형 반도체층을 갖는 상부 발광 구조물을 포함하고, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 활성층을 포함하는 복수의 LED 셀과; 상기 하부 발광 구조물의 측면과 상기 제2 영역 상에 배치된 보호 절연막과; 상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막과; 상기 복수의 LED 셀 사이를 충전하도록 상기 보호 절연막 상에 배치되며 상기 상부 발광 구조물의 측면에 접촉하는 갭필 절연막과; 상기 하부 발광 구조물의 상기 제1 도전형 반도체층에 접속되는 제1 전극과; 상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 접속되는 제2 전극;을 포함하는 LED 모듈을 제공한다.
본 개시의 일 실시예는, 복수의 광방출창을 갖는 기판과, 상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치된 복수의 LED 셀과, 상기 복수의 LED 셀 사이를 충전하고 상기 복수의 LED 셀 상에 배치된 갭필 절연막과, 상기 갭필 절연막 상에 배치되며 실질적으로 평탄한 제1 표면을 갖는 제1 평탄화 절연층과, 상기 제1 평탄화 절연층을 통해 상기 복수의 LED 셀에 각각 연결되며 상기 제1 평탄화 절연층의 상기 제1 표면에 노출된 연결 전극들을 갖는 제1 기판 구조물; 및 상기 제1 기판 구조물 상에 배치되며, 실질적으로 평탄한 제2 표면을 가지며 상기 제2 표면은 상기 제1 표면에 접합된 제2 평탄화 절연층과, 복수의 TFT셀을 포함한 구동 회로와, 상기 구동 회로에 연결되며 상기 제2 평탄화 절연층의 상기 제2 표면에 노출되며 상기 연결 전극들에 각각 접합된 본딩 전극들을 갖는 제2 기판 구조물을 포함하며, 상기 복수의 LED 셀은 각각 제1 영역 및 제2 영역으로 구분된 상면을 가지며 제1 도전형 반도체층을 갖는 하부 발광 구조물과 상기 하부 발광 구조물의 상기 제1 영역 상에 배치되며 활성층 및 제2 도전형 반도체층을 갖는 상부 발광 구조물을 포함하고, 상기 제1 기판 구조물은, 상기 하부 발광 구조물의 측면과 상기 제2 영역 상에 배치된 보호 절연막과, 상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막을 더 포함하며, 상기 갭필 절연막은 상기 보호 절연막 상에 배치되며 상기 상부 발광 구조물의 측면과 접촉하면서 상기 상부 발광 구조물을 둘러싸는 LED 모듈을 제공한다.
본 개시의 일 실시예는, 복수의 광방출창을 갖는 기판과; 상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치되며, 각각 제1 영역 및 제2 영역으로 구분된 상면을 갖는 제1 도전형 반도체층과 상기 제1 영역 상에 순차적으로 적층된 활성층 및 제2 도전형 반도체층을 포함하는 복수의 LED 셀과; 상기 제1 도전형 반도체층의 측면과 상기 제2 영역 상에 배치된 보호 절연막과; 상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막과; 상기 복수의 LED 셀 사이를 충전하도록 상기 보호 절연막 상에 배치되며 상기 활성층 및 상기 제2 도전형 반도체층의 측면들에 접촉하는 갭필 절연막;을 포함하는 LED 모듈을 제공한다.
본 개시의 일 실시예는, 기판 상에 제1 도전형 반도체층을 갖는 반도체 구조물을 형성하는 단계와; 상기 기판의 표면이 노출된 아이솔레이션 영역을 형성하여 상기 반도체 구조물을 복수의 하부 발광 구조물로 분리하는 단계와; 상기 복수의 하부 발광 구조물의 상면 및 측면과 상기 아이솔레이션 영역으로 노출된 상기 기판의 표면에 보호 절연막을 형성하는 단계와; 상기 아이솔레이션 영역에 대응되는 상기 보호 절연막 영역에 광 차단막을 형성하는 단계와; 상기 아이솔레이션 영역이 충전되도록 상기 보호 절연막 상에 갭필 절연막을 형성하는 단계와; 상기 갭필 절연막과 상기 보호 절연막을 부분적으로 제거하여 상기 복수의 하부 발광 구조물 각각의 상면의 일부 영역을 노출시키는 단계와; 상기 복수의 하부 발광 구조물 각각의 상면의 노출된 영역에 활성층 및 제2 도전형 반도체층을 갖는 상부 발광 구조물을 형성하는 단계와; 상기 하부 발광 구조물의 상기 제1 도전형 반도체층 및 상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 각각 접속되는 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는 LED 모듈 제조방법을 제공한다.
복수의 LED 셀을 위한 발광 구조물을 분할성장방식으로 형성함으로써 복수의 LED 셀 사이의 공간에 갭필 절연막을 효과적으로 충전할 수 있으며, 평탄화 공정의 신뢰성을 향상시킬 수 있다. 그 결과, 웨이퍼 레벨에서 TFT 셀을 갖는 회로 기판(또는 제2 기판 구조물)과 복수의 LED 셀이 형성된 기판(또는 제1 기판 구조물)을 견고하게 접합할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 개시의 일 실시예에 따른 LED 모듈을 갖는 디스플레이 패널의 개략적인 사시도이다.
도 2는 도 1의 A부분을 확대하여 나타낸 평면도이다.
도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치에 구현된 구동회로이다.
도 5a 내지 도 12a는 본 개시의 일 실시예에 따른 LED 모듈의 제조방법을 나타내는 주요 공정별 평면도이다.
도 5b 내지 도 12b는 본 개시의 일 실시예에 따른 LED 모듈의 제조방법을 나타내는 주요 공정별 단면도이다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 LED 모듈의 제조방법을 나타내는 주요 공정별 단면도이다.
도 16은 웨이퍼(제1 및 제2 기판 구조물)의 본딩 과정을 나타내는 개략 사시도이다.
도 17은 본 개시의 일 실시예에 따른 디스플레이용 LED 모듈을 나타내는 단면도이다.
도 18은 본 개시의 일 실시예에 따른 LED 모듈에 사용 가능한 파장 변환 물질로서 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 개시의 일 실시예에 따른 LED 모듈을 갖는 디스플레이 패널의 개략적인 사시도이며, 도 2는 도 1의 A부분을 확대하여 나타낸 평면도이고, 도 3은 도 2의 I-I'선을 따라 절개하여 본 측 단면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 디스플레이 패널(10)은 TFT 셀을 포함하는 회로 기판(200)("제2 기판 구조물"이라고도 함)과, 상기 회로 기판(200) 상에 배치되며 복수의 픽셀(PX)을 배열된 LED 모듈(100)("제1 기판 구조물"이라고도 함)을 포함한다. 또한, 상기 디스플레이 패널(10)은 상기 회로 기판(200)과 상기 LED 모듈(100)을 둘러싸는 프레임(11)을 더 포함할 수 있다.
본 실시예에 채용된 각 픽셀(PX)은 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)을 포함하며. 제1 및 제4 서브 픽셀(SP1,SP2,SP3,SP4)은 각각 특정 파장의 광을 방출할 수 있는 LED 셀(C1,C2,C3,C4)을 포함할 수 있다. 예를 들어, 상기 LED 셀(C1,C2,C3,C4)은 청색 광 또는 자외선 광을 방출할 수 있는 발광 구조체(LS)를 포함할 수 있다.
상기 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)은 컬러 이미지를 디스플레이하기 위해서 상기 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)의 적어도 일부가 서로 다른 색의 광을 방출하도록 구성될 수 있다. 예를 들어, 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 각각 적색 광, 녹색 광 및 청색 광을 방출하도록 구성될 수 있으며, 상기 제4 서브 픽셀(SP4)은 상기 3색 중 어느 하나(예, 녹색 광) 또는 백색 광을 방출하도록 구성될 수 있다.
본 실시예에서, 픽셀(PX)은 4개의 서브 픽셀(SP1,SP2,SP3,SP4)로 구성된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 각 픽셀은 서로 다른 색(예, 적색, 녹색 및 청색)의 광을 방출하도록 구성된 3개의 서브 픽셀로 구성될 수도 있다. 상기 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)으로부터 방출되는 광의 색은 LED 셀(C1-C4) 및/또는 파장변환부(도 3의 191,192,193)에 의해 결정될 수 있으며, 이에 대해서는 도 3에서 더욱 상세히 설명하기로 한다.
도 1에 도시된 바와 같이, 본 실시예에 채용된 픽셀(PX) 어레이는 15×15로 배열된 형태로 예시되어 있으나, 행(column)과 열(row)은 임의의 적절한 개수(예, 1,024×768)로 구현될 수 있다. 원하는 해상도에 따라, 픽셀 어레이는 다른 배열을 가질 수 있다. 도 1에 도시된 LED 모듈(100)은 작은 단위(예, 5×5)의 픽셀 어레이의 블럭체를 마련한 후에 각 블럭체를 회로 기판(200) 상에 전사시켜 배열함으로써 제조될 수 있다.
상기 프레임(11)은 상기 LED 모듈(100)의 주위에 배치되어 픽셀(PX)의 어레이의 배치공간을 정의하는 가이드로 제공될 수 있다. 상기 프레임(11)은 예를 들어 폴리머, 세라믹, 반도체 또는 금속과 같은 재료 중 적어도 하나를 포함할 수 있다. 특정 예에서, 상기 프레임(11)은 블랙 매트릭스(black matrix)를 포함할 수 있다. 상기 프레임(11)은 블랙 매트릭스에 한정되지 않으며, 제품의 용도에 따라 백색(white) 매트릭스 또는 다른 컬러의 구조물을 사용할 수 있다. 예를 들어, 상기 백색 매트릭스는 반사 물질 또는 산란물질을 포함할 수 있다. .
본 실시예에 예시된 디스플레이 패널(10)는 사각형상인 평면 구조를 갖는 것으로 예시되어 있으나, 다른 형상의 구조를 가질 수 있다. 일부 실시예에서, 회로 기판(TFS)을 플렉서블 기판을 이용하여 형성함으로써 곡선 프로파일을 갖는 구조를 가질 수도 있다.
도 3은 도 2에 도시된 LED 모듈을 I-I'선을 따라 절개하여 본 측단면도이다. 여기서, 도 3에 도시된 단면은 하나의 픽셀을 구성하는 LED 구조를 예시하며, 구체적으로 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)에 각각 대응되는 제1 내지 제3 LED 셀(C1,C2,C3)의 단면을 나타낸다.
여기서 상기 제4 LED 셀(C4)은 생략되어 있으나, 제1 내지 제3 LED 셀(C1,C2,C3)과 유사한 구조를 가지며, 일부 실시예에서, 상기 제4 LED 셀(C1)은 다른 LED 셀의 광과 동일한 색의 광을 방출하도록 구성될 수 있으며, 그 다른 LED 셀과 동일한 구조를 갖는 것으로 이해될 수 있다.
도 3을 참조하면, 상기 디스플레이 패널(10)은 회로 기판(200) 상에 배치된 LED 모듈(100)을 포함한다. 본 명세서에서 상기 디스플레이 패널은 "디스플레이용 LED 모듈"이라고도 한다.
상기 LED 모듈(100)은 LED 어레이를 갖는 제1 기판 구조물로 구현될 수 있다. 상기 회로 기판(200)은 상기 제1 기판 구조물과 접합된 제2 기판 구조물로 구현될 수 있다. 상기 제1 기판 구조물과 제2 기판 구조물은 서로 웨이퍼 레벨에서 퓨전 본딩(fusion bonding) 또는 하이브리드 본딩(hybrid bonding)과 같은 웨이퍼 본딩방법에 의해 일체로 접합될 수 있다(도 16 참조).
상기 LED 모듈(100)은 복수의 광방출창(W1,W2,W3)을 갖는 기판(110)과, 상기 복수의 광방출창(W1,W2,W3)에 각각 대응되도록 상기 기판(110) 상에 배치된 제1 내지 제3 LED 셀(C1,C2,C3)을 포함한다.
상기 제1 내지 제3 LED 셀(C1,C2,C3)은 특정 파장의 광을 방출하도록 구성된 발광 구조물(LS)을 포함한다. 상기 발광 구조물(LS)은 동일한 성장 공정으로 얻어진 반도체 적층체를 포함할 수 있다. 본 실시예에 채용된 발광 구조물(LS)은 분할 성장 공정으로 얻어진다.
상기 발광 구조체(LS)는 각각 제1 영역 및 제2 영역으로 구분된 상면을 갖는 하부 발광 구조물(LS1)과, 상기 하부 발광 구조물(LS1)의 상기 제1 영역 상에 배치된 상부 발광 구조물(LS2)을 포함한다. 상기 하부 발광 구조물(LS1)은 적어도 제1 도전형 반도체층(122)을 포함할 수 있다. 상기 상부 발광 구조물(LS2)은 적어도 제2 도전형 반도체층(127)을 포함할 수 있다. 본 실시예에서는, 하부 발광 구조물(LS1)은 상기 제1 도전형 반도체층(122)과 상기 기판(110) 사이에 위치한 언도프 반도체층(121)을 더 포함하며, 상기 상부 발광 구조물(LS2)은 활성층(125) 및 제2 도전형 반도체층(127)을 포함하는 형태로 예시되어 있으나. 이에 한정되지 않으며, 다른 실시예(도 17 참조)에서는, 상기 상부 발광 구조물(LS2)은 제1 도전형 반도체층(122)의 일부를 추가로 포함할 수 있으며, 또 다른 실시예에서는, 상기 하부 발광 구조물(LS1)은 활성층(125)을 추가로 포함할 수도 있다.
평면적 관점에서, 상기 제2 영역은 상기 제1 영역의 적어도 일부를 둘러싸는 형상을 가질 수 있다. 본 실시예에서, 상기 제2 영역이 상기 제1 영역의 전체를 둘러싸는 형상을 갖는 것으로 예시되어 있다(도 8a 참조).
상기 기판(110)은 발광 구조물(LS)를 위한 반도체층들(121,122,125,127)을 성장시키기 위한 성장용 기판일 수 있다. 예를 들어, 상기 기판(110)은 절연성, 도전성 또는 반도체 기판을 포함할 수 있다. 본 실시예에서, 상기 기판(110)은 광차단이 가능하며 광방출창(W1,W2,W3)을 위한 가공 공정이 용이하게 적용될 수 있는 기판이 유익하게 사용될 수 있다. 일부 실시예에서, 상기 기판(110)은 실리콘 기판을 포함할 수 있다.
예를 들어, 상기 언도프 반도체층(121)은 GaN을 포함하며, 상기 제1 도전형 반도체층(122)은 n형 InxAlyGa1 -x- yN (0≤x<1, 0≤<1, 0≤x+y<1)을 만족하는 질화물 반도체를 포함하며, 여기서 n형 불순물은 Si, Ge, Se 또는 Te을 포함할 수 있다. 활성층(125)은 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 상기 양자우물층과 양자장벽층은 서로 다른 조성을 가지는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 상기 양자우물층은 InxGa1 - xN (0<x≤1)이며, 상기 양자장벽층은 GaN 또는 AlGaN일 수 있다. 상기 활성층(125)은 실질적으로 동일한 광을 방출하도록 구성될 수 있다. 예를 들어, 상기 활성층(125)은 청색 광(예, 440㎚∼460㎚) 또는 자외선이나 근자외선 광(예, 380㎚∼440㎚)을 방출하도록 구성될 수 있다. 상기 제2 도전형 반도체층(127)은 p형 InxAlyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층을 포함하며, 여기서, p형 불순물은 Mg, Zn 또는 Be을 포함할 수 있다.
상기 기판(110)은 복수의 광 방출창(W1,W2,W3)을 제공하는 격벽 구조를 갖는다. 앞서 설명한 바와 같이, 상기 복수의 광방출창(W1,W2,W3)은 상기 복수의 LED 셀에 각각 대응되도록 상기 기판(110) 상에 형성될 수 있다. 도 3에 도시된 바와 같이, 제1 내지 제3 광방출창(W1,W2,W3)의 적어도 일부에는 광 조정부가 배치될 수 있다. 본 실시예에서, 제1 및 제2 광 조정부(191,192)는 각각 제1 및 제2 LED 셀(C1,C2)로부터 방출되는 광의 일부를 각각 서로 다른 색의 광으로 변환시킬 수 있다. 예를 들어, 제1 내지 제3 LED 셀(C1,C2,C3)는 청색 광을 방출하도록 구성되며, 제1 및 제2 파장 변환부(191a,192a)는 각각 적색 광 및 녹색 광으로 변환하도록 구성되며, 상기 제3 광방출창(W3)은 청색 광이 방출되도록 보호용 투명수지(193)로 충전될 수 있다.
예를 들어, 제1 및 제2 파장 변환부(191b,192b)는 각각 제1 및 제2 파장 변환 물질(P1,P2)을 포함할 수 있다. 상기 제1 및 제2 파장 변환부(191b,192b)는 형광체 또는 양자점과 같은 파장변환 물질이 혼합된 광투과성 액상 수지를 제1 및 제2 광방출창(W1,W2)에 각각 디스펜싱함으로써 형성될 수 있다. 다른 실시예에서, 제1 및 제2 파장 변환부(191b,192b)는 파장변환 필름 형태로 제공될 수 있다.
본 실시예에서, 상기 제1 및 제2 광 조정부(191,192)는 각각 상기 제1 및 제2 파장 변환부(191a,192a) 상에 배치되며 변환되지 않은 청색 광을 차단하는 제1 및 제2 광 필터층(191b,192b)을 더 포함할 수 있다. 이러한 제1 및 제2 광 필터층(191b,192b)에 의해 제1 및 제2 광방출창(W1,W2)으로부터 방출되는 광의 색 순도를 높일 수 있다.
상기 하부 발광 구조물(LS1)의 측면과 상기 제2 영역 상에는 보호 절연막(131)이 배치된다. 상기 보호 절연막(131)은 상기 하부 발광 구조물(LS1)의 측면을 따라 하부 발광 구조물들(LS1) 사이에 위치한 기판(110)의 영역에도 연장될 수 있다. 예를 들어, 상기 보호 절연막(131)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상기 보호 절연막(131)은 비교적 컨포멀하게 형성될 수 있다.
상기 복수의 LED 셀(C1,C2,C3) 사이에 위치한 상기 보호 절연막(131) 영역 상에 광 차단막(135)이 배치될 수 있다. 상기 광 차단막(135)은 하부 발광 구조물(LS1) 상면에 위치한 상기 보호 절연막(131) 영역에도 일부 연장될 수 있다. 상기 광 차단막(135)은 복수의 LED 셀(C1,C2,C3) 사이의 광 간섭을 방지하지 하기 위한 구조로 채용된다. 예를 들어, 상기 광 차단막(135)은 폴리 실리콘을 포함할 수 있다. 상기 광 차단막(135)은 광 반사층으로 구성될 수 있다. 예를 들어, 상기 광 차단막(135)은 반사성 금속층, 분산형 브래그 반사(DBR)층 또는 무지향성 반사(ODR)층을 포함할 수 있다. 상기 반사성 금속층은 Ag, Ni 또는 Al을 포함할 수 있다.
상기 복수의 LED 셀(C1,C2,C3) 사이를 충전하도록 상기 보호 절연막(131) 상에 갭필 절연막(140)이 배치된다. 본 실시예에 채용된 갭필 절연막(140)은 상기 상부 발광 구조물(LS2)의 측면에 접촉하면서 상기 상부 발광 구조물(LS2)을 둘러싸도록 배치될 수 있다. 상기 갭필 절연막(140)의 상면은 상기 상부 발광 구조물(LS2)의 상면과 동일하거나 그보다 높을 수 있다.
상기 갭필 절연막(140)은 제1 및 제2 전극(151,152) 및 활성층(165)보다 먼저 형성되므로, 비교적 충분한 고온(600℃이상, 바람직하게 800℃)에서 형성될 수 있다. 또한, 하부 발광 구조물(LS1) 사이의 공간은 전체 발광 구조물(LS) 사이의 공간보다 낮은 깊이를 가지므로 비교적 용이한 갭필 공정을 수행할 수 있다. 따라서, 상기 갭필 절연막(140) 내부에 보이드(void) 또는 심(seam)의 발생을 억제할 수 있으며, 기계적 신뢰성을 높일 수 있다.
상기 갭필 절연막(140)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있으며, 예를 들어 TEOS(TetraEthyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 그 조합일 수 있다.
상기 LED 모듈(100)은, 상기 하부 발광 구조물(LS1)의 상기 제1 도전형 반도체층(122)에 배치된 제1 전극(151)과, 상기 상부 발광 구조물(LS2)의 상기 제2 도전형 반도체층(127) 상에 배치된 제2 전극(152)을 포함한다. 본 실시예에서 제1 전극(151)은 상기 보호 절연막(131) 및 상기 갭필 절연막(140)의 적어도 일부를 관통하여 상기 제1 도전형 반도체층(122)에 접속될 수 있다. 이와 같이, 상기 제1 전극(151)은 갭필 절연막(140)을 형성한 후에 형성될 수 있다.
상기 제1 전극(151)은 예를 들어 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다. 상기 제2 전극(152)은 반사성 금속으로 형성될 수 있다. 예를 들어, 상기 제2 전극(142)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 가질 수 있다.
상기 LED 모듈(100)은 상기 갭필 절연막(140) 상에 배치되며 실질적으로 평탄한 표면을 갖는 평탄화 절연층(161)을 더 포함할 수 있다. 상기 평탄화 절연층(161)은 제1 및 제2 전극(151,152)을 덮도록 형성될 수 있다. 상기 LED 모듈(100)은 상기 평탄화 절연층(161) 내에 배치된 반사층(175)을 더 포함할 수 있다. 구체적으로, 본 실시예에 채용된 평탄화 절연층(161)은 상기 갭필 절연막(140) 상에 배치되며 상기 제1 및 제2 전극(151,152)을 덮는 제1 절연층(161a)과, 상기 제1 절연층(161a) 상에 배치되며 실질적으로 평탄한 표면을 갖는 제2 절연층(161b)을 포함하고, 상기 반사층(175)은 상기 제1 절연층(161a) 상에 배치되어 상기 제2 절연층(16)에 의해 덮일 수 있다.
상기 LED 모듈(100)은 상기 평탄화 절연층(140)을 통해서 상기 제1 및 제2 전극(151,152)에 각각 연결된 제1 및 제2 연결 전극(181,182)을 더 포함할 수 있다.
상기 제1 및 제2 연결 전극(181,182)은 상기 평탄화 절연층(161)의 상기 표면에 노출될 수 있다. 상기 제1 및 제2 연결 전극(181,182)은 상기 평탄화 절연층(161)의 상기 표면에 노출된 패드부(181P,182P)를 가질 수 있다. 상기 패드부(181P,182P)의 표면은 상기 평탄화 절연층(161)의 상기 표면과 실질적으로 평탄한 공면을 가질 수 있다. 또한, 상기 평탄화 절연층(161) 내에 배치된 반사층(175)은 상기 제1 및 제2 연결 전극(181,182)으로부터 전기적으로 절연되도록 오픈 영역을 가질 수 있다(도 11a 및 도 11b 참조). 예를 들어, 상기 제1 및 제2 연결 전극(181,182)은 구리 또는 구리 함유 합금을 포함할 수 있다. 상기 제1 및 제2 연결 전극(181,182)은 듀얼 다마신(dual-damascene) 공정을 이용하여 형성될 수 있다.
본 실시예에 채용된 회로 기판은, 상기 LED 모듈(100)의 평탄화층(161)과 접합된 배선층(280)과, 복수의 TFT셀(245)을 포함한 구동 회로가 구현된 소자층(210)을 포함한다.
상기 소자층(210)은 상기 반도체 기판(210)과 상기 반도체 기판(210)에 형성된 TFT 셀(245)을 포함하는 구동 회로와, TFT 셀(245)에 전기적으로 연결된 상호 연결부(242)과, 상기 반도체 기판(210) 상에 배치되어 상기 구동 회로 및 상기 상호 연결부(242)를 덮는 층간 절연막(241)을 포함할 수 있다. 예를 들어, 상기 반도체 기판(210)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
상기 배선층(280)는 상기 층간 절연막(241) 상에 배치된 유전체층(281)과, 상기 유전체층(281)에 배치되며 상기 상호 연결부(242)에 연결된 금속 배선(285)을 포함할 수 있다. 상기 금속 배선(285)은 상기 상호 연결부(242)를 통해서 상기 구동 회로에 전기적으로 연결될 수 있다. 상기 유전체층(281)은 상기 평탄화층(161)의 표면과 접하는 실질적으로 평탄한 표면을 가질 수 있다.
상기 금속 배선(285)은 유전체층(281)의 상기 표면에 노출된 본딩 패드(185P)를 갖는다. 상기 본딩 패드(185P)는 상기 유전체층(281)의 상기 표면과 실질적으로 평탄한 공면인 표면을 가질 수 있다. 상기 유전체층(281)의 평탄한 표면은 상기 평탄화층(161)의 평탄한 표면과 접합되고, 상기 본딩 패드(185P)는 각각 상기 제1 및 제2 연결 전극(181,182)의 패드들(181P,182P)과 접합될 수 있다. 상기 본딩 패드(185P)과 상기 제1 및 제2 연결 전극(181,182)의 패드들(181P,182P)는 동일한 위치에서 실질적으로 동일한 면적을 갖도록 설계될 수 있다. 본 명세서에서, 상기 LED 모듈(100)의 평탄화층(161)은 "제1 평탄화층"이라고도 하며, 상기 회로 기판(200)의 유전체층(181)은 "제2 평탄화층"이라고도 한다.
상기 회로 기판(200)에 구현된 복수의 TFT 셀(245)을 포함한 구동 회로는 픽셀(구체적으로 서브 픽셀)의 구동을 제어하기 위한 구동 회로일 수 있다. 상기 반도체 기판(210)은 상기 구동 회로와 연결된 TSV(through silicon via)와 같은 관통 전극(263)과 상기 관통 전극에 연결된 제1 및 제2 배선 라인(261,262)을 포함할 수 있다. 예를 들어, 상기 복수의 TFT 셀(245)의 드레인 영역은 관통 전극(263)을 통해서 제1 배선 라인(261)과 연결될 수 있으며, 제1 배선 라인(261)은 데이터 라인과 연결될 수 있다.
상기 복수의 TFT 셀(245)의 소스 영역은 상호 연결부(242)와 상기 금속 배선(285)을 통해서 상기 복수의 LED 셀(C1,C2,C3)의 일측 전극과 연결될 수 있다. 상기 복수의 TFT 셀(245)의 게이트 전극은 관통 전극(263)을 통해서 제2 배선 라인(262)에 연결될 수 있으며, 제2 배선 라인(262)은 게이트 라인에 의해 연결될 수 있다. 이러한 회로 구성과 작동은 도 4를 참조하여 후술하기로 한다.
도 4는 본 개시의 일 실시예에 따른 디스플레이 장치에 구현된 구동회로이다.
도 4를 참조하면, n×n의 서브 픽셀이 배열된 디스플레이 패널(10)의 회로도가 예시되어 있다. 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)은 각각 수직방향(행방향)의 경로인 데이터 라인(D1∼Dn)에 통해서 데이터 신호를 수용할 수 있다. 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)은 수평방향(열방향) 경로인 게이트 라인(G1∼Gn)을 통해서 제어 신호(즉, 게이트 신호)를 수용할 수 있다.
상기 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)은 직사각형 배열 또는 다른 형태로 배열될 수 있다. 각각 제1 내지 제4 서브 픽셀(SP1,SP2,SP3,SP4)을 포함하는 복수의 픽셀(10)은 디스플레이를 위한 활성 영역(DA)을 형성하고, 사용자를 위한 디스플레이 영역으로 제공된다. 디스플레이 패널(10)의 비활성 영역(NA)은 활성 영역(DA)의 하나 이상의 에지를 따라 형성될 수 있다. 비활성 영역(NA)은 디스플레이 패널(10)의 외주를 따라 픽셀(PX)이 존재하지 않으며, 디스플레이 패널(10)의 프레임(11)에 대응될 수 있다.
제1 및 제2 드라이버 회로(12,13)는 픽셀(PX), 즉 복수의 서브 픽셀(SP1,SP2,SP3,SP4)의 작동을 제어하기 위해 채용될 수 있다. 이러한 제1 및 제2 드라이버 회로(12,13)의 일부 또는 전부는 회로 기판(200)의 소자층(250)에 구현될 수 있다. 상기 제1 및 제2 드라이버 회로(12,13)는 집적 회로, 박막 트랜지스터 패널 회로 또는 다른 적합한 회로로 형성될 수 있고, 디스플레이 패널(10)의 비활성 영역(NA)에서 배치될 수 있다. 제1 및 제2 드라이버 회로(12,13)는 마이크로 프로세서와, 스토리지와 같은 메모리와, 처리 회로와 통신 회로를 포함할 수 있다. 작동하는 동안, 시스템 제어 회로는 디스플레이 패널(10)에 표시할 이미지 정보(IS)를 제1 및 제2 드라이버 회로(12,13)에 공급할 수 있다.
픽셀(PX) 상에 이미지를 표시하기 위해서, 제1 드라이버 회로(12)는 데이터 라인(D1∼Dn)에 이미지 데이터를 공급하면서, 제2 드라이버 회로(13)('게이트 드라이버 회로'라고도 함)에 클럭 신호와 다른 제어 신호들을 발송할 수 있다. 상기 제2 드라이버 회로(13)는 집적 회로 및/또는 박막 트랜지스터 회로를 사용하여 구현될 수 있다. 디스플레이 장치의 게이트 라인(G1∼Gn)을 통해서 열 방향으로 배열된 서브 픽셀(SP1,SP2,SP3,SP4)을 제어하기 위한 게이트 신호가 전송될 수 있다.
각각 서브 픽셀(SP1,SP2,SP3,SP4)은 각각 LED 셀(C1,C2,C3,C4)과 직렬로 연결된 TFT 셀(245, '구동 트랜지스터'라고도 함)를 포함할 수 있다. 각 서브 픽셀(SP1,SP2,SP3,SP4)의 회로 구성에 한정되지 않으며, 각 서브 픽셀(SP1, SP2, SP3)은 다른 소자를 더 포함하여 다양한 회로로 구현될 수 있다. 예를 들어, 각 서브 픽셀(SP1,SP2,SP3,SP4)에는 계속적인 이미지 프레임 사이에서 적재 데이터(loaded date)를 저장하는데 사용되는 캐패시터나, 데이터 로딩 작동과 다른 작업을 지원하기 위한 하나 이상의 스위칭 트랜지스터를 더 포함할 수 있다.
도 5a 내지 도 12a는 본 개시의 일 실시예에 따른 LED 모듈의 제조방법을 나타내는 주요 공정별 평면도들이며, 도 5b 내지 도 12b는 각각 도 5a 내지 도 12a의 평면을 Ⅱ-Ⅱ'으로 절개하여 본 단면도들이다.
도 5a 및 도 5b를 참조하면, 본 실시예에 따른 LED 모듈의 제조방법은, 성장용 기판(110) 상에 언도프 반도체층(121) 및 제1 도전형 반도체층(122)을 순차적으로 성장시키는 공정을 시작되며, 이어 아이솔레이션 영역(IS)을 형성하여 언도프 반도체층(121) 및 제1 도전형 반도체층(122)을 복수의 하부 발광 구조물(LS1)로 분리한다.
상기 성장용 기판(110)은 예를 들어, 절연성, 도전성 또는 반도체 기판을 포함할 수 있으며, 일부 실시예에서, 실리콘 기판을 포함할 수 있다. 예를 들어, 언도프 반도체층(121) 및 제1 도전형 반도체층(122)은 각각 언도프된 GaN층 및 n형 질화물층을 포함할 수 있다.
상기 아이솔레이션 영역(IS)은 상기 기판(110)의 표면이 노출되도록 형성한다. 아이솔레이션 영역(IS)을 형성하는 과정에서 기판(110)의 일부 영역도 식각될 수 있다. 본 실시예에 채용된 복수의 하부 발광 구조물(LS1)은 도 5a에 도시된 바와 같이, 평면 관점에서 원형상을 갖는 형태로 예시되어 있으나, 이에 한정되지는 않는다. 예를 들어, 복수의 하부 발광 구조물(LS1)은 사각형상 또는 육각형상과 같은 다양한 다른 형상을 가질 수 있다.
다음으로, 도 6a 및 도 6b를 참조하면, 상기 복수의 하부 발광 구조물(LS1)의 상면 및 측면에 보호 절연막(131)을 형성하고, 이어 상기 아이솔레이션 영역(IS)에 대응되는 상기 보호 절연막(131) 영역에 광 차단막(135)을 형성할 수 있다.
상기 보호 절연막(131)은 상기 하부 발광 구조물(LS1)의 측면을 따라 하부 발광 구조물들(LS1) 사이에 위치한 기판(110)의 표면 영역에도 연장될 수 있다. 예를 들어, 상기 보호 절연막(131)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상기 보호 절연막(131)은 비교적 컨포멀하게 형성될 수 있다.
상기 광 차단막(135)은 복수의 LED 셀 사이의 광 간섭을 방지하지 하기 위한 구조로 채용된다. 예를 들어, 상기 광 차단막(135)은 폴리 실리콘을 포함할 수 있다. 상기 광 차단막(135)은 광 반사층으로 구성될 수 있다. 예를 들어, 상기 광 차단막(135)은 반사성 금속층, DBR층 또는 ODR층을 포함할 수 있다. 상기 반사성 금속층은 Ag, Ni 또는 Al을 포함할 수 있다.
이어, 도 7a 및 도 7b를 참조하면, 상기 아이솔레이션 영역(IS)이 충전되도록 상기 보호 절연막(131) 상에 갭필 절연막(140)을 형성한다.
본 공정에서 형성되는 갭필 절연막(140)은 상기 상부 발광 구조물(LS2)의 측면에 접촉하면서 상기 상부 발광 구조물(LS2)을 둘러싸도록 배치될 수 있다. 상기 갭필 절연막(140)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있으며, 예를 들어 TEOS, USG, PSG, BSG, BPSG, FSG, SOG, TOSZ 또는 그 조합일 수 있다. 이와 같이, 상기 갭필 절연막(140)은 제1 및 제2 전극(151,152) 및 활성층(165)보다 먼저 형성되므로, 비교적 충분한 고온(600℃이상, 바람직하게 800℃)에서 형성될 수 있다. 또한, 하부 발광 구조물(LS1) 사이의 공간은 전체 발광 구조물(LS) 사이의 공간보다 낮은 깊이를 가지므로 비교적 용이한 갭필 공정을 수행할 수 있다.
다음으로, 도 8a 및 도 8b를 참조하면, 상기 갭필 절연막(140)과 상기 보호 절연막(135)을 부분적으로 제거하여 상기 복수의 하부 발광 구조물(LS1) 각각의 상면의 일부 영역을 노출시키는 오픈 영역(OP)을 형성한다.
상기 오픈 영역(OP)에 의해 노출된 상기 하부 발광 구조물(LS1)의 상면 영역은 후속 공정에서 상부 발광 구조물(도 9a 및 도 9b의 LS2)이 형성될 영역으로 제공될 수 있다. 또한, 후속 공정에서 형성된 상부 발광 구조물은 상기 오픈 영역(OP)에 의해 정의될 수 있다. 상기 오픈 영역(OP)의 위치 및 면적에 의해 상부 발광 구조물의 위치 및 면적이 결정될 수 있다. 또한, 상기 오픈 영역(OP)의 내부 측벽의 프로파일에 의해 상부 발광 구조물의 측면 형상이 정의될 수 있다. 예를 들어, 상기 오픈 영역(OP)의 내부 측벽이 상기 하부 발광 구조물(LS1)의 상면을 기준으로 수직 또는 둔각을 갖는 경우에, 상부 발광 구조물의 측면도 그와 동일한 경사각을 가질 수 있다.
이어, 도 9a 및 도 9b를 참조하면, 상기 하부 발광 구조물(LS2)의 상면의 노출된 영역에 활성층(125) 및 제2 도전형 반도체층(127)을 갖는 상부 발광 구조물(LS2)을 형성한다.
상기 오픈 영역(OP)에 개방된 하부 발광 구조물(LS2)의 상면 영역에 활성층(125) 및 제2 도전형 반도체층(127)을 순차적으로 성장시킴으로써 상부 발광 구조물(LS2)을 형성할 수 있다. 상기 상부 발광 구조물(LS2)은 그 상면이 상기 갭필 절연막(140)의 상면과 동일하거나 낮은 레벨을 갖도록 성장시킬 수 있다.
상기 상부 발광 구조물(LS2)의 위치, 면적 및 측벽 형상은 앞서 설명한 바와 같이, 오픈 영역(OP)의 위치, 면적 및 측벽 형상에 의해 결정될 수 있다. 본 실시예에서, 상부 발광 구조물(LS2)은 활성층(125) 및 제2 도전형 반도체층(127)을 포함하는 것으로 예시하였으나, 제1 도전형 반도체층을 추가적으로 성장시킨 후에 활성층(125) 및 제2 도전형 반도체층(127)을 성장시킬 수도 있다(도 17 참조).
다음으로, 도 10a 및 도 10b를 참조하면, 상기 제1 도전형 반도체층(122) 및 상기 제2 도전형 반도체층(127)에 각각 접속되는 제1 전극(151) 및 제2 전극(152)을 형성한다.
상기 제2 전극(152)은 오픈 영역(OP)에 의해 개방된 제2 도전형 반도체층(127)에 형성될 수 있으나, 상기 제1 전극(151)은 갭필 절연막(140)과 보호성 절연막(131)의 부분들을 제거하여 상기 제1 도전형 반도체층(122)의 일부 영역을 노출시킨다. 본 실시예에 채용된 제1 전극(151)은 상부 발광 구조물(LS2)을 둘러싸는 링형상으로 예시되어 있으나, 이에 한정되지 않고, 제1 도전형 반도체층(122)의 일부 영역에 한정되어 형성될 수 있다. 예를 들어, 상기 제1 전극(151)은 Al, Au, Cr, Ni, Ti, Sn 중 적어도 하나를 포함할 수 있다. 상기 제2 전극(152)은 반사성 금속으로 형성될 수 있다. 예를 들어, 상기 제2 전극(142)은 Ag, Ni, Al, Cr, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 가질 수 있다.
이어, 상기 갭필 절연막(140) 상에 실질적으로 평탄한 표면을 갖는 평탄화 절연층(161)을 형성한다. 본 실시예에서 평탄화 절연층(161)은 제1 및 제2 절연층(161a,161b)과 상기 제1 및 제2 절연층(161a,161b) 사이에 위치한 반사층(175)을 포함할 수 있다.
우선, 도 11a 및 도 11b를 참조하면, 상기 갭필 절연막(140) 상에 제1 절연층(161a)을 형성하고, 상기 제1 절연층(161a) 상에 반사층(175)을 형성한다.
상기 제1 절연층(161a)은 상기 갭필 절연막(140) 상에 상기 제1 및 제2 전극(151,152)을 덮도록 형성될 수 있다. 예를 들어, 상기 제1 절연층(161a)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 상기 반사층(175)은 반사성 금속층, 분산형 브래그 반사(DBR)층 또는 무지향성 반사(ODR)층을 포함할 수 있다. 상기 반사성 금속층은 Ag, Ni 또는 Al을 포함할 수 있다.
본 실시예와 같이, 상기 반사층(175)이 도전층을 포함하는 경우에는 제1 및 제2 전극(151,152)과 대응되는 영역에 각각 제1 및 제2 오픈 영역(OPa,OPb)을 형성할 수도 있다.
다음으로, 도 12a 및 도 12b를 참조하면, 상기 제1 절연층(161a) 상에 상기 반사층(175)을 덮도록 상기 제2 절연층(161b)을 형성하고, 이어, 상기 제1 및 제2 전극(151,152)에 각각 접속된 제1 및 제2 연결 전극(181,182)을 형성한다.
상기 제1 및 제2 연결 전극(181,182)을 형성한 후에 화학기계적 연마공정(CMP)을 적용하여 상기 제2 절연층(161)의 표면을 평탄화시킬 수 있다. 이 과정에서 제1 및 제2 연결 전극(181,182)의 표면도 상기 제2 절연층(161)의 평탄화된 표면과 실질적으로 평탄한 공면을 이룰 수 있다. 예를 들어, 상기 제1 및 제2 연결 전극(181,182)은 듀얼 다마신(dual-damascene) 공정을 이용하여 형성될 수 있다. 본 실시예와 같이, 상기 제1 및 제2 연결 전극(181,182)은 상기 평탄화 절연층(161)의 상기 표면에 노출된 패드부(181P,182P)를 가질 수 있다. 상기 패드부(181P,182P)는 상기 제1 및 제2 연결 전극(181,182)의 접촉 면적이 확장시킬 수 있다.
도 13 내지 도 15는 본 발명의 일 실시예에 따른 LED 모듈의 제조방법 중 접합 공정 및 파장변환부 형성공정을 나타내는 주요 공정별 단면도이다. 여기서, 설명의 편의를 위해서 제2 서브 픽셀(SP2)을 중심으로 도시되어 있으나, 제1, 제3 및 제4 서브 픽셀(SP1,SP3,SP4)도 유사한 방식으로 형성될 수 있다. 다만, 광방출창 내의 구성은 앞서 설명한 바와같이, 제1 내지 제4 LED 셀의 광의 파장 및 최종 원하는 광에 의해 결정될 수 있다.
도 13을 참조하면, LED 모듈(100)의 평탄화 절연층(161)과 회로 기판(200)의 유전체층(281)이 마주하도록 LED 모듈(100)과 회로 기판(200)을 접합시킬 수 있다.
LED 모듈(100)과 회로 기판(200)은 각각 웨이퍼로 제조되고, 도 16에 도시된 바와 같이 웨이퍼 레벨에서 LED 모듈(100)과 회로 기판(200)은 서로 접합될 수 있다. 이러한 접합 공정은 퓨전본딩 또는 하이브리드 본딩과 같은 웨이퍼 본딩 공정을 사용하여 수행될 수 있다. 평탄화 절연층(161)과 유전체층(281)은 서로 동일한 물질로 형성될 수 있다. 예를 들어, 평탄화 절연층(161)과 유전체층(281)은 실리콘 산화물을 포함할 수 있다.
평탄화 절연층(161)과 유전체층(281)의 평탄화된 표면이 마주하도록 제1 기판 구조물인 LED 모듈(100)과 제2 기판 구조물인 회로 기판(200)를 배치하고, 특히, 상기 제1 및 제2 연결 전극(181P,182P)의 상기 패드부(181P,182P)과 상기 금속 배선(285)의 본딩 패드들(285P)이 각각 대응되도록 정렬한다. 이어, 평탄화 절연층(161)과 유전체층(281)이 직접 접합된 상태에서 고온의 어닐링 공정에 의해 수행되고, 공유결합에 의해 더욱 견고한 접합강도를 가질 수 있다. 평탄화 절연층(161)과 유전체층(281)을 형성하는 절연 물질은 실리콘 산화물에 한정되지 않고, 상호 결합될 수 있는 물질(예, SiCN)을 모두 포함할 수 있다. 또한, 이 과정에서, 구리와 같은 메탈로 이루어진 상기 패드부(181P,182P)과 상기 본딩 패드들(285P)도 기계적/전기적으로 접합될 수 있다.
다음으로, 도 14를 참조하면, 제2 LED 셀(C2)에 대응되는 성장용 기판(110)의 영역들을 선택적 식각하여 제2 광방출창(W2)을 형성한다. 일부 실시예에서, 제2 광방출창(W2)의 형성 공정은 성장용 기판(110)을 소정의 두께로 그라인딩한 후에 수행될 수 있다.
이어, 도 15를 참조하면, 제2 광방출창(W2)에 각각 파장변환물질(P2)이 혼합된 광투과성 액상 수지를 디스펜싱하여 제2 파장변환부(192a)를 형성하고, 본 실시예와 같이, 제2 필터층(192b)을 추가하여 원하는 제2 광조정부(192)를 형성할 수 있다. 도 3에서 설명된 바와 같이, 제1 광방출창(W1)에도 이와 유사하게 제1 파장변환부(191a)와 제1 필터층(191b)을 갖는 제1 광조정부(191)를 형성하고, 일부 광방출창(예, 제3 광방출창(W3))은 LED 셀로부터 방출되는 광을 직접 방출되도록 구성할 수도 있다. 이어, 블레이드를 이용하여 복수의 픽셀을 포함하는 모듈 단위로 절단하면, 도 1 및 도 2에 도시된 디스플레이용 LED 모듈(10)을 제조할 수 있다.
이와 같이, 일 실시예는 LED 모듈을 제공하는 제1 기판 구조물(100)과, TFT 셀(245)을 포함하는 제2 기판 구조물(200)을 접합한 후, 이를 모듈 단위로 절단하므로, 웨이퍼 레벨에서 복수의 픽셀을 포함하는 디스플레이 모듈을 손쉽게 제조할 수 있다. 또한, 복수의 픽셀로 구성된 고해상도 디스플레이 모듈을 제공할 수 있으므로, 마이크로 LED를 이용한 디스플레이 장치 제조과정에서, 픽셀 단위로 전사하는 과정에 소요되는 시간을 크게 감축시킬 수 있다.
한편, 상술한 바와 같이, 본 실시예에 따른 LED 모듈은 복수의 LED 셀을 위한 발광 구조물을 분할성장방식으로 형성함으로써 복수의 LED 셀 사이의 공간에 갭필 절연막을 효과적으로 충전할 수 있으며, 이를 통해서 평탄화 공정의 신뢰성을 크게 향상시킬 수 있다.
도 17은 본 개시의 일 실시예에 따른 디스플레이용 LED 모듈을 나타내는 단면도이다.
도 17을 참조하면, 본 실시예에 따른 디스플레이용 LED 모듈(또는 디스플레이 패널)은, 광 차단막(135)을 보호하는 커버 절연막(131b)을 구비하면서 별도의 반사층(도 3의 175)을 도입하지 않은 점과, 발광 구조물(LS)을 위한 분할 성장 공정을 변경한 점과, 각 서브 픽셀(SP1,SP2,SP3)이 백색 광을 방출하도록 구성한 점을 제외하고 도 3에 도시된 디스플레이용 LED 모듈과 유사한 것으로 이해할 수 있다. 또한, 본 실시형태의 구성요소는 특별히 반대되는 설명이 없는 한, 도 3에 도시된 디스플레이용 LED 모듈의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
상기 LED 모듈(100)은 복수의 LED 셀(C1,C2,C3) 사이의 공간, 즉 아이솔레이션 영역에 위치한 보호 절연막(131a) 영역에 배치된 광 차단막(135)을 보호하기 위한 커버 절연막(131b)을 더 포함할 수 있다. 상기 커버 절연막(131b)은 후속 공정에서 광 차단막(135)의 원소가 갭필 절연막으로 확산되는 것을 방지할 수 있다. 일부 실시예에서, 상기 커버 절연막(131b)은 보호 절연막(131a)과 동일한 물질을 포함할 수 있다. 예를 들어, 상기 커버 절연막(131b)은 SiO, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
한편, 앞선 실시예와 달리, 평탄화 절연층(161)에 별도의 반사층(도 3의 175)을 도입하지 않을 수 있다. 본 실시예에서도, 제2 전극(152) 및 광 차단막(135)은 광 반사성을 갖도록 구성하여, 별도의 반사층를 대체할 수 있다.
본 실시예에 채용된 발광 구조물(LS)은 앞선 실시예와 다른 조건을 갖는 분할 성장 공정에 의해 성장될 수 있다. 상기 하부 발광 구조물(LS1)은 앞선 실시예와 유사하게, 언도프된 반도체층(121)과 제1 도전형 하부 반도체층(122a)을 포함할 수 있다. 다만, 상기 상부 발광 구조물(LS2')은 상기 하부 발광 구조물(LS1)의 상면의 일 영역에 순차적으로 형성된 제1 도전형 상부 반도체층(122b), 활성층(125) 및 제2 도전형 반도체층(127)을 포함할 수 있다. 본 실시예에서, 활성층(125)은 재성장되는 제1 도전형 상부 반도체층(122b) 상에 형성되므로 상대적으로 우수한 결정성을 기대할 수 있다.
본 실시예에 채용된 각 서브 픽셀(SP1,SP2,SP3)은 백색 광을 방출하도록 구성될 수 있다. 일부 실시예에서, 상기 활성층(125)은 청색 광(예, 440㎚∼460㎚) 또는 자외선이나 근자외선 광(예, 380㎚∼440㎚)을 방출하도록 구성될 수 있으며, 각각의 광방출창(LW)에 배치된 파장 변환부(190)는 광투과성 수지(195)와 그 내부에 혼입된 적어도 하나의 파장변환 물질(P1,P2)에 의해 백색 광을 방출하도록 구성될 수 있다. 예를 들어, 일부 실시예에서, 상기 활성층(125)은 청색 광을 방출하도록 구성하고, 파장 변환부(190)의 제1 및 제2 파장변환 물질(P1,P2)은 각각 녹색 및 적색 형광체를 포함할 수 있다. 이 경우에, 디스플레이 LED 모듈 상부에는 컬러 필터 어레이를 도입하여 각 서브 픽셀(SP1,SP2,SP3)으로부터 청색, 녹색 및 적색을 방출하도록 구성할 수도 있다.
도 18은 본 개시의 일 실시예에 따른 LED 모듈에 사용 가능한 파장 변환 물질로서 양자점(quantum dot, QD)의 단면 구조를 나타내는 개략도이다.
도 18을 참조하면, 본 실시예에 서용 가능한 양자점(QD)은 Ⅲ-Ⅴ 또는 Ⅱ-Ⅵ화합물 반도체를 이용하여 코어(Core)-쉘(Shell)구조를 가질 수 있다. 예를 들면, CdSe, InP 등과 같은 코어(core)와 ZnS, ZnSe과 같은 쉘(shell)을 가질 수 있다.
또한, 상기 양자점은 코어 및 쉘의 안정화를 위한 리간드(ligand) 를 포함할 수 있다. 예를 들어, 상기 코어 직경은 1∼30㎚, 나아가 3∼10㎚일 수 있다, 상기 쉘 두께는 0.1∼20㎚, 나아가 0.5∼2㎚일 수 있다. 상기 양자점은 사이즈에 따라 다양한 컬러를 구현할 수 있으며, 특히 형광체 대체 물질로 사용되는 경우에는 적색 또는 녹색 형광체로 사용될 수 있다. 양자점을 이용하는 경우, 협반치폭(예, 약 35㎚)을 구현할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 복수의 광방출창을 갖는 기판;
    상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치되며, 각각 제1 영역 및 제2 영역으로 구분된 상면을 가지며 적어도 제1 도전형 반도체층을 갖는 하부 발광 구조물과 상기 하부 발광 구조물의 상기 제1 영역 상에 배치되며 적어도 제2 도전형 반도체층을 갖는 상부 발광 구조물을 포함하고, 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 활성층을 포함하는 복수의 LED 셀;
    상기 하부 발광 구조물의 측면과 상기 제2 영역 상에 배치된 보호 절연막;
    상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막;
    상기 복수의 LED 셀 사이를 충전하도록 상기 보호 절연막 상에 배치되며 상기 상부 발광 구조물의 측면에 접촉하는 갭필 절연막;
    상기 하부 발광 구조물의 상기 제1 도전형 반도체층에 접속되는 제1 전극; 및
    상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 접속되는 제2 전극;을 포함하는 LED 모듈.
  2. 제1항에 있어서,
    상기 제1 전극은 상기 보호 절연막과 상기 갭필 절연막을 통하여 상기 제1 도전형 반도체층에 접속되는 LED 모듈.
  3. 제1항에 있어서,
    상기 갭필 절연막 상에 배치되며 실질적으로 평탄한 표면을 갖는 평탄화 절연층과, 상기 평탄화 절연층을 통해서 상기 제1 및 제2 전극에 각각 연결되며 상기 평탄화 절연층의 표면에 노출된 제1 및 제2 연결 전극을 더 포함하는 LED 모듈.
  4. 제3항에 있어서,
    상기 제1 및 제2 연결 전극으로부터 전기적으로 절연되도록 상기 평탄화 절연층 내에 배치된 반사층을 더 포함하는 LED 모듈.
  5. 제1항에 있어서,
    상기 광 차단막은 폴리 실리콘을 포함하는 LED 모듈.
  6. 제1항에 있어서,
    상기 광 차단막은 반사성 금속층, 분산형 브래그 반사(DBR)층 및 무지향성 반사(ODR)층 중 어느 하나를 포함하는 LED 모듈.
  7. 제1항에 있어서,
    상기 보호 절연막 상에 배치되며, 상기 광 차단막을 덮는 커버 절연막을 더 포함하는 LED 모듈.
  8. 제1항에 있어서,
    상기 복수의 광방출창 중 적어도 일부에 배치되며, 상기 활성층으로부터 생성된 광을 다른 파장의 광을 변환하도록 구성된 복수의 파장 변환부를 포함하는 LED 모듈.
  9. 제8항에 있어서,
    상기 복수의 파장 변환부는 서로 다른 색의 파장의 광을 방출하는 파장 변환부를 포함하는 LED 모듈.
  10. 제1항에 있어서,
    상기 하부 발광 구조물은 상기 제1 도전형 반도체층과 상기 기판 사이에 위치한 언도프 반도체층을 더 포함하는 LED 모듈.
  11. 제1항에 있어서,
    상기 활성층은 상기 상부 발광 구조물의 일부이며, 상기 하부 발광 구조물과 상기 제2 도전형 반도체층 사이에 위치하는 LED 모듈.
  12. 제11항에 있어서,
    상기 상부 발광 구조물은 상기 활성층과 상기 하부 발광 구조물 사이에 추가적인 제1 도전형 반도체층을 더 포함하는 LED 모듈.
  13. 복수의 광방출창을 갖는 기판과, 상기 복수의 광방출창에 각각 대응되도록 상기 기판 상에 배치된 복수의 LED 셀과, 상기 복수의 LED 셀 사이를 충전하고 상기 복수의 LED 셀 상에 배치된 갭필 절연막과, 상기 갭필 절연막 상에 배치되며 실질적으로 평탄한 제1 표면을 갖는 제1 평탄화 절연층과, 상기 제1 평탄화 절연층을 통해 상기 복수의 LED 셀에 각각 연결되며 상기 제1 평탄화 절연층의 상기 제1 표면에 노출된 연결 전극들을 갖는 제1 기판 구조물; 및
    상기 제1 기판 구조물 상에 배치되며, 실질적으로 평탄한 제2 표면을 가지며 상기 제2 표면은 상기 제1 표면에 접합된 제2 평탄화 절연층과, 복수의 TFT셀을 포함한 구동 회로와, 상기 구동 회로에 연결되며 상기 제2 평탄화 절연층의 상기 제2 표면에 노출되며 상기 연결 전극들에 각각 접합된 금속 배선들을 갖는 제2 기판 구조물을 포함하며,
    상기 복수의 LED 셀은 각각 제1 영역 및 제2 영역으로 구분된 상면을 가지며 제1 도전형 반도체층을 갖는 하부 발광 구조물과 상기 하부 발광 구조물의 상기 제1 영역 상에 배치되며 활성층 및 제2 도전형 반도체층을 갖는 상부 발광 구조물을 포함하고,
    상기 제1 기판 구조물은, 상기 하부 발광 구조물의 측면과 상기 제2 영역 상에 배치된 보호 절연막과, 상기 복수의 LED 셀 사이에서 상기 보호 절연막 상에 배치된 광 차단막을 더 포함하며, 상기 갭필 절연막은 상기 보호 절연막 상에 배치되며 상기 상부 발광 구조물의 측면과 접촉하면서 상기 상부 발광 구조물을 둘러싸는 LED 모듈.
  14. 제13항에 있어서,
    상기 갭필 절연막의 상면은 상기 상부 발광 구조물의 상면과 동일하거나 그보다 높은 LED 모듈.
  15. 제13항에 있어서,
    상기 하부 발광 구조물의 상기 제1 도전형 반도체층에 접속되며 상기 연결 전극들의 일부에 연결된 제1 전극과, 상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 접속되며 상기 연결 전극들의 다른 일부에 연결된 제2 전극을 더 포함하는 LED 모듈.
  16. 제15항에 있어서,
    상기 제1 전극은 상기 보호 절연막과 상기 갭필 절연막을 통하여 상기 제1 도전형 반도체층에 접속되는 LED 모듈.
  17. 제13항에 있어서,
    상기 연결 전극들과는 전기적으로 절연되도록 상기 제1 평탄화 절연층 내에 배치된 반사층을 더 포함하는 LED 모듈.
  18. 제13항에 있어서,
    상기 복수의 광방출창 중 적어도 일부에 배치되며, 상기 활성층으로부터 생성된 광을 다른 파장의 광을 변환하도록 구성된 복수의 파장 변환부를 포함하고,
    상기 복수의 파장 변환부는 서로 다른 색의 파장의 광을 방출하는 파장 변환부를 포함하는 LED 모듈.
  19. 제13항에 있어서,
    상기 복수의 광방출창에 각각 배치되며, 상기 활성층으로부터 생성된 광을 다른 파장의 광을 변환하여 백색 광을 방출하도록 구성된 복수의 파장 변환부를 포함하는 LED 모듈.
  20. 기판 상에 제1 도전형 반도체층을 갖는 반도체 구조물을 형성하는 단계;
    상기 기판의 표면이 노출된 아이솔레이션 영역을 형성하여 상기 반도체 구조물을 복수의 하부 발광 구조물로 분리하는 단계;
    상기 복수의 하부 발광 구조물의 상면 및 측면과 상기 아이솔레이션 영역으로 노출된 상기 기판의 표면에 보호 절연막을 형성하는 단계;
    상기 아이솔레이션 영역에 대응되는 상기 보호 절연막 영역에 광 차단막을 형성하는 단계;
    상기 아이솔레이션 영역이 충전되도록 상기 보호 절연막 상에 갭필 절연막을 형성하는 단계;
    상기 갭필 절연막과 상기 보호 절연막을 부분적으로 제거하여 상기 복수의 하부 발광 구조물 각각의 상면의 일부 영역을 노출시키는 단계;
    상기 복수의 하부 발광 구조물 각각의 상면의 노출된 영역에 활성층 및 제2 도전형 반도체층을 갖는 상부 발광 구조물을 형성하는 단계; 및
    상기 하부 발광 구조물의 상기 제1 도전형 반도체층 및 상기 상부 발광 구조물의 상기 제2 도전형 반도체층에 각각 접속되는 제1 전극 및 제2 전극을 형성하는 단계;를 포함하는 LED 모듈 제조방법.
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