KR20240010386A - Led 디스플레이 장치 - Google Patents

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KR20240010386A
KR20240010386A KR1020230013740A KR20230013740A KR20240010386A KR 20240010386 A KR20240010386 A KR 20240010386A KR 1020230013740 A KR1020230013740 A KR 1020230013740A KR 20230013740 A KR20230013740 A KR 20230013740A KR 20240010386 A KR20240010386 A KR 20240010386A
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강삼묵
김미현
성한규
연지혜
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삼성전자주식회사
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Abstract

본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판 상에 배열되며, 각각 제1 내지 제3 서브 픽셀들(sub-pixel)을 갖는 복수의 픽셀들(pixels)을 갖는 픽셀 어레이;를 포함하며, 상기 픽셀 어레이는 상기 제1 내지 제3 서브 픽셀들에 각각 대응되며 청색 광을 방출하는 제1 내지 제3 하부 LED 셀들을 포함하는 하부 발광 구조물과, 상기 제1 하부 LED 셀 상의 투명 절연부와, 상기 제2 하부 LED 셀 상에서 녹색 광을 방출하는 상부 LED 셀과, 상기 제3 하부 LED 셀 상에서 상기 청색 광을 적색 광으로 변환하는 파장 변환부를 포함하는 상부 발광 구조물과, 상기 하부 발광 구조물의 상면에 배치되며, 제1 본딩 절연층과 제1 본딩 전극을 갖는 제1 본딩 구조물과, 상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하는 LED 디스플레이 장치를 제공한다.

Description

LED 디스플레이 장치{LED DISPLAY APPARATUS}
본 발명은 LED를 구비한 디스플레이 장치에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
종래의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널과 백라이트로 구성되었으나, 최근에는 LED 소자들(마이크로 LEDs)를 픽셀(서브 픽셀)의 광원으로 사용하는 LED 디스플레이 패널이 개발되고 있다. 이러한 디스플레이 장치는 컴팩트화할 수 있을 뿐만 아니라, 기존 LCD에 비해 광효율도 우수한 고휘도 디스플레이 장치를 구현할 수 있다.
본 발명에서 해결하고자 하는 과제들 중 하나는, 간소화된 정렬 공정을 형성될 수 있는 고효율 LED 디스플레이 장치를 제공하는데 있다.
본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판 상에 배열된 복수의 픽셀들(pixels)을 포함하며, 상기 복수의 픽셀들 각각은 제1 내지 제3 서브 픽셀들(sub-pixel)을 갖는 복수의 픽셀들(pixels)을 갖는 픽셀 어레이;를 포함하며, 상기 픽셀 어레이는 상기 제1 내지 제3 서브 픽셀들에 각각 대응되며, 각각 제1 파장의 광을 방출하도록 구성된 제1 반도체 적층체를 갖는 제1 내지 제3 하부 LED 셀들(cells)과, 제1 내지 제3 하부 LED 셀들의 하면들에 배치되며, 상기 제1 내지 제3 하부 LED 셀들 사이에 연장된 셀간 절연부를 갖는 베이스 절연층을 포함하는 하부 발광 구조물과, 상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 제2 파장의 광을 생성하도록 구성된 제2 반도체 적층체를 갖는 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 제1 파장의 광을 제3 파장의 광으로 변환하도록 구성된 파장 변환부와, 상기 투명 절연부와 상기 상부 LED 셀과 상기 파장 변환부 사이에 배치되며, 서로 광학적으로 분리시키는 광 차단 격벽을 포함하는 상부 발광 구조물과, 상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 의해 둘러싸이며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과, 상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제1 본딩 절연층에 의해 둘러싸이며, 적어도 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하는 LED 디스플레이 장치를 제공한다.
본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판 상에 배열되며, 각각 제1 내지 제3 서브 픽셀들을 갖는 복수의 픽셀들을 포함하는 픽셀 어레이;를 포함하고, 상기 픽셀 어레이는, 상기 제1 내지 제3 서브 픽셀들에 각각 대응되며, 각각 청색 광을 방출하도록 구성된 제1 내지 제3 하부 LED 셀들을 포함하는 하부 발광 구조물과, 상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 녹색 광을 방출하도록 구성된 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 청색 광을 적색 광으로 변환하도록 구성된 파장 변환부를 포함하는 상부 발광 구조물과, 상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 둘러싸이며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과, 상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층에 의해 둘러싸이며, 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하는 LED 디스플레이 장치를 제공한다.
본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판의 상면에 배열되며 각각 제1 내지 제3 서브 픽셀들을 갖는 복수의 픽셀들이 포함하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 각각 청색 광을 방출하도록 구성된 제1 반도체 적층체를 갖는 제1 내지 제3 하부 LED 셀들을 포함하는 하부 발광 구조물과, 상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 녹색 광을 생성하도록 구성된 제2 반도체 적층체를 갖는 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 청색 광을 적색 광으로 변환하도록 구성된 파장 변환부를 포함하는 상부 발광 구조물과, 상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 배치되며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과, 상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층에 배치되며 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하며, 상기 제1 서브 픽셀은 상기 제1 하부 LED 셀에서 생성된 청색 광을 상기 투명 절연부로부터 방출하도록 구성되며, 상기 제2 서브 픽셀은 상기 상부 LED 셀에서 생성된 녹색 광을 방출하도록 구성되고, 상기 제2 하부 LED 셀은 구동되지 않은 비활성화 셀로 제공되며, 상기 제3 서브 픽셀은 상기 제3 하부 LED 셀에서 생성된 청색 광의 적어도 일부를 상기 파장 변환부를 통해 적색 광을 변환하여 방출하도록 구성되는 LED 디스플레이 장치를 제공한다.
본 발명의 실시예들에 따르면, 웨이퍼 레벨의 본딩 공정을 통해서 서브 픽셀을 위한 광원들과 구동 기판의 결합을 용이하게 구현할 수 있는 고효율 LED 디스플레이 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 개략적인 사시도이다.
도 2는 도 1의 "A1" 부분을 확대하여 나타낸 평면도이다.
도 3은 하나의 픽셀 유닛을 나타내는 평면도이며, 도 4는 도 3의 I-I'선을 따라 절개하여 본 측단면도이다.
도 5는 본 개시의 일 실시예에 따른 LED 디스플레이 장치의 구동 회로도이다.
도 6a 내지 도 6d는 본 발명의 LED 디스플레이 장치의 제조 방법 중 일부 공정(제1 및 제2 반도체 적층체의 형성 및 본딩)을 설명하기 위한 주요 공정별 단면도들이다.
도 7은 도 6b의 제1 및 제2 본딩 구조물을 나타내는 평면도이며, 도 8은 도 6c에 도시된 본딩 공정을 설명하기 위한 개략 사시도이다.
도 9a 내지 도 9c는 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 제조 방법의 일부 공정(하부 발광 구조물 및 전극 형성)을 설명하기 위한 주요 공정별 단면도들이다.
도 10a 내지 도 10c는 각각 도 9a 내지 도 9c의 결과물을 나타내는 평면도들이다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 제조 방법(회로 기판의 본딩, 및 상부 발광 구조물의 형성)을 설명하기 위한 주요 공정별 평면도들이다.
도 12는 도 11a의 회로 기판의 본딩 공정을 설명하기 위한 개략 사시도이며, 도 13은 도 11d의 결과물을 나타내는 평면도이다.
도 14는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 나타내는 평면도이며, 도 15는 도 14의 디스플레이 장치에 채용된 하나의 픽셀 유닛을 나타내는 평면도이다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치에 채용된 하나의 픽셀 유닛을 나타내는 평면도이다.
도 17은 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자기기의 개념도이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예들을 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 개략적인 사시도이며, 도 2는 도 1의 "A" 부분을 확대하여 나타낸 평면도이다.
도 1 및 도 2를 참조하면, 본 실시예에 따른 디스플레이 장치(10)는, 구동 회로를 포함하는 회로 기판(200)과, 상기 회로 기판(200) 상에 배치되며 복수의 픽셀(PX)을 배열된 픽셀 어레이(100)("디스플레이용 LED 모듈"이라고도 함)을 포함한다. 또한, 상기 디스플레이 장치(10)는 상기 회로 기판(200)과 상기 픽셀 어레이(100)를 둘러싸는 프레임(11)을 더 포함할 수 있다.
본 실시예에 채용된 복수의 픽셀들(PX)은 컬러 이미지를 제공하기 위해서 서로 특정 파장(예, 색)의 광을 방출할 수 있도록 구성된 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)을 포함할 수 있다. 예를 들어, 상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 각각 청색 광, 녹색 광, 및 녹색 광을 방출하도록 구성될 수 있다. 각각의 픽셀에서 상기 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)은 베이어 패턴(Bayer pattern)으로 배열될 수 있다. 구체적으로, 상기 복수의 픽셀들(PX)은 각각 제1 대각선 방향으로 배열된 제1 및 제3 서브 픽셀들(SP1,SP3)과, 제1 대각선 방향과 교차하는 제2 대각선 방향으로 배열된 2개의 제2 서브 픽셀(SP2)을 포함할 수 있다. 본 실시예에서, 픽셀(PX)은 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)이 2×2 베이어 패턴으로 배열된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 각 픽셀(PX)은 1×3, 3×3 또는 4×4의 다른 배열로 구성될 수 있으며, 일부 서브 픽셀은 예시된 색들(R,G,B)과 다른 색(예, 황색)의 광을 방출하도록 구성될 수도 있다.
도 1에 도시된 바와 같이, 본 실시예에 채용된 픽셀(PX) 어레이는 15×15로 배열된 형태로 예시되어 있으나, 행(column)과 열(row)은 임의의 적절한 개수(예, 1,024×768)로 구현될 수 있다. 원하는 해상도에 따라, 픽셀 어레이는 다른 배열을 가질 수 있다.
상기 프레임(11)은 상기 LED 모듈(100)의 주위에 배치되어 픽셀(PX)의 어레이의 배치공간을 정의하는 가이드로 제공될 수 있다. 상기 프레임(11)은 예를 들어 폴리머, 세라믹, 반도체 또는 금속과 같은 재료 중 적어도 하나를 포함할 수 있다. 특정 예에서, 상기 프레임(11)은 블랙 매트릭스(black matrix)를 포함할 수 있다. 상기 프레임(11)은 블랙 매트릭스에 한정되지 않으며, 제품의 용도에 따라 백색(white) 매트릭스 또는 다른 컬러의 구조물을 사용할 수 있다. 예를 들어, 상기 백색 매트릭스는 반사 물질 또는 산란물질을 포함할 수 있다. .
본 실시예에 예시된 디스플레이 장치(10)는 사각형상인 평면 구조를 갖는 것으로 예시되어 있으나, 다른 형상의 구조를 가질 수 있다. 일부 실시예에서, 회로 기판(200)은 TFT 셀들을 포함한 구동회로 기판일 수 있다. 일부 실시예에서, 회로 기판(200)은 디스플레이 장치를 위한 구동회로의 일부만을 포함하고, 다른 구동 장치를 구비할 수도 있다. 일부 실시예에서, 회로 기판(200)은 플렉서블 기판을 이용하여 형성함으로써 곡선 프로파일을 갖는 디스플레이 장치를 구현할 수도 있다.
본 실시예에 따른 디스플레이 장치는 세부 구성을 도 3 및 도 4를 참조하여 설명한다. 도 3 및 도 4는 각각 도 1 및 도 2에 도시된 디스플레이 장치의 하나의 픽셀(PX) 구조를 나타내며, 도 4는 도 3의 I-I'선을 따라 절개하여 본 측단면도이다.
도 3 및 도 4을 참조하면, 본 실시예에 따른 디스플레이 장치10)('디스플레이 패널'이라고도 함)은 회로 기판(200)과 상기 회로 기판(200) 상에 배치된 픽셀 어레이(100)를 포함한다.
픽셀 어레이(100)는 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)을 갖는 하부 발광 구조물(100A)과, 상기 제1 하부 LED 셀(LC1a) 상의 투명 절연부(160)와 상기 제2 하부 LED 셀(LC1b) 상의 상부 LED 셀(LC2)과 상기 제3 하부 LED 셀(LC1c) 상의 파장 변환부(180)를 갖는 상부 발광 구조물(100B)과, 하부 발광 구조물(100A)의 상면에 배치된 제1 본딩 구조물(BS1)과, 상부 발광 구조물(100B)의 하면에 배치된 제2 본딩 구조물(BS2)을 포함한다. 하부 발광 구조물(100A)과 상부 발광 구조물(100B)은 제1 본딩 구조물(BS1)과 제2 본딩 구조물(BS2)의 접합을 통해 하나의 픽셀 어레이(100)를 형성할 수 있다.
하부 발광 구조물(100A)에서, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 각각 상기 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)에 각각 대응되는 영역에 배치되며, 각각 제1 파장의 광(예, 청색 광)을 방출하도록 구성된 제1 반도체 적층체들(SL1)을 포함한다. 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 하나의 제1 반도체 적층체(SL1)를 분할하여 얻어진 구조로 이해될 수 있다(도 9a 참조).
제1 반도체 적층체(SL1)는 제1 도전형 반도체층(122), 활성층(125) 및 제2 도전형 반도체층(127)을 포함할 수 있다. 일부 실시예에서, 제1 반도체 적층체(SL1)은 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(122)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤<1, 0≤x+y<1)을 만족하는 질화물 반도체를 포함하며, 여기서 n형 불순물은 Si, Ge, Se 또는 Te을 포함할 수 있다. 활성층(125)은 양자우물층과 양자장벽층이 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 양자우물층과 양자장벽층은 서로 다른 조성을 가지는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 양자우물층은 InxGa1-xN (0<x≤1)이며, 양자장벽층은 GaN 또는 AlGaN일 수 있다. 예를 들어, 활성층(125)은 앞서 설명한 바와 같이, 청색 광(예, 435㎚∼460㎚)을 방출하도록 구성될 수 있다. 제2 도전형 반도체층(127)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층을 포함하며, 여기서, p형 불순물은 Mg, Zn 또는 Be을 포함할 수 있다.
하부 발광 구조물(100A)은 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)의 하면들에 배치된 베이스 절연층(110)을 더 포함할 수 있다. 베이스 절연층(110)은 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c) 사이에 연장된 셀간 절연부(110E)를 갖는다. 이와 같이, 셀간 절연부(110E)에 의해 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 서로 분리될 수 있다.
일부 실시예에서, 베이스 절연층(110)은 광 반사 구조를 포함할 수 있다. 예를 들어, 베이스 절연층(110)이 형성되기 전에, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)의 하면 및 측면들에 절연막을 컨포멀하게 형성하고, 절연막 상에 반사 금속막을 형성한 후에, 반사 금속막 상에 충전을 위한 베이스 절연층(110)을 형성할 수 있다. 다른 실시예에서, 베이스 절연층(110)은 블랙 매트릭스 또는 화이트 매트릭스을 포함하거나, 유전체 분산형 브래그 반사(DBR)층과 충전 절연 물질을 포함할 수 있다. 예를 들어, 유전체 DBR층은 서로 다른 굴절률을 갖는 제1 및 제2 유전층을 교대로 적층하여 얻어질 수 있다.
상부 발광 구조물(100B)에서, 투명 절연부(160), 상부 LED 셀(LC2) 및 파장 변환부(180)은 각각 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)에 각각 대응되는 영역에 배치된다.
제1 서브 픽셀(SP1)에 위치한 투명 절연부(160)는 광투과성을 갖는 절연 물질을 포함할 수 있다. 예를 들어, 투명 절연부(160)는 실리콘(silicone) 수지 또는 에폭시 수지와 같은 투명한 수지 또는 SiO2와 같은 실리콘 산화물을 포함할 수 있다. 투명 절연부(160)는 제1 서브 픽셀(SP1)의 상부 영역을 구성하며, 평면적 관점에서 제1 하부 LED 셀(LC1a)의 형상과 대응되는 형상을 가질 수 있다. 이와 같이, 제1 서브 픽셀(SP1)은, 제1 하부 LED 셀(LC1a)로부터 생성된 제1 파장의 광(예, 청색 광)이 투명 절연부(160)를 통해서 그대로 방출되도록 구성될 수 있다.
제2 서브 픽셀(SP2)에 위치한 상부 LED 셀(LC2)은 제2 파장의 광(예, 녹색 광)을 방출하도록 구성된 제2 반도체 적층체(SL2)를 가질 수 있다. 제2 반도체 적층체(SL2)는 제1 반도체 적층체(SL1)와 유사하게, 제1 도전형 반도체층(142), 활성층(145) 및 제2 도전형 반도체층(147)을 포함할 수 있다. 일부 실시예에서, 제2 반도체 적층체(SL2)은 질화물 반도체를 포함할 수 있다. 예를 들어, 제1 도전형 반도체층(142)은 n형 InxAlyGa1-x-yN (0≤x<1, 0≤<1, 0≤x+y<1)을 만족하는 질화물 반도체를 포함하며, 여기서 n형 불순물은 Si, Ge, Se 또는 Te을 포함할 수 있다. 활성층(145)은 양자우물층과 양자장벽층이 교대로 적층된 다중 양자우물(MQW) 구조일 수 있다. 예를 들어, 양자우물층과 양자장벽층은 서로 다른 조성을 가지는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)일 수 있다. 특정 예에서, 양자우물층은 InxGa1-xN (0<x≤1)이며, 양자장벽층은 GaN 또는 AlGaN일 수 있다. 예를 들어, 활성층(145)은 앞서 설명한 바와 같이, 녹색 광(예, 480㎚∼530㎚)을 방출하도록 구성될 수 있다. 제2 도전형 반도체층(147)은 p형 InxAlyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족하는 질화물 반도체층을 포함하며, 여기서, p형 불순물은 Mg, Zn 또는 Be을 포함할 수 있다.
본 실시예에 채용된 제2 서브 픽셀(SP2)은 상부 LED 셀(LC2)에서 생성된 제2 파장의 광(예, 녹색 광)을 방출하도록 구성될 수 있다. 반면에, 상부 LED 셀(LC2)의 하부에 위치한 제2 하부 LED 셀(LC1b)은 구동되지 않아 발광하지 않는 비활성화 셀로 제공될 수 있다.
제3 서브 픽셀(SP3)에 위치한 파장 변환부(180)는 상기 제1 파장의 광(예, 청색 광)을 제3 파장의 광(예, 적색 광)으로 변환하는 파장 변환 물질(예, 형광체 또는 양자점)을 포함할 수 있다. 예를 들어, 파장 변환부(180)는 파장 변환 물질이 함유된 투명 수지 또는 형광체막을 포함할 수 있다. 여기서, 투명 수지는 예를 들어 실리콘 수지 또는 에폭시 수지를 포함할 수 있다. 파장 변환부(180)는 제3 서브 픽셀(SP3)의 상부 영역을 구성하며, 평면적 관점에서 제3 하부 LED 셀(LC1c)의 형상과 대응되는 형상을 가질 수 있다. 이와 같이, 제3 서브 픽셀(SP3)은 제3 하부 LED 셀(LC1c)에서 생성된 제1 파장의 광(예, 청색 광)의 적어도 일부를 상기 파장 변환부(180)를 통해 제2 파장의 광(예, 적색 광)을 변환하여 방출하도록 구성될 수 있다.
상부 발광 구조물(100B)은 투명 절연부(160)와 상부 LED 셀(LC2)과 파장 변환부(180) 사이에 배치된 광 차단 격벽(light blocking partition)(170)을 더 포함할 수 있다. 광차단 격벽(150)은 상부 발광 구조물(100B)에서 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3) 사이의 광 간섭을 방지하기 위한 구조로 도입된다.
광차단 격벽(170)은 광 차단이 가능한 절연 물질을 포함할 수 있다. 일부 실시예에서, 광차단 격벽(170)은 블랙 매트릭스 또는 백색 매트릭스와 같은 물질 또는 다른 컬러의 구조물을 사용할 수 있다. 예를 들어, 상기 백색 매트릭스는 반사 물질 또는 산란물질을 포함할 수 있다. 일부 실시예에서, 광차단 격벽(170)은 분산형 브래그 반사(DBR)층을 포함할 수 있다.
본 실시예에서, 하부 발광 구조물(100A)과 상부 발광 구조물(100B)은 제1 및 제2 본딩 구조물들(BS1,BS2)에 의한 본딩으로 결합될 수 있다.
제1 본딩 구조물(BS1)은 하부 발광 구조물(100A)의 상면에 배치되는 제1 본딩 절연층(131a)과, 상기 제1 본딩 절연층(131a)에 의해 둘러싸이는 제1 본딩 전극(135a)을 포함한다. 제1 본딩 전극(135a)은 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c) 각각에 전기적으로 연결되도록 구성될 수 있다. 본 실시예에서, 제1 본딩 전극(135a)은 하부 발광 구조물(100A)의 상면에서 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)의 경계를 따라 인접한 하부 LED 셀들의 모서리 영역들(C2)에 연결되도록 형성될 수 있다. 예를 들어, 제1 본딩 전극(135a)은 평면적 관점에서 그리드(grid) 형상을 가질 수 있다(도 2 및 도 3 참조).
제2 본딩 구조물(BS2)은 상부 발광 구조물(100B)의 하면에 배치되는 제2 본딩 절연층(131b)과, 상기 제2 본딩 절연층(131b)에 의해 둘러싸이는 제2 본딩 전극(135b)을 포함한다. 제2 본딩 전극(135b)은 상부 LED 셀들(LC2) 각각에 전기적으로 연결되도록 구성될 수 있다. 본 실시예에서, 제2 본딩 전극(135b)은 평면적 관점에서 제1 본딩 전극(135a)과 대응되는 형상을 가질 수 있다. 제1 및 제2 본딩 전극들(135a,135b)은 충분한 접합 면적을 확보할 수 있다. 예를 들어, 제2 본딩 전극(135b)은 평면적 관점에서 제1 본딩 전극(135a)과 동일/유사하게 그리드 형상을 가질 수 있다(도 2 및 도 3 참조). 제2 본딩 전극(135b)은 상부 발광 구조물의 하면에서 투명 절연부(160), 상부 LED 셀들(LC2) 및 파장 변환부(180) 상부 LED 셀들(LC2)의 경계를 따라 연장되며, 상부 LED 셀들(LC2)의 모서리 영역들(C1)에 전기적으로 연결되도록 형성될 수 있다.
앞서 설명한 바와 같이, 제1 및 제2 본딩 구조물들(BS1,BS2)의 본딩에 의해 하부 발광 구조물(100A)과 상부 발광 구조물(100B)이 결합되어 하나의 픽셀 어레이(100)를 구성할 수 있다. 견고한 본딩을 구현하기 위해서, 제1 본딩 전극(135a)은 제1 본딩 절연층(131a)의 상면과 실질적으로 평탄한(coplanar) 상면을 가질 수 있다. 이와 유사하게, 제2 본딩 전극(135b)은 제2 본딩 절연층(131b)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
직접 본딩된 제1 본딩 전극(135a) 및 제2 본딩 전극(135b)은 고온의 어닐링 공정을 통하여 메탈(예, 구리)간의 상호 확산에 의해 결합될 수 있다. 제1 본딩 전극(135a) 및 제2 본딩 전극(135b)을 구성하는 금속은 구리(Cu)에 한정되지 않고, 유사한 조건에서 본딩 가능한 다른 금속 물질(예,Au)을 포함할 수 있다. 이러한 메탈간의 본딩은 견고한 본딩과 함께 전기적인 연결을 보장할 수 있다. 본 실시예에서, 제1 및 제2 본딩 구조물들(BS1,BS2)에서 메탈 본딩된 제1 및 제2 본딩 전극(135a,135b)은 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)의 광원들을 위한 공통 전극(135)으로도 제공될 수 있다. 구체적으로, 공통 전극(135)은 제1 및 제3 서브 픽셀들(SP1,SP3) 각각의 제1 및 제3 하부 LED 셀들(LC1a,LC1c)과, 제2 서브 픽셀(SP2)의 상부 LED 셀(LC2)에 각각 연결될 수 있다. 본 실시예에서, 공통 전극(135)도 평면적 관점에서 그리드 형상을 가질 수 있다.
제1 및 제2 본딩 절연층(131a,131b)은 광투과성을 갖는 유전체 물질을 포함할 수 있다. 제1 및 제3 하부 LED 셀로부터 방출되는 광(예, 청색 광)은 각각 제1 및 제2 본딩 절연층(131a,131b)을 투과되어 투명 수지부(160) 및 파장 변환부(180)를 통해 방출될 수 있다. 예를 들어, 제1 및 제2 본딩 절연층(131a,131b)은 실리콘 산화물(SiO2)을 포함할 수 있다. 제1 및 제2 본딩 절연층(131a,131b)은 고온의 본딩과정에서 공유 결합에 의한 유전체간의 본딩을 포함할 수 있다. 일부 실시예에서, 제1 및 제2 본딩 절연층(131a,131b)은 SiCN, SiON 또는 SiCO와 같은 다른 절연막을 더 포함할 수 있다.
이와 같이, 제1 및 제2 본딩 구조물들(BS1,BS2)은 제1 및 제2 본딩 전극(135a,135b)의 메탈간 본딩과 함께, 제1 및 제2 본딩 절연층(131a,131b)의 유전체간 본딩을 형성할 수 있다. 이러한 본딩을 "하이브리드 본딩(hybrid bonding)"이라고도 한다.
본 실시예에 따른 픽셀 어레이(100)는 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)의 광원들의 일측 전극(제1 전극)으로서 제1 내지 제3 개별 전극들(150a.150b,150c)을 포함할 수 있다.
제1 개별 전극(150a)은 제1 하부 LED 셀(LC1a)의 하면에 배치되며, 상기 제1 하부 LED 셀(LC1a)의 제1 도전형 반도체층(122)에 전기적으로 연결될 수 있다. 이와 유사하게, 제3 개별 전극(150c)은 제3 하부 LED 셀(LC1c)의 하면에 배치되며, 상기 제3 하부 LED 셀(LC1c)의 제1 도전형 반도체층(122)에 전기적으로 연결될 수 있다. 제1 및 제3 개별 전극들(150a,150c)은 콘택 영역이 노출되도록 베이스 절연층에 매립될 수 있다. 제1 및 제3 개별 전극들(150a,150c)의 콘택 영역은 베이스 절연층(110)의 하면과 실질적으로 평탄한 표면을 가질 수 있다.
제2 개별 전극(150b)은 제2 하부 LED 셀(LC1b), 제1 및 제2 본딩 절연층들(131a,131b) 및 상부 LED 셀(LC2)의 일부를 관통하여 상기 상부 LED 셀(LC2)의 제1 도전형 반도체층(142)에 전기적으로 연결될 수 있다. 제2 개별 전극(150b)은 제2 하부 LED 셀(LC1b)의 하면으로부터 상기 상부 LED 셀(LC2)의 제2 도전형 반도체층(147)에 연장된 관통 비아(155)와, 관통 비아(155)의 측벽을 둘러싸는 측벽 절연막(151)을 포함할 수 있다. 측벽 절연막(155)은 제2 개별 전극(150b)을 제2 하부 LED 셀(LC1b)으로부터 전기적으로 절연시킬 수 있다. 본 실시예에서, 제2 개별 전극(150b)에 의해 절연된 제2 하부 LED 셀(LC1b)은 일측 전극과 연결되지 않으므로, 실제로는 구동되지 않는 비활성화 LED 셀일 수 있다
본 실시예에 따른 픽셀 어레이(100)는 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)의 광원들의 타측 전극(제2 전극)으로서 공통 전극(135)을 포함할 수 있다. 앞서 설명한 바와 같이, 공통 전극(135)은 본딩된 제1 및 제2 본딩 전극(135a,135b)에 의해 제공될 수 있다.
제1 및 제2 반도체 적층체들(SL1,SL2) 각각은 앞서 설명한 바와 같이, 제1 도전형 반도체층(122,142), 활성층(125,145) 및 제2 도전형 반도체층(127,147)을 포함하며, 제1 및 제2 반도체 적층체들(SL1,SL2)은 각각의 제2 도전형 반도체층들(127,147)이 서로 마주하도록 배치될 수 있다. 따라서, 제1 및 제2 본딩 전극들(135a,135b)은 각각 상기 제1 및 제2 반도체 적층체들(SL1,SL2)의 제2 도전형 반도체층들(127,147)에 전기적으로 연결되며, 본 실시예에 채용된 공통 전극(135)은 제2 전극으로서 제공될 수 있다.
제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 각각 상기 제2 도전형 반도체층(127)의 상면 및 제1 상부 LED 셀(LC2)의 하면에 각각 오믹 콘택층(미도시)이 배치될 수 있다. 제1 및 제2 본딩 전극(135a,135b)은 오믹 콘택층을 통해서 각각 제2 도전형 반도체층(127,147)과 접속될 수 있다. 본 실시예에 채용된 오믹 콘택층, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)의 하면에 형성되는 오믹 콘택층은 광투과성 오믹 콘택층을 포함할 수 있다. 예를 들어, 광투과성 오믹 콘택층은 ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, In4Sn3O12 또는 Zn(1-x)MgxO(0≤x≤1)을 포함할 수 있다. 일부 실시예에서, 상부 LED 셀(LC2)의 상면에는 Ag 및/또는 Ni/Au와 같은 고반사성 오믹 콘택층이 배치될 수 있다.
또한, 본 실시예에서, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 각각 위 방향으로 경사진 측면을 가지며, 상부 LED 셀은 아래 방향으로 경사진 측면을 가질 수 있다. 이러한 경사진 측면은 에칭 공정이 진행된 방향에 따라 정의될 수 있다(도 9a 및 도 11c 참조).
앞서 설명 한 바와 같이, 상부 발광 구조물(100B)에서 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)은 광차단 격벽(170)에 의해 광학적으로 분리될 수 있다. 본 실시예에서, 광 차단 격벽(170)은 회로 기판의 상면과 수직인 방향(Z 방향)으로 제2 본딩 전극(135b), 즉 공통 전극(130)과 중첩되도록 배치될 수있다. 본 실시예에서, 그리드 형상의 공통 전극(130)은 광 차단 격벽(170)과 함께 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)을 위한 광학적 분리 구조로 제공될 수 있다. 일부 실시예에서, 베이스 절연층(110)도 상술한 바와 같이, 반사 요소를 포함하도록 구성함으로써 셀간 절연부(110E)와 함께, 공통 전극(130) 및 광 차단 격벽(170)은 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)을 위한 광학적 분리 구조로 제공될 수 있다. 본 실시예에서, 광차단 격벽(170)은 하단 폭이 상단 폭보다 작은 단면 형상을 가질 수 있으나, 이에 한정되지는 않으며, 상부 발광 구조물(100B)을 위한 공정 순서에 따라 변경될 수 있다.
이와 같이, 본 실시예에 따른 픽셀 어레이(100)은 제1 레벨에 위치하며 제1 반도체 적층체(SL1)로 구성된 제1 및 제3 하부 LED 셀들(LC1a,LC1c) 및 제2 레벨에 위치하며 제2 반도체 적층체(SL2)로 구성된 상부 LED셀(LC2)을 각 서브 픽셀들(SP1,SP2,SP3)의 광원으로 사용하며, 제2 레벨에 제3 하부 LED 셀(LC1c)를 위한 파장 변환부(180)를 구성함으로써 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)로부터 다른 색(B,G,R)의 광을 방출할 수 있다. 또한, 각 서브 픽셀들(SP1,SP2,SP3)의 광원들, 즉 제1 하부 LED 셀들(LC1a), 상부 LED셀(LC2) 및 제3 하부 LED 셀(LC1c)은 공통 전극(130)과 함께 제1 내지 제3 개별 전극을 통해서 전압이 인가됨으로써 선택적으로 구동될 수 있다.
본 실시예에 채용된 회로 기판(200)은, 배선 연결층(280)과, 복수의 TFT셀(245)을 포함한 구동 회로가 구현된 소자층(210)을 포함할 수 있다. 소자층(210)은 반도체 기판(210)과, 반도체 기판(210)에 형성된 TFT 셀(245)을 포함하는 구동 회로와, TFT 셀(245)에 전기적으로 연결된 상호 연결부(242)와, 상기 반도체 기판(210) 상에 배치되어 상기 구동 회로 및 상기 상호 연결부(242)를 덮는 층간 절연막(241)을 포함할 수 있다. 예를 들어, 상기 반도체 기판(210)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
배선 연결층(280)는 층간 절연막(241) 상에 배치된 유전체층(281)과, 유전체층(281)에 배치되며 상호 연결부(242)에 연결된 금속 배선(285)을 포함할 수 있다. 금속 배선(285)은 상호 연결부(242)를 통해서 구동 회로에 전기적으로 연결될 수 있다.
금속 배선(285)은 유전체층(281)의 상면에 노출된 본딩 패드(285P)를 갖는다. 본딩 패드(285P)는 유전체층(281)의 상면과 실질적으로 평탄한 공면인 표면을 가질 수 있다. 유전체층(281)의 평탄한 상면은 베이스 절연층(110)의 평탄한 하면과 본딩되고, 본딩 패드(285P)는 각각 제1 내지 제3 개별 전극들(150a,150b,150c)에 각각 접합될 수 있다. 도시되지 않았으나, 픽셀 어레이(100)의 일측에서 공통 전극(135)에 연결된 관통 비아(미도시)를 다른 본딩 패드(285P)에 연결될 수 있다.
회로 기판(200)에 구현된 복수의 TFT 셀(245)을 포함한 구동 회로는 픽셀(구체적으로 서브 픽셀)의 구동을 제어하기 위한 구동 회로일 수 있다. 반도체 기판(210)은 구동 회로와 연결된 TSV(through silicon via)와 같은 관통 전극(263)과 관통 전극에 연결된 제1 및 제2 배선 라인(261,262)을 포함할 수 있다. 예를 들어, 복수의 TFT 셀(245)의 드레인 영역은 관통 전극(263)을 통해서 제1 배선 라인(261)과 연결될 수 있으며, 제1 배선 라인(261)은 데이터 라인과 연결될 수 있다.
도 5는 본 개시의 일 실시예에 따른 디스플레이 장치에 구현된 구동회로이다.
도 5를 참조하면, n×n의 서브 픽셀이 배열된 디스플레이 패널(10)의 회로도가 예시되어 있다. 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 각각 수직 방향(행 방향)의 경로인 데이터 라인(D1∼Dn)에 통해서 데이터 신호를 수용할 수 있다. 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)은 수평방향(열방향) 경로인 게이트 라인(G1∼Gn)을 통해서 제어 신호(즉, 게이트 신호)를 수용할 수 있다.
상기 제1 내지 제3 서브 픽셀(SP1,SP2,SP3)을 포함하는 복수의 픽셀(10)은 디스플레이를 위한 활성 영역(DA)을 제공하며, 이러한 활성 영역(DA)은 사용자를 위한 디스플레이 영역으로 제공된다. 디스플레이 패널(10)의 비활성 영역(NA)은 활성 영역(DA)의 하나 이상의 에지를 따라 형성될 수 있다. 비활성 영역(NA)은 디스플레이 패널(10)의 외주를 따라 픽셀(PX)이 존재하지 않으며, 디스플레이 패널(10)의 프레임(11)에 대응될 수 있다.
제1 및 제2 드라이버 회로(12,13)는 픽셀(PX), 즉 복수의 서브 픽셀(SP1,SP2,SP3,SP4)의 작동을 제어하기 위해 채용될 수 있다. 이러한 제1 및 제2 드라이버 회로(12,13)의 일부 또는 전부는 회로 기판(200)의 소자층(250)에 구현될 수 있다. 상기 제1 및 제2 드라이버 회로(12,13)는 집적 회로, 박막 트랜지스터 패널 회로 또는 다른 적합한 회로로 형성될 수 있고, 디스플레이 패널(10)의 비활성 영역(NA)에서 배치될 수 있다. 제1 및 제2 드라이버 회로(12,13)는 마이크로 프로세서와, 스토리지와 같은 메모리와, 처리 회로와 통신 회로를 포함할 수 있다. 작동하는 동안, 시스템 제어 회로는 디스플레이 패널(10)에 표시할 이미지 정보(IS)를 제1 및 제2 드라이버 회로(12,13)에 공급할 수 있다.
픽셀(PX) 상에 이미지를 표시하기 위해서, 제1 드라이버 회로(12)는 데이터 라인(D1∼Dn)에 이미지 데이터를 공급하면서, 제2 드라이버 회로(13)('게이트 드라이버 회로'라고도 함)에 클럭 신호와 다른 제어 신호들을 발송할 수 있다. 상기 제2 드라이버 회로(13)는 집적 회로 및/또는 박막 트랜지스터 회로를 사용하여 구현될 수 있다. 디스플레이 장치의 게이트 라인(G1∼Gn)을 통해서 열 방향으로 배열된 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)을 제어하기 위한 게이트 신호가 전송될 수 있다.
이와 같이, 본 실시예에 따른 LED 디스플레이 장치(10)는 서로 다른 파장의 광을 방출하는 하부 LED 셀들 및 상부 LED 셀을 갖는 2 레벨의 광원 구조를 가지며, 상부 레벨에서 부분적으로 광변환 구조를 도입함으로써 원하는 픽셀을 구현할 수 있다.
도 6a 내지 도 6d는 본 발명의 LED 디스플레이 장치의 제조 방법 중 일부 공정(제1 및 제2 반도체 적층체의 형성 및 본딩)을 설명하기 위한 주요 공정별 단면도들이다.
우선, 도 6a를 참조하면, 제1 성장 기판(101A) 상에 제1 반도체 적층체(SL1)를 형성하고, 이와 유사하게 제2 성장 기판(101B) 상에 제2 반도체 적층체(SL2)를 형성한다.
제1 및 제2 성장 기판(101A,100B)은 예를 들어 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성 또는 반도체 물질을 포함할 수 있다. 제1 반도체 적층체(SL1)는 제1 성장 기판(101A) 상에 순차적으로 형성된 제1 도전형 반도체층(122), 제1 파장의 광을 생성하는 활성층(125) 및 제2 도전형 반도체층(127)을 포함할 수 있다. 제2 반도체 적층체(SL2)는 제2 성장 기판(101B) 상에 순차적으로 형성된 제1 도전형 반도체층(142), 제2 파장의 광을 생성하는 활성층(145) 및 제2 도전형 반도체층(147)을 포함할 수 있다. 제1 파장의 광 및 제2 파장의 광은 각각 제1 및 제3 서브 픽셀들을 위한 광들, 예를 들어, 각각 청색 광 및 녹색 광일 수 있다.
제1 및 제2 반도체 적층체(SL1,SL2)의 각 층은 앞서 설명한 바와 같이 질화물 반도체층일 수 있으며, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여 성장될 수 있다. 도면에는 도시되지 않았으나, 제1 및 제2 반도체 적층체(SL1,SL2)을 형성하기 전에, 제1 및 제2 성장 기판(101A,101B)의 상면에는 버퍼층 및 언도프 반도체층(예, 언도프 GaN)이 추가적으로 형성할 수 있다. 일부 실시예에서, 제2 도전형 반도체층(127,147) 상에는 상술한 바와 같이, 오믹 콘택층을 형성할 수 있다.
이어, 도 6b를 참조하면, 제1 반도체 적층체(101A) 상에 제1 본딩 전극(135a)과 제1 본딩 절연층(131a)을 갖는 제1 본딩 구조물(BS1)을 형성하고, 이와 유사하게, 제2 반도체 적층체(101B) 상에 제2 본딩 전극(135b)과 제2 본딩 절연층(131b)을 갖는 제2 본딩 구조물(BS2)을 형성한다.
제1 및 제2 본딩 구조물(BS1,BS2)의 형성은 각각, 제1 및 제2 반도체 적층체(101A,101B) 상에 각각 제1 및 제2 본딩 절연층(131a,131b)을 형성하고, 제1 및 제2 본딩 절연층(131a,131b)에 제1 및 제2 본딩 전극(135a,135b)을 정의하는 제1 및 제2 개구를 형성한 후에 제1 및 제2 개구가 충전되도록 메탈을 증착하고, 평탄화하는 공정으로 수행될 수 있다. 예를 들어, 제1 및 제2 본딩 전극(135a,135b)은 구리(Cu)을 포함할 수 있으나, 이에 한정되지 않고, 본딩 가능한 다른 금속 물질(예,Au)을 포함할 수 있다. 또한, 제1 및 제2 본딩 절연층(131a,131b)은 서로 동일한 유전체 물질, 예를 들어, 실리콘 산화물(SiO2)을 포함할 수 있다.
제1 및 제2 개구는 제1 및 제2 서브 픽셀 영역의 경계 영역에 따라 형성될 수 있다. 제1 및 제2 개구의 폭, 즉 제1 및 제2 본딩 전극(135a,135b)은 제1 반도체 적층체(SL1)를 분할하기 위한 폭보다 큰 폭을 가질 수 있다. 구체적으로, 제1 및 제2 본딩 전극(135a,135b)을 위한 제1 및 제2 개구는 각각 후속 공정에서 제1 내지 제3 하부 LED 셀들 각각의 모서리 영역과 상부 LED 셀의 모서리 영역과 중첩되도록 정의될 수 있다. 제1 및 제2 본딩 전극은 대응되는 위치에 서로 대응되는 형상을 가질 수 있다. 도 7은 도 6b에 도시된 제1 및 제2 본딩 구조물의 평면도이다. 제1 및 제2 본딩 전극(135a,135b)은 도 7에 도시된 바와 같이, 서브 픽셀들을 구분하는 그리드 형상을 가질 수 있다.
평탄화 공정에 의해, 제1 본딩 전극(135a)은 제1 본딩 절연층(131a)의 상면과 실질적으로 평탄한(coplanar) 상면을 가질 수 있다. 이와 유사하게, 제2 본딩 전극(135b)은 제2 본딩 절연층(131b)의 상면과 실질적으로 평탄한 상면을 가질 수 있다.
다음으로, 도 6c 및 도 8를 참조하면, 제1 및 제2 본딩 구조물(BS1,BS2)을 이용하여 제1 반도체 적층체(SL1)와 제2 반도체 적층체(BS2)를 결합한다
제1 및 제2 본딩 구조물(BS1,BS2)의 접합된 상태에서, 고온의 어닐링 공정을 통해서 제1 및 제2 본딩 구조물(BS1,BS2)을 하이브리드 본딩될 수 있다. 도 8은 웨이퍼 레벨에서 제1 및 제2 본딩 구조물을 마주하는 본딩 과정을 나타내는 사시도이다. 본 공정에서 구현되는 하이브리드 본딩은 제1 및 제2 본딩 전극들(135a,135b)의 메탈간 본딩(MB)과 제1 및 제2 본딩 절연층들(131a,131b)의 유전체간의 본딩(DB)을 포함하며, 제1 성장 기판(101A) 상의 제1 반도체 적층체(SL1)와 제2 성장 기판(101B) 상의 제2 반도체 적층체(SL2)을 견고하게 결합시킬 수 있다. 또한, 메탈간 본딩(MB)을 통해서 제1 및 제2 본딩 전극들(135a,135b)은 일체화된 공통 전(135)극으로 제공될 수 있다. 이어, 도 6d에 도시된 바와 같이, 제1 반도체 적층체(SL1)로부터 제1 성장 기판(101A)을 제거할 수 있다.
도 9a 내지 도 9d는 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 제조 방법의 일부 공정(하부 발광 구조물 및 전극 형성)을 설명하기 위한 주요 공정별 단면도들이며, 도 10a 내지 도 10c는 각각 도 9a, 도 9b, 및 도 9c의 결과물을 나타내는 평면도들이다.
도 9a 및 도 10a를 참조하면, 제1 반도체 적층체(SL1)를 서브 픽셀 영역들로 분할하는 제1 에칭 공정과, 제2 하부 LED 셀(LC1b)에 관통홀(TH)을 형성하는 제2 에칭 공정을 수행할 수 있다.
제1 에칭 공정을 통해서 제1 반도체 적층체(SL1)를 분할하여 서브 픽셀 영역들에 각각 대응되는 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)이 형성될 수 있다. 도 10a에 도시된 바와 같이, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 각각 평면적 관점에서 사각형상을 가지며, 베이어 패턴을 구성할 수 있다. 제1 및 제3 하부 LED 셀들(LC1a,LC1c)은 제1 대각선 방향으로 배열되며, 2개의 제2 하부 LED 셀들(LC1b)은 제2 대각선 방향으로 배열될 수 있다. 앞서 설명한 바와 같이, 셀 분리 공간(ISO)의 폭은 제1 본딩 전극(135a)의 폭보다 얇은 폭을 가질 수 있다. 그 결과, 제1 본딩 전극(135a)은 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)의 모서리 영역과 중첩되어 전기적으로 연결될 수 있다. 본 실시예에서, 셀 분리 공간(ISO)의 폭은 상부에서 하부로 갈수록 작아질 수 있으며, 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)은 경사진 측면을 가질 수 있다.
제2 에칭 공정을 통해서 제2 개별 전극(도 9c의 150b)을 위한 관통홀(TH)이 형성될 수 있다. 관통홀(TH)은 제2 하부 LED 셀(LC1b)으로부터 상기 제1 및 제2 본딩 절연층들(131a,131b) 및 제2 반도체 적층체(SL2)의 일부를 관통하여 제2 반도체 적층체(SL2)의 제1 도전형 반도체층(142)까지 연결될 수 있다. 관통홀(TH)이 연장된 제2 반도체 적층체(SL2) 영역은 후속 공정에서 상부 LED 셀(LC2)로 제공될 수 있다. 본 실시예에서, 베이어 패턴을 구성하는 경우에, 관통홀은 도 10a에 도시된 바와 같이, 제2 대각선 방향으로 위치한 제2 하부 LED 셀들(LC2)에 각각 형성될 수 있다.
제1 및 제2 에칭 공정은 각각 포토레지스트 패턴을 이용한 선택적인 에칭 공정을 통해서 수행될 수 있으며, 순서를 한정하지 않는다. 예를 들어, 제2 에칭 공정과 제1 에칭 공정 순서로 수행될 수 있으며, 제1 에칭 공정시에 관통홀의 동일한 깊이로 형성한 후에, 추가적인 깊이를 에칭하기 위해서 제2 에칭 공정을 도입할 수도 있다.
이어, 도 9b 및 도 10b를 참조하면, 셀 분리 공간(ISO)이 충전되도록 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c) 상에 베이스 절연층(110)을 형성한다.
베이스 절연층(110)은 제1 내지 제3 하부 LED 셀들(LC1a,LC1b,LC1c)을 분리하는 셀간 절연부(110E)를 포함할 수 있다. 베이스 절연층(110)은 SiO2, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 본 공정에서 또는 별도의 공정에서, 관통홀(TH)의 바닥면에 노출되도록 관통홀(TH)의 측벽에 측벽 절연막(151)을 형성할 수 있다.
일부 실시예에서, 베이스 절연층(110)은, 반사 요소를 포함하도록 구성할 수 있다. 이 경우에, 먼저 절연막을 비교적 컨포멀하게 형성한다. 이 공정에서 측벽 절연막(151)을 함께 형성할 수 있다. 이어, 제1 내지 제3 개별 전극들이 형성될 영역을 제외한 영역에 반사층(미도시)을 형성할 수 있다. 예를 들어, 반사층은 Ag, Ni 또는 Al과 같은 반사 금속을 포함할 수 있다. 이어, 충전 절연부로서, 베이스 절연층(150)을 형성할 수 있다. 예를 들어, 베이스 절연층(110)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 일부 실시예에서, 반사층은 분산형 브래그 반사(DBR)층 또는 무지향성 반사(ODR)층으로 구현될 수 있다. 반사층으로 DBR 층을 도입하는 경우에, 상기 절연막을 생략할 수 있다.
다음으로, 도 10c 및 도 11c를 참조하면, 제1 및 제3 하부 LED 셀들(LC1a,LC1c)의 제1 도전형 반도체층들(122)에 각각 연결되는 제1 및 제3 개별 전극들(150a,150c)을 형성하고, 관통홀(TH)을 충전하여 제2 반도체 적층체(SL2)의 제1 도전형 반도체층(142)에 연결된 제2 개별 전극(150b)을 형성한다.
베이스 절연층에 제1 및 제3 하부 LED 셀들(LC1a,LC1c)의 일부 영역들(즉, 제1 도전형 반도체층의 일부 영역)을 개방하는 개구들를 형성하고, 상기 개구들과 관통홀(TH)에 충전하는 금속 물질을 형성함으로써, 제1 내지 제3 개별 전극들(150a,150b,150c)을 형성할 수 있다. 예를 들어, 제1 내지 제3 개별 전극들(150a,150b,150c)은 구리 또는 구리 함유 합금을 포함할 수 있으며, 듀얼 다마신(dual-damascene) 공정을 이용하여 형성될 수 있다.
도 11a 내지 도 11d는 본 발명의 일 실시예에 따른 LED 디스플레이 장치의 제조 방법(회로 기판의 본딩, 및 상부 발광 구조물의 형성)을 설명하기 위한 주요 공정별 평면도들이다.
도 11a를 참조하면, 도 10c의 결과물 상에 회로 기판(200)을 본딩시킬 수 있다.
본 본딩 공정에서, 하부 발광 구조물(100A)의 제1 내지 제3 개별 전극들(150a,150b,150c)이 구동 회로(특히, 본딩 패드들(285P))에 각각 메탈 본딩될 수 있다. 또한, 유전체층(281)과 베이스 절연층(110)은 각각 마주하는 면이 평탄한 표면을 가지며, 상호 유전체간 본딩될 수 있다. 또한, 픽셀 어레이(100)는 그 주변부에서 공통 전극(135)에 연결된 비아 전극(미도시)을 포함하며, 이러한 비아 전극이 다른 개별 전극들(150a,150b,150c)과 유사하게, 본딩 패드(285)에 본딩될 수 있다. 도 12에 도시된 바와 같이, 회로 기판(200) 및 픽셀 어레이(100)의 본딩 공정은 웨이퍼 레벨에서 수행될 수 있다.
이어, 도 11b를 참조하면, 제2 반도체 적층체(SL2)로부터 제2 성장 기판(101B)을 제거하고, 다음으로, 도 11c 및 도 13을 참조하면, 제1 및 제3 서브 픽셀에 각각 대응되는 제1 및 제3 하부 LED 셀들(LC_A1,LC_A3)이 노출되도록 제2 반도체 적층체(SL2)의 일부 영역을 제거하여 제1 및 제2 리세스(RS1,RS2)를 형성한다.
제2 성장 기판(101B)의 제거는 앞선 제1 성장 기판(101A)의 제거와 유사한 공정(예, 레이저 리프트 오프 또는 연마 공정)을 이용하여 제거될 수 있다. 제1 및 제2 리세스(RS1,RS2) 형성은 앞선 제1 반도체 적층체(SL1)의 분할공정과 유사하게, 포토레지스트 패턴을 이용한 에칭 공정으로 수행될 수 있다.
제1 및 제2 리세스(RS1,RS2)를 통해서 제1 및 제3 하부 LED 셀들(LC1a,LC1c)이 노출되도록 형성될 수 있다. 평면적 관점에서, 도 13에 도시된 바와 같이, 제1 및 제2 리세스(RS1,RS2)의 주변에서 제2 본딩 전극(135b)의 일부 영역이 노출될 수 있으며, 그와 중첩된 영역에서, 제1 본딩 전극(135b)은 제1 및 제3 하부 LED 셀들(LC1a,LC1c)의 모서리 영역(C1)에 접속될 수 있다. 또한, 잔류한 상부 LED 셀들(LC2)의 모서리 영역(C2)은 제2 본딩 전극(135b)과 전기적으로 연결될 수 있다.
이어, 도 11d를 참조하면, 제1 및 제2 리세스(RS1,RS2)에 각각 투명 절연부(160)와 파장 변환부(180)를 형성하고, 광 차단 격벽(170)을 형성할 수 있다.
제1 서브 픽셀(SP1)을 위한 제1 리세스(RS1)에는 투명 절연부(160)를 형성하고, 제3 서브 픽셀(SP3)을 위한 제2 리세스(RS2)에는 파장 변환부(180)를 형성한다. 예를 들어, 투명 절연부(160)는 실리콘(silicone) 수지 또는 에폭시 수지와 같은 투명한 수지 또는 SiO2와 같은 실리콘 산화물로 형성될 수 있다. 파장 변환부(180)는 제1 파장의 광(예, 청색 광)을 제3 파장의 광(예, 적색 광)으로 변환하는 파장 변환 물질이 혼합된 투명 수지를 포함할 수 있다.
상부 발광 구조물(100A)에서 서브 픽셀의 분리 영역, 즉 투명 절연부(160), 상부 LED 셀(LC2), 및 파장 변환부(180) 사이의 영역을 개방하고, 광차단 물질을 충전하여 광 차단 격벽(170)을 형성할 수 있다. 광 차단 격벽(170)은 수직 방향으로 공통 전극(135)과 중첩되도록 형성된 그리드 구조를 가질 수 있다.
본 실시예에서, 제1 서브 픽셀(SP1)에서는, 제1 하부 LED 셀(LC1a)로부터 생성된 청색 광은 제1 및 제2 본딩 절연층들(131a,131b)과 투명 절연부(160)를 통해서 그대로 방출되고, 제3 서브 픽셀(SP3)에서는, 제3 하부 LED 셀(LC1c)로부터 생성된 청색 광은 제1 및 제2 본딩 절연층들(131a,131b)을 지나 파장 변환부(192)를 통해 적색 광으로 변환하여 방출될 수 있다. 한편, 제2 서브 픽셀(SP2)에서는 상부 LED 셀(LC2)로부터 녹색 광을 방출할 수 있다. 이러한 구동 과정에서, 제2 하부 LED 셀(LC2c)은 비활성 LED 셀로 발광되지 않을 수 있다.
도 14는 본 발명의 일 실시예에 따른 디스플레이 장치의 일부를 나타내는 평면도이며, 도 15는 도 14의 디스플레이 장치에 채용된 하나의 픽셀 유닛을 나타내는 평면도이다.
도 14 및 도 15를 참조하면, 본 실시예에 따른 LED 디스플레이 장치(10A)는 제1 및 제2 본딩 전극들가 본딩된 공통 전극(135')이 열 방향으로 인접한 서브 픽셀들(SP1,SP2,SP3)을 따라 연장되는 점을 제외하고 도 1 내지 도 4에 도시된 LED 디스플레이 장치(10)와 유사한 구조로 이해할 수 있다. 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 LED 디스플레이 장치(10)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
본 실시예에 채용된 공통 전극(135)은 그리드 형상이 아니라, 열 방향을 따라 인접한 서브 픽셀들(SP1,SP2,SP3)의 광원들에 연결된 복수의 라인 형상을 가질 수 있다. 복수의 라인 형상들은 픽셀 어레이(100)의 주변에서 일체로 연결될 수 있다. 본 실시예에 채용된 공통 전극(135)은 열 방향으로 서로 마주하는 광원들에 연결되도록 구성된다. 일부 실시예에서, 공통 전극은 하나의 열에 배열된 서브 픽셀의 LED 셀들에만에 연결될 수 있다. 이러한 공통 전극은 각 열에 위치한 서브 픽셀들(도 5의 G1,G2...Gn)을 선택적으로 구동할 수 있다. 이와 같이, 공통 전극의 서브 픽셀들의 광원과의 연결은 다양하게 구현될 수 있다.
도 16은 본 발명의 일 실시예에 따른 디스플레이 장치에 채용된 하나의 픽셀 유닛을 나타내는 평면도이다.
도 16을 참조하면, 본 실시예에 따른 디스플레이 패널(10B)은 각 픽셀이 3개의 서브 픽셀들(SP1,SP2,SP3)로 구성된 점을 제외하고, 도 1 내지 도 4에 도시된 LED 디스플레이 장치(10)와 유사한 구조로 이해할 수 있다. 본 실시예의 구성요소는 특별히 반대되는 설명이 없는 한, 도 1 내지 도 4에 도시된 LED 디스플레이 장치(10)의 동일하거나 유사한 구성요소에 대한 설명을 참조하여 이해될 수 있다.
복수의 픽셀들 각각은 가로 방향으로 나란히 배열된 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)을 포함할 수 있다. 제1 서브 픽셀(SP1), 제2 서브 픽셀(SP2), 및 제3 서브 픽셀(SP3)은 각각 동일한 직사각형상을 가질 수 있다.
앞선 실시예와 유사하게, 제1 서브 픽셀(SP1)은 제1 하부 LED 셀(LC1a)에서 생성된 청색 광을 투명 절연부(160)로부터 방출하도록 구성되며, 제3 서브 픽셀(SP3)은 제3 하부 LED 셀(LC1c)에서 생성된 청색 광의 적어도 일부를 파장 변환부(180)를 통해 적색 광을 변환하여 방출하도록 구성될 수 있다. 제2 서브 픽셀(SP2)은 상부 LED 셀(LC2)에서 생성된 녹색 광을 방출하도록 구성되고, 그 아래에 위치한 제2 하부 LED 셀(LC1c)은 구동되지 않은 비활성화 셀로 구성될 수 있다.
특히, 하부 발광 구조물(100A)과 상부 발광 구조물(100B)은 제1 및 제2 본딩 구조물들(BS1,BS2)의 본딩에 의해 하나의 픽셀 어레이(100)를 구성할 수 있다. 제1 본딩 전극 및 제2 본딩 전극은 본딩되어 하나의 공통 전극으로 제공될 수 있다.
도 17은 본 발명의 일 실시예에 따른 디스플레이 장치를 포함하는 전자기기의 개념도이다.
도 17을 참조하면, 본 실시예에 따른 전자기기(1000)는 웨어러블(wearable) 장치인 안경형 디스플레이(glasses-type display)일 수 있다. 전자기기(1000)는 한 쌍의 템플(temple)들(1100), 한 쌍의 광 결합 렌즈들(1200), 및 브릿지(1300)를 포함할 수 있다. 전자기기(1000)는 이미지 생성부를 포함하는 디스플레이 장치(10)를 더 포함할 수 있다.
전자기기(1000)는 가상의 현실을 제공하거나 또는 가상의 영상과 외부의 실제 풍경을 함께 제공할 수 있는 헤드 마운트형, 안경형, 또는 고글형 가상 현실(virtual reality, VR) 장치, 증강 현실(augmented reality, AR) 장치, 또는 혼합 현실(mixed reality, MR) 장치일 수 있다.
템플들(1100)은 일 방향으로 연장될 수 있다. 템플들(1100)은 서로 이격되어 평행하게 연장될 수 있다. 템플들(1100)은 브릿지(1300)를 향해 접힐 수 있다. 브릿지(1300)는 광 결합 렌즈들(1200)의 사이에 제공되어, 광 결합 렌즈들(1200)을 서로 연결할 수 있다. 광 결합 렌즈들(1200)은 도광판을 포함할 수 있다. 디스플레이 장치(10)는 템플들(1100)에 각각 배치될 수 있으며, 광 결합 렌즈들(1200)에 이미지를 생성할 수 있다. 디스플레이 장치(10)는 상술한 실시예들에 따른 디스플레이 장치일 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (20)

  1. 구동 회로를 포함하는 회로 기판; 및
    상기 회로 기판 상에 배열된 복수의 픽셀들(pixels)을 포함하며, 상기 복수의 픽셀들 각각은 제1 내지 제3 서브 픽셀들(sub-pixel)을 갖는 복수의 픽셀들(pixels)을 갖는 픽셀 어레이;를 포함하며,
    상기 픽셀 어레이는
    상기 제1 내지 제3 서브 픽셀들에 각각 대응되며, 각각 제1 파장의 광을 방출하도록 구성된 제1 반도체 적층체를 갖는 제1 내지 제3 하부 LED 셀들(cells)과, 제1 내지 제3 하부 LED 셀들의 하면들에 배치되며, 상기 제1 내지 제3 하부 LED 셀들 사이에 연장된 셀간 절연부를 갖는 베이스 절연층을 포함하는 하부 발광 구조물과,
    상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 제2 파장의 광을 생성하도록 구성된 제2 반도체 적층체를 갖는 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 제1 파장의 광을 제3 파장의 광으로 변환하도록 구성된 파장 변환부와, 상기 투명 절연부와 상기 상부 LED 셀과 상기 파장 변환부 사이에 배치되며, 서로 광학적으로 분리시키는 광 차단 격벽을 포함하는 상부 발광 구조물과,
    상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 의해 둘러싸이며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과,
    상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제1 본딩 절연층에 의해 둘러싸이며, 적어도 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하는 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 및 제2 반도체 적층체들 각각은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 제2 반도체 적층체의 제2 도전형 반도체층은 상기 제1 반도체 적층체의 제2 도전형 반도체층을 마주하도록 배치되는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 및 제2 본딩 전극들은 각각 상기 제1 및 제2 반도체 적층체들 각각의 제2 도전형 반도체층에 전기적으로 연결되는 디스플레이 장치.
  4. 제2항에 있어서,
    상기 픽셀 어레이는,
    상기 제1 하부 LED 셀의 하면에 배치되며, 상기 제1 하부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제1 개별 전극과,
    상기 제2 하부 LED 셀, 상기 제1 및 제2 본딩 절연층들 및 상기 상부 LED 셀의 일부를 관통하여 상기 상부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제2 개별 전극과,
    상기 제3 하부 LED 셀의 하면에 배치되며, 상기 제3 하부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제3 개별 전극을 더 포함하는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 제2 개별 전극은 상기 제2 하부 LED 셀의 하면으로부터 상기 상부 LED 셀의 제2 도전형 반도체층에 연장된 관통 비아와, 상기 관통 비아의 측벽을 둘러싸는 측벽 절연막을 포함하는 디스플레이 장치.
  6. 제1항에 있어서,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 평면적 관점에서 서로 대응되는 형상을 갖는 디스플레이 장치.
  7. 제6항에 있어서,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 평면적 관점에서 그리드 형상을 갖는 디스플레이 장치.
  8. 제6항에 있어서,
    상기 제1 본딩 전극 및 상기 제2 본딩 전극은 평면적 관점에서 복수의 라인 형상을 갖는 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 본딩 전극은 상기 제1 본딩 절연층의 상면과 실질적으로 평탄한 상면을 가지며, 상기 제2 본딩 전극은 상기 제2 본딩 절연층의 하면과 실질적으로 평탄한 하면을 갖는 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 본딩 절연층 및 상기 제2 본딩 절연층은 투명한 절연 물질을 포함하는 디스플레이 장치.
  11. 제1항에 있어서,
    상기 제1 본딩 전극은 평면적 관점에서 그리드 형상을 가지며,
    상기 셀간 절연부는 상기 회로 기판의 상면과 수직인 방향으로 상기 제1 본딩 전극과 중첩되도록 배치되는 디스플레이 장치.
  12. 제1항에 있어서,
    상기 베이스 절연층은 SiO2, SiN, SiCN, SiOC, SiON 및 SiOCN로 구성된 그룹으로부터 선택된 적어도 하나를 포함하는 디스플레이 장치.
  13. 제1항에 있어서,
    상기 제1 내지 제3 하부 LED 셀들은 각각 위 방향으로 경사진 측면을 가지며, 상기 상부 LED 셀은 아래 방향으로 경사진 측면을 갖는 디스플레이 장치.
  14. 제1항에 있어서,
    상기 광 차단 격벽은 상기 회로 기판의 상면과 수직인 방향으로 상기 제2 본딩 전극과 중첩되도록 배치되는 디스플레이 장치.
  15. 제1항에 있어서,
    상기 제1 반도체 적층체는 청색 광을 방출하도록 구성되며, 상기 제2 반도체 적층체는 녹색 광을 방출하도록 구성되고, 상기 파장 변환부는 상기 청색 광의 적어도 일부를 적색 광으로 변환하도록 구성되는 디스플레이 장치.
  16. 구동 회로를 포함하는 회로 기판; 및
    상기 회로 기판 상에 배열되며, 각각 제1 내지 제3 서브 픽셀들을 갖는 복수의 픽셀들을 포함하는 픽셀 어레이;를 포함하고,
    상기 픽셀 어레이는,
    상기 제1 내지 제3 서브 픽셀들에 각각 대응되며, 각각 청색 광을 방출하도록 구성된 제1 내지 제3 하부 LED 셀들을 포함하는 하부 발광 구조물과,
    상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 녹색 광을 방출하도록 구성된 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 청색 광을 적색 광으로 변환하도록 구성된 파장 변환부를 포함하는 상부 발광 구조물과,
    상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 둘러싸이며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과,
    상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층에 의해 둘러싸이며, 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하는 디스플레이 장치.
  17. 제16항에 있어서,
    상기 제1 본딩 전극은 상기 제1 내지 제3 하부 LED 셀들의 경계를 따라 인접한 하부 LED 셀들의 모서리 영역들에 연결되는 그리드 형상을 가지고,
    상기 제2 본딩 전극은 상기 제1 본딩 전극의 형상과 대응되는 그리드 형상을 갖는 디스플레이 장치.
  18. 구동 회로를 포함하는 회로 기판; 및
    상기 회로 기판의 상면에 배열되며 각각 제1 내지 제3 서브 픽셀들을 갖는 복수의 픽셀들이 포함하는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는,
    각각 청색 광을 방출하도록 구성된 제1 반도체 적층체를 갖는 제1 내지 제3 하부 LED 셀들을 포함하는 하부 발광 구조물과,
    상기 제1 하부 LED 셀 상에 배치된 투명 절연부와, 상기 제2 하부 LED 셀 상에 배치되며, 녹색 광을 생성하도록 구성된 제2 반도체 적층체를 갖는 상부 LED 셀과, 상기 제3 하부 LED 셀 상에 배치되며, 상기 청색 광을 적색 광으로 변환하도록 구성된 파장 변환부를 포함하는 상부 발광 구조물과,
    상기 하부 발광 구조물의 상면에 배치되는 제1 본딩 절연층과, 상기 제1 본딩 절연층에 배치되며, 상기 제1 내지 제3 하부 LED 셀들 각각에 전기적으로 연결된 제1 본딩 전극을 갖는 제1 본딩 구조물과,
    상기 상부 발광 구조물의 하면에 배치되며, 상기 제1 본딩 절연층에 접하는 제2 본딩 절연층과, 상기 제2 본딩 절연층에 배치되며 상기 상부 LED 셀에 전기적으로 연결되고, 상기 제1 본딩 전극과 접하는 제2 본딩 전극을 갖는 제2 본딩 구조물을 포함하며,
    상기 제1 서브 픽셀은 상기 제1 하부 LED 셀에서 생성된 청색 광을 상기 투명 절연부로부터 방출하도록 구성되며,
    상기 제2 서브 픽셀은 상기 상부 LED 셀에서 생성된 녹색 광을 방출하도록 구성되고, 상기 제2 하부 LED 셀은 구동되지 않은 비활성화 셀로 제공되며,
    상기 제3 서브 픽셀은 상기 제3 하부 LED 셀에서 생성된 청색 광의 적어도 일부를 상기 파장 변환부를 통해 적색 광을 변환하여 방출하도록 구성되는 디스플레이 장치.
  19. 제18항에 있어서,
    상기 제1 및 제2 반도체 적층체들 각각은 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하며, 상기 제2 반도체 적층체의 제2 도전형 반도체층은 상기 제1 반도체 적층체의 제2 도전형 반도체층을 마주하도록 배치되고,
    상기 제1 및 제2 본딩 전극들은 각각 상기 제1 및 제2 반도체 적층체들 각각의 제2 도전형 반도체층에 전기적으로 연결되는 디스플레이 장치.
  20. 제19항에 있어서,
    상기 픽셀 어레이는,
    상기 제1 하부 LED 셀의 하면에 배치되며, 상기 제1 하부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제1 개별 전극과,
    상기 제2 하부 LED 셀, 상기 제1 및 제2 본딩 절연층들 및 상기 상부 LED 셀의 일부를 관통하여 상기 상부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제2 개별 전극과,
    상기 제3 하부 LED 셀의 하면에 배치되며, 상기 제3 하부 LED 셀의 제1 도전형 반도체층에 전기적으로 연결되는 제3 개별 전극을 더 포함하는 디스플레이 장치.
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