KR20240010397A - 디스플레이 장치 - Google Patents

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KR20240010397A
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곽중희
고동완
노혜석
심성현
성한규
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Abstract

본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판 상에 배치되며, 순차적으로 적층된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 각각 포함하는 LED 셀들이 배열되는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 상기 LED 셀들의 상기 제1 도전형 반도체층 상에서 상기 LED 셀들을 모두 커버하도록 연장되는 반사층, 상기 LED 셀들의 상기 제2 도전형 반도체층의 아래로부터 상기 LED 셀들의 측면을 덮도록 연장되는 패시베이션층, 상기 패시베이션층의 아래에 배치되며, 상기 LED 셀들의 상기 제1 도전형 반도체층들에 전기적으로 연결되는 제1 반사 전극, 및 상기 LED 셀들의 아래에 각각 배치되며, 상기 LED 셀들의 상기 제2 도전형 반도체층들에 각각 전기적으로 연결되는 제2 반사 전극들을 포함하고, 상기 반사층을 투과하는 광의 세기는 상기 반사층의 상면에 수직한 중심축 둘레의 제1 영역에서 상기 제1 영역의 둘레를 둘러싼 제2 영역보다 더 센 디스플레이 장치를 제공한다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 발명은 디스플레이 장치에 관한 것으로, LED를 구비한 디스플레이 장치에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, LED는 TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
기존의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널 및 백라이트로 구성되었으나, 최근에는 LED를 픽셀로 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 소형화가 가능할 뿐만 아니라, LCD에 비해 광효율이 우수한 고휘도 디스플레이 장치를 구현할 수 있다.
본 발명이 해결하고자 하는 과제 중 하나는, 간소화된 공정으로 제조될 수 있는 고효율 디스플레이 장치를 제공하는 것이다.
전술한 과제의 해결 수단으로서, 본 발명의 일 실시예는, 구동 회로를 포함하는 회로 기판; 및 상기 회로 기판 상에 배치되며, 순차적으로 적층된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 각각 포함하는 LED 셀들이 배열되는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 상기 LED 셀들의 상기 제1 도전형 반도체층 상에서 상기 LED 셀들을 모두 커버하도록 연장되는 반사층, 상기 LED 셀들의 상기 제2 도전형 반도체층의 아래로부터 상기 LED 셀들의 측면을 덮도록 연장되는 패시베이션층, 상기 패시베이션층의 아래에 배치되며, 상기 LED 셀들의 상기 제1 도전형 반도체층들에 전기적으로 연결되는 제1 반사 전극, 및 상기 LED 셀들의 아래에 각각 배치되며, 상기 LED 셀들의 상기 제2 도전형 반도체층들에 각각 전기적으로 연결되는 제2 반사 전극들을 포함하고, 상기 반사층을 투과하는 광의 세기는 상기 반사층의 상면에 수직한 중심축 둘레의 제1 영역에서 상기 제1 영역의 둘레를 둘러싼 제2 영역보다 더 센 디스플레이 장치를 제공한다.
본 발명의 실시예들에 따르면, 간소화된 공정으로 제조될 수 있는 고효율 디스플레이 장치를 제공할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 사시도이다.
도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다.
도 3a는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이고, 도 3b는 도 3a의 'B' 부분을 도시하는 부분확대도이다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 단면도이다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치에 구현된 구동 회로이다.
도 6a 내지 도 6i는 일 실시예에 따른 디스플레이 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 7은 일 실시예에 따른 디스플레이 장치를 포함하는 전자기기의 개념도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다. 특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 사시도이고, 도 2는 본 발명의 일 실시예에 따른 디스플레이 장치의 개략적인 평면도이다. 도 2는 도 1의 "A" 부분을 확대하여 도시한다.
도 1 및 2를 참조하면, 본 실시예에 따른 디스플레이 장치(10)는, 구동 회로들을 포함하는 회로 기판(200) 및 회로 기판(200) 상에 배치되며 복수의 픽셀들(PX)이 배열된 픽셀 어레이(100)을 포함한다. 디스플레이 장치(10)는 회로 기판(200) 및 픽셀 어레이(100)을 둘러싸는 프레임(11)을 더 포함할 수 있다.
회로 기판(200)은 박막 트랜지스터(Thin Film Transistor, TFT) 셀들을 포함한 구동 회로를 포함할 수 있다. 일부 실시예에서, 회로 기판(200)은 디스플레이 장치를 위한 구동 회로들 외에 다른 회로를 추가적으로 포함할 수도 있다. 일부 실시예에서, 회로 기판(200)은 플렉서블 기판을 포함하며, 디스플레이 장치(10)는 곡선 프로파일을 갖는 디스플레이 장치로 구현될 수도 있다.
픽셀 어레이(100)는 디스플레이 영역(DA)과 상기 디스플레이 영역(DA)의 적어도 일 측에 주변 영역(PA)을 포함할 수 있다.
디스플레이 영역(DA)은 복수의 픽셀들(PX)이 배열된 디스플레이용 LED 모듈을 포함할 수도 있다. 복수의 픽셀들(PX) 각각은 컬러 이미지를 제공하기 위해서 서로 특정 파장, 예를 들어, 특정 색의 광을 방출할 수 있도록 구성된 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)은 각각 청색(B) 광, 녹색(G) 광, 및 적색(R) 광을 방출하도록 구성될 수 있다. 예시적인 실시예에 따라서, 픽셀 어레이(100)는 추가적인 파장 변환부를 이용하지 않고, 청색(B) 광, 녹색(G) 광, 및 적색(R) 광을 직접 방출하는 LED 모듈 또는 셀(도 3a 및 도 3b 참조)을 포함할 수 있다.
도 1에서, 복수의 픽셀들(PX)은 15Х15로 배열된 형태로 예시되어 있으나, 행(column)과 열(row)은 임의의 적절한 개수, 예컨대, 1,024Х768 등으로 구현될 수 있다. 예를 들어, 목적하는 해상도에 따라, 복수의 픽셀들(PX)은 다른 배열을 가질 수 있다.
도 2에 도시된 바와 같이, 각각의 픽셀(PX)(또는 픽셀 유닛)에서, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 일 방향(예, X 방향)으로 나란히 배열된 패턴을 가질 수 있다. 이에 한정되지 않으며, 일부 실시예에서, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 베이어 패턴(Bayer pattern)과 같은 다른 패턴으로 배열될 수도 있다. 예시적인 실시예에 따라서, 각각의 픽셀(PX)은 3Х3 또는 4Х4 등의 다른 배열로 구성될 수 있다.
주변 영역(PA)은 패드 영역들(PAD), 복수의 픽셀들(PX)과 패드 영역들(PAD)을 연결하는 연결 영역(CR), 및 외곽 영역(ISO)을 포함할 수 있다.
패드 영역들(PAD)은 디스플레이 장치(10)의 가장자리를 따라 복수의 픽셀들(PX)의 적어도 일측에 배치될 수 있다. 패드 영역들(PAD)은 복수의 픽셀들(PX) 및 회로 기판(200)의 구동 회로들과 전기적으로 연결될 수 있다. 패드 영역들(PAD)은 외부 장치와 디스플레이 장치(10)를 전기적으로 연결할 수 있다. 일부 실시예에서, 패드 영역들(PAD)의 개수는 다양하게 변경될 수 있으며, 예를 들어, 픽셀들(PX)의 개수, 회로 기판(200) 내의 TFT 회로의 구동 방식 등에 따라 결정될 수 있다.
연결 영역(CR)은 복수의 픽셀들(PX)과 패드 영역들(PAD)의 사이에 위치하는 영역일 수 있다. 연결 영역(CR)에는 복수의 픽셀들(PX)과 전기적으로 연결되는 배선 구조물, 예를 들어, 공통 전극 등이 배치될 수 있다. 외곽 영역(ISO)은 픽셀 어레이(100)의 가장자리들을 따른 영역일 수 있다. 외곽 영역(ISO)은 상부 반도체층(111)이 배치되지 않는 영역일 수 있다(도 3a 참조).
프레임(11)은 픽셀 어레이(100)의 주위에 배치되어 픽셀 어레이(100)의 배치공간을 정의하는 가이드로 제공될 수 있다. 프레임(11)은 예를 들어 폴리머, 세라믹, 반도체 또는 금속과 같은 재료 중 적어도 하나를 포함할 수 있다. 예를 들어, 프레임(11)은 블랙 매트릭스(black matrix)를 포함할 수 있다. 다만, 프레임(11)은 블랙 매트릭스에 한정되지 않으며, 디스플레이 장치(10)의 용도에 따라 백색(white) 매트릭스 또는 다른 컬러의 구조물을 포함할 수 있다. 예를 들어, 상기 백색 매트릭스는 반사 물질 또는 산란 물질을 포함할 수 있다. 도 1의 디스플레이 장치(10)는 사각형의 평면 구조를 갖는 것으로 예시되어 있으나, 실시예들에 따라 다른 형상을 가질 수 있다.
도 3a는 본 발명의 일 실시예에 따른 디스플레이 장치(10)의 개략적인 단면도이고, 도 3b는 도 3a의 'B' 영역을 도시하는 부분확대도이다. 도 3a는 도 1의 Ⅰ-Ⅰ'에 따른 단면(주변 영역(PA)) 및 도 2의 Ⅱ-Ⅱ'에 따른 단면의 결합(디스플레이 영역(DA))으로 이해될 수 있다.
도 3a 및 3b를 참조하면, 일 실시예의 디스플레이 장치(10)는 회로 기판(200) 및 회로 기판(200) 상에 배치된 픽셀 어레이(100)를 포함한다.
회로 기판(200)은 반도체 기판(201)과, 반도체 기판(201)에 형성된 TFT 셀들을 포함하는 구동 소자들(220)을 포함하는 구동 회로와, 구동 소자들(220)에 전기적으로 연결된 상호 연결부들(230)과, 상호 연결부들(230) 상의 배선층들(240)과, 상기 구동 회로를 덮는 회로 절연층(295)을 포함할 수 있다. 회로 기판(200)은 회로 절연층(295) 상의 제1 본딩 절연층(290)과, 제1 본딩 절연층(290) 내에 배치되며 배선층들(240)과 연결되는 제2 본딩 전극들(298)을 더 포함할 수 있다.
반도체 기판(201)은 소스/드레인 영역들(205)을 포함하는 불순물 영역들을 포함할 수 있다. 반도체 기판(201)은 예를 들어, 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 반도체 기판(201)은 상기 구동 회로와 연결된 TSV(through silicon via)와 같은 관통 전극들(250) 및 관통 전극들(250)에 연결된 제1 및 제2 기판 배선 라인들(261, 262)을 더 포함할 수 있다.
상기 구동 회로는 픽셀, 특히 서브 픽셀의 구동을 제어하기 위한 회로일를 포함할 수 있다. 상기 TFT 셀들의 소스 영역(205)은 상호 연결부(230), 배선 라인(240), 및 제1 본딩 전극(298)을 통해서, LED 셀들(110)의 일측 전극과 전기적으로 연결될 수 있다. 예를 들어, 상기 TFT 셀들의 드레인 영역(205)은 관통 전극(250)을 통해 제1 배선 라인(261)과 연결될 수 있으며, 제1 배선 라인(261)은 데이터 라인과 연결될 수 있다. 상기 TFT 셀들의 게이트 전극들은 관통 전극(250)을 통해서 제2 배선 라인(262)에 연결될 수 있으며, 제2 배선 라인(262)은 게이트 라인에 연결될 수 있다. 이러한 회로 구성과 동작은, 하기에 도 5를 참조하여 더욱 상세히 설명한다.
제1 본딩 전극들(298)의 상면들 및 제1 본딩 절연층(290)의 상면들은 회로 기판(200)의 상면을 이룰 수 있다. 제1 본딩 전극들(298)은 픽셀 어레이(100)의 제2 본딩 전극들(198)과 본딩되어, 전기적 연결 경로를 제공할 수 있다. 제1 본딩 전극들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 본딩 절연층(290)은 픽셀 어레이(100)의 제2 본딩 절연층(190)과 본딩될 수 있다. 제1 본딩 절연층(290)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
픽셀 어레이(100)는 LED 셀들(110), LED 셀들(110)의 측면들을 덮는 패시베이션층(120), LED 셀들(110)과 전기적으로 접속되는 제1 및 제2 반사 전극들(130, 150), 및 반사층(185)을 포함할 수 있다. 픽셀 어레이(100)는 LED 셀들(110)의 상면들 상의 제1 도전형 반도체 베이스층(111B), LED 셀들(110)의 하면들 상의 콘택층들(155), 공통 전극(145), 제1 패드 전극(147), 배선 절연층(195), 제2 본딩 절연층(190), 제2 본딩 전극들(198), 및 제2 패드 전극(199)을 더 포함할 수 있다.
LED 셀들(110)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 각각을 구성할 수 있으며, 각각 마이크로 LED를 구성할 수 있다. LED 셀들(110)은 열 및 행을 이루어 배열될 수 있다. 일 실시예에서, LED 셀들(110)은 제1 도전형 반도체 베이스층(111B)의 아래에 순차적으로 적층된 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 각각 포함할 수 있다. 또한, LED 셀들(110)은 각각 서로 다른 파장의 광을 방출하도록 구성된 제1 내지 제3 LED 셀들(LC1, LC2, LC3)을 포함할 수 있다.
제1 도전형 반도체 베이스층(111B)은 모든 픽셀들(PX)의 LED 셀들(110)(예, 제1 내지 제3 LED 셀들(LC1, LC2, LC3))에 의해 공유되는 공통층(common layer)으로 제공될 수 있다. 제1 도전형 반도체 베이스층(111B)의 두께(T1)는 예를 들어, 약 0.1μm 이상일 수 있다. 일부 실시예에서, 제1 도전형 반도체 베이스층(111B)의 두께(T1)는 내지 약 0.1μm 내지 약 1.0μm의 범위일 수 있다. 제1 도전형 반도체 베이스층(111B)은 디스플레이 영역(DA)으로부터 연결 영역(CR) 및 패드 영역들(PAD), 즉 주변 영역(PA)의 일부 영역까지 연장되어 배치될 수 있다. 제1 도전형 반도체 베이스층(111B)은 제1 내지 제3 LED 셀들(LC1, LC2, LC3)의 전부 또는 일부(예, 동일한 행 또는 열)을 위한 공통 전극을 형성하기 위한 영역으로 제공될 수 있다.
제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)은 질화물 반도체로 이루어질 수 있으며, 에피택셜층일 수 있다. 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 각각 n형 및 p형 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체층일 수 있다. 제1 도전형 반도체 베이스층(111B)은 제1 도전형 반도체층(112)과 동일한 n형 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체층일 수 있다. 예를 들어, 제1 도전형 반도체층(112)은 실리콘(Si), 게르마늄(Ge), 또는 탄소(C)가 도핑된 n형 갈륨 질화물(n-GaN)층이고, 제2 도전형 반도체층(116)은 마그네슘(Mg) 또는 아연(Zn)이 도핑된 p형 갈륨 질화물(p-GaN)층일 수 있다. 다만, 실시예들에 따라, 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 질화물 반도체 외에도 알루미늄 인듐 갈륨 인화물(AlInGaP)이나 알루미늄 인듐 갈륨 비소화물(AlInGaAs) 계열의 반도체층으로 이루어질 수도 있을 것이다. 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 각각은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층들을 포함할 수도 있다.
활성층(114)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 활성층(114)은 양자장벽층과 양자우물층이 서로 교대로 배치된 단일(SQW) 또는 다중 양자우물(MQW) 구조를 가질 수 있다. 예를 들어, 상기 양자우물층과 상기 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있다. 예를 들어, 상기 양자우물층은 InxGa1-xN(0<x≤1)층이고, 상기 양자장벽층은 GaN층 또는 AlGaN층일 수 있다.
일 실시예에서, 제1 내지 제3 LED 셀들(LC1, LC2, LC3)은 각각 서로 다른 파장의 광을 방출하도록 구성된 제1 내지 제3 활성층들(114a, 114b, 114c)을 포함할 수 있다. 제1 내지 제3 활성층들(114a, 114b, 114c)은 동일한 성장 공정에 의해 동시에 형성되므로, 역시 서로 대응되는 층들을 포함할 수 있다. 예를 들어, 제1 내지 제3 활성층들(114a, 114b, 114c)은 서로 동일한 수의 양자 장벽층 및 양자우물층을 포함할 수 있다(도 3b 참조).
제1 활성층(114a)은 청색 광, 예를 들어, 440 ㎚ 내지 480 ㎚의 파장을 갖는 광을 방출하도록 구성된 제1 양자 우물층을 포함할 수 있다. 제2 활성층(114b)은 녹색 광, 예를 들어, 510 ㎚ 내지 550 ㎚의 파장을 갖는 광을 방출하도록 구성된 제2 양자 우물층을 포함할 수 있다. 또한, 제3 활성층(114c)은 적색 광, 예를 들어, 610 ㎚ 내지 650 ㎚의 파장을 갖는 광을 방출하도록 구성된 제3 양자 우물층을 포함할 수 있다.
제1 내지 제3 양자우물층들은 서로 다른 인듐 함량(x)을 갖는 InxGa1-xN(0<x≤1)층을 포함할 수 있다. 예를 들어, 제1 양자우물층의 인듐 함량은 0.15~0.2 범위이며, 제2 양자우물층의 인듐 함량은 0.25~0.3 범위이고, 제3 양자우물층의 인듐 함량은 0.3~0.35 범위일 수 있다. 예를 들어, 양자장벽층은 GaN 또는 AlGaN일 수 있다.
일부 실시예에서, 제1 활성층(114a)의 두께는 제2 활성층(114b)의 두께보다 크며, 제2 활성층(114b)의 두께는 상기 제3 활성층(114c)의 두께보다 클 수 있다. 구체적으로, 제1 양자우물층의 두께는 제2 양자우물층의 두께보다 크며, 제2 양자우물층의 두께는 제3 양자우물층의 두께보다 클 수 있다. 예를 들어, 제1 양자우물층의 두께는 2.5㎚~4㎚ 범위이며, 제2 양자우물층의 두께는 2.5㎚~3.5㎚ 범위이며, 제3 양자우물층의 두께는 2㎚~3㎚ 범위일 수 있다.
패시베이션층(120)은 LED 셀들(110)의 제2 도전형 반도체층들(116)의 아래로부터 LED 셀들(110)의 측면을 덮도록 연장될 수 있다. 패시베이션층(120)은 LED 셀들(110)의 하면들의 일부 및 측면들을 덮으며, 주변 영역(PA)으로 연장될 수 있다. 패시베이션층(120)은 연결 영역(CR) 및 패드 영역들(PAD), 즉 주변 영역(PA)에서는 제1 도전형 반도체층(112)의 하면을 덮도록 배치될 수 있다. 패시베이션층(120)은 절연성 물질, 예를 들어, SiO2, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다.
제1 반사 전극(130)은 패시베이션층(120)의 아래에 배치되며, LED 셀들(110)의 제1 도전형 반도체층들(112)에 전기적으로 연결될 수 있다. 구체적으로, 제1 반사 전극(130)은 LED 셀(110)의 측면들 상에서 LED 셀(110)과 패시베이션층(120)에 의해 이격되어 배치되며 LED 셀(110)의 외측으로 연장될 수 있다. 외측으로 연장된 제1 반사 전극(130)은 인접하는 LED 셀들(110)의 사이의 영역들에서 연결되어 단일층으로 배치될 수 있다. 제1 반사 전극(130)은 하나의 LED 셀(110)의 일 측면 상으로부터 인접하는 LED 셀(110)의 마주보는 측면 상으로 연장된 형태를 가질 수 있다. 예를 들어, 제1 반사 전극(130)은 인접하는 LED 셀들(110)의 사이에서 역(inverted) U자 형상으로 배치될 수 있다.
제1 반사 전극(130)은 LED 셀들(110) 사이의 영역에서 제1 도전형 반도체층(112)과 연결되어 전기적으로 접속될 수 있다. 예를 들어, 제1 반사 전극(130)은 Z 방향을 따라 LED 셀들(110), 특히 활성층(114) 및 제2 도전형 반도체층(116)과 중첩하지 않도록 배치될 수 있으나, 이에 한정되지는 않는다. 제1 반사 전극(130)은 픽셀들(PX)의 최외각에서 연결 영역(CR)으로 연장되며, 제1 도전형 반도체층(112)과 접속되고, 공통 전극(145)과 물리적 및 전기적으로 연결될 수 있다. 제1 반사 전극(130)을 이루는 라인들은 단부들에서 공통 전극(145)과 연결될 수 있다.
제1 반사 전극(130)은 금속, 예를 들어, 은(Ag), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 제1 반사 전극(130)은 도전성 물질의 단일층 또는 다층 구조로 이루어질 수 있다.
콘택층들(155) 및 제2 반사 전극들(150)은 제2 도전형 반도체층들(116)의 하면들 상에 순차적으로 배치되어 제2 도전형 반도체층들(116)에 접속될 수 있다. 콘택층(155)은 예를 들어, 제2 도전형 반도체층(116)의 하면 전체를 덮도록 배치될 수 있다. 제2 반사 전극(150)은 각각의 LED 셀들(110)의 아래에서 LED 셀들(110)과 Z 방향을 따라 중첩되도록 배치될 수 있다. 제2 반사 전극(150)은 콘택층(155)의 아래에 배치되어 콘택층(155)과 연결될 수 있다. 제2 반사 전극(150)의 X 방향을 따른 길이는 LED 셀들(110)의 길이와 동일하거나 유사할 수 있으나, 이에 한정되지 않으며 실시예들에서 다양하게 변경될 수 있다. 실시예들에 따라, 제2 반사 전극들(150)은 생략될 수도 있으며, 이 경우, 콘택층들(155)은 아래의 제1 본딩 전극들(198)과 직접 연결될 수 있다.
콘택층들(155) 및 제2 반사 전극들(150)은 예를 들어, 고반사성 금속을 포함할 수 있으며, 예를 들어, 은(Ag), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
반사층(185)은 LED 셀들(110)의 제1 도전형 반도체층들(112) 상에 배치될 수 있다. 반사층(185)은 LED 셀들(110)을 모두 커버하도록 수평 방향으로 연장될 수 있다. 일 실시예에서, 반사층(185)은 분산 브래그 반사(Distributed Bragg Reflector, DBR)층일 수 있다. 반사층(185)은 굴절률이 서로 다른 2이상의 굴절층들(FR1, FR2)을 포함할 수 있다. 예를 들어, 제1 굴절층(FR1)은 이산화 규소(SiO2)를 포함하고, 제2 굴절층(FR2)은 이산화 티타늄(TiO2)을 포함할 수 있다. 반사층(185)은 LED 셀들(110)로부터 방출되는 광의 입사각에 따른 투과율 차이를 이용하여 특정 영역에서 방출되는 광의 세기를 상대적으로 크게 증가시킬 수 있다. 예시적인 실시예들에 따르면, 렌즈와 같은 광학 구조물을 대체하여 반사층(185)을 도입함으로써, 마이크로 렌즈의 공정 편차에 의한 수율 문제를 해결하고, 간소화된 공정으로 고효율을 디스플레이 장치를 제공할 수 있다.
예를 들어, 반사층(185)을 투과하는 광의 세기는 반사층(185)의 상면에 수직한 중심축(z) 둘레의 제1 영역(α)에서 제1 영역(α) 둘레의 제2 영역(β)보다 더 셀 수 있다. 제1 영역(α)은 중심축(z)에서 약 15°내지 약 20°범위의 회전각(θ1, θ2, θ3)까지의 영역이고(0≤α≤θ1, θ2, θ3), 제2 영역(β)은 제1 영역(α)의 에지(edge)에서 반사층(185)의 상면까지의 영역(중심축(z)에서 90°의 회전각까지의 영역)(θ1, θ2, θ3<β≤90°)으로 정의될 수 있다.
예시적인 실시예에 따라서, 제1 LED 셀(LC1) 상에서 제1 영역(α)을 정의하는 제1 회전각(θ1), 제2 LED 셀(LC2) 상에서 제1 영역(α)을 정의하는 제2 회전각(θ2), 및 제3 LED 셀(LC3) 상에서 제1 영역(α)을 정의하는 제3 회전각(θ3)은 서로 다를 수 있다.
공통 전극(145) 및 제1 패드 전극(147)은 각각 연결 영역(CR) 및 접속 패드(PAD)에 배치될 수 있다. 공통 전극(145)은 픽셀(PX)로부터 연장된 제1 반사 전극(130)의 하면 상에 배치되어, 제1 반사 전극(130)을 제2 본딩 전극(198)에 연결할 수 있다. 공통 전극(145)은 제1 반사 전극(130)과 함께 공통 전극 구조물을 이룰 수 있다. 공통 전극(145)은 평면도 상에서, 픽셀들(PX) 전체를 둘러싸도록 사각링 형상 또는 링 형상으로 배치될 수 있으며, 제1 반사 전극(130)의 단부들과 연결될 수 있다. 다만, 공통 전극(145)의 배치 형태는 이에 한정되지 않으며, 실시예들에서 다양하게 변경될 수 있다. 제1 패드 전극(147)은 접속 패드(PAD)에서 제2 패드 전극(199)의 아래에 배치되어, 제2 패드 전극(199)과 제2 본딩 전극(198)을 연결할 수 있다. 공통 전극(145) 및 제1 패드 전극(147)은 도전성 물질, 예를 들어, 은(Ag), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
제2 패드 전극(199)은 접속 패드(PAD)에서 제1 패드 전극(147) 상에 배치될 수 있다. 제2 패드 전극(199)은 적어도 상면이 노출되도록 배치될 수 있다. 제2 패드 전극(199)은 와이어 본딩 또는 이방성 전도 필름(Anisotropic Conductive Film, AFC) 본딩에 의해 외부 장치, 예컨대, 회로 기판(200)에 전기적 신호를 인가할 수 있는 외부 회로(External IC) 등에 연결될 수 있다. 제2 패드 전극(199)은 회로 기판(200)의 구동 회로들과 상기 외부 장치를 전기적으로 연결할 수 있다. 제2 패드 전극(199)은 금속, 예컨대, 금(Au), 은(Ag), 니켈(Ni) 등을 포함할 수 있다.
제2 본딩 전극들(198)은 제2 반사 전극들(150), 공통 전극(145), 및 제1 패드 전극(147)을 회로 기판(200)의 제1 본딩 전극들(298)과 연결할 수 있다. 제2 본딩 전극들(198)은 픽셀(PX)에서는 제2 반사 전극들(150)의 아래에서 제2 반사 전극들(150)과 연결되고, 연결 영역(CR)에서는 공통 전극(145)과 연결되고, 접속 패드(PAD)에서는 제1 패드 전극(147)과 연결될 수 있다. 제2 본딩 전극들(198) 중, 제2 반사 전극들(150)과 연결되는 제2 본딩 전극들(198)의 두께 또는 높이는, 공통 전극(145) 및 제1 패드 전극(147)과 연결되는 제2 본딩 전극들(198)의 두께 또는 높이보다 작을 수 있다. 제1 반사 전극(130)은 공통 전극(145)을 통해 제2 본딩 전극들(198)과 연결되고, 제2 반사 전극들(150)은 제2 본딩 전극들(198)과 직접 연결될 수 있다.
제2 본딩 전극들(198)은 배선 절연층(195) 및 제2 본딩 절연층(190)을 관통하도록 배치될 수 있다. 제2 본딩 전극들(198)은 원기둥 등과 같은 기둥 형상을 가질 수 있다. 실시예들에 따라, 제2 본딩 전극들(198)은 상면의 크기가 하면의 크기보다 작도록 경사진 측벽을 가질 수도 있다. 제2 본딩 전극들(198)은 예를 들어, 구리(Cu)를 포함할 수 있다. 제2 본딩 전극들(198)은 상면 및 측면들 상에 배리어 금속층, 예를 들어, 탄탈륨(Ta)층 및/또는 탄탈륨 질화물(TaN)층을 더 포함할 수 있다.
배선 절연층(195)은 제2 본딩 절연층(190)과 함께 LED 셀들(110)의 아래에 배치될 수 있다. 배선 절연층(195)은 실리콘 산화물 또는 실리콘 산화물 계열의 절연성 물질을 포함할 수 있으며, 예를 들어 TEOS(TetraEthyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene), 또는 그 조합일 수 있다.
제2 본딩 절연층(190)의 하면들은 제2 본딩 전극들(198)의 하면들과 함께 픽셀 어레이(100)의 하면을 이루도록 배치될 수 있다. 제2 본딩 절연층(190)은 제1 본딩 절연층(290)과 유전체-유전체 본딩을 이룰 수 있다. 회로 기판(200) 및 픽셀 어레이(100)는, 제1 본딩 전극들(298)과 제2 본딩 전극들(198)의 접합 및 제1 본딩 절연층(290)과 제2 본딩 절연층(190)의 접합에 의해 본딩될 수 있다. 제1 본딩 전극들(298)과 제2 본딩 전극들(198)의 접합은, 예를 들어 구리(Cu)-구리(Cu) 본딩일 수 있으며, 제1 본딩 절연층(290)과 제2 본딩 절연층(190)의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 회로 기판(200) 및 픽셀 어레이(100)는 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있으며, 별도의 접착층없이 접합될 수 있다.
본 실시예에 따른 디스플레이 장치(10)는, 제1 반사 전극(130)을 포함하는 전극 구조물의 배치를 최적화하고, 하이브리드 본딩을 이용하여 회로 기판(200)과 픽셀 어레이(100)를 본딩함으로써, 소형화된 고해상도의 장치를 구현할 수 있다.
도 4는 본 발명의 일 실시예에 따른 디스플레이 장치(10A)의 개략적인 단면도이다.
도 4를 참조하면, 일 실시예의 디스플레이 장치(10A)에서, 픽셀 어레이(100)는 상부 반도체층(111), 파장변환부들(160R, 160G, 160B) 및 컬러 필터들(180R, 180G)을 더 포함하는 것을 제외하고, 도 1 내지 3b를 참조하여 설명한 것과 동일하거나 유사한 특징을 가질 수 있다. 일 실시예의 픽셀 어레이(100)는 격벽 반사층들(170), 봉합층(182) 및 평탄화층(184)을 더 포함할 수 있다.
상부 반도체층(111)은 LED 셀들(110) 상에 배치될 수 있다. 상부 반도체층(111)은 픽셀들(PX)에서, 파장변환부들(160R, 160G, 160B)의 측면들을 둘러싸며 파장변환부들(160R, 160G, 160B)을 서로 분리하는 격벽(partition) 구조를 가질 수 있다. 상부 반도체층(111)의 상기 격벽 구조에 의해, LED 셀들(110)로부터 방출된 광은 서로 간섭받지 않고, 파장변환부들(160R, 160G, 160B)을 통해 방출될 수 있다. 상부 반도체층(111)은 파장변환부들(160R, 160G, 160B)의 사이에서, Z 방향을 따라 수직하거나 경사진 측면들을 가질 수 있다. 예를 들어, 일부 실시예들에서, 상부 반도체층(111)은 상부의 폭이 하부의 폭보다 좁아지도록 경사진 측면들을 가질 수 있다. 상부 반도체층(111)은 연결 영역(CR)에서는 격벽 구조가 아닌 연속적인 층의 형태로 연장되어 배치되며, 예를 들어 공통 전극(145) 상으로 연장될 수 있다. 상부 반도체층(111)은 접속 패드(PAD)에서는 적어도 일부가 제거된 형태로 배치될 수 있으며, 에지 영역(ISO)에는 배치되지 않을 수 있다. 제2 패드 전극(199)은 상부 반도체층(111) 및 제1 도전형 반도체층(112)을 관통하는 개구부(OP)에 의해 적어도 상면이 상부로 노출되도록 배치될 수 있다.
상부 반도체층(111)은 LED 셀들(110)의 제1 도전형 반도체층(112)과 일체화된 영역 또는 연속적인 영역을 포함할 수 있다. 상부 반도체층(111)은 LED 셀들(110)의 성장 공정 시에 성장된 층일 수 있다. 예를 들어, 상부 반도체층(111)은 적어도 제1 도전형 반도체층(112)과 인접한 영역에서, 제1 도전형 반도체층(112)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 반도체층(111)은 도핑되지 않은 층 및 도핑된 층을 포함할 수 있다. 예를 들어, 상부 반도체층(111)은 에피택셜 질화물 반도체층을 포함할 수 있다. 상부 반도체층(111)과 제1 도전형 반도체층(112) 사이의 계면은 구분되지 않을 수 있다. 다만, 격벽 반사층들(170)의 하면들의 위치에 의해 실질적으로 상부 반도체층(111)과 제1 도전형 반도체층(112)을 구분하여 인식할 수 있을 것이다.
파장변환부들(160R, 160G, 160B)은 반사층(185)과 LED 셀들(110) 사이에 배치될 수 있다. 파장변환부들(160R, 160G, 160B)은 LED 셀들(110) 상에 각각 정렬될 수 있다. 파장변환부들(160R, 160G, 160B)은 각각 양자점(quantum dot)과 같은 파장변환물질이 액상의 바인더 수지에 분산된 상태로, 상부 반도체층(111)의 격벽 구조 내에 충전되어 경화된 영역들일 수 있다. 제1 파장변환부(160R) 및 제2 파장변환부(160G)에는 각각 청색 광을 적색 광 및 녹색 광으로 파장변환할 수 있는 양자점이 포함될 수 있으며, 제3 파장변환부(160B)는 별도의 양자점 없이 바인더 수지만 포함되어 투명 수지부를 이룰 수 있다.
격벽 반사층들(170)은 상부 반도체층(111)의 격벽 구조 내에서, 파장변환부들(160R, 160G, 160B)의 측면들 및 하면들을 둘러싸도록 배치될 수 있다. 격벽 반사층들(170)은 하부로부터 순차적으로 배치된 제1 격벽 절연층(172), 격벽 금속층(174), 및 제2 격벽 절연층(176)을 각각 포함할 수 있다. 격벽 금속층(174)은 파장변환부들(160R, 160G, 160B)의 측면들 상에만 배치되며, 하면들의 아래에는 배치되지 않을 수 있다. 격벽 반사층들(170)의 하면들은, 제1 반사 전극(130)의 최상면보다 높은 레벨에 위치할 수 있다. 제1 격벽 절연층(172) 및 제2 격벽 절연층(176)은 절연성 물질, 예를 들어, SiO2, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 격벽 금속층(174)은 반사성 금속, 예를 들어, 은(Ag), 니켈(Ni), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다.
컬러 필터들(180R, 180G)은 제2 및 제3 서브 픽셀들(SP2, SP3)에서, 파장변환부들(160R, 160G, 160B) 상에 배치될 수 있다. 컬러 필터들(180R, 180G)은 제1 파장변환부(160R) 및 제2 파장변환부(160G)를 통해 방출되는 광의 색 순도를 높일 수 있다. 실시예들에 따라, 제3 파장변환부(160B) 상에도 컬러 필터가 더 배치될 수 있다.
봉합층(182)은 파장변환부들(160R, 160G, 160B)의 상면을 덮도록 배치될 수 있다. 봉합층(182)은 파장변환부들(160R, 160G, 160B)의 열화를 방지하는 보호층으로 기능할 수 있다. 다만, 실시예들에 따라, 봉합층(182)은 생략되는 것도 가능할 것이다.
평탄화층(184)은 컬러 필터들(180R, 180G) 및 봉합층(182)의 상면을 덮도록 배치될 수 있다. 평탄화층(184)은 투명층일 수 있다.
도 5는 본 발명의 일 실시예에 따른 디스플레이 장치에 구현된 구동 회로이다.
도 5를 참조하면, nХn의 서브 픽셀들이 배열된 디스플레이 장치(10)의 회로도가 예시되어 있다. 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 각각 수직 방향, 예컨대, 열 방향의 경로인 데이터 라인들(D1-Dn)에 통해서 데이터 신호를 수용할 수 있다. 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 수평 방향, 예컨대, 행 방향 경로인 게이트 라인들(G1-Gn)을 통해서 제어 신호, 즉, 게이트 신호를 수용할 수 있다.
제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)을 포함하는 복수의 픽셀들(PX)은 디스플레이 영역(DA)을 제공하며, 이러한 디스플레이 영역(DA)은 활성 영역으로서 사용자를 위한 디스플레이 영역으로 제공된다. 비활성 영역(NA)(또는 주변 영역(PA))은 디스플레이 영역(DA)의 하나 이상의 에지를 따라 형성될 수 있다. 비활성 영역(NA)은 디스플레이 장치(10)의 패널의 외주를 따라 연장될 수 있다.
제1 및 제2 드라이버 회로들(12,13)은 픽셀들(PX), 즉 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)의 작동을 제어하기 위해 채용될 수 있다. 제1 및 제2 드라이버 회로들(12,13)의 일부 또는 전부는 회로 기판(200)에 구현될 수 있다. 제1 및 제2 드라이버 회로들(12,13)은 집적 회로, 박막 트랜지스터 패널 회로, 또는 다른 적합한 회로로 형성될 수 있고, 디스플레이 장치(10)의 비활성 영역(NA)에서 배치될 수 있다. 제1 및 제2 드라이버 회로들(12,13)은 마이크로 프로세서, 스토리지와 같은 메모리, 처리 회로, 및 통신 회로를 포함할 수 있다.
픽셀들(PX)에 의해 이미지를 표시하기 위해서, 제1 드라이버 회로(12)는 데이터 라인들(D1-Dn)에 이미지 데이터를 공급하면서, 게이트 드라이버 회로인 제2 드라이버 회로(13)에 클럭 신호 및 다른 제어 신호들을 발송할 수 있다. 제2 드라이버 회로(13)는 집적 회로 및/또는 박막 트랜지스터 회로를 이용하여 구현될 수 있다. 디스플레이 장치(10)의 게이트 라인들(G1-Gn)을 통해서 행 방향으로 배열된 제1 내지 제3 서브 픽셀들(SP1,SP2,SP3)을 제어하기 위한 게이트 신호가 전송될 수 있다.
도 6a 내지 도 6i는 일 실시예에 따른 디스플레이 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
도 6a를 참조하면, 성장용 기판(101) 상에 제1 도전형 반도체 베이스층(111B)을 갖는 상부 반도체층(111), 제1 도전형 반도체층(112), 제1 내지 제3 활성층(114a,114b,114c), 및 제2 도전형 반도체층(116)을 순차적으로 형성하고, 콘택층(155)을 형성할 수 있다.
성장용 기판(101)은 질화물 단결정 성장을 위한 것일 수 있으며, 예를 들어, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, 및 GaN 중 적어도 하나를 포함할 수 있다. 일부 실시예에서, 반도체층들의 결정성과 광추출 효율을 향상을 위하여, 성장용 기판(101)은 상면의 적어도 일부에 요철 구조를 가질 수 있다. 이 경우, 상부에 성장되는 층들에도 요철이 형성될 수 있다.
상부 반도체층(111), 제1 도전형 베이스 반도체층(111B), 제1 내지 제3 활성층(114a,114b,114c), 및 제2 도전형 반도체층(116)은 예를 들어, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 또는 분자선 에피택시(Molecular Beam Epitaxy, MBE) 공정을 이용하여 형성될 수 있다.
상부 반도체층(111)은 제1 도전형 반도체 베이스층(111B)과, 그 아래의 제1 도전형 반도체층 또는 언도프 반도체층을 포함할 수 있다. 일부 실시예에서, 상부 반도체층(111)은 버퍼층 및 언도프 질화물층(예, GaN)을 포함할 수 있다. 이 경우, 상기 버퍼층은 제1 도전형 반도체층(112)의 격자 결함 완화를 위한 것으로, 언도프 GaN, 언도프 AlN, 및 언도프 InGaN와 같은 언도프 질화물 반도체를 포함할 수 있다. 제1 도전형 반도체 베이스층(111B) 및 제1 도전형 반도체층(112)은 n형 GaN과 같은 n형 질화물 반도체층일 수 있으며, 제2 도전형 반도체층(116)은 p형 GaN/p형 AlGaN과 같은 p형 질화물 반도체층일 수 있다. 제1 내지 제3 활성층(114a,114b,114c)은 InGaN/GaN과 같은 단일 양자우물 또는 다중 양자우물 구조일 수 있다. 콘택층(155)은 제2 도전형 반도체층(116) 상에 형성될 수 있다. 예를 들어, 콘택층(155)은 고반사성 오믹콘택층일 수 있다.
도 6b를 참조하면, 제1 내지 제3 LED 셀들(LC1, LC2, LC3) 상에 패시베이션층(120)을 형성하고, 외곽 영역에서 상부 반도체층(111)을 일부 제거할 수 있다.
패시베이션층(120)은 균일한 두께로 상기 적층 구조물의 상면 상에 형성된 후, 일부 영역, 제1 반사 전극(130)(도 3a 참조)이 형성될 영역들에서 제거될 수 있다. 패시베이션층(120)은 예를 들어, SiO2, SiN, SiCN, SiOC, SiON 및 SiOCN 중 적어도 하나를 포함할 수 있다. 패시베이션층(120)은 컨포멀하게 형성될 수 있으며, 이에 따라 실질적으로 균일한 두께를 가질 수 있다. 후속 공정에서 형성될 제1 반사 전극(130), 공통 전극(145)을 위한 개구들을 형성할 수 있다.
외곽 영역(도 3a의 'ISO')에서, 상부 반도체층(111)을 소정 깊이로 제거할 수 있다. 외곽 영역(ISO)은 후속 공정에서, 커팅되는 영역으로, 모듈들을 분리하기 위한 영역일 수 있다. 이에 따라, 상기 커팅 또는 다이싱(dicing) 공정에서 크랙이 발생하는 것을 방지하기 위하여 본 단계에서 상부 반도체층(111)을 일부 제거할 수 있다.
도 6c를 참조하면, 제1 전극(130), 공통 전극(145), 및 제1 패드 전극(147)을 형성할 수 있다.
먼저, 패시베이션층(120) 및 제1 도전형 반도체층(112) 상에, 제1 반사 전극(130)을 형성할 수 있다. 제1 반사 전극(130)은 실질적으로 균일한 두께를 가질 수 있다. 제1 반사 전극(130)은 도 3a의 픽셀들(PX)이 배치된 영역 및 연결 영역(도 3a의 CR)에 형성될 수 있다.
다음으로, 공통 전극(145) 및 제1 패드 전극(147)은 각각 도 3a의 연결 영역(CR) 및 패드 영역들(PAD)에 각각 형성될 수 있다. 공통 전극(145)은 제1 반사 전극(130) 상에 형성되고 제1 패드 전극(147)은 패시베이션층(120) 상에 형성될 수 있다. 공통 전극(145) 및 제1 패드 전극(147)은 동일 공정을 통해 함께 형성될 수 있다. 제1 반사 전극(130), 공통 전극(145), 및 제1 패드 전극(147)은 도전성 물질, 예를 들어 금속을 포함할 수 있다.
도 6d를 참조하면, 배선 절연층(195)을 형성하고, 콘택층들(155)과 연결되는 제2 반사 전극들(150)을 형성할 수 있다.
배선 절연층(195)은 제1 반사 전극(130)을 포함하여, 앞의 단계들에서 형성된 구조물을 모두 덮도록 형성한 후에 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정과 같은 평탄화 공정 또는 에치-백(etch-back) 공정을 이용하여 배선 절연층(195)을 평탄화하는 공정을 수행할 수 있다. 예를 들어, 배선 절연층(195)은 실리콘 산화물과 같은 저유전체일 수 있다.
이후, 배선 절연층(195) 및 패시베이션층(120)을 관통하여 콘택층들(155)을 노출시키는 콘택 홀들을 형성하고, 콘택 홀들에 도전성 물질을 충전하여 제2 반사 전극들(150)을 형성한다. 제2 반사 전극들(150) 각각의 일부분은 배선 절연층(195)의 상면으로 연장될 수 있다.
도 6e를 참조하면, 제2 반사 전극들(150) 상에 본딩 절연층(190)을 형성하고, 본딩 전극들(198)을 형성할 수 있다.
본딩 절연층(190)은 배선 절연층(195)과 동일하거나 다른 물질을 포함할 수 있다. 또한, 본딩 절연층(190)이 배선 절연층(195)과 다른 물질을 포함할 수 있다. 본딩 전극들(198)은 본딩 절연층(190) 및 배선 절연층(195)을 관통하는 비아 홀들을 형성한 후, 상기 비아 홀들에 도전성 물질을 채움으로써 형성할 수 있다. 본딩 전극들(198)은 제2 반사 전극들(150), 공통 전극(145), 및 제1 패드 전극(147)과 연결되도록 형성할 수 있다.
도 6f를 참조하면, 회로 기판(200)을 제1 내지 제3 LED 셀들(LC1, LC2, LC3)을 포함하는 픽셀 어레이 구조물에 접합시킬 수 있다.
회로 기판(200)은 별도의 공정을 통해 준비될 수 있다. 픽셀 어레이 구조물 및 회로 기판(200)은 웨이퍼 레벨에서 웨이퍼 본딩 방법, 예컨대, 상술한 하이브리드 본딩에 의해 접합될 수 있다. 제2 본딩 전극들(298)은 제1 본딩 전극들(198)과 본딩되고, 제2 본딩 절연층(290)은 제1 본딩 절연층(190)과 본딩될 수 있다. 이에 의해, 별도의 접착층 없이 LED 셀들(110)을 포함하는 구조물 및 회로 기판(200)이 접합될 수 있다.
도 6g를 참조하면, 상부 반도체층(111) 상에서 성장용 기판(101)을 제거하고, 상부 반도체층(111)을 일부 제거할 수 있다. 이하의 도면들에서는, 이해를 돕기 위하여, LED 셀들(110)을 포함하는 구조물이, 도 6f에서 도시된 구조의 미러 이미지인 형태로 접합된 상태인 것으로 도시하였다.
성장용 기판(101)은 레이저 리프트 오프(laser lift-off), 기계적 연마 또는 기계적 화학적 연마, 식각 공정과 같은 다양한 공정에 의해 제거될 수 있다.
상부 반도체층(111)은 예를 들어, CMP와 같은 연마 공정을 이용하여 소정 두께가 감소되도록 일부 제거될 수 있다. 상부 반도체층(111)은 예를 들어, 제1 도전형 반도체 베이스층(111B)의 상면의 높이에 해당하는 레벨까지 제거될 수 있으며, 에지 영역(ISO)(도 3a 참조)에서 잔존하지 않도록 제거될 수 있다.
도 6h를 참조하면, 제1 내지 제3 LED 셀들(LC1, LC2, LC3)을 포함하는 픽셀 어레이 구조물 상에 반사층(185)을 형성할 수 있다. 반사층(185)은 굴절률이 서로 다른 2이상의 굴절층들(FR1, FR2)을 순차 적층하여 형성될 수 있다. 예를 들어, 제1 굴절층(FR1)은 이산화 규소(SiO2)를 포함하고, 제2 굴절층(FR2)은 이산화 티타늄(TiO2)을 포함할 수 있다. 제1 굴절층(FR1)과 제2 굴절층(FR2)은 서로 다른 두께로 형성될 수 있으나, 이에 한정되는 것은 아니다.
도 6i를 참조하면, 반사층(185) 및 제1 도전형 반도체 베이스층(111B)을 일부 제거할 수 있다. 반사층(185) 및 제1 도전형 반도체 베이스층(111B)은 식각 공정을 이용하여 제1 패드 전극(147)을 덮지 않는 영역까지 제거될 수 있다. 제1 도전형 반도체 베이스층(111B)은 제1 반사 전극(130)과 접속될 수 있다.
다음으로, 제1 패드 전극(147) 상의 패시베이션층(120)을 일부 제거한 후, 제2 패드 전극(199)을 형성하고, 인접하는 모듈들을 외곽 영역(ISO)에서 다이싱함으로써, 최종적으로 디스플레이 장치(10)를 제조할 수 있다(도 3a 참조).
도 7은 일 실시예에 따른 디스플레이 장치를 포함하는 전자기기의 개념도이다.
도 7을 참조하면, 일 실시예의 전자기기(1000)는 웨어러블(wearable) 장치인 안경형 디스플레이(glasses-type display)일 수 있다. 전자기기(1000)는 한 쌍의 템플(temple)들(1100), 한 쌍의 광 결합 렌즈들(1200), 및 브릿지(1300)를 포함할 수 있다. 전자기기(1000)는 이미지 생성부를 포함하는 디스플레이 장치(10)를 더 포함할 수 있다.
전자기기(1000)는 가상의 현실을 제공하거나 또는 가상의 영상과 외부의 실제 풍경을 함께 제공할 수 있는 헤드 마운트형, 안경형, 또는 고글형 가상 현실(virtual reality, VR) 장치, 증강 현실(augmented reality, AR) 장치, 또는 혼합 현실(mixed reality, MR) 장치일 수 있다.
템플들(1100)은 일 방향으로 연장될 수 있다. 템플들(1100)은 서로 이격되어 평행하게 연장될 수 있다. 템플들(1100)은 브릿지(1300)를 향해 접힐 수 있다. 브릿지(1300)는 광 결합 렌즈들(1200)의 사이에 제공되어, 광 결합 렌즈들(1200)을 서로 연결할 수 있다. 광 결합 렌즈들(1200)은 도광판을 포함할 수 있다. 디스플레이 장치(10)는 템플들(1100)에 각각 배치될 수 있으며, 광 결합 렌즈들(1200)에 이미지를 생성할 수 있다. 디스플레이 장치(10)는 상술한 실시예들에 따른 디스플레이 장치일 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.

Claims (10)

  1. 구동 회로를 포함하는 회로 기판; 및
    상기 회로 기판 상에 배치되며, 순차적으로 적층된 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 각각 포함하는 LED 셀들이 배열되는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는,
    상기 LED 셀들의 상기 제1 도전형 반도체층 상에서 상기 LED 셀들을 모두 커버하도록 연장되는 반사층,
    상기 LED 셀들의 상기 제2 도전형 반도체층의 아래로부터 상기 LED 셀들의 측면을 덮도록 연장되는 패시베이션층,
    상기 패시베이션층의 아래에 배치되며, 상기 LED 셀들의 상기 제1 도전형 반도체층들에 전기적으로 연결되는 제1 반사 전극, 및
    상기 LED 셀들의 아래에 각각 배치되며, 상기 LED 셀들의 상기 제2 도전형 반도체층들에 각각 전기적으로 연결되는 제2 반사 전극들을 포함하고,
    상기 반사층을 투과하는 광의 세기는 상기 반사층의 상면에 수직한 중심축 둘레의 제1 영역에서 상기 제1 영역의 둘레를 둘러싼 제2 영역보다 더 센 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 제1 영역은 상기 중심축에서 15°내지 20°범위의 회전각까지의 영역이고,
    상기 제2 영역은 상기 제1 영역의 에지에서 상기 반사층의 상기 상면까지의 영역인 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 LED 셀들은 서로 다른 파장의 광을 방출하도록 구성되는 제1 내지 제3 LED 셀들을 포함하는 디스플레이 장치.
  4. 제3 항에 있어서,
    상기 제1 LED 셀 상에서 상기 제1 영역을 정의하는 제1 회전각, 상기 제2 LED 셀 상에서 상기 제1 영역을 정의하는 제2 회전각, 및 상기 제3 LED 셀 상에서 상기 제1 영역을 정의하는 제3 회전각은 서로 다른 디스플레이 장치.
  5. 제1 항에 있어서,
    상기 반사층은 분산 브래그 반사(Distributed Bragg Reflector, DBR)층인 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 반사층은 굴절률이 서로 다른 2이상의 굴절층들을 포함하는 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 픽셀 어레이는 상기 반사층과 상기 LED 셀들 사이에 배치된 파장변환부들, 및 상기 파장변환부들의 측면들을 둘러싸며 상기 파장변환부들을 서로 분리하는 격벽 구조를 갖는 상부 반도체층을 더 포함하는 디스플레이 장치.
  8. 제7 항에 있어서,
    상기 상부 반도체층은, 상기 제1 도전형 반도체층과 연결되며, 상기 제1 도전형 반도체층과 동일한 물질을 포함하는 디스플레이 장치.
  9. 제1 항에 있어서,
    상기 회로 기판은 상기 구동 회로와 전기적으로 연결된 제1 본딩 전극들을 더 포함하고,
    상기 픽셀 어레이는 상기 제1 반사 전극 및 상기 제2 반사 전극들에 전기적으로 연결되고 상기 제1 본딩 전극들과 접하는 제2 본딩 전극들을 더 포함하는 디스플레이 장치.
  10. 제9 항에 있어서,
    상기 제2 본딩 전극들 중 상기 제2 반사 전극들과 연결되는 본딩 전극들은 제1 높이를 갖고, 상기 제2 본딩 전극들 중 상기 제1 반사 전극과 연결되는 본딩 전극은 상기 제1 높이보다 큰 제2 높이를 갖는 디스플레이 장치.
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