KR20240010395A - 디스플레이 장치 - Google Patents

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KR20240010395A
KR20240010395A KR1020230047519A KR20230047519A KR20240010395A KR 20240010395 A KR20240010395 A KR 20240010395A KR 1020230047519 A KR1020230047519 A KR 1020230047519A KR 20230047519 A KR20230047519 A KR 20230047519A KR 20240010395 A KR20240010395 A KR 20240010395A
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연지혜
고동완
곽중희
성한규
심성현
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삼성전자주식회사
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Abstract

본 발명의 실시예에 따른 디스플레이 장치는, 구동 회로들을 포함하는 회로 기판, 및 상기 회로 기판 상에 배치되며, 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 상기 복수의 픽셀들을 이루는 LED 셀들, 상기 LED 셀들 사이에 배치되고, 상기 제1 도전형 반도체층들에 접속되는 제1 전극, 및 상기 LED 셀들의 하면들 상에 각각 배치되며, 상기 제2 도전형 반도체층들에 접속되는 제2 전극들을 포함하고, 상기 제1 전극은, 서로 폭이 다른 상부 영역 및 하부 영역을 포함하고, 상기 제1 전극은, 하면을 제외한 표면을 이루는 배리어층, 상기 배리어층 아래의 시드층, 및 상기 시드층 아래의 도금층을 포함한다.

Description

디스플레이 장치{DISPLAY APPARATUS}
본 발명은 디스플레이 장치에 관한 것으로, LED를 구비한 디스플레이 장치에 관한 것이다.
반도체 발광다이오드(LED)는 조명 장치용 광원뿐만 아니라, 다양한 전자 제품의 광원으로 사용되고 있다. 특히, LED는 TV, 휴대폰, PC, 노트북 PC, PDA 등과 같은 각종 디스플레이 장치들을 위한 광원으로 널리 사용되고 있다.
기존의 디스플레이 장치는 주로 액정 디스플레이(LCD)로 구성된 디스플레이 패널 및 백라이트로 구성되었으나, 최근에는 LED를 픽셀로 사용하여 백라이트가 별도로 요구되지 않는 형태로도 개발되고 있다. 이러한 디스플레이 장치는 소형화가 가능할 뿐만 아니라, LCD에 비해 광효율이 우수한 고휘도 디스플레이 장치를 구현할 수 있다.
본 발명이 이루고자 하는 기술적 과제 중 하나는, 광추출 효율이 향상된 디스플레이 장치를 제공하는 것이다.
예시적인 실시예들에 따른 디스플레이 장치는, 구동 회로들 및 제1 본딩 전극들을 포함하는 회로 기판, 및 상기 회로 기판 상에 배치되며, 제1 내지 제3 서브 픽셀들을 각각 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 상기 제1 내지 제3 서브 픽셀들에 각각 대응되도록 배열되며, 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 LED 셀들, 상기 LED 셀들 상에 배치되는 파장변환부들, 상기 LED 셀들 상에 배치되며, 상기 파장변환부들의 측면들을 둘러싸며 상기 파장변환부들을 서로 분리하는 격벽 구조를 갖는 베이스 반도체층, 상기 LED 셀들의 하면들로부터 상기 LED 셀들의 측면들을 덮도록 연장되는 패시베이션층들, 상기 패시베이션층들의 측면들 상에서 상기 LED 셀들 사이를 채우며 연장되고, 상기 제1 도전형 반도체층들에 접속되는 제1 전극, 상기 LED 셀들의 하면들 상에 각각 배치되며, 상기 제2 도전형 반도체층들에 접속되는 제2 전극들, 및 상기 제1 본딩 전극들과 본딩되는 제2 본딩 전극들을 포함하고, 상기 제1 전극은, 제1 폭을 갖는 하부 영역 및 상기 하부 영역 상에 배치되며 상기 제1 폭보다 작은 제2 폭을 갖는 상부 영역을 포함하고, 상기 하부 영역은 상면의 일부 및 측면이 상기 패시베이션층들로 덮이고, 상기 상부 영역은 측면의 일부 및 상면이 상기 베이스 반도체층으로 덮일 수 있다.
예시적인 실시예들에 따른 디스플레이 장치는, 구동 회로들을 포함하는 회로 기판, 및 상기 회로 기판 상에 배치되며, 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고, 상기 픽셀 어레이는, 상기 복수의 픽셀들을 이루는 LED 셀들, 상기 LED 셀들 사이에 배치되고, 상기 제1 도전형 반도체층들에 접속되는 제1 전극, 및 상기 LED 셀들의 하면들 상에 각각 배치되며, 상기 제2 도전형 반도체층들에 접속되는 제2 전극들을 포함하고, 상기 제1 전극은, 서로 폭이 다른 상부 영역 및 하부 영역을 포함하고, 상기 제1 전극은, 하면을 제외한 표면을 이루는 배리어층, 상기 배리어층 아래의 시드층, 및 상기 시드층 아래의 도금층을 포함할 수 있다.
제1 전극이 LED 셀들 사이의 영역을 채우는 단차 구조를 갖도록 배치함으로써, 광추출 효율이 향상된 디스플레이 장치가 제공될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 사시도 및 평면도이다.
도 3 및 도 4는 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 단면도 및 부분 확대도이다.
도 5는 예시적인 실시예들에 따른 디스플레이 장치의 전극들의 개략적인 평면도이다.
도 6은 예시적인 실시예들에 따른 디스플레이 장치에 구현된 구동 회로이다.
도 7 및 도 8은 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 단면도들이다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 디스플레이 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 다음과 같이 설명한다.
특별히 다른 설명이 없는 한, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 해당 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
도 1 및 도 2는 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 사시도 및 평면도이다. 도 2는 도 1의 'A' 영역을 확대하여 도시한다.
도 1 및 도 2를 참조하면, 디스플레이 장치(10)는, 구동 회로들을 포함하는 회로 기판(200) 및 회로 기판(200) 상에 배치되며 복수의 픽셀들(PX)이 배열된 픽셀 어레이(100)를 포함한다. 디스플레이 장치(10)는 회로 기판(200) 및 픽셀 어레이(100)를 둘러싸는 프레임(11)을 더 포함할 수 있다.
회로 기판(200)은 박막 트랜지스터(Thin Film Transistor, TFT) 셀들을 포함하는 구동 회로 기판일 수 있다. 일부 실시예들에서, 회로 기판(200)은 디스플레이 장치를 위한 구동 회로들 중 일부만을 포함할 수 있으며, 이 경우, 디스플레이 장치(10)는 상기 구동 회로들 중 다른 일부를 포함하는 구동 장치를 더 포함할 수 있다. 일부 실시예에서, 회로 기판(200)은 플렉서블 기판을 포함할 수 있으며, 이에 의해 곡선 프로파일을 갖는 디스플레이 장치를 구현할 수 있다.
픽셀 어레이(100)는 디스플레이용 LED 모듈일 수 있다. 픽셀 어레이(100)는 복수의 픽셀들(PX)이 배열된 디스플레이 영역(DA) 및 접속 패드들(PAD)을 포함할 수 있다.
복수의 픽셀들(PX) 각각은 컬러 이미지를 제공하기 위해서 서로 다른 특정 파장, 예컨대, 특정 색의 광을 방출할 수 있도록 구성된 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 포함할 수 있다. 예를 들어, 제1 내지 제3 서브 픽셀(SP1, SP2, SP3)은 각각 청색(B) 광, 녹색(G) 광, 및 적색(R) 광을 방출하도록 구성될 수 있다. 각각의 픽셀(PX)에서, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 예를 들어, 베이어 패턴(Bayer pattern) 구조로 배열될 수 있다. 구체적으로, 각각의 픽셀(PX)은 제1 방향, 예컨대 x 방향으로 배열된 제1 열의 제1 및 제2 서브 픽셀들(SP1, SP2) 및 제2 열의 제2 및 제3 서브 픽셀들(SP2, SP3)을 포함할 수 있다. 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)의 사이에는 이 위치할 수 있으며, 이에 대해서는 하기에 도 3을 참조하여 더욱 상세히 설명한다.
도 2에서, 각각의 픽셀(PX)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)이 2×2 베이어 패턴으로 배열된 형태로 예시되어 있으나, 이에 한정되지 않으며, 다른 실시예에서는, 각각의 픽셀(PX)은 3×3 또는 4×4 등의 다른 배열로 구성될 수 있다. 일부 실시예들에서, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 다이아몬드 펜타일(pentile) 구조로 배열될 수도 있다. 일부 실시예들에서, 일부 서브 픽셀은 예시된 색들(R, G, B)과 다른 색, 예컨대, 황색 광을 방출하도록 구성될 수도 있다. 도 1의 픽셀 어레이(100)에서, 복수의 픽셀들(PX)이 배열된 개수는, 임의의 적절한 개수, 예컨대, 1,024×768 등으로 구현될 수 있다.
접속 패드들(PAD)은 디스플레이 장치(10)의 가장자리를 따라 복수의 픽셀들(PX)의 적어도 일측에 배치될 수 있다. 접속 패드들(PAD)은 복수의 픽셀들(PX) 및 회로 기판(200)의 구동 회로들과 전기적으로 연결될 수 있다. 접속 패드들(PAD)은 외부 장치와 디스플레이 장치(10)를 전기적으로 연결할 수 있다. 실시예들에 따라, 접속 패드들(PAD)의 개수는 다양하게 변경될 수 있으며, 예를 들어, 픽셀들(PX)의 개수, 회로 기판(200) 내의 TFT 회로의 구동 방식 등에 따라 결정될 수 있다.
프레임(11)은 픽셀 어레이(100)의 주위에 배치되어 픽셀 어레이(100)의 배치공간을 정의하는 가이드로 제공될 수 있다. 프레임(11)은 예를 들어 폴리머, 세라믹, 반도체, 및 금속 중 적어도 하나를 포함할 수 있다. 예를 들어, 프레임(11)은 블랙 매트릭스(black matrix) 영역을 포함할 수 있다. 다만, 프레임(11)은 디스플레이 장치(10)의 용도에 따라 백색(white) 매트릭스 영역을 포함하거나, 다른 컬러의 구조물을 포함할 수 있다. 예를 들어, 상기 백색 매트릭스 영역은 반사 물질 또는 산란 물질을 포함할 수 있다. 도 1에서 디스플레이 장치(10)는 사각형의 평면 구조를 갖는 것으로 예시되어 있으나, 이에 한정되지 않으며, 실시예들에 따라 다양한 형상을 가질 수 있다.
도 3 및 도 4는 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 단면도 및 부분 확대도이다. 도 3은 도 1의 Ⅰ-Ⅰ'를 따른 단면 및 도 2의 ±-±'를 따른 단면을 함께 도시한다. 도 4는 도 3의 'B' 부분을 확대하여 도시한다.
도 5는 예시적인 실시예들에 따른 디스플레이 장치의 전극들의 개략적인 평면도이다. 도 5는 도 1의 일부에 대응되는 영역을 도시한다.
먼저, 도 3 및 도 4를 참조하면, 디스플레이 장치(10)는 회로 기판(200) 및 회로 기판(200) 상에 배치된 픽셀 어레이(100)를 포함한다.
회로 기판(200)은, 반도체 기판(201), 반도체 기판(201) 상에 배치되며 TFT 셀들을 포함하는 구동 소자들(220)을 포함하는 구동 회로, 구동 소자들(220)에 전기적으로 연결된 콘택 플러그들(230), 콘택 플러그들(230) 상의 회로 배선 라인들(240), 및 상기 구동 회로를 덮는 회로 절연층(290)을 포함할 수 있다. 회로 기판(200)은, 상기 구동 회로와 연결된 TSV(through silicon via)와 같은 관통 전극들(250), 관통 전극들(250)에 연결된 제1 및 제2 기판 배선 라인들(261, 262), 회로 절연층(290) 상의 제1 본딩 절연층(295), 및 제1 본딩 절연층(295) 내에 배치되며 회로 배선 라인들(240)과 연결되는 제1 본딩 전극들(298)을 더 포함할 수 있다.
반도체 기판(201)은 소스/드레인 영역들(205)을 포함하는 불순물 영역들을 포함할 수 있다. 반도체 기판(201)은 예를 들어, 실리콘(Si) 또는 게르마늄(Ge)과 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다.
상기 구동 회로는 픽셀, 특히 서브 픽셀의 구동을 제어하기 위한 회로를 포함할 수 있다. 상기 TFT 셀들의 소스 영역(205)은 콘택 플러그(230), 회로 배선 라인(240), 및 제1 본딩 전극(298)을 통해서, LED 셀들(110)의 일측 전극과 전기적으로 연결될 수 있다. 예를 들어, 상기 TFT 셀들의 드레인 영역(205)은 관통 전극(250)을 통해 제1 기판 배선 라인(261)과 연결될 수 있으며, 제1 기판 배선 라인(261)은 데이터 라인과 연결될 수 있다. 상기 TFT 셀들의 게이트 전극들은 관통 전극(250) 등을 통해서 제2 기판 배선 라인(262)에 연결될 수 있으며, 제2 기판 배선 라인(262)은 게이트 라인에 연결될 수 있다. 이러한 회로 구성과 동작은, 하기에 도 6을 참조하여 더욱 상세히 설명한다.
제1 본딩 전극들(298)의 상면들 및 제1 본딩 절연층(295)의 상면들은 회로 기판(200)의 상면을 이룰 수 있다. 제1 본딩 전극들(298)은 픽셀 어레이(100)의 제2 본딩 전극들(198)과 본딩되어, 전기적 연결 경로를 제공할 수 있다. 제1 본딩 전극들(298)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 제1 본딩 절연층(295)은 픽셀 어레이(100)의 제2 본딩 절연층(195)과 본딩될 수 있다. 제1 본딩 절연층(295)은 예를 들어, SiO, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다.
픽셀 어레이(100)는 베이스 반도체층(111), 베이스 반도체층(111)의 하면 상의 LED 셀들(110), LED 셀들(110)의 측면들을 덮는 패시베이션층들(120), LED 셀들(110)과 전기적으로 접속되는 제1 전극(130) 및 제2 전극들(150), LED 셀들(110) 상의 파장변환부들(160B, 160G, 160R), 및 마이크로 렌즈들(185)을 포함할 수 있다. 픽셀 어레이(100)는 LED 셀들(110)의 하면들 상의 콘택층들(155), 파장변환부들(160B, 160G, 160R) 상의 봉합층(182), 패드 전극(135), 제2 본딩 절연층(195), 및 제2 본딩 전극들(198)을 더 포함할 수 있다.
베이스 반도체층(111)은 LED 셀들(110) 상에 배치될 수 있다. 베이스 반도체층(111)은 픽셀들(PX)에서, 파장변환부들(160B, 160G, 160R)의 측면들을 둘러싸며 파장변환부들(160B, 160G, 160R)을 서로 분리하는 격벽(partition) 구조를 가질 수 있다. 베이스 반도체층(111)의 상기 격벽 구조에 의해, LED 셀들(110)로부터 방출된 광은 서로 간섭받지 않고, 파장변환부들(160B, 160G, 160R)을 통해 방출될 수 있다. 베이스 반도체층(111)은 파장변환부들(160B, 160G, 160R)의 사이에서, LED 셀들(110)의 하면에 대하여 수직하거나 경사진 측면들을 가질 수 있다. 일부 실시예들에서, 베이스 반도체층(111)은, 파장변환부들(160B, 160G, 160R)의 사이에서, 상부의 폭이 하부의 폭보다 좁아지도록 경사진 측면들을 가질 수 있다. 베이스 반도체층(111)은 접속 패드(PAD)에서는 적어도 일부가 제거된 형태로 배치될 수 있다.
베이스 반도체층(111)은 LED 셀들(110)의 제1 도전형 반도체층(112)과 일체화된 영역 또는 연속적인 영역을 포함할 수 있다. 베이스 반도체층(111)은 LED 셀들(110)의 성장 공정 시에 성장된 층일 수 있다. 예를 들어, 베이스 반도체층(111)은 적어도 제1 도전형 반도체층(112)과 인접한 영역에서, 제1 도전형 반도체층(112)과 동일한 물질을 포함할 수 있다. 예를 들어, 베이스 반도체층(111)은 도핑되지 않은 층 및 도핑된 층을 포함할 수 있다. 예를 들어, 베이스 반도체층(111)은 에피택셜 질화물 반도체층을 포함할 수 있다. 베이스 반도체층(111)과 제1 도전형 반도체층(112) 사이의 계면은 구분되지 않을 수 있다.
LED 셀들(110)은 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 각각을 구성할 수 있으며, 각각 마이크로 LED를 구성할 수 있다. LED 셀들(110)은 열 및 행을 이루어 배열될 수 있다. LED 셀들(110)은 청색 광, 예컨대, 약 435 ㎚ 내지 약 460 ㎚ 범위의 파장을 갖는 광을 생성할 수 있다. LED 셀들(110) 각각은 베이스 반도체층(111)의 하면 상에 순차적으로 적층된 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)을 포함할 수 있다.
제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)은 질화물 반도체로 이루어질 수 있으며, 에피택셜층일 수 있다. 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 각각 n형 및 p형 InxAlyGa1-x-yN(0≤x<1, 0≤y<1, 0≤x+y<1)의 조성을 갖는 질화물 반도체층일 수 있다. 예를 들어, 제1 도전형 반도체층(112)은 실리콘(Si), 게르마늄(Ge), 또는 탄소(C)가 도핑된 n형 갈륨 질화물(n-GaN)층이고, 제2 도전형 반도체층(116)은 마그네슘(Mg) 또는 아연(Zn)이 도핑된 p형 갈륨 질화물(p-GaN)층일 수 있다. 다만, 실시예들에 따라, 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116)은 질화물 반도체 외에도 알루미늄 인듐 갈륨 인화물(AlInGaP)이나 알루미늄 인듐 갈륨 비소화물(AlInGaAs) 계열의 반도체층으로 이루어질 수도 있을 것이다. 제1 도전형 반도체층(112) 및 제2 도전형 반도체층(116) 각각은 단일층으로 이루어질 수도 있으나, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층들을 포함할 수도 있다.
활성층(114)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출할 수 있다. 활성층(114)은 양자장벽층과 양자우물층이 서로 교대로 배치된 단일(SQW) 또는 다중 양자우물(MQW) 구조를 가질 수 있다. 예를 들어, 상기 양자우물층과 상기 양자장벽층은 서로 다른 조성을 갖는 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)층일 수 있다. 예를 들어, 상기 양자우물층은 InxGa1-xN(0<x≤1)층이고, 상기 양자장벽층은 GaN층 또는 AlGaN층일 수 있다.
패시베이션층들(120)은 LED 셀들(110)의 하면들의 일부 및 측면들을 덮을 수 있다. 패시베이션층들(120)은 실질적으로 균일한 두께를 가지며 컨포멀(conformal)하게 연장될 수 있다. 패시베이션층들(120)은 도 4에 도시된 것과 같이, 제1 전극(130)의 하부 영역(LR)의 측면 및 상면을 덮고 상부 영역(UR)을 노출시킬 수 있다.
패시베이션층들(120)은 투광성 및 절연성 물질을 포함할 수 있다. 예를 들어, 패시베이션층들(120)은 금속 산화물 또는 반도체 산화물을 포함할 수 있다. 예를 들어, 패시베이션층들(120)은 SiO2, SiN, SiCN, SiOC, SiON, SiOCN, HfOx, AlOx, ZrOx, 및 AlN 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 패시베이션층들(120)은 다층막 구조를 가질 수 있다. 일부 실시예들에서, 패시베이션층들(120)은 분산형 브래그 반사(Distributed Bragg Reflector, DBR)층을 포함할 수 있다.
제1 전극(130)은 제1 도전형 반도체층들(112)에 접속될 수 있다. 구체적으로, 제1 전극(130)은 LED 셀들(110)의 사이의 영역들을 채우며, 패시베이션층들(120)에 의해 LED 셀들(110)과 이격되어 배치될 수 있다. 제1 전극(130)은 베이스 반도체층(111) 내로 돌출된 형태를 가질 수 있다. 제1 전극(130)은 베이스 반도체층(111)을 통해 제1 도전형 반도체층들(112)과 전기적으로 연결될 수 있다.
제1 전극(130)은 인접하는 LED 셀들(110)의 사이에서, 예컨대 'ㅗ' 자 형상으로 배치될 수 있다. 제1 전극(130)의 하면 또는 하단의 레벨은 패시베이션층(120)의 하면들 또는 하단들의 레벨과 실질적으로 동일할 수 있다. 제1 전극(130)의 하면의 레벨은 제2 전극들(150)의 하면들의 레벨보다 높을 수 있다. 제1 전극(130)의 상면 또는 상단의 레벨은 파장변환부들(160B, 160G, 160R)의 하면들 또는 하단들의 레벨보다 높고, 파장변환부들(160B, 160G, 160R)의 상면들 또는 상단들의 레벨보다 낮을 수 있다. 제1 전극(130)은 수평 방향에서 파장변환부들(160B, 160G, 160R)과 중첩될 수 있다.
제1 전극(130)은 LED 셀들(110) 사이의 영역에서 베이스 반도체층(111)과 연결될 수 있다. 예를 들어, 제1 전극(130)이 베이스 반도체층(111)과 접촉하는 영역은 베이스 반도체층(111)의 상기 격벽 구조에 해당하는 영역일 수 있다. 예를 들어, 제1 전극(130)은 수직 방향을 따라 LED 셀들(110)과 중첩하지 않도록 배치될 수 있다. 또한, 제1 전극(130)은 수직 방향을 따라 파장변환부들(160B, 160G, 160R)과 중첩하지 않도록 배치될 수 있다.
도 4에 도시된 것과 같이, 제1 전극(130)은 제1 폭(W1)을 갖는 하부 영역(LR) 및 제1 폭(W1)보다 작은 제2 폭(W2)을 갖는 상부 영역(UR)을 포함할 수 있다. 하부 영역(LR)은 패시베이션층(120)과 함께 LED 셀들(110)의 사이를 채울 수 있고, 상부 영역(UR)은 패시베이션층(120)을 관통하여 베이스 반도체층(111) 내로 돌출되도록 배치될 수 있다. 상부 영역(UR)은 하부 영역(LR)의 중심 상에 위치할 수 있다. 이에 따라, 제1 전극(130)은 적어도 일 측면들에 단차를 가질 수 있다. 하부 영역(LR)에서, 측면들 및 상부 영역(UR)과 연결되는 영역을 제외한 상면은 패시베이션층(120)으로 덮일 수 있다. 상부 영역(UR)에서, 측면들의 하부를 제외한 영역들 및 상면은 베이스 반도체층(111)으로 덮일 수 있다. 하부 영역(LR)의 높이(D1)는 상부 영역(UR)의 높이(D2)보다 작을 수 있으나, 이에 한정되지는 않는다. 상기 높이들(D1, D2)의 상대적인 관계는, 예컨대 LED 셀들(110)의 높이에 따라 변경될 수 있다.
제1 전극(130)은 상부로부터 순차적으로 적층된 배리어층(132) 및 도전층(134)을 포함할 수 있다. 배리어층(132)은 도전층(134) 물질에 대한 확산 방지층일 수 있으며, 제1 전극(130)의 상면 및 측면을 이루며 컨포멀하게 연장될 수 있다. 배리어층(132)은 제1 전극(130)의 하면을 제외한 표면을 이룰 수 있다. 배리어층(132)의 두께(T2)는 패시베이션층(120)의 두께(T1)와 동일하거나 유사할 수 있다. 다만, 일부 실시예들에서, 배리어층(132)은 생략될 수도 있다.
도전층(134)은 배리어층(132)의 하면 상에서 LED 셀들(110) 사이의 공간을 채우도록 배치될 수 있다. 도전층(134)은 배리어층(132)의 하면을 덮는 시드층(SL) 및 시드층(SL)의 하면을 덮는 도금층(EL)을 포함할 수 있다. 도전층(134)에서, 시드층(SL)은 도금층(EL)을 형성하기 위한 전기 도금 공정 시에 시드(seed)로 기능할 수 있다.
배리어층(132) 및 도전층(134)은 서로 다른 금속 물질을 포함할 수 있다. 배리어층(132)은 예를 들어, 티타늄(Ti), 탄탈륨(Ta) 등을 포함할 수 있다. 도전층(134)의 시드층(SE)과 도금층(EL)은 동일한 금속 물질, 예컨대 구리(Cu) 또는 알루미늄(Al) 등을 포함할 수 있으며, 시드층(SL)과 도금층(EL)은 서로 다른 종류의 공정으로 형성될 수 있다. 이에 따라, 시드층(SL)과 도금층(EL)의 계면에서 결정 구조가 불연속적일 수 있다.
도 5에 도시된 것과 같이, 제1 전극(130)은 인접하는 LED 셀들(110)의 사이의 영역들을 따라 연장되며 서로 연결되어 단일층으로 배치될 수 있다. 제1 전극(130)은 LED 셀들(110) 사이의 영역들을 따라 연장되는 라인들을 포함할 수 있다. 제1 전극(130)은 평면도 상에서 제2 전극들(150) 각각을 둘러싸는 형태로 배치될 수 있다. 제1 전극(130)에서, 상기 라인들은 서로 연결되어 그리드(grid) 형태 또는 메시(mesh) 형태를 이룰 수 있다.
본 실시예에 따른 디스플레이 장치(10)는, 제1 전극(130)이 이와 같이 LED 셀들(110) 사이를 채우도록 배치됨으로써, 전류 퍼짐(spreading)이 개선되어 발광 효율이 개선될 수 있다. 또한, 제1 전극(130)이 도금 공정으로 형성되므로, 단차 구조를 가짐에도 LED 셀들(110)의 사이를 안정적으로 채울 수 있으며, LED 셀들(110)의 부러짐과 같은 불량 발생이 방지될 수 있다.
콘택층들(155) 및 제2 전극들(150)은, 제2 도전형 반도체층들(116)의 하면들 상에 순차적으로 배치되며, 제2 도전형 반도체층들(116)에 접속될 수 있다. 콘택층(155)은 예를 들어, 제2 도전형 반도체층(116)의 하면 전체를 덮도록 배치될 수 있다. 제2 전극(150)은 각각의 LED 셀들(110)의 아래에서 LED 셀들(110)과 수직 방향을 따라 중첩되도록 배치될 수 있다. 제2 전극(150)은 콘택층(155)의 아래에 배치되어 콘택층(155)과 연결될 수 있다. 제2 전극(150)의 일 방향에서의 길이는 LED 셀들(110)의 길이와 동일하거나 그보다 작을 수 있다. 일부 실시예들에서, 제2 전극들(150)은 생략될 수도 있으며, 이 경우, 콘택층들(155)은 아래의 제2 본딩 전극들(198)과 직접 연결될 수 있다.
콘택층들(155) 및 제2 전극들(150)은 고반사성 금속을 포함할 수 있으며, 예를 들어, 은(Ag), 니켈(Ni), 알루미늄(Al), 크롬(Cr), 로듐(Rh), 이리듐(Ir), 팔라듐(Pd), 루테늄(Ru), 마그네슘(Mg), 아연(Zn), 백금(Pt), 및 금(Au) 중 적어도 하나를 포함할 수 있다.
파장변환부들(160B, 160G, 160R)은 LED 셀들(110) 상에 각각 배치될 수 있다. 파장변환부들(160B, 160G, 160R)은 각각 양자점(quantum dot)과 같은 파장변환물질이 액상의 바인더 수지에 분산된 상태로, 베이스 반도체층(111)의 격벽 구조 내에 충전되어 경화된 영역들일 수 있다. 제2 파장변환부(160G) 및 제3 파장변환부(160R)에는 각각 청색 광을 녹색 광 및 적색 광으로 파장변환할 수 있는 양자점이 포함될 수 있으며, 제1 파장변환부(160B)는 별도의 양자점 없이 바인더 수지만 포함되어 투명 수지부를 이룰 수 있다. 일부 실시예들에서, 파장변환부들(160B, 160G, 160R)은 상부의 폭이 하부의 폭보다 크도록 경사진 측면들을 가질 수 있다.
봉합층(182)은 파장변환부들(160B, 160G, 160R)의 상면 및 베이스 반도체층(111)의 상면을 덮도록 배치될 수 있다. 봉합층(182)은 파장변환부들(160B, 160G, 160R)의 열화를 방지하는 보호층으로 기능할 수 있다. 다만, 일부 실시예들에서, 봉합층(182)은 생략되는 것도 가능할 것이다.
마이크로 렌즈들(185)은 봉합층(182) 상에서 파장변환부들(160B, 160G, 160R)에 각각 대응되도록 배치될 수 있다. 마이크로 렌즈들(185)은 파장변환부들(160B, 160G, 160R)로부터 입사하는 광을 집광시킬 수 있다. 마이크로 렌즈들(185)은 예를 들어, 일 방향을 따라 LED 셀들(110)의 폭보다 큰 직경을 가질 수 있다. 마이크로 렌즈들(185)은 예를 들어, 투명한 포토레지스트 물질 또는 투명한 열경화성 수지막으로 형성될 수 있다.
패드 전극(135)은 접속 패드(PAD)에 배치될 수 있다. 도 5에 도시된 것과 같이, 패드 전극(135)은 일측에서 제1 전극(130)과 연결될 수 있다. 패드 전극(135)은 제1 전극(130)과 함께 형성되어 동일한 물질을 포함할 수 있으며, 제1 전극(130)과 동일한 내부 구조를 가질 수 있다. 접속 패드(PAD)에서 패드 전극(135)은 베이스 반도체층(111)의 개구부(OP)를 통해 상면의 일부가 노출될 수 있다. 패드 전극(135)은 와이어 본딩 또는 이방성 전도 필름(Anisotropic Conductive Film, AFC) 본딩 등에 의해, 외부 장치, 예컨대, 회로 기판(200)에 전기적 신호를 인가할 수 있는 외부 회로(External IC) 등에 연결될 수 있다. 패드 전극(135)은 회로 기판(200)의 구동 회로들과 상기 외부 장치를 전기적으로 연결할 수 있다.
제2 본딩 전극들(198)은 제2 전극들(150) 및 패드 전극(135)을 회로 기판(200)의 제1 본딩 전극들(298)과 연결할 수 있다. 제2 본딩 전극들(198)은 픽셀(PX)에서는 제2 전극들(150)의 아래에서 제2 전극들(150)과 연결되고, 접속 패드(PAD)에서는 패드 전극(135)과 연결될 수 있다. 제2 본딩 전극들(198)은 제2 본딩 절연층(195)을 관통하도록 배치될 수 있다. 제2 본딩 전극들(198)은 원기둥 등과 같은 기둥 형상을 가질 수 있다. 실시예들에 따라, 제2 본딩 전극들(198)은 상면의 크기가 하면의 크기보다 작도록 경사진 측벽을 가질 수도 있다. 제2 본딩 전극들(198)은 도전성 물질, 예를 들어, 구리(Cu)를 포함할 수 있다. 제2 본딩 전극들(198)은 상면 및 측면들 상에 배리어 금속층, 예를 들어, 탄탈륨(Ta)층 및/또는 탄탈륨 질화물(TaN)층을 더 포함할 수 있다.
제2 본딩 절연층(195)은 제2 전극들(150)의 하면 상에 배치될 수 있다. 제2 본딩 절연층(195)의 하면들은 제2 본딩 전극들(198)의 하면들과 함께 픽셀 어레이(100)의 하면을 이루도록 배치될 수 있다. 제2 본딩 절연층(195)은 제1 본딩 절연층(295)과 유전체-유전체(dielectric-to-dielectric) 본딩을 이룰 수 있다. 회로 기판(200) 및 픽셀 어레이(100)는, 제1 본딩 전극들(298)과 제2 본딩 전극들(198)의 접합 및 제1 본딩 절연층(295)과 제2 본딩 절연층(195)의 접합에 의해 본딩될 수 있다. 제1 본딩 전극들(298)과 제2 본딩 전극들(198)의 접합은, 예를 들어 구리(Cu)-구리(Cu)(copper-to-copper) 본딩일 수 있으며, 제1 본딩 절연층(295)과 제2 본딩 절연층(195)의 접합은, 예를 들어 SiCN-SiCN 본딩과 같은 유전체-유전체 본딩일 수 있다. 회로 기판(200) 및 픽셀 어레이(100)는 구리(Cu)-구리(Cu) 본딩 및 유전체-유전체 본딩을 포함하는 하이브리드 본딩에 의해 접합될 수 있으며, 별도의 접착층없이 접합될 수 있다. 본 실시예에 따른 디스플레이 장치(10)는, 이와 같이 하이브리드 본딩을 이용하여 회로 기판(200)과 픽셀 어레이(100)를 본딩함으로써, 소형화된 고해상도의 장치를 구현할 수 있다.
도 6은 예시적인 실시예들에 따른 디스플레이 장치에 구현된 구동 회로이다.
도 6을 참조하면, n×n의 서브 픽셀들이 배열된 디스플레이 장치(10)의 회로도가 예시되어 있다. 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 각각 수직 방향, 예컨대, 열 방향의 경로인 데이터 라인들(D1-Dn)에 통해서 데이터 신호를 송수신할 수 있다. 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)은 수평 방향, 예컨대, 행 방향 경로인 게이트 라인들(G1-Gn)을 통해서 제어 신호, 즉, 게이트 신호를 송수신할 수 있다.
제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 포함하는 복수의 픽셀들(PX)은 디스플레이를 위한 활성 영역(DA)을 제공하며, 이러한 활성 영역(DA)은 사용자를 위한 디스플레이 영역으로 제공된다. 비활성 영역(NA)은 활성 영역(DA)의 하나 이상의 에지를 따라 형성될 수 있다. 비활성 영역(NA)은 디스플레이 장치(10)의 패널의 외주를 따라 연장되며, 픽셀들(PX)이 존재하지 않는 영역으로, 디스플레이 장치(10)의 프레임(11)(도 1 참조)에 대응될 수 있다.
제1 및 제2 드라이버 회로들(12, 13)은 픽셀들(PX), 즉 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)의 작동을 제어하기 위해 채용될 수 있다. 제1 및 제2 드라이버 회로들(12, 13)의 일부 또는 전부는 회로 기판(200)(도 1 참조)에 구현될 수 있다. 제1 및 제2 드라이버 회로들(12, 13)은 집적 회로, 박막 트랜지스터 패널 회로, 또는 다른 적합한 회로로 형성될 수 있고, 디스플레이 장치(10)의 비활성 영역(NA)에서 배치될 수 있다. 제1 및 제2 드라이버 회로들(12, 13)은 마이크로 프로세서, 스토리지와 같은 메모리, 처리 회로, 및 통신 회로를 포함할 수 있다.
픽셀들(PX)에 의해 이미지를 표시하기 위해서, 제1 드라이버 회로(12)는 데이터 라인들(D1-Dn)에 이미지 데이터를 공급하면서, 게이트 드라이버 회로인 제2 드라이버 회로(13)에 클럭 신호 및 다른 제어 신호들을 발송할 수 있다. 제2 드라이버 회로(13)는 집적 회로 및/또는 박막 트랜지스터 회로를 이용하여 구현될 수 있다. 디스플레이 장치(10)의 게이트 라인들(G1-Gn)을 통해서 행 방향으로 배열된 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3)을 제어하기 위한 게이트 신호가 전송될 수 있다.
도 7 및 도 8은 예시적인 실시예들에 따른 디스플레이 장치의 개략적인 단면도들이다. 도 7 및 도 8은 도 3에 대응하는 영역을 도시한다.
도 7을 참조하면, 디스플레이 장치(10a)에서는, 도 3의 실시예에서와 달리, 제1 전극(130)의 하부 영역(LR)의 높이(D1)가 제1 전극(130)의 상부 영역(UR)의 높이(D3)보다 클 수 있다. 즉, 상부 영역(UR)의 높이(D3)가 상대적으로 작을 수 있다.
본 실시예에서, 상부 영역(UR)의 상면의 레벨은, 파장변환부들(160B, 160G, 160R)의 하면의 레벨과 동일하거나 그보다 낮을 수 있다. 이와 같이, 실시예들에서, 상부 영역(UR)이 베이스 반도체층(111) 내로 돌출된 길이는 다양하게 변경될 수 있다. 일부 실시예들에서, 상부 영역(UR)은 베이스 반도체층(111) 내로 돌출되지 않고, 베이스 반도체층(111)의 하면과 접촉할 수도 있을 것이다.
도 8을 참조하면, 디스플레이 장치(10b)는 파장변환부들(160R, 160G, 160B)의 측면들 및 하면들을 둘러싸는 격벽 반사층(170), 파장변환부들(160R, 160G, 160B) 상의 컬러 필터들(180R, 180G), 및 평탄화층(184)을 더 포함할 수 있다.
격벽 반사층(170)은 베이스 반도체층(111)의 격벽 구조 내에서, 파장변환부들(160R, 160G, 160B)의 측면들 및 하면들을 둘러싸도록 배치될 수 있다. 격벽 반사층(170)은 하부로부터 순차적으로 배치된 제1 격벽 절연층(172), 격벽 금속층(174), 및 제2 격벽 절연층(176)을 포함할 수 있다. 격벽 반사층(170)은 파장변환부들(160R, 160G, 160B)의 측면들 및 하면들을 따라 연속적으로 연장될 수 있다. 일부 실시예들에서, 격벽 반사층(170)은 파장변환부들(160R, 160G, 160B)의 측면들 및 하면들을 상에만 배치될 수도 있다.
제1 격벽 절연층(172) 및 제2 격벽 절연층(176)은 절연성 물질, 예를 들어, SiO2, SiN, SiCN, SiOC, SiON, 및 SiOCN 중 적어도 하나를 포함할 수 있다. 격벽 금속층(174)은 반사성 금속, 예를 들어, 은(Ag), 니켈(Ni), 및 알루미늄(Al) 중 적어도 하나를 포함할 수 있다. 일부 실시예들에서, 격벽 반사층(170)은 무지향성 반사(Omni-Directional Reflective, ODR)층을 포함할 수 있다.
컬러 필터들(180R, 180G)은 제2 및 제3 서브 픽셀들(SP2, SP3)에서, 제2 및 제3 파장변환부들(160G, 160B) 상에 배치될 수 있다. 컬러 필터들(180R, 180G)은 제2 파장변환부(160G) 및 제3 파장변환부(160R)를 통해 방출되는 광의 색 순도를 높일 수 있다. 실시예들에 따라, 제1 파장변환부(160B) 상에도 컬러 필터가 더 배치될 수 있다.
평탄화층(184)은 컬러 필터들(180R, 180G) 및 봉합층(182)의 상면을 덮도록 배치될 수 있다. 평탄화층(184)은 투명층일 수 있다.
본 실시예의 격벽 반사층(170) 및 컬러 필터들(180R, 180G)은 서로 독립적으로 각각 다른 실시예들과 조합될 수 있다.
도 9a 내지 도 9h는 예시적인 실시예들에 따른 디스플레이 장치의 제조방법을 설명하기 위한 주요 공정별 단면도들이다. 도 9a 내지 도 9h에서는 도 3 및 도 4의 실시예의 디스플레이 장치의 제조방법을 예시적으로 설명한다.
도 9a를 참조하면, 성장용 기판(GS) 상에, 제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116), 및 콘택층(155)의 적층 구조물을 형성하고, 상기 적층 구조물을 식각하여 LED 셀들(110) 및 콘택층들(155)을 형성할 수 있다.
성장용 기판(GS)은 질화물 단결정 성장을 위한 것일 수 있으며, 예를 들어, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, 및 GaN 중 적어도 하나를 포함할 수 있다. 실시예들에 따라, 반도체층들의 결정성과 광추출 효율을 향상을 위하여, 성장용 기판(GS)은 상면의 적어도 일부에 요철 구조를 가질 수 있다. 이 경우, 상부에 성장되는 층들에도 요철이 형성될 수 있다.
베이스 반도체층(111), 제1 도전형 반도체층(112), 활성층(114), 및 제2 도전형 반도체층(116)은 예를 들어, 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 또는 분자선 에피택시(Molecular Beam Epitaxy, MBE) 공정을 이용하여 순차적으로 적층되어 형성될 수 있다. 베이스 반도체층(111) 및 제1 도전형 반도체층(112)은 n형 GaN과 같은 n형 질화물 반도체층일 수 있으며, 제2 도전형 반도체층(116)은 p형 GaN/p형 AlGaN과 같은 p형 질화물 반도체층일 수 있다. 활성층(114)은 InGaN/GaN과 같은 다중 양자우물 구조일 수 있다. 실시예들에 따라, 베이스 반도체층(111)은 버퍼층을 포함할 수 있다. 이 경우, 상기 버퍼층은 제1 도전형 반도체층(112)의 격자 결함 완화를 위한 것으로, 언도프 GaN, 언도프 AlN, 및 언도프 InGaN와 같은 언도프 질화물 반도체를 포함할 수 있다.
콘택층(155)은 제2 도전형 반도체층(116)의 상면 상에 형성될 수 있다. 예를 들어, 콘택층(155)은 고반사성 오믹콘택층일 수 있다.
제1 도전형 반도체층(112), 활성층(114), 제2 도전형 반도체층(116), 및 콘택층(155)의 적층 구조물은 건식 식각 공정에 의해 일부가 제거되어, 제1 내지 제3 서브 픽셀들(SP1, SP2, SP3) 단위로 분리될 수 있다. 예를 들어, 상기 적층 구조물은 경사진 측면을 갖도록 식각된 후, 측면들의 일부가 습식 식각 공정에 의해 선택적으로 제거될 수 있다. 이에 의해, LED 셀들(110)은 상면과 측면들 사이의 각도가 수직하거나 수직에 가까워질 수 있다.
도 9b를 참조하면, 패시베이션층(120)을 형성하고, LED 셀들(110)의 사이에서 패시베이션층(120) 및 베이스 반도체층(111)을 일부 제거하여 콘택 홀들(CH)을 형성할 수 있다.
패시베이션층(120)은 균일한 두께로 LED 셀들(110) 및 콘택층들(155)의 적층 구조물들의 상면들 및 측면들을 따라 형성될 수 있다. 패시베이션층(120)은 예를 들어, SiO2, SiN, SiCN, SiOC, SiON, SiOCN, HfO2, 및 Al2O3 중 적어도 하나를 포함할 수 있다. 패시베이션층(120)은 컨포멀하게 형성될 수 있으며, 이에 따라 실질적으로 균일한 두께를 가질 수 있다.
콘택 홀들(CH)은 LED 셀들(110)의 사이에서, 패시베이션층(120) 및 베이스 반도체층(111)을 소정 깊이로 제거하여 형성할 수 있다. 실시예들에서, 콘택 홀들(CH)의 깊이 및 폭은 다양하게 변경될 수 있다. 예를 들어, 콘택 홀들(CH)의 깊이 및 폭은, LED 셀들(110) 사이의 거리, 제1 전극(130)(도 3 참조)과 베이스 반도체층(111)의 접촉 면적 등을 고려하여 결정할 수 있다. 접속 패드(PAD)에도, 콘택 홀(CH)이 형성될 수 있다.
도 9c를 참조하면, 콘택 홀들(CH)에 도전성 물질을 도금하여 제1 전극(130) 및 패드 전극(135)을 형성할 수 있다.
먼저, 콘택 홀들(CH)에 배리어층들(132)을 먼저 형성하고, 도전층(134)의 시드층(SL)을 형성할 수 있다. 배리어층들(132) 및 시드층(SL)은 증착 공정, 예컨대, 스퍼터링(sputtering) 공정으로 형성될 수 있다. 도전층(134)의 도금층(EL)은 시드층(SL)을 이용하여 전기 도금 공정을 수행함으로써 형성될 수 있다. 도금층(EL)은 전기 도금 공정에 의해 형성되므로, 콘택 홀들(CH)이 단차 구조를 가져도 콘택 홀들(CH)을 용이하게 채울 수 있으며, 제1 전극(130)이 도 9c를 기준으로 평탄한 상면을 가질 수 있다.
도 9d를 참조하면, 콘택층들(155)과 연결되는 제2 전극들(150)을 형성할 수 있다.
패시베이션층들(120)을 관통하여 콘택층들(155)을 노출시키는 콘택 홀들을 형성할 수 있다. 상기 콘택 홀들에 도전성 물질을 충전함으로써 상기 콘택 홀들을 채우고 패시베이션층들(120)의 상면으로 연장되는 콘택층들(155)을 형성할 수 있다. 콘택층들(155) 각각의 수평 방향을 따른 단부들은 제1 전극(130)으로부터 수평으로 이격되어 패시베이션층들(120) 상에 위치할 수 있다.
도 9e를 참조하면, 제2 전극들(150) 상에 제2 본딩 절연층(195)을 형성하고, 제2 본딩 전극들(198)을 형성할 수 있다.
제2 본딩 절연층(195)의 두께는, 제2 본딩 절연층(195)이 픽셀 어레이(100)(도 3 참조)의 일 면을 이루는 범위에서 다양하게 변경될 수 있다.
제2 본딩 전극들(198)은 제2 본딩 절연층(195)을 관통하는 비아 홀들을 형성한 후, 상기 비아 홀들에 도전성 물질을 채움으로써 형성할 수 있다. 제2 본딩 전극들(198)은 제2 전극들(150) 및 패드 전극(135)과 연결되도록 형성할 수 있다.
도 9f를 참조하면, LED 셀들(110)을 포함하는 구조물 및 회로 기판(200)을 접합할 수 있다.
회로 기판(200)은 별도의 공정을 통해 준비될 수 있다. 상기 구조물 및 회로 기판(200)은 웨이퍼 레벨에서 웨이퍼 본딩 방법, 예컨대, 상술한 하이브리드 본딩에 의해 접합될 수 있다. 제1 본딩 전극들(298)은 제2 본딩 전극들(198)과 본딩되고, 제1 본딩 절연층(295)은 제2 본딩 절연층(195)과 본딩될 수 있다. 이에 의해, 별도의 접착층 없이 LED 셀들(110)을 포함하는 구조물 및 회로 기판(200)이 연결될 수 있다.
도 9g를 참조하면, 베이스 반도체층(111) 상에서 성장용 기판(GS)을 제거하고, 베이스 반도체층(111)에 제1 및 제2 개구부들(OP, OP')을 형성할 수 있다. 이하의 도면들에서는, 이해를 돕기 위하여, LED 셀들(110)을 포함하는 구조물이, 도 9f에서 도시된 구조의 미러 이미지인 형태로 접합된 상태인 것으로 도시하였다.
성장용 기판(GS)은 레이저 리프트 오프(laser lift-off), 기계적 연마 또는 기계적 화학적 연마, 식각 공정과 같은 다양한 공정에 의해 제거될 수 있다.
제1 및 제2 개구부들(OP, OP')은, 파장변환부들(160B, 160G, 160R)(도 3 참조)이 배치될 영역 및 패드 전극(135)이 노출되는 영역에서, 베이스 반도체층(111)을 제거하여 형성될 수 있다. 실시예들에 따라, 베이스 반도체층(111)은 예를 들어, 연마 공정을 이용하여 소정 두께가 감소되도록 상면으로부터 일부 제거될 수 있으며, 이후에 제1 및 제2 개구부들(OP, OP')이 형성될 수도 있다.
도 9h를 참조하면, 제2 개구부들(OP')에 파장변환부들(160B, 160G, 160R)을 형성하고, 봉합층(182)을 형성할 수 있다.
제2 개구부들(OP')에, 투명 수지를 형성하여 제1 파장변환부(160B)를 형성하고, 파장변환 물질이 혼합된 투명 수지를 형성하여 제2 및 제3 파장변환부들(160G, 160R)을 형성할 수 있다. 파장변환 물질은 제2 및 제3 파장변환부들(160G, 160R)에서 각각 청색 광을 녹색 광 및 적색 광으로 변환할 수 있다. 상기 투명 수지는, 예를 들어, 실리콘(silicone) 수지 또는 에폭시 수지와 같은 투명한 수지를 포함할 수 있다. 또는, 일부 실시예들에서, 파장변환부들(160B, 160G, 160R)은 투명 수지 대신 SiO2와 같은 실리콘 산화물로 형성될 수도 있다.
봉합층(182)은 파장변환부들(160B, 160G, 160R) 및 베이스 반도체층(111)의 상면 상에 형성될 수 있으며, 파장변환부들(160B, 160G, 160R)을 수분 및 산소 등으로부터 보호할 수 있다.
다음으로, 도 3을 함께 참조하면, 파장변환부들(160B, 160G, 160R) 상에 마이크로 렌즈들(185)을 형성할 수 있다.
마이크로 렌즈들(185)은, 예를 들어, 스프레이 또는 스핀 코팅 공정을 이용하여 노광 가능한 물질로 이루어진 렌즈 물질층을 형성한 후, 이를 직접 패터닝하고, 리플로우(reflow)하여 형성할 수 있다. 또는, 마이크로 렌즈들(185)은, 렌즈 물질층을 형성하고, 렌즈 패턴들을 포함하는 별도의 마스크층을 형성한 후, 상기 마스크층을 이용하여 상기 렌즈 물질층에 대하여 건식 식각과 같은 식각 공정을 수행함으로써 상기 렌즈 패턴들의 형상을 전사함으로써 형성할 수 있다.
본 발명은 상술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10: 디스플레이 장치 100: 픽셀 어레이
110: LED 셀 111: 베이스 반도체층
112: 제1 도전형 반도체층 114: 활성층
116: 제2 도전형 반도체층 120: 패시베이션층
130: 제1 전극 135: 패드 전극
150: 제2 전극 155: 콘택층
160B, 160G, 160R: 파장변환부 185: 마이크로 렌즈
200: 회로 기판

Claims (10)

  1. 구동 회로들 및 제1 본딩 전극들을 포함하는 회로 기판; 및
    상기 회로 기판 상에 배치되며, 제1 내지 제3 서브 픽셀들을 각각 포함하는 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는,
    상기 제1 내지 제3 서브 픽셀들에 각각 대응되도록 배열되며, 각각 제1 도전형 반도체층, 활성층, 및 제2 도전형 반도체층을 포함하는 LED 셀들;
    상기 LED 셀들 상에 배치되는 파장변환부들;
    상기 LED 셀들 상에 배치되며, 상기 파장변환부들의 측면들을 둘러싸며 상기 파장변환부들을 서로 분리하는 격벽 구조를 갖는 베이스 반도체층;
    상기 LED 셀들의 하면들로부터 상기 LED 셀들의 측면들을 덮도록 연장되는 패시베이션층들;
    상기 패시베이션층들의 측면들 상에서 상기 LED 셀들 사이를 채우며 연장되고, 상기 제1 도전형 반도체층들에 접속되는 제1 전극;
    상기 LED 셀들의 하면들 상에 각각 배치되며, 상기 제2 도전형 반도체층들에 접속되는 제2 전극들; 및
    상기 제1 본딩 전극들과 본딩되는 제2 본딩 전극들을 포함하고,
    상기 제1 전극은, 제1 폭을 갖는 하부 영역 및 상기 하부 영역 상에 배치되며 상기 제1 폭보다 작은 제2 폭을 갖는 상부 영역을 포함하고,
    상기 하부 영역은 상면의 일부 및 측면이 상기 패시베이션층들로 덮이고, 상기 상부 영역은 측면의 일부 및 상면이 상기 베이스 반도체층으로 덮이는 디스플레이 장치.
  2. 제1 항에 있어서,
    상기 제1 전극에서, 상기 상부 영역은 상기 패시베이션층들을 관통하여 상부로 연장된 디스플레이 장치.
  3. 제1 항에 있어서,
    상기 제1 전극은,
    하면을 제외한 표면을 이루는 배리어층;
    상기 배리어층 아래의 시드층; 및
    상기 시드층 아래의 도금층을 포함하는 디스플레이 장치.
  4. 제1 항에 있어서,
    상기 제1 전극의 상단의 레벨은 상기 파장변환부들의 하단들의 레벨보다 높은 디스플레이 장치.
  5. 제1 항에 있어서,
    상기 제1 전극에서, 상기 상부 영역은 상기 하부 영역의 중심 상에 위치하는 디스플레이 장치.
  6. 제1 항에 있어서,
    상기 LED 셀들은 열 및 행을 이루어 배치되고,
    상기 제1 전극은 그리드(grid) 형태를 갖는 단일층으로 배치되는 디스플레이 장치.
  7. 제1 항에 있어서,
    상기 제1 전극의 하면의 레벨은 상기 제2 전극들의 하면들의 레벨보다 높은 디스플레이 장치.
  8. 구동 회로들을 포함하는 회로 기판; 및
    상기 회로 기판 상에 배치되며, 복수의 픽셀들을 포함하는 픽셀 어레이를 포함하고,
    상기 픽셀 어레이는,
    상기 복수의 픽셀들을 이루는 LED 셀들;
    상기 LED 셀들 사이에 배치되고, 상기 제1 도전형 반도체층들에 접속되는 제1 전극; 및
    상기 LED 셀들의 하면들 상에 각각 배치되며, 상기 제2 도전형 반도체층들에 접속되는 제2 전극들을 포함하고,
    상기 제1 전극은, 서로 폭이 다른 상부 영역 및 하부 영역을 포함하고,
    상기 제1 전극은, 하면을 제외한 표면을 이루는 배리어층, 상기 배리어층 아래의 시드층, 및 상기 시드층 아래의 도금층을 포함하는 디스플레이 장치.
  9. 제8 항에 있어서,
    상기 배리어층은 제1 금속 물질을 포함하고, 상기 시드층 및 상기 도금층은 제2 금속 물질을 포함하는 디스플레이 장치.
  10. 제8 항에 있어서,
    상기 픽셀 어레이는 상기 LED 셀들 상에 배치되는 파장변환부들을 더 포함하고,
    상기 제1 전극의 상단의 레벨은 상기 파장변환부의 하단의 레벨보다 높은 디스플레이 장치.
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