KR20210049745A - 반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법 - Google Patents

반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법 Download PDF

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KR20210049745A
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케빈 심슨
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Abstract

반도체 장치는 반도체 웨이퍼의 제1 면 위에 형성된 복수의 반도체 다이 및 복수의 접촉 패드를 포함하는 반도체 웨이퍼를 가진다. 트렌치는 반도체 웨이퍼의 제1 면을 통해 부분적으로 형성된다. 절연 물질은 반도체 웨이퍼의 제1 면 위에, 그리고 트렌치 내로 배치된다. 전도성 층은 접촉 패드 위에 형성된다. 번도성 층은 인접한 접촉 패드들 사이의 트렌치 내의 절연 물질 위에 연장되도록 프린트될 수 있다. 반도체 웨이퍼의 제1 면의 반대편의 반도체 웨이퍼의 일부는 트렌치 내의 절연 물질까지 제거된다. 절연 층은 반도체 웨이퍼의 제2 면 위에, 그리고 반도체 웨이퍼의 측면 위에 형성된다. 반도체 웨이퍼는 반도체 다이를 분리시키기 위해, 제1 트렌치 내의 절연 물질을 통해 싱귤레이트된다.

Description

반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법{SEMICONDUCTOR DEVICE AND METHOD OF FORMING INSULATING LAYERS AROUND SEMICONDUCTOR DIE}
본 발명은 일반적으로 반도체 장치에 관한 것이고, 특히, 반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법에 관한 것이다.
반도체 장치는 현대의 전자 제품에 흔히 발견되고 있다. 반도체 장치는 서로 다른 수 및 밀도의 전기적 구성요소를 가진다. 개별 반도체 장치들은 대게 일 유형의 전기 구성요소, 가령, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 커패시터, 인덕터, 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)를 지닌다. 집적된 반도체 장치들은 통상적으로 수백개 내지 수백만개의 전기 구성요소를 지난다. 집적된 반도체 장치의 예는 마이크로컨트롤러, 마이크로프로세서, 전하-결합된 장치(CCD), 태양 전지 및 디지털 마이크로-미러 장치(DMD)를 포함한다.
반도체 장치는 신호 처리, 고속 연산, 전자기 신호 송신 및 수신, 전자 디바이스 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이용 시각적 프로젝션 생성과 같은 다양한 범위의 기능들을 수행한다. 반도체 장치는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터, 및 소비자 제품 분야에서 발견되고 있다. 반도체 장치는 군사 장비, 항공, 자동차, 산업용 컨트롤러, 및 사무 기기에서 또한 발견되고 있다.
반도체 장치는 반도체 물질의 전기적 성질을 이용한다. 반도체 물질 구조는 전기장 또는 베이스 전류의 인가에 의해 또는 도핑 프로세스를 통해 물질의 전기 전도도를 조작할 수 있다. 도핑은 반도체 물질에 불순물을 첨가하여, 반도체 장치의 전도도를 조작 및 제어할 수 있다.
반도체 장치는 능동 및 수동 전기 구조체를 지닌다. 쌍극성 및 전계 효과 트랜지스터를 포함하는, 능동 구조체는 전류의 흐름을 제어한다. 전기장 또는 베이스 전류의 인가 및 도핑 레벨을 변화시킴으로써, 트랜지스터는 전류의 흐름을 돕거나 제한한다. 저항기, 커패시터, 및 인덕터를 포함하는, 수동 구조체는, 다양한 전기적 기능의 수행에 필요한 전압 및 전류 간의 관계를 생성한다. 수동 및 능동 구조체는 회로 형성을 위해 전기적으로 연결되어, 반도체 장치가 고속 작동 및 다른 유용한 기능을 수행할 수 있게 한다.
반도체 장치는 일반적으로 2개의 복합 제조 프로세스 - 즉, 프론트-엔드 제조 및 백-엔드 제조 - 를 이용하여 제조되며, 각각은 많은 단계를 수반하는 편이다. 프론트-엔드 제조는 반도체 웨이퍼 표면 상에 복수의 다이의 형성을 수반한다. 각각의 반도체 다이는 통상적으로 동일하며, 능동 및 수동 구성요소를 전기적으로 연결함으로써 형성되는 회로들을 지닌다. 백-엔드 제조는 최종 웨이퍼로부터 개별 반도체 다이의 싱귤레이션(singulation)과, 다이 포장을 통해, 구조적 지지, 및 환경적 분리를 제공할 수 있다. "반도체 다이"라는 용어는 단수 및 복수 형태를 모두 지칭하며, 따라서, 단일 반도체 장치 및 복수의 반도체 장치를 모두 포괄한다.
반도체 제조의 하나의 목표는, 습기, 오염물 및 빛과 같은 외부 환경 요소로부터 반도체 다이를 보호하는 것이다. 인캡슐런트나 몰딩 화합물은 종종 반도체 다이 위에 도포된다. 특히 플립칩 컨피규레이션에서 반도체 다이의 하나 이상의 표면은 외부 환경 요소에 여전히 노출될 수 있다.
외부 환경 요소로부터 반도체 다이를 보호하기 위한 필요성이 존재한다. 따라서, 일 실시예에서, 본 발명은 반도체 웨이퍼의 제1 면 위에 형성된 복수의 반도체 다이 및 복수의 접촉 패드를 포함하는 반도체 웨이퍼를 제공하는 단계와, 반도체 웨이퍼의 제1 면을 통해 부분적으로 제1 트렌치를 형성하는 단계와, 반도체 웨이퍼의 제1 면 위에, 그리고 제1 트렌치 내에 절연 물질을 배치하는 단계와, 반도체 웨이퍼의 제1 면의 반대편에 있는 반도체 웨이퍼의 일부를 제1 트렌치 내의 절연 물질까지 제거하는 단계와, 반도체 웨이퍼의 제2 면 및 반도체 웨이퍼의 측면 위에 절연 층을 형성하는 단계와, 반도체 다이를 분리시키기 위해 제1 트렌치 내의 절연 물질을 통해 반도체 웨이퍼를 싱귤레이트하는 단계를 포함하는 반도체 장치를 제조하는 방법이다.
또 다른 실시예에서, 본 발명은 반도체 웨이퍼를 제공하는 단계와, 반도체 웨이퍼의 제1 면 위에 형성된 복수의 반도체 다이 및 복수의 접촉 패드를 포함하는 반도체 웨이퍼의 제1 면 내로 제1 트렌치를 형성하는 단계와, 반도체 웨이퍼의 제1 면 위에, 그리고 제1 트렌치 내로 절연 물질을 배치시키는 단계와, 반도체 웨이퍼의 제2 면 위에, 그리고 반도체 웨이퍼의 측면 위에 절연 층을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법이다.
또 다른 실시예에서, 본 발명은 반도체 웨이퍼를 제공하는 단계와, 반도체 웨이퍼의 제1 면 내로 제1 트렌치를 형성하는 단계와, 반도체 웨이퍼의 제1 면 위에, 그리고 제1 트렌치 내로 절연 물질을 배치시키는 단계와, 반도체 웨이퍼의 제2 면 위에, 그리고 반도체 웨이퍼의 측면 위에 절연 층을 형성하는 단계를 포함하는 반도체 장치를 제조하는 방법이다.
또 다른 실시예에서, 본 발명은 반도체 웨이퍼의 제1 면 내로 형성된 제1 트렌치를 포함하는 반도체 웨이퍼를 포함하는 반도체 장치이다. 절연 물질은 반도체 웨이퍼의 제1 면 위에, 그리고 제1 트렌치 내로 배치된다. 절연 층은 반도체 웨이퍼의 제2 면 위에, 그리고 반도체 웨이퍼의 측면 위에 형성된다.
도 1은 PCB의 표면에 장착된 서로 다른 타입의 패키지가 있는 인쇄 회로 기판(PCB)를 나타낸다.
도 2a-2q는 반도체 웨이퍼 주위에 절연 물질을 형성하는 공정을 나타낸다.
도 3은 도 2a-2q의 공정 흐름으로부터의 반도체 다이를 나타낸다.
도 4a-4g는 전도성 프린팅을 가진 반도체 웨이퍼 주위에 절연 물질을 형성하는 또 다른 공정을 나타낸다.
도 5는 도 4a-4g의 공정 흐름으로부터의 반도체 다이를 나타낸다.
도 6a-6m은 반도체 다이의 측면상에 전도성 층으로, 반도체 웨이퍼 주위에 절연 물질을 형성하는 또 다른 공정을 나타낸다.
도 7은 도 6a-6m의 공정 흐름으로부터의 반도체 다이를 나타낸다.
본 발명은, 유사한 숫자는 동일 또는 유사한 요소를 나타내는 도면을 참조하여 이하의 설명에서 하나 이상의 실시예로 기술된다. 본 발명이 본 발명의 목적을 달성하기 위한 최적의 모드로 기술되지만, 기술 분야에서의 당업자는 이하의 개시와 도면에 의해 뒷받침되고 첨부된 청구항 및 청구항의 등가예에 의해 정의된 본 발명의 사상 및 범위 내에 포함될 수 있는 대안예, 수정예 및 등가예를 커버하도록 의도된다는 것을 인식할 것이다.
반도체 장치는 일반적으로 두 개의 복잡한 제조 공정, 프론트-엔드 제조 및 백-엔드 제조를 사용하여 제조된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면상에 복수의 반도체 다이를 형성하는 것과 관련된다. 웨이퍼 상의 각각의 반도체 다이는 능동 및 수동 전기 소자들을 포함하는데, 이들은 기능성 전기 회로를 형성하기 위해 전기적으로 연결된다. 트랜지스터와 다이오드와 같은 능동 전기 소자는 전기 전류의 흐름을 제어할 수 있는 능력을 가진다. 커패시터, 인덕터 및 레지스터와 같은 수동 전기 소자는 전기 회로 기능을 수행하기에 필요한 전압 및 전류 사이의 관계를 만든다. 본 명세서에 사용된 용어 "반도체 다이"는 단어의 단수 및 복수의 형태 모두를 말하며, 따라서, 단수의 반도체 장치 및 복수의 반도체 장치 모두를 말할 수 있다.
도핑, 증착, 포토리소그래피, 에칭 및 평면화를 포함하는 일련의 공정 단계에 의해 수동 및 능동 소자들은 반도체 웨이퍼의 표면 위에 형성된다. 도핑은 이온 주입이나 열 확산과 같은 기술에 의해 반도체 물질 내로 불순물을 도입시킨다. 도핑 공정은 전기장 또는 베이스 전류에 응답하여 반도체 물질 전도성을 동적으로 변화시킴에 의해 능동 장치 내의 반도체 물질의 전기 전도성을 수정한다. 트랜지스터는 필요한 대로 마련된 도핑의 정도와 가변 타입의 영역을 포함하여서, 전기장이나 베이스 전류가 인가되면, 트랜지스터가 전기 전류의 흐름을 촉진하거나 제한할 수 있다.
능동 및 수동 소자들은 다양한 전기적 특성을 가진 물질의 층에 의해 형성된다. 증착되는 물질의 타입에 의해 부분적으로 결정되는 다양한 증착 기술에 의해 층들이 형성될 수 있다. 예를 들어, 얇은 필름 증착은 화학 증기 증차(CVD), 물리 증기 증착(PVD), 전해질 도금 및 비전해질 도금 공정과 관련될 수 있다. 각각의 층은 일반적으로 패턴화되어서 능동 소자, 수동 소자 또는 소자들 간의 전기적 연결부의 일부를 형성한다.
백-엔드 제조는 완성된 웨이퍼를 개개의 반도체 다이로 커팅 또는 싱귤레이트하고, 구조적 지지 및 환경적 고립을 위해 반도체 다이를 패키징하는 것을 말한다. 반도체 다이를 싱귤레이트하기 위해, 레이저 커팅 툴 또는 소우 블레이드(saw blade)를 사용하여 소우 스트리트(saw street) 또는 스크라이브 라인(scribe line)이라 불리는 웨이퍼의 비기능성 영역을 따라 웨이퍼가 커팅된다. 싱귤레이션 이후에, 개개의 반도체 다이는, 다른 시스템 소자와 상호연결을 위한 핀 또는 접촉 패드를 포함하는 패키지 기판에 장착된다. 그리고 나서, 반도체 다이 위에 형성된 접촉 패드는 패키지 내의 접촉 패드에 연결된다. 전기적 연결부는 솔더 범프, 스터드 범프, 전도성 페이스트 또는 와이어 본드로 제조될 수 있다. 인캡슐런트 또는 그 밖의 다른 몰딩 물질은 패키지 위에 증착되어서 물리적 지지와 전기적 고립을 제공한다. 그리고 나서, 완성된 패키지는 전기 시스템 내로 삽입되고, 반도체 장치의 기능은 다른 시스템 소자에 사용가능하게 된다.
도 1은 PCB(52)의 표면상에 장착된 복수의 반도체 패키지가 있는 칩 캐리어 기판 또는 PCB(52)를 가진 전자 장치(50)를 나타낸다. 전자 장치(50)는 적용예에 따라, 반도체 패키지의 한 유형 또는 반도체 패키지의 복수의 유형을 가질 수 있다. 반도체 패키지의 서로 다른 유형은 설명을 목적으로 도 1에 도시된다.
전자 장치(50)는 하나 이상의 전기 기능을 수행하기 위해 반도체 패키지를 사용하는 스탠드-어론 시스템일 수 있다. 대안적으로, 전자 장치(50)는 더 큰 시스템의 서브소자일 수 있다. 예를 들어, 전자 장치(50)는 셀룰러 폰, 개인용 디지털 보조기(PDA), 디지털 비디오 카메라(DVC) 또는 그 밖의 다른 전자 통신 장치의 일부일 수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터 내로 삽입될 수 있는 그 밖의 다른 신호 프로세싱 카드일 수 있다. 반도체 패키지는 마이크로프로세서, 메모리, 응용 주문형 집적 회로(ASIC), 논리 회로, 아날로그 회로, 라디오 주파수(RF) 회로, 이산 장치 또는 그 밖의 다른 반도체 다이나 전기 소자를 포함할 수 있다. 소형화 및 중량 감소는 제품이 시장에서 허용되기에 필수적이다. 반도체 장치들 간의 거리는 감소되어서 더 높은 밀도를 달성할 수 있다.
도 1에서, PCB(52)는 구조적 지지 및 PCB 상에 장착되는 반도체 패키지의 전지적 상호연결을 위한 일반적인 기판을 제공한다. 증발, 전해 도금, 무전해 도금, 스크린 프린팅 또는 그 밖의 다른 적절한 금속 증착 공정을 사용하여, PCB(52)의 표면 위나 층 내에, 전도성 신호 트레이스(54)가 형성된다. 신호 트레이스(54)는 반도체 패키지, 장착된 소자 및 그 밖의 다른 외부 시스템 소자의 각각 사이에 전기적 통신을 제공한다. 또한, 트레이스(54)는 반도체 패키지들의 각각에 전력 및 접지 연결부를 제공한다.
일부 실시예에서, 반도체 장치는 두 개의 패키징 레벨을 가진다. 제1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적이고 전기적으로 부착시키기 위한 기술이다. 제2 레벨 패키징은 중간 캐리어를 PCB에 기계적이고 전기적으로 부착시키는 것과 관련된다. 다른 실시예에서, 반도체 장치는 다이가 PCB에 직접 기계적이고 전기적으로 장착되는 제1 레벨 패키징만을 가질 수 있다.
설명을 위해, 본드 와이어 패키지(56) 및 플립칩(58)을 포함하는 제1 레벨 패키징의 여러 타입이 PCB(52) 상에 도시된다. 또한, 볼 그리드 어레이(BGA, 60), 범프 칩 캐리어(BCC, 62), 랜드 그리드 어레이(LGA, 66), 멀티-칩 모듈(MCM, 68), 쿼드 플랫 논-리디드 패키지(QFN, 70), 쿼드 플랫 패키지(72), 및 플립칩(74)을 포함하는 제2 레벨 패키징의 여러 타입이 PCB(52)상에 장착되어 나타난다. 시스템 요구사항에 의존하여, 다른 전자 소자는 물론 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합은 PCB(52)에 연결될 수 있다. 다른 실시예가 복수의 상호연결된 패키지를 필요로 하는 반면, 일부 실시예에서 전자 장치(50)는 단일 부착된 반도체 패키지를 포함한다. 단일 기판을 넘어 하나 이상의 반도체 패키지를 결합함에 의해, 제조자는 사전 제조된 소자를 전자 장치 및 시스템으로 통합시킬 수 있다. 반도체 패키지가 세련된 기능을 포함하기 때문에, 전자 장치는 덜 비싼 소자 및 간결한 제조 공정을 사용하여 제조될 수 있다. 결과로 나온 장치는 제조에 있어서 덜 실패하고 덜 비싸므로, 소비자를 위해 더 낮은 단가를 야기한다.
도 2a는, 실리콘, 게르마늄, 알루미늄 포스파이드, 알루미늄 아세나이드, 갈륨 아세나이드, 갈륨 니트라이드, 인디움 포스파이드, 실리콘 카바이드 또는 구조적 지지를 위한 그 밖의 다른 벌크 반도체 물질과 같은 베이스 기판 물질(122)이 있는 반도체 웨이퍼(120)를 나타낸다. 복수의 반도체 다이 또는 소자들(124)은 상기 기술된 바와 같이, 비활성, 인터-다이 웨이퍼 영역, 스크라이브 라인 또는 소우 스트리트(126)에 의해 분리된 웨이퍼(120) 상에 형성된다. 소우 스트리트(126)는 커팅 영역을 제공하여서, 반도체 웨이퍼(120)를 개개의 반도체 다이(124)로 싱귤레이트한다. 일 실시예에서, 반도체 웨이퍼(120)는 200-300 밀리미터(mm)의 너비나 지름 및 700 마이크로미터(㎛)의 두께를 가진다. 다른 실시예에서, 반도체 웨이퍼(120)는 100-450 mm의 너비나 지름을 가진다.
도 2b는 반도체 웨이퍼(120)의 일부의 단면도를 나타낸다. 반도체 웨이퍼(120) 및 각각의 반도체 다이(124)는 백(back) 또는 비활성 표면(128) 및 능동 장치, 수동 장치, 전도성 층 및 다이의 전기적 설계와 기능에 따라 전기적으로 상호연결되고, 다이 내에 형성된 유전층으로 실행되는 아날로그나 디지털 회로를 포함하는 활성 표면(130)을 가진다. 예를 들어, 회로는 하나 이상의 트랜지스터, 다이오드 및 활성 표면(130) 내에 형성된 다른 회로 소자를 포함하여, 디지털 신호 프로세서(DSP), ASIC, 메모리 또는 그 밖의 다른 신호 프로세싱 회로와 같은 아날로그나 디지털 회로를 실행할 수 있다. 또한, 반도체 다이(124)는, RF 신호 프로세싱을 위해, 인덕터, 커패시터 및 레지스터와 같은 집적 수동 장치(IPD)도 포함할 수 있다. 일 실시예에서, 반도체 다이(124)는 플립칩 타입 장치이다.
전기적 전도성 층(132)은 PVD, CVD, 전해질 도금, 비전해질 도금 공정 또는 금속 증착에 적합한 다른 공정을 사용하여 활성 표면(130) 위에 형성된다. 전도성 층(132)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 티타늄(Ti) 또는 전기적 전도성에 적합한 그 밖의 다른 물질의 하나 이상의 층일 수 있다. 일 실시예에서, 전도성 층(132)은 비전해질 증착이나 전해질 도금에 의해 Al 위에 형성된 Ni이다. 다른 금속 층들은 전도성 층(132)을 형성하는데 사용될 수 있다. 전도성 층(132)은 활성 표면(130)상의 회로에 전기적으로 연결된 접촉 패드로 작동한다. 전도성 층(132)은 도 2b에 도시된 바와 같이, 반도체 다이(124)의 모서리로부터 제1 거리에 나란히 배치된 접촉 패드로서 형성될 수 있다. 대안적으로, 전도성 층(132)은 복수의 행으로 오프셋된 접촉 패드로서 형성되어서, 접촉 패드의 제1 행은 다이의 모서리로부터 제1 거리에 배치되고, 제1 행과 교호하는 접촉 패드의 제2 행은 다이의 모서리로부터 제2 거리에 배치될 수 있다.
도 2c는 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 적절한 낮은 단가이면서 구조적 지지를 위한 강성 물질과 같은 희생 베이스 물질을 포함하는 캐리어 또는 일시적 기판(140)의 일부의 단면도를 나타낸다. 인터페이스 층 또는 양면 테이프(142)는 일시적 접착 본딩 필름, 에칭-스톱 층 또는 열 방출 층으로서, 캐리어(140) 위에 형성된다. 반도체 웨이퍼(120)는 캐리어(140)와 인터페이스 층(142) 위에 위치되고 장착되면서, 활성 표면(130)과 전도성 층(132)은 캐리어의 반대편에 배향된다. 도 2d는 반도체 웨이퍼(120)가 캐리어(140)의 인터페이스 층(142)에 장착되는 것을 나타낸다.
도 2e에서, 트렌치(144)는, 소우 블레이드 또는 레이저 커팅 툴(145), 디프 리액티브 이온 에칭(DRIE) 또는 그 밖의 다른 적절한 커팅 공정을 사용하여, 반도체 웨이퍼(120) 전체가 아닌 부분적으로 소우 스트리트(126)를 따라 반도체 웨이퍼(120)의 표면에 형성된다. 일 실시예에서, 트렌치(144)는 반도체 웨이퍼(120)의 700 ㎛에 대해 210 ㎛의 깊이를 가진다. 대안적으로, 트렌치(144)는 반도체 웨이퍼(120)의 두께의 0.25-0.50의 깊이를 가진다. 도 2f는 소우 스트리트(126)를 따라 반도체 웨이퍼(120) 내에 형성된 트렌치(144)의 평면도를 나타낸다. 반도체 웨이퍼(120)는 이후에 도포되는 절연 물질이나 인캡슐런트의 부착을 향상하기 위해, 플라즈마 에칭이나 화학 에칭으로 사전 처리된다. 산화 증착은 제2 레벨 금속 종료(termination)를 요하는 반도체 웨이퍼(120)에 가해질 수 있다.
도 2g에서, 트렌치(144)는 에폭시나 폴리머 물질과 같은 절연 물질(146)으로 채워진다. 절연 물질(146)은 트렌치(144) 내의 반도체 다이(124)의 측면(147)을 커버하고, 더 나아가 활성 표면(130) 위에 층을 형성한다. 또 다른 실시예에서, 절연 물질(146)은 실리콘 디옥사이드(SiO2), 실리콘 니트라이드(Si3N4), 실리콘 옥시니트라이드(SiON), 탄탈륨 펜톡사이드(Ta2O5), 알루미늄 옥사이드(Al2O3), 또는 이와 유사한 절연 및 구조적 특성을 가진 그 밖의 다른 물질일 수 있다. 절연 물질(146)의 층은 도 2g에 도시된 바와 같이, 표면(148)이 노출되면서, 전도성 층(132)의 표면(148)까지 연장된다. 절연 물질(146)은 경화되어서 단단해지고, 반도체 다이(124)의 측면(147) 및 활성 표면(130)에 본딩된다.
또 다른 실시예에서, 절연 물질(146)의 층은 도 2h에 도시된 바와 같이, 전도성 층(132)의 표면(148)을 커버하기에 충분히 두껍다. 이러한 경우에, 그라인더(150)는 초과의 절연 물질(146)을 제거하여, 절연 물질을 평면화시키고, 전도성 층(132)의 표면(148)을 노출시킨다.
또 다른 실시예에서, 도 2g 또는 2h에서 절연 물질(146)을 적용하는 대신에, 반도체 웨이퍼(120)는, 도 2i에 도시된 바와 같이, 캐리어(140)에서 제거되고, 체이스 몰드(162)의 캐비티(160) 내에 위치된다. 한 부피의 인캡슐런트나 몰딩 화합물(164)은, 활성 표면(130) 위에, 그리고 반도체 웨이퍼(120)의 트렌치(144) 내로 상승된 온도와 압력하에서, 가령, 주입구(166)를 통해, 캐비티(160) 내로 주입된다. 자동-몰딩 공정 동안에 진공(168)이 포트(170)로 끌려들어가서, 균일하게 퍼지고, 일정하게 분산되며, 실질적으로 빈 공간이 없는 인캡슐런트(164)를 달성한다. 대안적으로, 반도체 웨이퍼(120)는 진공의 도움으로 체이스 몰드(162) 내의 인캡슐런트(164)로 압축 몰딩된다. 인캡슐런트(164)는, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트 또는 적절한 필러가 있는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(164)는 비전도성이고, 외부 요소, 오염물 및 습기로부터 반도체 다이(124)를 환경적으로 보호하고, 물리적 지지를 제공한다. 또한, 인캡슐런트(164)는 빛 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다. 반도체 웨이퍼(120)는 활성 표면(130) 위에, 그리고 반도체 웨이퍼(120)의 트렌치(144) 내로 배치된 인캡슐런트(164)로 체이스 몰드(162)로부터 제거된다. 도 2j에서, 그라인더(172)는 초과의 인캡슐런트(164)를 제거하여서, 인캡슐런트를 평면화시키고, 전도성 층(132)의 표면(148)을 노출시킨다.
따라서, 활성 표면(130) 위에, 그리고 트렌치(144) 내로 배치된 절연 물질은 도 2g 또는 2h에서와 같이, 절연 물질(146) 또는 도 2j에서와 같은 인캡슐런트(164)일 수 있다. 이하의 설명은 절연 물질(146)과 관련하여 제공되나, 인캡슐런트(164)를 가진 실시예에도 적용된다. 도 2h로 돌아와서, 전도성 층(132)의 표면(148)이 세척되고, 도 2k에서와 같이, PVD, CVD, 전해질 도금, 비전해질 도금 공정 또는 그 밖의 다른 적절한 금속 증착 공정을 사용하여, 전도성 층(132)의 표면(148) 위에 전기적 전도성 층(174)이 형성된다. 전도성 층(174)은 Al, Cu, Sn, Ni, Au, Ag, Ti, SnAg, SnAgCu, CuNi, CuNiAu, CuSnAg, CuNiPdAu 또는 그 밖의 다른 적절한 전기적 전도성 물질의 하나 이상의 층일 수 있다. 일 실시예에서, 전도성 층(174)은 Ni, Au, 또는 Ni/Au 합금이다. 전도성 층(174)은 절연 물질(146) 또는 인캡슐런트(164) 위에 연장되어서 전도성 층(132)의 산화를 억제한다.
도 2l에서, 캐리어(140) 및 인터페이스 층(142)은 화학적 에칭, 기계적 필링(peeling), 화학 기계적 평면화(CMP), 기계적 그라인딩, 열적 베이크(bake), UV 광, 레이저 스캐닝 또는 습식 스트리핑에 의해 제거된다. 도 2l은 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 적절한 낮은 단가이고 구조적 지지를 위한 강성 물질과 같은 희생 베이스 물질을 포함하는 캐리어 또는 일시적 기판(176)의 일부의 단면도를 추가로 나타낸다. 인터페이스 층 또는 양면 테이프(178)는 일시적 접착 본딩 필름, 에칭-스톱 층 또는 열 방출 층으로서, 캐리어(176)위에 형성된다. 반도체 웨이퍼(120)는 활성 표면이 있는 캐리어(176)의 인터페이스 층(178) 위에 위치되고 장착되며, 전도성 층(132 및 174)은 캐리어를 향해 배향된다.
도 2m에서, 그라인더(180)는 트렌치(14) 내의 절연 물질(146)까지 아래로 기판 물질(122)의 일부를 제거한다. 대안적으로, 기판 물질(122)의 일부는 트렌치(144) 내의 절연 물질(146)을 노출시키기 위해 에칭 공정에 의해 제거된다. 반도체 웨이퍼(120) 및 이에 따른 반도체 다이(124)는 제거되는 기판 물질(122)의 양에 의해 두께가 감소된다. 일 실시예에서, 그라인더(180)는 광학 센서나 광학 이미저(182)에 의해 제어되어서, 반도체 웨이퍼(120)의 원하거나 최적의 두께, 가령, 210 ㎛를 달성한다. 광학 센서(182)는 반도체 웨이퍼(120)의 사후-그라인드 두께를 모니터링하고, 그라인더(180)를 조절하여 평면이고, 균일하며 정확한 그라인딩 작업을 유지시킨다. 기판 물질(122)이 트렌치(144)까지 제거되더라도, 반도체 다이(124)는 트렌치 내의 경화된 절연 물질(146)에 의해 함께 여전히 고정된다.
도 2n에서, 절연 층(184)은, PVD, CVD, 프린팅, 라미네이션, 스핀 코팅 또는 스프레이 코팅을 사용하여, 반도체 웨이퍼(120)의 후면(128) 및 측면(186) 위에 형성된다. 절연 층(184)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 이와 유사한 절연 및 구조적 특성을 가진 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 일 실시예에서, 절연 층(184)은, 후면(128)과 측면(186)을 보호하고 강화하기 위한, LC 타입 후면 코팅 접착 테이프이다.
도 2o에서, 캐리어(176) 및 인터페이스 층(178)은 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝 또는 습식 스트리핑에 의해 제거되어서, 절연 물질(146) 또는 인캡슐런트(164), 그리고 전기적 상호연결을 위해 노출된 전도성 층(174)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(147 및 186) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
또 다른 실시예에서, 도 2n에서 절연 층(184)을 적용하는 것 대신에, 도 2p에서 볼 수 있는 바와 같이, 절연 물질(146)이 있는 반도체 웨이퍼(120)가 체이스 몰드(192)의 캐비티(190) 내에 위치된다. 한 부피의 인캡슐런트 또는 몰딩 화합물(194)은 반도체 웨이퍼(120)의 측면(186) 주위와 후면(128) 위에, 상승된 온도와 압력하에서, 가령, 주입구(196)를 통해 캐비티(190) 내로 주입된다. 자동-몰딩 공정 동안에 진공(198)이 포트(200)로 끌려들어가서, 균일하게 퍼지고, 일정하게 분산되며, 실질적으로 빈 공간이 없는 인캡슐런트(194)를 달성한다. 대안적으로, 반도체 웨이퍼(120)는 진공의 도움으로 체이스 몰드(192) 내의 인캡슐런트(194)로 압축 몰딩된다. 인캡슐런트(194)는, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트 또는 적절한 필러가 있는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(194)는 비전도성이고, 외부 요소, 오염물 및 습기로부터 반도체 다이(124)를 환경적으로 보호하고, 물리적 지지를 제공한다. 또한, 인캡슐런트(194)는 빛 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다. 반도체 웨이퍼(120)는 도 2o와 마찬가지로, 반도체 웨이퍼(120)의 측면(186) 주위와 후면(128) 위에 인캡슐런트(194)로 체이스 몰드(192)로부터 제거된다. 그라인더는 도 2h와 마찬가지로, 초과의 인캡슐런트(194)를 제거하여서 인캡슐런트를 평면화시킨다. 따라서, 절연 물질(146) 또는 인캡슐런트(164) 그리고, 전기적 상호연결을 위해 노출된 전도성 층(174)을 가진 절연 층(184) 또는 인캡슐런트(194)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(147 및 186) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
도 2q에서, 반도체 웨이퍼(120)는 다이싱 테이프(202)상에 위치되고, 소우 블레이드 또는 레이저 커팅 툴(204)을 사용하여, 트렌치(144) 내의 절연 물질(146) 또는 인캡슐런트(164)의 중앙을 통해 개개의 반도체 다이(124)로 싱귤레이트된다. 소우 블레이드 또는 레이저 커팅 툴(204)의 너비는 트렌치(144)의 너비보다 적고, 반도체 다이의 측면, 활성 표면 및 후면을 보호하기 위해, 각각의 반도체 다이(124)의 측면(147)상의 절연 물질(146)이나 인캡슐런트(164) 그리고 측면(186) 및 후면(128)상의 절연 층(184)이나 인캡슐런트(194)를 남겨둔다. 싱귤레이트된 반도체 다이(124)는 초음파 툴을 사용하여 다이싱 테이프(202)로부터 분리되고, 품질 보증과 기능 테스트를 위해 진행된다.
도 3은 싱귤레이션 이후의 반도체 다이(124)를 나타낸다. 반도체 다이(124)의 활성 표면(130)상의 회로들은 외부 상호연결을 위해 전도성 층(132 및 174)에 전기적으로 연결된다. 일 실시예에서, 반도체 다이(124)는 플립칩 타입 다이이다. 절연 물질(146) 또는 인캡슐런트(164)는 반도체 다이(124)의 측면(147) 및 활성 표면(130)을 보호한다. 절연 층(184) 또는 인캡슐런트(194)는 반도체 다이(124)의 측면(186)과 후면(128)을 커버한다. 따라서, 각각의 반도체 다이(124)는 절연 물질(146) 또는 인캡슐런트(164), 그리고 전기적 상호연결을 위해 노출된 전도성 층(174)에 의해, 각각의 반도체 다이(124)는 완전히 감싸지게, 즉, 모든 측면(147 및 186) 및 후면(128) 및 활성 표면(130)이 감싸진다.
도 4a-4g는 전도성 층(132)과 절연 물질(146) 위에 형성된 인쇄된 전도성 층이 있는 대안적인 실시예를 나타낸다. 도 2h에서, 전도성 층(132)의 표면(148)은 세척되고, 전기적 전도성 층(220)은 도 4a에서 볼 수 있는 바와 같이, 스크린 인쇄, 스텐실 인쇄 또는 잉크젯 인쇄를 사용하여, 전도성 층(132) 및 절연 물질(146)의 표면(148) 위에 형성된다. 일 실시예에서, 전도성 층(220)은 Ag 잉크로 인쇄되어서, 기생 커패시턴스를 줄이고 개선된 표면 장착 품질을 제공한다. 전도성 층(220)의 인쇄에 의해, 임의의 모양의 전극의 형성을 가능하게 된다. 대안적으로, 전도성 층(220)은 Al, Cu, Sn, Ni, Au, Ag, Ti, SnAg, SnAgCu, CuNi, CuNiAu, CuSnAg, CuNiPdAu, 또는 그 밖의 적절한 리소그래픽 공정으로 형성된 전기적 전도성 물질의 하나 이상의 층일 수 있다. 전도성 층(220)은 트렌치의 반대측 상의 전도성 층(142)의 일부들 사이의 트렌치(144) 위에 연장된다. 전도성 층(220)은 절연 물질(146) 또는 인캡슐런트(164) 위에 연장되어서, 전도성 층(132)의 산화를 억제시킨다.
도 4b에서, 캐리어(140) 및 인더페이스 층(142)은 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝 또는 습식 스트립핑에 의해 제거된다. 도 4b는 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 적절한 낮은 단가이면서 구조적 지지를 위한 강성 물질과 같은 희생 베이스 물질을 포함하는 캐리어 또는 일시적 기판(226)의 일부의 단면도를 나타낸다. 인터페이스 층 또는 양면 테이프(228)는 일시적 접착 본딩 필름, 에칭-스톱 층 또는 열 방출 층으로서, 캐리어(226) 위에 형성된다. 반도체 웨이퍼(120)는 캐리어(226)의 인터페이스 층(228) 위에 위치되고 장착되면서, 활성 표면(130)과 전도성 층(132 및 220)은 캐리어의 반대편에 배향된다.
도 4c에서, 그라인더(230)는 트렌치(144) 내의 절연 물질(146) 까지 아래로 기판 물질(122)의 일부를 제거한다. 대안적으로, 기판 물질(122)의 일부는 에칭 공정에 의해 제거되어서 트렌치(144) 내의 절연 물질(146)을 노출시킨다. 반도체 웨이퍼(120), 그리고 이에 따른 반도체 다이(124)는 제거되는 기판 물질(122)의 양에 의해 두께가 감소된다. 일 실시예에서, 그라인더(230)는 광학 센서나 광학 이미저(232)에 의해 제어되어서, 반도체 웨이퍼(120)의 원하는 또는 최적의 두께, 가령, 210 ㎛를 달성한다. 광학 센서(232)는 반도체 웨이퍼(120)의 사후-그라인드 두께를 모니터링하여, 그라인더(230)를 조절하여서, 평면이고, 일정하며 정확한 그라인딩 작업을 유지한다. 기판 물질(122)이 트렌치(144)까지 제거되더라도, 반도체 다이(124)는 트렌치 내의 경화된 절연 물질(146)에 의해 함께 여전히 고정된다.
도 4d에서, 절연 층(234)은 PVC, CVD, 인쇄, 라미네이션, 스핀 코팅 또는 스프레이 코팅을 사용하여, 반도체 웨이퍼(120)의 후면(128) 및 측면(236) 위에 형성된다. 절연 층(234)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 이와 유사한 절연 및 구조적 특성을 가진 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 일 실시예에서, 절연 층(234)은 LC 타입 후면 코팅 접착 테이프이고, 후면(128)과 측면(236)을 보호하고 강화한다.
도 4e에서, 캐리어(226) 및 인터페이스 층(228)은 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝 또는 습식 스트리핑에 의해 제거되어서, 절연 물질(146) 또는 인캡슐런트(164), 그리고 전기적 상호연결을 위해 노출된 전도성 층(220)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(147 및 236) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
또 다른 실시예에서, 도 4d에서 절연 층(234)을 적용하는 대신에, 절연 물질(146)이 있는 반도체 웨이퍼(120)는, 도 4f에 도시된 바와 같이, 체이스 몰드(242)의 캐비티(240) 내에 위치된다. 한 부피의 인캡슐런트나 몰딩 화합물(244)은, 반도체 웨이퍼(120)의 측면(236) 주위와 후면(128) 위에 상승된 온도와 압력하에서, 가령, 주입구(246)를 통해, 캐비티(240) 내로 주입된다. 자동-몰딩 공정 동안에 진공(248)이 포트(250)로 끌려들어가서, 균일하게 퍼지고, 일정하게 분산되며, 실질적으로 빈 공간이 없는 인캡슐런트(244)를 달성한다. 대안적으로, 반도체 웨이퍼(120)는 진공의 도움으로 체이스 몰드(242) 내의 인캡슐런트(244)로 압축 몰딩된다. 인캡슐런트(244)는, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트 또는 적절한 필러가 있는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(244)는 비전도성이고, 외부 요소, 오염물 및 습기로부터 반도체 다이(124)를 환경적으로 보호하고, 물리적 지지를 제공한다. 또한, 인캡슐런트(244)는 빛 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다. 반도체 웨이퍼(120)는 도 4d와 마찬가지로, 반도체 웨이퍼(120)의 측면(236) 주위와 후면(128) 위에 인캡슐런트(244)로 체이스 몰드(242)로부터 제거된다. 그라인더는, 도 2h와 마찬가지로, 초과의 인캡슐런트(244)를 제거하여 인캡슐런트를 평면화시킨다. 따라서, 절연 물질(146) 또는 인캡슐런트(164), 그리고 전기적 상호연결을 위해 노출된 전도성 층(220)이 있는 절연 층(234) 또는 인캡슐런트(244)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(147 및 236) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
도 4g에서, 반도체 웨이퍼(120)는 다이싱 테이프(252)상에 위치되고, 소우 블레이드 또는 레이저 커팅 툴(254)을 사용하여, 트렌치(144) 내의 절연 물질(146) 또는 인캡슐런트(164)의 중앙 및 전도성 층(220)을 통해 개개의 반도체 다이(124)로 싱귤레이트된다. 소우 블레이드 또는 레이저 커팅 툴(254)의 너비는 트렌치(144)의 너비보다 적고, 반도체 다이의 측면, 활성 표면 및 후면을 보호하기 위해, 각각의 반도체 다이(124)의 측면(147)상의 절연 물질(146)이나 인캡슐런트(164) 그리고 측면(236) 및 후면(128)상의 절연 층(234)이나 인캡슐런트(244)를 남겨둔다. 싱귤레이트된 반도체 다이(124)는 초음파 툴을 사용하여 다이싱 테이프(252)로부터 분리되고, 품질 보증과 기능 테스트를 위해 진행된다.
도 5는 싱귤레이션 이후의 반도체 다이(124)를 나타낸다. 반도체 다이(124)의 활성 표면(130)상의 회로들은 외부 상호연결을 위해 전도성 층(132 및 220)에 전기적으로 연결된다. 일 실시예에서, 반도체 다이(124)는 플립칩 타입 다이이다. 절연 물질(146) 또는 인캡슐런트(164)는 반도체 다이(124)의 측면(147) 및 활성 표면(130)을 보호한다. 절연 층(234) 또는 인캡슐런트(244)는 반도체 다이(124)의 측면(236)과 후면(128)을 커버한다. 따라서, 각각의 반도체 다이(124)는 절연 물질(146) 또는 인캡슐런트(164), 그리고 전기적 상호연결을 위해 노출된 전도성 층(220)이 있는 절연 층(234) 또는 인캡슐런트(244)에 의해, 각각의 반도체 다이(124)는 완전히 감싸지게, 즉, 모든 측면(147 및 186) 및 후면(128) 및 활성 표면(130)이 감싸진다. Ni, Au 또는 Cu와 같은 추가적인 금속 층들은 솔더링에 적합한 도금 공정을 사용하여, 싱귤레이션 이후에 전도성 층(220) 위에 형성될 수 있다.
도 6a-6m은 전도성 층(132)과 절연 물질(260) 위에, 그리고 트렌치(144) 내로 형성된 인쇄된 전도성 층이 있는 대안적인 실시예를 나타낸다. 도 2e로부터, 도 6a에 도시된 바와 같이, 트렌치(144)는 에폭시 또는 폴리머 물질과 같은 절연 물질(260)로 채워진다. 절연 물질(260)은 트렌치(144) 내의 반도체 다이(124)의 측면(262)을 커버하고, 더 나아가 활성 표면(130) 위의 층을 형성한다. 또 다른 실시예에서, 절연 물질(260)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3, 또는 이와 유사한 절연 및 구조적 특성을 가진 그 밖의 다른 물질일 수 있다. 절연 물질(260)의 층은 전도성 층(132)의 표면(264)까지 연장되고, 도 6a에 도시된 바와 같이, 표면(264)을 노출되게 한다. 절연 물질(260)은 경화되어 단단하게 되어서, 반도체 다이(124)의 활성 표면(130)과 측면(262)에 본딩된다.
또 다른 실시예에서, 절연 물질(260)의 층은 도 6b에 도시된 바와 같이, 전도성 층(132)의 표면(264)을 커버하기에 충분히 두껍다. 이러한 경우에, 그라인더(266)는 초과의 절연 물질(260)을 제거하여, 절연 물질을 평면화시키고 전도성 층(132)의 표면(264)을 노출시킨다.
또 다른 실시예에서, 도 6a 또는 6b에서 절연 물질(260)을 적용하는 것 대신에, 도 6c에서 볼 수 있는 바와 같이, 반도체 웨이퍼(120)는 캐리어(140)로부터 제거되고 체이스 몰드(272)의 캐비티(270) 내에 위치된다. 한 부피의 인캡슐런트 또는 몰딩 화합물(274)은 반도체 웨이퍼(120)의 활성 표면(130) 위와 트렌치(144) 내에, 상승된 온도와 압력하에서, 가령, 주입구(276)를 통해 캐비티(270) 내로 주입된다. 자동-몰딩 공정 동안에 진공(278)이 포트(280)로 끌려들어가서, 균일하게 퍼지고, 일정하게 분산되며, 실질적으로 빈 공간이 없는 인캡슐런트(274)를 달성한다. 대안적으로, 반도체 웨이퍼(120)는 진공의 도움으로 체이스 몰드(272) 내의 인캡슐런트(274)로 압축 몰딩된다. 인캡슐런트(274)는, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트 또는 적절한 필러가 있는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(274)는 비전도성이고, 외부 요소, 오염물 및 습기로부터 반도체 다이(124)를 환경적으로 보호하고, 물리적 지지를 제공한다. 또한, 인캡슐런트(274)는 빛 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다. 반도체 웨이퍼(120)는 반도체 웨이퍼(120)의 활성 표면(130) 위에, 그리고 트렌치(144) 내로 인캡슐런트(274)로 체이스 몰드(272)로부터 제거된다. 도 6d에서, 그라인더(282)는 초과의 인캡슐런트(274)를 제거하여서 인캡슐런트를 평면화시키고, 전도성 층(132)의 표면(264)을 노출시킨다.
따라서, 활성 표면(130) 위에, 그리고 트렌치(144) 내에 배치된 절연 물질은 도 6a 또는 6b와 같은 절연 물질(260), 또는 도 6d와 같은 인캡슐런트(274)일 수 있다. 이하의 설명은 절연 물질(260)과 관련하여 제공되나, 인캡슐런트(274)의 실시예에도 적용된다. 도 6a로 되돌아오면, 트렌치(286)는, 도 6e에 도시된 바와 같이, 소우 블레이드 또는 레이저 커팅 툴(287), DRIE, 또는 그 밖의 다른 적절한 커팅 공정을 사용하여, 절연 물질을 통해 전체가 아닌 부분적으로 트렌치(144) 내의 절연 물질(260)의 중앙 영역에 부분적으로 형성된다. 일 실시예에서, 트렌치(286)는 반도체 웨이퍼(120)의 210 ㎛의 깊이를 가지는 트렌치(144)에 대하여, 가령 100-150 ㎛의 깊이를 가진다. 대안적으로, 트렌치(286)는 트렌치(144)의 깊이의 0.10-0.50의 깊이를 가진다.
도 6f에서, 전도성 층(132)의 표면(264)은 세척되고, 전기적 전도성 층(288)은 전도성 층(132)의 표면(264) 위에, 그리고 절연 물질(260) 위의 트렌치(286) 내로 형성된다. 일 실시예에서, 전도성 층(288)은 Ag 잉크로 인쇄되어서, 기생 커패시턴스를 줄이고 개선된 표면 장착 품질을 제공한다. 전도성 층(288)의 인쇄에 의해, 임의의 모양의 전극의 형성을 가능하게 된다. 대안적으로, 전도성 층(288)은 Al, Cu, Sn, Ni, Au, Ag, Ti, SnAg, SnAgCu, CuNi, CuNiAu, CuSnAg, CuNiPdAu, 또는 그 밖의 적절한 리소그래픽 공정으로 형성된 전기적 전도성 물질의 하나 이상의 층일 수 있다. 일 실시예에서, 전도성 층(288)은 Ni, Au, 또는 Ni/Au 합금이다. 전도성 층(288)은, 트렌치(144)의 반대편의 전도성 층(132)의 일부들 사이와 트렌치(286) 내로 연장된다. 전도성 층(288)은 절연 물질(260) 또는 인캡슐런트(274) 위에 연장되어서 전도성 층(132)의 산화를 억제한다.
도 6g에서, 캐리어(140) 및 인터페이스 층(142)은 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝 또는 습식 스트립핑에 의해 제거된다. 도 6g는, 실리콘, 폴리머, 베릴륨 옥사이드, 유리 또는 그 밖의 적절한 낮은 단가이고 구조적 지지를 위한 강성 물질과 같은 희생 베이스 물질을 포함하는 캐리어 또는 일시적 기판(290)의 일부의 단면도를 추가로 나타낸다. 인터페이스 층 또는 양면 테이프(292)는 일시적 접착 본딩 필름, 에칭-스톱 층 또는 열 방출 층으로서, 캐리어(290)위에 형성된다. 반도체 웨이퍼(120)는 활성 표면(130)이 있는 캐리어(290)의 인터페이스 층(292) 위에 위치되고 장착되며, 전도성 층(132 및 288)은 캐리어를 향해 배향된다.
도 6h에서, 그라인더(294)는 트렌치(144) 내의 절연 물질(260)까지 아래로 기판 물질(122)의 일부를 제거한다. 대안적으로, 기판 물질(122)의 일부는 에칭 공정에 의해 제거되어서, 트렌치(144) 내의 절연 물질(260)을 노출시킨다. 반도체 웨이퍼(120), 그리고 따라서 반도체 다이(124)는 제거되는 기판 물질(122)의 양에 의해 두께가 감소된다. 일 실시예에서, 광학 센서나 광학 이미저(296)에 의해 제어되어서, 반도체 웨이퍼(120)의 원하거나 최적의 두께, 가령, 210 ㎛를 달성한다. 광학 센서(296)는 반도체 웨이퍼(120)의 사후-그라인드 두께를 모니터링하고, 그라인더(294)를 조절하여 평면이고, 균일하며 정확한 그라인딩 작업을 유지시킨다. 기판 물질(122)이 트렌치(144)까지 제거되더라도, 반도체 다이(124)는 트렌치 내의 경화된 절연 물질(260)에 의해 함께 여전히 고정된다.
도 6i에서, 절연 층(300)은, PVD, CVD, 프린팅, 라미네이션, 스핀 코팅 또는 스프레이 코팅을 사용하여, 반도체 웨이퍼(120)의 후면(128) 및 측면(302) 위에 형성된다. 절연 층(300)은 SiO2, Si3N4, SiON, Ta2O5, Al2O3 또는 이와 유사한 절연 및 구조적 특성을 가진 그 밖의 다른 물질의 하나 이상의 층을 포함한다. 일 실시예에서, 절연 층(300)은, 후면(128)과 측면(302)을 보호하고 강화하기 위한, LC 타입 후면 코팅 접착 테이프이다.
도 6j에서, 캐리어(290) 및 인터페이스 층(292)은 화학적 에칭, 기계적 필링, CMP, 기계적 그라인딩, 열적 베이크, UV 광, 레이저 스캐닝 또는 습식 스트리핑에 의해 제거되어서, 절연 물질(260) 또는 인캡슐런트(274), 그리고 전기적 상호연결을 위해 노출된 전도성 층(288)이 있는 절연 층(300)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(262 및 302) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
또 다른 실시예에서, 도 6i에서 절연 층(300)을 적용하는 것 대신에, 도 6k에서 볼 수 있는 바와 같이, 절연 물질(260)이 있는 반도체 웨이퍼(120)가 체이스 몰드(312)의 캐비티(310) 내에 위치된다. 한 부피의 인캡슐런트 또는 몰딩 화합물(314)은 반도체 웨이퍼(120)의 측면(302) 주위와 후면(128) 위에, 상승된 온도와 압력하에서, 가령, 주입구(316)를 통해 캐비티(310) 내로 주입된다. 자동-몰딩 공정 동안에 진공(318)이 포트(320)로 끌려들어가서, 균일하게 퍼지고, 일정하게 분산되며, 실질적으로 빈 공간이 없는 인캡슐런트(314)를 달성한다. 대안적으로, 반도체 웨이퍼(120)는 진공의 도움으로 체이스 몰드(312) 내의 인캡슐런트(314)로 압축 몰딩된다. 인캡슐런트(314)는, 필러가 있는 에폭시 수지, 필러가 있는 에폭시 아크릴레이트 또는 적절한 필러가 있는 폴리머와 같은 폴리머 합성 물질일 수 있다. 인캡슐런트(314)는 비전도성이고, 외부 요소, 오염물 및 습기로부터 반도체 다이(124)를 환경적으로 보호하고, 물리적 지지를 제공한다. 또한, 인캡슐런트(314)는 빛 노출에 의한 퇴화로부터 반도체 다이(124)를 보호한다. 반도체 웨이퍼(120)는 도 6l과 마찬가지로, 반도체 웨이퍼(120)의 측면(302) 주위와 후면(128) 위에 인캡슐런트(314)로 체이스 몰드(312)로부터 제거된다. 그라인더는 도 2j와 마찬가지로, 초과의 인캡슐런트(314)를 제거하여서 인캡슐런트를 평면화시킨다. 따라서, 절연 물질(260) 또는 인캡슐런트(274) 그리고, 전기적 상호연결을 위해 노출된 전도성 층(288)을 가진 절연 층(300) 또는 인캡슐런트(314)에 의해, 반도체 웨이퍼(120)가 완전히 감싸지게, 즉, 모든 측면(261 및 302) 및 후면(128) 및 활성 표면(130)이 감싸진다. 또한, 반도체 다이(124)는 레이저 마크될 수 있다.
도 6m에서, 반도체 웨이퍼(120)는 다이싱 테이프(322)상에 위치되고, 소우 블레이드 또는 레이저 커팅 툴(324)을 사용하여, 트렌치(144) 내의 절연 물질(260) 또는 전도성 층(288)의 중앙을 통해 개개의 반도체 다이(124)로 싱귤레이트된다. 소우 블레이드 또는 레이저 커팅 툴(324)의 너비는 트렌치(286)의 너비보다 적고, 반도체 다이의 측면, 활성 표면 및 후면을 보호하기 위해, 각각의 반도체 다이(124)의 측면(262)상의 절연 물질(260)이나 인캡슐런트(274) 그리고 측면(302) 및 후면(128)상의 절연 층(300)이나 인캡슐런트(314)를 남겨둔다. 싱귤레이트된 반도체 다이(124)는 초음파 툴을 사용하여 다이싱 테이프(322)로부터 분리되고, 품질 보증과 기능 테스트를 위해 진행된다.
도 7은 싱귤레이션 이후의 반도체 다이(124)를 나타낸다. 반도체 다이(124)의 활성 표면(130)상의 회로들은 외부 상호연결을 위해 전도성 층(132 및 288)에 전기적으로 연결된다. 일 실시예에서, 반도체 다이(124)는 플립칩 타입 다이이다. 절연 물질(260) 또는 인캡슐런트(274)는 반도체 다이(124)의 측면(262) 및 활성 표면(130)을 보호한다. 절연 층(300) 또는 인캡슐런트(314)는 반도체 다이(124)의 측면(302)과 후면(128)을 커버한다. 따라서, 각각의 반도체 다이(124)는 절연 물질(260) 또는 인캡슐런트(274), 그리고 전기적 상호연결을 위해 노출된 전도성 층(174)이 있는 절연 층(300) 또는 인캡슐런트(314)에 의해, 각각의 반도체 다이(124)는 완전히 감싸지게, 즉, 모든 측면(262 및 302) 및 후면(128) 및 활성 표면(130)이 감싸진다. 가령, Ni, Au 또는 Cu와 같은 추가적인 금속 층은 솔더링에 적합한 도금 공정을 사용하여 싱귤레이션 이후에 전도성 층(288) 위에 형성될 수 있다.
본 발명의 하나 이상의 실시예가 상세히 설명되었지만, 이들 실시예에 대한 수정예와 적용예는 이하의 청구항에서 제시된 본 발명의 범위에서 벗어남 없이 이루어 질 수 있다는 것을 당업자는 인식할 것이다.

Claims (15)

  1. 반도체 장치 제조 방법에 있어서, 상기 방법은,
    반도체 웨이퍼의 제1 면 위에 형성되는 접촉 패드를 포함하도록 반도체 웨이퍼를 제공하는 단계와,
    상기 반도체 웨이퍼의 제1 면 내로 제1 트렌치를 형성하는 단계와,
    상기 반도체 웨이퍼의 제1 면 위에, 그리고 제1 트렌치 내에 절연 물질을 배치하는 단계 - 상기 접촉 패드는 상기 절연 물질로부터 노출됨 - 와,
    상기 접촉 패드 위에 전도성 층을 형성하는 단계와,
    상기 제1 트렌치 내에서 상기 절연 물질까지 상기 반도체 웨이퍼의 제2 면을 백그라인딩하는 단계와,
    상기 반도체 웨이퍼의 제2 면 위에 절연 층을 형성하는 단계와,
    상기 제1 트렌치를 통해 상기 반도체 웨이퍼를 싱귤레이션하는 단계를 포함하는, 반도체 장치 제조 방법.
  2. 제 1 항에 있어서, 상기 전도성 층의 일부에 포함된 풋프린트가 상기 접촉 패드의 풋프린트와 동일 공간에 걸치는, 반도체 장치 제조 방법.
  3. 제 1 항에 있어서, 상기 절연 물질 및 절연 층은 상기 반도체 웨이퍼의 반도체 다이를 둘러싸는, 반도체 장치 제조 방법.
  4. 제 1 항에 있어서, 상기 접촉 패드는 상기 접촉 패드와 반도체 다이의 에지 사이에 제 1 거리로 상기 반도체 웨이퍼의 반도체 다이 위에 형성되고, 상기 전도성 층은 상기 전도성 층의 개별 부분과 상기 반도체 다이의 에지 사이에서 상기 제 1 거리로 상기 반도체 다이 위에 형성되는, 반도체 장치 제조 방법.
  5. 반도체 장치 제조 방법에 있어서,
    반도체 웨이퍼 상에 평탄한 윗면을 포함하는 접촉 패드를 포함하도록 반도체 웨이퍼를 제공하는 단계와,
    상기 반도체 웨이퍼의 제1 면 내로 제1 트렌치를 형성하는 단계와,
    상기 반도체 웨이퍼의 제1 면 위에 그리고 제1 트렌치 내로 절연 물질을 배치하는 단계 - 상기 접촉 패드의 평탄한 윗면은 상기 절연 물질로부터 노출됨 - 와,
    상기 접촉 패드의 평탄한 윗면 위에 전도성 층을 형성하는 단계를 포함하는, 반도체 장치 제조 방법.
  6. 제 5 항에 있어서, 상기 접촉 패드의 평탄한 윗면 전체와 바로 접촉하도록 상기 전도성 층을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  7. 제 5 항에 있어서, 상기 전도층의 일부에 포함된 풋프린트가 상기 접촉 패드와 실질적으로 동일한 공간에 걸치는, 반도체 장치 제조 방법.
  8. 제 5 항에 있어서,
    상기 전도성 층을 인쇄 프로세스에 의해 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  9. 제 5 항에 있어서,
    상기 접촉 패드와 대향하여 상기 반도체 웨이퍼 위에 절연 층을 형성하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  10. 제 5 항에 있어서,
    상기 제1 트렌치 내 절연 물질까지 상기 반도체 웨이퍼의 제1 면에 대향하는 상기 반도체 웨이퍼의 일부를 제거하는 단계와,
    상기 제1 트렌치 내 절연 물질을 통해 상기 반도체 웨이퍼를 싱귤레이션하는 단계를 더 포함하는, 반도체 장치 제조 방법.
  11. 반도체 장치에 있어서,
    반도체 다이의 제1 면 위에 형성되는 접촉 패드를 포함하는 반도체 다이와,
    상기 반도체 다이의 제1 면 위에 그리고 상기 반도체 다이의 측면 위에 배치되는 절연 물질 - 상기 접촉 패드는 상기 절연 물질로부터 노출됨 - 과,
    상기 접촉 패드 위에 형성되는 전도성 층 - 상기 전도성 층의 개별 부분은 상기 접촉 패드와 실질적으로 동일 공간에 걸치는 풋프린트를 포함함 - 을 포함하는, 반도체 장치.
  12. 제 11 항에 있어서, 상기 절연 물질의 표면이 상기 접촉 패드와 동평면을 이루는, 반도체 장치.
  13. 제 11 항에 있어서, 상기 접촉 패드는 니켈 도금을 포함하는, 반도체 장치.
  14. 제 11 항에 있어서, 상기 전도성 층은 상기 전도성 층의 전체 풋프린트에 대해 연장되는 평탄한 표면을 포함하는, 반도체 장치.
  15. 제 14 항에 있어서, 상기 평탄한 표면은 상기 접촉 패드와 물리적으로 접촉하는, 반도체 장치.
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KR1020230070026A KR20230084439A (ko) 2016-02-26 2023-05-31 반도체 장치 및 반도체 다이 주위에 절연 층을 형성하는 방법

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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9225199B2 (en) 2011-03-22 2015-12-29 Triune Ip, Llc Variable power energy harvesting system
JP6504221B2 (ja) * 2016-09-29 2019-04-24 日亜化学工業株式会社 発光装置の製造方法
JP6724775B2 (ja) * 2016-12-28 2020-07-15 凸版印刷株式会社 配線基板の個片化方法及びパッケージ用基板
CN109300794B (zh) * 2017-07-25 2021-02-02 中芯国际集成电路制造(上海)有限公司 封装结构及其形成方法
US10504871B2 (en) 2017-12-11 2019-12-10 Amkor Technology, Inc. Semiconductor device and manufacturing method thereof
EP3499552A1 (en) * 2017-12-14 2019-06-19 Nexperia B.V. Semiconductor device and method of manufacture
US10790161B2 (en) * 2018-03-27 2020-09-29 Amkor Technology, Inc. Electronic device with adaptive vertical interconnect and fabricating method thereof
CN111199887B (zh) * 2018-11-16 2021-09-14 典琦科技股份有限公司 芯片封装体的制造方法
TWI670779B (zh) * 2018-11-16 2019-09-01 典琦科技股份有限公司 晶片封裝體的製造方法
DE102018132447B4 (de) * 2018-12-17 2022-10-13 Infineon Technologies Ag Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
US10763230B2 (en) * 2018-12-21 2020-09-01 Texas Instruments Incorporated Integrated circuit backside metallization
TWI703615B (zh) * 2019-08-12 2020-09-01 矽品精密工業股份有限公司 電子封裝件之製法
FR3100379B1 (fr) * 2019-09-03 2021-09-24 St Microelectronics Grenoble 2 Dispositif électronique comprenant des composants électroniques optiques et procédé de fabrication
US11694906B2 (en) * 2019-09-03 2023-07-04 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
FR3103315B1 (fr) * 2019-11-19 2021-12-03 St Microelectronics Tours Sas Procédé de fabrication de puces électroniques
FR3104317A1 (fr) 2019-12-04 2021-06-11 Stmicroelectronics (Tours) Sas Procédé de fabrication de puces électroniques
US11605552B2 (en) 2020-02-21 2023-03-14 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11915949B2 (en) 2020-02-21 2024-02-27 Amkor Technology Singapore Holding Pte. Ltd. Hybrid panel method of manufacturing electronic devices and electronic devices manufactured thereby
US11990408B2 (en) * 2020-03-27 2024-05-21 Intel Corporation WLCSP reliability improvement for package edges including package shielding
GB2593699B (en) * 2020-03-30 2022-10-26 Plessey Semiconductors Ltd Monolithic LED pixel
DE102020120502A1 (de) * 2020-08-04 2022-02-10 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungsemittierendes bauelement, verfahren zur herstellung eines strahlungsemittierenden bauelements und modul mit einem strahlungsemittierenden bauelement
FR3123148A1 (fr) * 2021-05-18 2022-11-25 Stmicroelectronics (Tours) Sas Fabrication de puces électroniques
CN114914161A (zh) * 2022-05-23 2022-08-16 常州银河世纪微电子股份有限公司 一种芯片尺寸封装工艺

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100317153A1 (en) * 2009-06-12 2010-12-16 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive Vias with Trench in Saw Street
JP2010283204A (ja) * 2009-06-05 2010-12-16 Toshiba Corp 半導体装置の製造方法
US20140264817A1 (en) * 2013-03-13 2014-09-18 Stats Chippac, Ltd. Semiconductor Device and Method of Using Partial Wafer Singulation for Improved Wafer Level Embedded System in Package
US20160042998A1 (en) * 2014-08-07 2016-02-11 Infineon Technologies Ag Method of processing a substrate and a method of processing a wafer

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100414741B1 (ko) 1996-06-29 2004-03-30 주식회사 하이닉스반도체 반도체소자의제조방법
US6396148B1 (en) * 2000-02-10 2002-05-28 Epic Technologies, Inc. Electroless metal connection structures and methods
JP4170839B2 (ja) * 2003-07-11 2008-10-22 日東電工株式会社 積層シート
JP4536629B2 (ja) 2005-09-21 2010-09-01 新光電気工業株式会社 半導体チップの製造方法
US20090032871A1 (en) * 2007-08-01 2009-02-05 Louis Vervoort Integrated circuit with interconnected frontside contact and backside contact
US8030136B2 (en) * 2008-05-15 2011-10-04 Stats Chippac, Ltd. Semiconductor device and method of conforming conductive vias between insulating layers in saw streets
US7741156B2 (en) 2008-05-27 2010-06-22 Stats Chippac, Ltd. Semiconductor device and method of forming through vias with reflowed conductive material
US7648911B2 (en) 2008-05-27 2010-01-19 Stats Chippac, Ltd. Semiconductor device and method of forming embedded passive circuit elements interconnected to through hole vias
US7659145B2 (en) * 2008-07-14 2010-02-09 Stats Chippac, Ltd. Semiconductor device and method of forming stepped-down RDL and recessed THV in peripheral region of the device
US8093151B2 (en) 2009-03-13 2012-01-10 Stats Chippac, Ltd. Semiconductor die and method of forming noise absorbing regions between THVS in peripheral region of the die
US8951839B2 (en) * 2010-03-15 2015-02-10 Stats Chippac, Ltd. Semiconductor device and method of forming conductive vias through interconnect structures and encapsulant of WLCSP
JP5474630B2 (ja) * 2010-03-30 2014-04-16 トッパン・フォームズ株式会社 電子部品およびその製造方法、部品実装基板
US8080445B1 (en) * 2010-09-07 2011-12-20 Stats Chippac, Ltd. Semiconductor device and method of forming WLP with semiconductor die embedded within penetrable encapsulant between TSV interposers
US8853003B2 (en) * 2011-08-09 2014-10-07 Alpha & Omega Semiconductor, Inc. Wafer level chip scale package with thick bottom metal exposed and preparation method thereof
KR101265001B1 (ko) 2011-09-21 2013-05-15 인파크 테크놀러지 컴퍼니 리미티드 평면형 반도체 소자 및 그 제조 방법
US9076655B2 (en) 2013-01-16 2015-07-07 Stats Chippac, Ltd. Semiconductor device and method of forming through-silicon-via with sacrificial layer
US9209048B2 (en) * 2013-12-30 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Two step molding grinding for packaging applications
US20150206916A1 (en) * 2014-01-20 2015-07-23 Xintec Inc. Semiconductor device and manufacturing method thereof
CN104201114A (zh) * 2014-08-26 2014-12-10 江阴长电先进封装有限公司 一种侧壁绝缘保护的芯片封装方法及其封装结构
CN104201140A (zh) 2014-09-02 2014-12-10 上海华力微电子有限公司 一种湿法清洗装置
US9679785B2 (en) * 2015-07-27 2017-06-13 Semtech Corporation Semiconductor device and method of encapsulating semiconductor die
CN105304585A (zh) * 2015-10-23 2016-02-03 宁波芯健半导体有限公司 侧壁及背面带有绝缘保护的芯片封装结构及方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010283204A (ja) * 2009-06-05 2010-12-16 Toshiba Corp 半導体装置の製造方法
US20100317153A1 (en) * 2009-06-12 2010-12-16 Stats Chippac, Ltd. Semiconductor Device and Method of Forming Conductive Vias with Trench in Saw Street
US20140264817A1 (en) * 2013-03-13 2014-09-18 Stats Chippac, Ltd. Semiconductor Device and Method of Using Partial Wafer Singulation for Improved Wafer Level Embedded System in Package
US20160042998A1 (en) * 2014-08-07 2016-02-11 Infineon Technologies Ag Method of processing a substrate and a method of processing a wafer

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