KR20210029137A - 에칭 방법 및 기판 처리 장치 - Google Patents

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KR20210029137A
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gas
etching
electrode
etching method
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KR1020207025755A
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쇼 오이카와
와카코 이시다
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도쿄엘렉트론가부시키가이샤
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Abstract

기판을 거치하는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극을 포함하는 기판 처리 장치에서의 에칭 방법으로서, 제1 가스를 도입하여 기판에 형성된 대상막 상의 소정 막의 패턴으로 당해 대상막을 도중까지 에칭하는 제1 공정과, 상기 제1 공정을 실행한 후에, Ar 가스, H2 가스, 퇴적성 가스를 포함하는 제2 가스를 도입하고 상기 제2 전극에 직류 전압을 인가하여 보호막을 형성하는 제2 공정과, 상기 보호막을 형성하는 공정을 실행한 후에, 제3 가스를 도입하여 상기 대상막을 에칭하는 제3 공정을 포함하는 에칭 방법이 제공된다.

Description

에칭 방법 및 기판 처리 장치
본 개시 내용은 에칭 방법 및 기판 처리 장치에 관한 것이다.
특허문헌 1은, 실리콘 기재(基材) 상에 비정질 카본막, SiON막, 반사 방지막, 포토레지스트층의 순서로 적층되며, 포토레지스트층이 반사 방지막의 일부를 노출시키는 개구부를 갖는, 웨이퍼의 처리 방법을 개시한다. 특허문헌 1은 포토레지스트막의 개구부 측벽면에 데포(depo)를 적층시켜 개구부의 개구 폭을 소정 폭으로 축소시키는 것을 제안하고 있다.
특허문헌 2는, 형성될 패턴의 애스펙트(aspect) 비가 높더라도 패턴이 왜곡되는 것을 방지할 수 있는 에칭 처리 방법을 개시한다.
일본국 공개특허공보 특개2010-041028호 일본국 공개특허공보 특개2011-199243호
본 개시 내용은, 에칭 불량을 일으키지 않으면서 대상막의 개구 폭을 축소할 수 있는 기술을 제공한다.
본 개시 내용의 일 양태에 따르면, 기판을 거치하는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극을 포함하는 기판 처리 장치에서의 에칭 방법으로서, 제1 가스를 도입하여 기판에 형성된 대상막 상의 소정 막의 패턴으로 당해 대상막을 도중까지 에칭하는 제1 공정과, 상기 제1 공정을 실행한 후에, Ar 가스, H2 가스, 퇴적성 가스를 포함하는 제2 가스를 도입하고 상기 제2 전극에 직류 전압을 인가하여 보호막을 형성하는 제2 공정과, 상기 보호막을 형성하는 공정을 실행한 후에, 제3 가스를 도입하여 상기 대상막을 에칭하는 제3 공정을 포함하는 에칭 방법이 제공된다.
일 측면에 의하면, 에칭 불량을 일으키지 않으면서 대상막의 개구 폭을 축소할 수 있다.
도 1은 일 실시형태에 따른 기판 처리 장치의 일 예를 나타내는 도면이다.
도 2는 종래의 에칭 방법과 일 실시형태의 에칭 방법을 설명하는 도면이다.
도 3은 종래의 에칭 처리의 일 예를 나타내는 플로우 챠트이다.
도 4는 종래의 에칭 처리에 의해 패터닝되는 막을 설명하는 도면이다.
도 5는 일 실시형태에 따른 에칭 처리의 일 예를 나타내는 플로우 챠트이다.
도 6은 일 실시형태에 따른 에칭 처리에 의해 패터닝되는 막을 설명하는 도면이다.
도 7은 일 실시형태의 변형예에 따른 에칭 처리의 일 예를 나타내는 플로우 챠트이다.
도 8은 일 실시형태에 따른 에칭 공정을 설명하는 도면이다.
도 9는 일 실시형태에 따른 에칭 방법에 의한 실험 결과의 일 예를 나타내는 도면이다.
도 10은 일 실시형태에 따른 에칭 방법에 의한 실험 결과의 일 예를 나타내는 도면이다.
이하에서는, 본 개시 내용을 실시하기 위한 형태에 대해 도면을 참조하여 설명한다. 한편, 본 명세서 및 도면에 있어 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복되는 설명을 생략한다.
[기판 처리 장치의 전체 구성]
도 1은 일 실시형태에 따른 기판 처리 장치(1)의 일 예를 나타내는 도면이다. 본 실시형태에 따른 기판 처리 장치(1)는, 용량 결합형 평행 평판 기판 처리 장치이며, 예를 들어, 표면이 양극 산화 처리된 알루미늄으로 이루어지는 원통 형상의 처리 용기(10)를 구비한다. 처리 용기(10)는 접지되어 있다.
처리 용기(10)의 바닥부에는, 세라믹 등으로 이루어진 절연판(12)을 사이에 두고 원기둥 형상의 지지대(14)가 배치되며, 이 지지대(14) 상에 예를 들어 알루미늄으로 이루어진 거치대(16)가 구비되어 있다. 거치대(16)는 하부 전극을 구성하며, 그 위의 정전 척(20)에 기판의 일 예인 웨이퍼(W)가 거치된다.
정전 척(20)은 웨이퍼(W)를 정전력으로 흡착 유지한다. 정전 척(20)은 도전막으로 이루어지는 전극(20a)을 절연층(20b) 사이에 끼운 구조를 가지며, 전극(20a)에는 직류 전원(22)이 접속되어 있다. 그리고, 직류 전원(22)으로부터의 직류 전압에 의해 발생한 쿨롱힘 등의 정전력에 의해, 웨이퍼(W)가 정전 척(20)에 흡착 유지된다. 정전 척(20)은 히터를 구비하여 온도 제어가 가능할 수도 있다.
거치대(16) 상의 웨이퍼(W) 둘레 가장자리에는, 예를 들어 실리콘으로 이루어지는 도전성 에지 링(24)이 배치되어 있다. 거치대(16) 및 지지대(14)의 외주 측면에는, 예를 들어 석영으로 이루어지는 원통 형상의 내벽 부재(26)가 구비되어 있다. 에지 링(24)의 외주 측면에는, 인슐레이터 링(25)이 구비되어 있다.
지지대(14)의 내부에는, 예를 들어 원둘레 상에 냉매실(28)이 구비되어 있다. 외부에 구비된 칠러 유닛으로부터 배관(30a,30b)을 통해 소정 온도의 냉매, 예를 들어 냉각수가 냉매실(28)로 순환 공급되며, 냉매의 온도에 의해 거치대(16) 상 웨이퍼(W)의 처리 온도가 제어된다. 또한, 전열(傳熱) 가스 공급 기구로부터의 전열 가스, 예를 들어 He 가스가 가스 공급 라인(32)을 통해 정전 척(20) 상면과 웨이퍼(W) 뒷면 사이로 공급된다.
거치대(16)의 상방에는, 거치대(16)에 대향하여 상부 전극(34)이 구비되어 있다. 상부 전극(34)과 하부 전극의 사이는 플라즈마 처리 공간으로 된다. 상부 전극(34)은 거치대(16) 상의 웨이퍼(W)에 대향하여 플라즈마 처리 공간에 접하는 면, 즉, 대향면을 형성하고 있다. 거치대(16, 하부 전극)는 기판을 거치하는 제1 전극의 일 예이며, 상부 전극(34)은 제1 전극에 대향하는 제2 전극의 일 예이다.
상부 전극(34)은 절연성의 차폐 부재(42)를 사이에 두고 처리 용기(10) 상부에 의해 지지되고 있다. 상부 전극(34)은 거치대(16)와의 대향면을 구성하며, 또한 다수 개의 가스 토출 구멍(37)을 갖는 전극판(36)과, 전극판(36)을 탈착 가능하도록 지지하며 도전성 재료, 예를 들어 표면이 양극 산화 처리된 알루미늄으로 이루어지는 전극 지지체(38)를 포함한다. 전극판(36)은 실리콘, SiC 등과 같은 실리콘 함유물로 구성되는 것이 바람직하다. 전극 지지체(38)의 내부에는 가스 확산실(40a,40b)이 구비되며, 가스 토출 구멍(37)에 연통되는 다수 개의 가스 통류 구멍(41a,41b)이 가스 확산실(40a,40b)로부터 하방으로 연장되어 있다.
전극 지지체(38)에는, 가스를 가스 확산실(40a,40b)로 도달하게 하는 가스 도입구(62)가 형성되어 있으며, 가스 도입구(62)에는 가스 공급관(64)이 접속되며, 가스 공급관(64)에는 처리 가스 공급원(66)이 접속되어 있다. 가스 공급관(64)에는, 처리 가스 공급원(66)이 배치된 상류측으로부터 매스 플로우 컨트롤러(68, MFC), 개폐 밸브(70)의 순서로 구비되어 있다. 그리하여, 에칭을 위한 가스가 처리 가스 공급원(66)으로부터 가스 공급관(64)을 통해 가스 확산실(40a,40b)에 도달하고, 가스 통류 구멍(41a,41b), 가스 토출 구멍(37)으로부터 샤워 형상으로 플라즈마 처리 공간에 토출된다. 이로써 상부 전극(34)은 가스를 공급하기 위한 샤워 헤드로서 기능한다.
상부 전극(34)에는 가변 직류 전원(50)이 접속되어, 가변 직류 전원(50)으로부터의 직류 전압이 상부 전극(34)에 인가된다. 가변 직류 전원(50)의 극성 및 전류·E전압과 전류·E전압을 온·E오프하는 전자 스위치의 제어는, 제어부(200)에 의해 이루어진다.
상부 전극(34)에는, 제1 고주파 전원(90)이 급전 막대(89) 및 정합기(88)를 사이에 두고 접속되어 있다. 제1 고주파 전원(90)은 HF(High Frequency) 전력을 상부 전극(34)에 인가한다. 정합기(88)는 제1 고주파 전원(90)의 내부 임피던스와 부하 임피던스를 정합시킨다. 이로써 플라즈마 처리 공간에 있어 가스로부터 플라즈마가 생성된다. 한편, 제1 고주파 전원(90)으로부터 공급되는 HF 전력을 거치대(16)에 인가할 수도 있다.
HF 전력을 상부 전극(34)에 인가하는 경우, HF의 주파수는 30MHz~70MHz의 범위이면 좋은데, 예를 들어, 40MHz일 수 있다. HF 전력을 거치대(16)에 인가하는 경우, HF의 주파수는 30MHz~70MHz의 범위이면 좋은데, 예를 들어, 60MHz일 수 있다.
거치대(16)에는, 제2 고주파 전원(48)이 급전 막대(47) 및 정합기(46)를 사이에 두고 접속되어 있다. 제2 고주파 전원(48)은 LF(Low Frequency) 전력을 거치대(16)에 인가한다. 정합기(46)는 제2 고주파 전원(48)의 내부 임피던스와 부하 임피던스를 정합시킨다. 이로써 이온이 거치대(16) 상의 웨이퍼(W)로 끌어당겨진다. 거치대(16)에는, 소정의 고주파를 접지시키기 위한 필터가 접속될 수도 있다.
LF의 주파수는 HF의 주파수보다 낮아서, LF의 주파수는 200kHz~40MHz의 범위이면 좋은데, 예를 들어, 12.88MHz일 수 있다. LF 및 HF의 전압 또는 전류는, 연속파일 수도 있으며 펄스파일 수도 있다.
처리 용기(10)의 바닥부에는 배기구(80)가 구비되며, 배기구(80)에는 배기관(82)을 사이에 두고 배기 장치(84)가 접속되어 있다. 배기 장치(84)는, 터보 분자 펌프 등과 같은 진공 펌프를 구비하고 있어서, 처리 용기(10) 안을 원하는 진공도까지 감압시킬 수 있다. 또한, 처리 용기(10)의 측벽에는 웨이퍼(W)의 반출입구(85)가 구비되어 있으며, 반출입구(85)는 게이트 밸브(86)에 의해 개폐 가능하다. 또한, 에칭시에 생성되는 부생성물(데포)이 처리 용기(10)에 부착되는 것을 방지하기 위한 데포 실드(depo shield, 11)가, 처리 용기(10)의 내벽을 따라 탈착 가능하게 구비되어, 데포 실드(11)가 처리 용기의 벽부를 구성하고 있다. 또한, 데포 실드(11)는 내벽 부재(26)의 외주에도 구비되어 있다. 측벽 쪽 데포 실드(11)와 내벽 부재(26) 쪽 데포 실드(11) 사이에는 배플 플레이트(83)가 구비되어 있다. 데포 실드(11) 및 배플 플레이트(83)로는, Y2O3 등의 세라믹을 알루미늄 재료로 피복한 것을 사용할 수 있다.
이러한 구성의 기판 처리 장치(1)에서 에칭 처리를 실행할 때에는, 우선, 게이트 밸브(86)를 열림 상태로 하고서 반출입구(85)를 통해 웨이퍼(W)를 처리 용기(10) 안으로 반입하여 거치대(16) 위에 거치시킨다. 그리고, 처리 가스 공급원(66)으로부터 에칭 등의 소정 처리를 위한 가스를 가스 확산실(40a,40b)에 소정 유량으로 공급하고서, 가스 통류 구멍(41a,41b) 및 가스 토출 구멍(37)을 통해 처리 용기(10) 안으로 공급한다. 또한, 배기 장치(84)에 의해 처리 용기(10) 안을 배기시켜, 내부의 압력을 예를 들어 0.1~150Pa 범위 내의 설정값으로 한다.
이렇게 처리 용기(10) 안으로 소정 가스를 도입한 상태에서, 제1 고주파 전원(90)으로부터 HF 전력을 상부 전극(34)에 인가한다. 또한, 제2 고주파 전원(48)으로부터 LF 전력을 거치대(16)에 인가한다. 그리고, 직류 전원(22)으로부터 직류 전압을 전극(20a)에 인가하여 웨이퍼(W)를 거치대(16)에 유지시킨다. 또한, 가변 직류 전원(50)으로부터 직류 전압을 상부 전극(34)에 인가한다.
상부 전극(34)의 가스 토출 구멍(37)으로부터 토출된 가스는 주로 HF 전력에 의해 해리 및 전리되어 플라즈마가 생성된다. 플라즈마 중의 라디칼, 이온 등에 의해 웨이퍼(W) 피처리면에 대해 에칭 등이 이루어진다. 또한, 거치대(16)에 LF 전력을 인가함으로써 플라즈마 중의 이온을 억제하여 20 이상의 애스펙트 비를 갖는 구멍의 에칭을 가능하게 하는 등, 플라즈마의 제어 영역을 넓게 할 수 있다.
기판 처리 장치(1)에는, 장치 전체의 동작을 제어하는 제어부(200)가 구비되어 있다. 제어부(200)는 ROM(Read Only Memory), RAM(Random Access Memory) 등과 같은 메모리에 저장된 레시피에 따라 에칭 등의 원하는 플라즈마 처리를 실행한다. 레시피에는, 프로세스 조건에 대한 장치 제어 정보인 프로세스 시간, 압력(가스 배기), HF 및 LF의 고주파 전력·전압, 각종 가스의 유량 등이 설정될 수 있다. 또한, 레시피에는, 처리 용기 내 온도(상부 전극 온도, 처리 용기 측벽 온도, 웨이퍼(W) 온도, 정전 척 온도 등), 칠러(chiller)로부터 출력되는 냉매의 온도 등이 설정될 수도 있다. 한편, 이들 프로그램이나 처리 조건을 나타내는 레시피는 하드 디스크, 반도체 메모리 등에 기억될 수도 있다. 또한, 레시피는, CD-ROM, DVD 등과 같이 운반 가능하며 컴퓨터에 의해 읽어들일 수 있는 기억 매체에 수용된 상태에서 소정 위치에 세팅되어 읽어들여지도록 할 수도 있다.
[3층 레지스트 비어 공정]
포토레지스트막의 아래에 반사 방지막, 하드 마스크(반사 방지 절연막), 유기막의 순서로 적층된 3층의 레지스트 비어 공정이다. 예를 들어, 반사 방지막의 일 예로는 BARC(Bottom Anti-Reflective Coating) 막을 들 수 있으며, 하드 마스크의 일 예로는 DARC(Dielectric Anti-Reflective Coating) 막을 들 수 있다. 유기막의 일 예로는 비정질 카본막을 들 수 있다.
3층 레지스트 비어 공정에서는, 포토레지스트 노광 후의 타원 형상 구멍의 짧은쪽 직경에 대해 하층막인 비정질 카본막을 에칭한 후의 개구 폭을 수nm~수십nm 축소시킬 것이 요구되는 경우가 있다.
종래의 에칭 방법에서는, 도 2의 (a)에 나타내는 바와 같이, DARC막(103) 상의 BARC막(102)에 형성된 구멍에 보호막(104)을 퇴적시켜 구멍의 개구 폭(이하, "비어 직경"이라고도 함)을 축소시키면, 에칭 불량이 발생할 때가 있다. 에칭 불량의 이유 중 하나로, 구멍의 바닥부(이하, "비어 바닥"이라고도 함)에 퇴적되는 보호막(104)이 두껍다는 점을 들 수 있다. 또한, 보호막(104)을 형성한 후에 다음 단계에서 사용되는 메인 에칭 가스가, CF계 퇴적물인 비어 바닥의 보호막(104)과 같은 종류의 CF계, CHF계 가스인 점을 들 수 있다. C, F가 포함되는 같은 종류의 가스를 사용하면, 보호막(104)의 에칭이 진행되지 않아 에칭 정지 등과 같은 에칭 불량이 발생하기 쉽다.
구체적으로, 종래의 에칭 방법의 일 예에 대해, 도 3 및 도 4를 참조하여 설명한다. 도 3은 종래의 에칭 처리의 일 예를 나타내는 플로우 챠트이다. 도 4는 종래의 에칭 처리에 의해 패터닝된 막을 설명하는 도면이다.
도 4의 (a)는 초기 상태 적층막의 일 예를 나타낸다. 웨이퍼(W)에는, 아래에서부터 SiO2막(106), 유기막(105), DARC막(103), BARC막(102)의 순서로 형성되며, BARC막(102) 위에 패턴화된 포토레지스트막(101)이 형성되어 있다. 이러한 적층막을 일 예로 하여, 최종적인 피(被)에칭 대상막인 SiO2막(106)을 포토레지스트막(101)의 패턴으로 에칭함에 있어, SiO2막(106)의 개구 폭을 수nm~수십nm 축소시킬 필요가 있는 경우가 있다.
이 때, 종래의 에칭 방법에서는, 우선 도 3의 단계 S10에서, BARC막(102)을 포토레지스트막(101)의 패턴으로 에칭한다. 도 4의 (b)는 BARC막(102)이 에칭된 상태를 나타낸다.
이어서, 도 3의 단계 S12에서, CF계의 보호막(104)을 형성한다. 도 4의 (c)는 보호막(104)이 형성된 상태를 나타낸다. 이로써 BARC막(102)에 형성된 구멍의 개구 폭이 축소된다.
이어서, 도 3의 단계 S14에서 DARC막(103)을 에칭하고, 단계 S16에서 유기막(105)을 에칭하며, 단계 S18에서 SiO2막(106)을 에칭하여 본 처리를 종료한다.
그러나, 종래의 에칭 방법을 실행한 결과, 단계 S14에서 DARC막(103)을 에칭한다고 했을 때에, 전 공정(단계 S12)에서 형성되는 보호막(104)에 있어 측벽으로 퇴적되는 양에 대해 비어 바닥으로 퇴적되는 양이 많아짐으로 인해, 다음의 공정(단계 S14)에서 비어 바닥의 보호막(104)이 에칭되기 어려워서 에칭 불량이 발생한다.
또한, 도 4의 (c)의 공정에서 CF계 퇴적물이 퇴적되는데, 다음 공정에서 사용되는 메인 에칭 가스는, 예를 들어, CF4, CHF3, O2 가스 등과 같은 CF계 또는 CHF계 가스를 포함하는 가스이다. 그리하여, 도 4의 (d)에 나타내는 바와 같이, 당해 가스와 같은 종류의 C 및 F 성분을 포함하는 퇴적물을 잘 에칭할 수 없다는 점이 있다.
이에, 이하에서 설명하는 일 실시형태에 따른 에칭 방법에서는, 보호막(104)을 형성하는 타이밍과 가스의 종류를 적정화한다. 이로써, 보호막(104)의 비어 바닥을 얇게 하고 또한 특정의 가스를 사용함으로써, 에칭 불량을 일으키지 않고서 피에칭 대상막의 비어 직경을 축소하는 것이 가능하게 된다.
이하에서, 일 실시형태에 따른 에칭 방법에 대해, 도 5 및 도 6을 참조하여 설명한다. 도 5는 일 실시형태에 따른 에칭 처리의 일 예를 나타내는 플로우 챠트이다. 도 6은 일 실시형태에 따른 에칭 처리에 의해 패터닝되는 막을 설명하는 도면이다.
일 실시형태에 따른 에칭 방법에서는, 도 6의 (a)에 나타내는 초기 상태의 적층막을 에칭한다. 초기 상태의 적층막은, 아래에서부터 SiO2막(106), 유기막(105), DARC막(103), BARC막(102)의 순서로 적층되며, BARC막(102) 상에 패턴화된 포토레지스트막(101)이 형성되어 있다. 일 실시형태에서, 포토레지스트막(101)은, CHO나 공지의 재료 등을 사용할 수 있다. BARC막(102)은 반사 방지막의 일 예이다. DARC막(103)은 하드 마스크의 일 예이다. DARC막(103)은 실리콘 함유막(예를 들어, SiO2, SiON, SiOCN) 등으로 형성될 수도 있다. 하드 마스크는, DARC막(103)에 한정되지는 않으며, 다른 무기막일 수도 있다.
유기막(105)은, 예를 들어, 비정질 카본막일 수 있다. 일 실시형태에서는, 유기막(105)을 대상막으로 하여 대상막의 에칭 중에 에칭의 개구 폭을 축소시키는 공정이 실행된다. 그 후, 축소된 개구 폭으로 대상막인 하층의 SiO2막(106)이 에칭된다.
실험에 사용한 샘플예에서는, 실리콘 기판 상에 매립된 텅스텐 전극 위에 350nm의 SiO2막(106)이 형성되며, 그 위에 300nm의 유기막(105)이 형성된다. 또한, 그 위에 26nm의 DARC막(103)이 형성되며, 그 위에 25nm의 BARC막(102)이 형성된다. 최상부에는 막두께 900nm인 포토레지스트막(101)이 형성되며, 포토레지스트막(101)에는 긴쪽 직경이 150nm, 짧은쪽 직경이 45nm인 타원 형상의 비어 패턴이 형성된다. 본 실시형태에서는, 이상의 구성을 가진 적층막 샘플을 사용하여 일 실시형태에 따른 에칭 방법을 실시하였다.
다만, 상기 BARC막(102), DARC막(103), 유기막(105)의 순서로 적층된 3층 레지스트 비어 구조는, 일 실시형태에 따른 에칭 방법을 실행하기 위해 사용한 적층막의 일 예이며, 이에 한정되는 것은 아니다. 예를 들어, 각 막의 두께, 패턴 형상, 개구 폭 등이 한정되지는 않으며, 유사한 구조라면 적용 가능하다. 또한, 반드시 3층 구조이지 않아도 되며, BARC막(102)과 DARC막(103) 중 어느 한쪽과 유기막(105)을 갖는 2층 구조일 수도 있다. 한편, 하기의 모든 공정에서 HF 전력은 하부 전극과 상부 전극 중 어느 한쪽에 인가하면 충분하다.
(BARC막/DARC막의 에칭 공정)
이상의 샘플예의 적층막이 형성된 웨이퍼(W)를 기판 처리 장치(1)에 반입하고, 제어부(200)의 제어에 의해 일 실시형태에 따른 에칭 방법을 실행한다. 일 실시형태에 따른 에칭 방법에서는, 우선 도 5의 단계 S20에서 BARC막(102) 및 DARC막(103)을 포토레지스트막(101)의 패턴으로 에칭한다. 도 6의 (b)는 BARC막(102) 및 DARC막(103)이 에칭된 상태를 나타낸다. 본 공정의 에칭 조건은 이하와 같다.
<에칭 조건>
- 압력: 45mT~55mT(6.00Pa~7.33Pa)
- HF 전력: 450W~550W
- LF 전력: 0W
- 직류 전압(상부 전극 인가): 405V~495V
- 가스 종류: CF4, CHF3, O2
본 공정에서는, BARC막(102) 및 DARC막(103)을 에칭하여 하층의 유기막(105)에 약간의 리세스(홈)가 형성되었을 때에 종료한다.
(유기막 에칭 공정/도중까지)
이어서, 도 5의 단계 S22에서 유기막(105)을 도중까지 에칭한다. 도 6의 (c)는 유기막(105)이 도중까지 에칭된 상태를 나타낸다. 본 공정의 에칭 조건은 이하와 같다.
<에칭 조건>
- 압력: 13.5mT~16.5mT(1.80Pa~2.20Pa)
- HF 전력: 450W~550W
- LF 전력: 0W
- 직류 전압(상부 전극 인가): 0V
- 가스 종류: O2, Ar
본 공정에서는, 유기막(105)의 도중까지 에칭되었을 때에 종료한다. 본 공정은, 제1 가스를 도입하여, 웨이퍼(W)에 형성된 대상막 상의 소정 막의 패턴으로 당해 대상막을 도중까지 에칭하는 제1 공정의 일 예이다. 대상막 상의 소정 막은, DARC막(103)으로 한정되지 않으며 반사 방지막과 하드 마스크 중 적어도 어느 한쪽일 수 있다.
또한, 제1 가스는, O2 가스 및 Ar 가스에 한정되지 않으며, O2, N2, H2, CO, CO2, Ar 중에서 적어도 어느 하나를 포함하는 가스일 수 있다.
(퇴적 공정)
이어서, 도 5의 단계 S24에서 CF계의 보호막(104)을 형성한다. 도 6의 (d)는 보호막(104)이 형성된 상태를 나타낸다. 이로써 유기막(105)에 에칭된 구멍의 개구 폭이 축소된다. 본 공정의 에칭 조건은 이하와 같다.
<에칭 조건>
- 압력: 45mT~55mT
- HF 전력: 90W~110W
- LF 전력: 0W
- 직류 전압(상부 전극 인가): 810V~990V
- 가스 종류: CF4, H2, Ar
본 공정에서는, Ar, H2 뿐 아니라 퇴적성 가스인 CF4 가스를 공급한다. 가스 중의 CF4 가스가 플라즈마 내에서 CF계 퇴적물로 되어 유기막(105)의 측벽, DARC막(103)의 측벽 및 상면에 퇴적되어 보호막(104)이 형성된다(hardening). 이로써, 유기막(105)의 개구 폭, 즉, 비어 직경이 축소된다.
전술한 바와 같이, 애스펙트 비가 20 정도 또는 그 이상인 깊은 구멍을 형성함으로써, 비어 바닥에 퇴적물이 잘 퇴적하지 않으므로, 에칭 불량 등의 문제가 발생하기 어렵다. 또한, 퇴적성 가스에 의한 CF계 퇴적물의 퇴적량은, 비어 직경이 클수록 많고 비어 직경이 작을수록 적으므로, 그 결과 비어 직경의 불균일을 개선할 수 있다.
또한, 본 공정에서는, 상부 전극(34)에 직류 전압을 인가한다. 이로써 상부 전극(34) 근방에서의 플라즈마 밀도를 높인다. 이로써 플라즈마 중의 이온이 상부 전극(34)을 스퍼터링하여 상부 전극(34)을 형성하는 실리콘이 깎여나감으로써, 실리콘 퇴적물이 퇴적하여 보호막(104)이 된다. 본 공정에서 C, F가 포함되는 가스 또는 C, F, H가 포함되는 가스를 도입하면, C, F, 실리콘을 함유하는 보호막(104)이 성막된다. 이로써, 비어 직경을 축소시킬 수 있다. 또한, 이로써 최종적인 피에칭 대상막인 SiO2 막(106)을 에칭할 때에 선택비가 높아지므로, SiO2 막(106)을 에칭하는 동안 유기막(105)을 마스크로서 기능시킬 수가 있다.
본 공정은, 제1 공정을 실행한 후에, Ar 가스, H2 가스, 퇴적성 가스를 포함하는 제2 가스를 도입하고 상기 제2 전극에 직류 전압을 인가하여 보호막을 형성하는 제2 공정의 일 예이다. 제2 가스가 CF4 가스, H2 가스, Ar 가스에 한정되지는 않는다. 제2 가스는 Ar 가스, H2 가스, 퇴적성 가스를 포함하는 가스일 수 있다. 퇴적성 가스는, C, F를 포함하는 가스에 한정되지 않으며, C, F, H를 포함하는 가스일 수도 있다. 예를 들어, 제2 가스 중의 C, F를 포함하는 가스 또는 C, F, H를 포함하는 가스의 일 예로는, CF4 가스, C4F6 가스, C4F8 가스, CHFx 가스 등을 들 수 있다.
(유기막 에칭 공정/끝까지)
이어서, 도 5의 단계 S26에서 유기막(105)의 에칭을 완료한다. 도 6의 (e)는 유기막(105) 에칭을 완료한 상태를 나타낸다. 본 공정의 에칭 조건은 이하와 같다.
<에칭 조건>
- 압력: 13.5mT~16.5mT
- HF 전력: 630W~770W
- LF 전력: 0W
- 직류 전압(상부 전극 인가): 0V
- 가스 종류: H2, N2
본 공정에서는, 유기막(105)과, 비어 바닥에 퇴적된 보호막(104)을 SiO2 막(106)이 노출될 때까지 에칭한다. 전술한 바와 같이, 이 단계에서는 C, F, 실리콘을 포함하는 보호막(104)을 에칭할 수 있는 H2 가스 및 N2 가스가 공급된다. 그리하여, 도 2의 (b) 및 도 6의 (e)에 나타내는 바와 같이, N과 H의 가스로부터 생성된 플라즈마에 의해, 비어 바닥의 보호막(104)을 에칭할 수 있다. 이로써, 본 실시형태에서는, 비어 바닥의 보호막(104)이 잔존하는 등의 에칭 불량을 방지할 수가 있다.
본 공정은, 보호막을 형성하는 공정을 실행한 후에, 제3 가스를 도입하여 상기 대상막을 에칭하는 제3 공정의 일 예이다. 또한, 제3 가스는 H2 가스, N2 가스에 한정되지 않으며, N과 H를 포함하는 가스일 수 있다. 다만, 제3 가스는, C, F, 실리콘을 포함하는 보호막(104)을 원활하게 에칭하기 위해서는, C, F를 포함하지 않는 N과 H의 가스인 것이 바람직하다. 또한, 제3 가스는 제1 가스와는 다른 가스임이 바람직하다.
(SiO2 막 에칭 공정)
이어서, 도 5의 단계 S28에서 최종적인 피에칭 대상막인 SiO2 막(106)을 에칭하여 본 처리가 종료한다. 본 공정의 에칭 조건은 이하와 같다.
<에칭 조건>
- 압력: 13.5mT~16.5mT
- HF 전력: 450W~550W
- LF 전력: 2250W~2750W
- 직류 전압(상부 전극 인가): 270V~330V
- 가스 종류: C4F6, O2, Ar, C4F8
본 공정에서는, 전 공정까지 에칭된 유기막(105)을 마스크로 하여, 하층의 텅스텐 전극이 노출될 때까지 SiO2 막(106)을 에칭한다. 본 공정은 유기막(105)의 하층막인 피에칭 대상막을 에칭하는 제4 공정의 일 예이다. 제4 공정에서 피에칭 대상막의 애스펙트 비는 20 이상으로 된다.
전술한 샘플에 대해 기판 처리 장치(1)를 이용하여 전술한 조건으로 에칭함으로써, 에칭 불량을 일으키지 않고서 비어 직경을 30nm 정도 축소시킬 수 있다.
일 실시형태에 따른 에칭 방법에서는, 유기막(105)의 에칭 도중에 비어 직경을 축소시키는 공정을 추가하였다. 이로써, 에칭 불량을 일으키지 않고서 SiO2 막(106)의 개구 폭을 5nm~30nm 정도 축소시킬 수 있다.
본 실시형태에서는, 유기막(105)은, 제1 공정 및 제3 공정, 2개의 공정을 실행함으로써 에칭된다. 처음 공정(제1 공정)에서는, O를 포함하는 가스에 의해 유기막(105)을 도중까지 에칭한다. 다음 공정(제3 공정)에서는, N과 H를 포함하는 가스에 의해 유기막(105)을 SiO2 막(106)이 노출될 때까지 에칭한다.
다만, 유기막(105)은, 상기 2개의 공정에서 에칭하는 것에 한정되지는 않고, 2개 이상의 공정에서 에칭할 수도 있다. 도 7은 일 실시형태의 변형예에 따른 에칭 처리의 일 예를 나타내는 플로우 챠트이다. 변형예에 따른 에칭 방법에서는, 유기막(105)을 도중까지 에칭하는 공정(단계 S22)과 보호막(104)을 형성하는 공정(단계 S24)을 1회 이상의 소정 횟수 실행한다(단계 S30). 그 후, 유기막(105)을 끝까지 에칭한다(단계 S26).
도 8은 일 실시형태에 따른 에칭 공정을 설명하는 도면이다. 이상에서 설명한 것처럼, 일 실시형태에서는, 도 8의 하단에 나타내는 바와 같이, 유기막(105)을 도중까지 에칭하는 제1 공정 후에 보호막(104)을 퇴적시키는 제2 공정을 추가하고, 그 후에 유기막(105)을 더 에칭하는 제3 공정을 실행하였다. 이에 따르면, 제1 공정의 유기막(105) 에칭 후에 보호막(104)을 형성하는 본 실시형태의 에칭 방법에서는, 도 8의 하단 중앙의 제2 공정 후에 나타내는 바와 같이, 데포(depo)가 비어 바닥에 퇴적되는 것이 억제되었다.
또한, 제3 공정에서 유기막(105)을 에칭하는 가스를, N 및 H를 포함하는 가스로 했기 때문에, 비어 바닥의 CF계 퇴적물을 에칭할 수 있게 되었다. 그 결과, 에칭 불량 없이, 도 8 하단의 우측에서 "Bottom-CD"로 나타내는 제3 공정 후의 비어 직경을 5nm~30nm 정도 축소시킬 수 있었다.
또한, 변형예에 따른 에칭 방법에서는, 도 8 하단의 좌측 및 중앙의 제1 공정 및 제2 공정을 1회 이상 반복한 후에 제3 공정을 실행한다. 이에 의해서도, 에칭 불량을 일으키지 않고서 비어 직경을 축소시킬 수 있다. 또한, 변형예에 따른 에칭 방법에서는, 제1 공정과 제2 공정을 반복함으로써 보호막(104)을 형성하는 제2 공정이 복수회 실행된다. 그리하여, 유기막(105)의 측벽을 더욱 보호하면서 유기막(105)을 에칭할 수 있어서 에칭 형상을 보다 수직으로 할 수가 있다.
(실험 결과의 일 예)
이상에서 설명한 각 공정의 각 조건에 기초하여, 일 실시형태에 따른 에칭 방법으로 에칭된 상기 샘플의 에칭 실험 결과의 일 예에 대해, 도 9및 도 10을 참조하여 설명한다.
도 9는 제3 공정(유기막(105)을 끝까지 에칭) 후의 에칭 실험 결과의 일 예를 나타낸다. 도 10은 제4 공정(SiO2막(106)을 텅스텐 전극(107)이 노출될 때까지 에칭) 후의 에칭 형상의 실험 결과의 일 예를 나타낸다.
도 9는 웨이퍼(W)의 중앙쪽 및 에지쪽의 타원 형상 구멍에 대해, 제2 공정(퇴적 공정)이 없는 경우와 있는 경우에, 유기막(105)에 에칭된 구멍의 단면 형상의 실험 결과의 일 예를 나타낸다. 이에 의하면, 제2 공정이 있는 경우에는, 유기막(105)을 에칭한 구멍의 측벽에 보호막(104)이 형성된 상태에서 유기막(105)을 에칭할 수 있었다.
제3 공정에서 유기막(105)을 에칭하는 제3 가스는, 에칭의 이방성이 약하여, 등방향으로서 횡방향으로 에칭하는 경향이 있다. 그러나, 본 실험 결과에서는, 유기막(105)의 에칭 도중에 제2 공정을 실행하여 보호막(104)을 형성하였다. 그 결과, 보호막(104)에 의해 구멍의 측벽이 보호된 상태에서 제3 공정에서 제3 가스에 의해 유기막(105)을 에칭할 수 있었다. 이로써, 제3 공정에서 유기막(105)을 에칭한 후의 Bottom-CD를, 웨이퍼(W)의 중앙쪽과 에지쪽 양쪽 모두에서, 제2 공정이 없는 경우에 비해 2nm~5nm 정도 축소시킬 수 있었다. 한편, Bottom-CD는 비어 바닥의 짧은쪽 직경측 폭을 나타낸다.
제3 공정 후에 제4 공정(SiO2막(106)을 에칭)을 실행하였다. 도 10은 웨이퍼(W)의 중앙쪽 및 에지쪽의 타원 형상 구멍에 대해, 제2 공정이 없는 경우와 있는 경우에, SiO2막(106)에 에칭된 구멍의 단면 형상의 실험 결과의 일 예를 나타낸다. Top-CD는 SiO2막(106)의 상면에 형성된 개구의 짧은쪽 직경측 개구 폭을 나타낸다. Max-CD는 SiO2막(106)에 형성된 구멍에 있어 가장 넓은 짧은쪽 직경측 폭을 나타낸다.
이에 의하면, 에칭 정지 등과 같은 에칭 불량을 일으키지 않고서 SiO2막(106)을 에칭하여 애스펙트 비가 20 이상인 구멍을 형성할 수 있었다. 또한, 제2 공정이 없는 경우와 있는 경우를 비교하면, 제2 공정이 있는 경우에는, 중앙쪽과 에지쪽 양쪽 모두에서, Top-CD, Max-CD, Bottom-CD가 각각 5nm~6nm 정도 축소되었다. 또한, 중앙쪽 구멍과 에지쪽 구멍에 있어 Bottom-CD의 불균일이 30% 정도 개선되었다. 이에 대해 제2 공정이 없는 경우에는, 각 CD의 축소가 1nm 정도이어서 거의 축소되지 않았다.
이상에서 설명한 바와 같이, 본 실시형태의 에칭 방법에 의하면, 에칭 불량을 일으키지 않으면서 대상막의 개구 폭을 축소할 수가 있다.
이번에 개시된 일 실시형태에 따른 에칭 방법 및 기판 처리 장치는, 모든 점에서 예시이며 제한적인 것이 아니다. 상기 실시형태는 첨부의 청구범위 및 그 요지를 일탈하지 않으면서 여러 가지 형태로 변형 및 개량 가능하다. 상기 복수 개의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 다른 구성도 취할 수 있으며, 또한 모순되지 않는 범위에서 조합시킬 수도 있다.
본 개시 내용의 기판 처리 장치는 Capacitively Coupled Plasma(CCP), Inductively Coupled Plasma(ICP), Radial Line Slot Antenna(RLSA), Electron Cyclotron Resonance Plasma(ECR), Helicon Wave Plasma(HWP) 중 어느 타입에도 적용 가능하다.
본 명세서에서는, 기판의 일 예로서 웨이퍼(W)를 예로 들어 설명하였다. 그러나, 기판은 이에 한정되지 않으며, LCD(Liquid Crystal Display), FPD(Flat Panel Display)에 사용되는 각종 기판, CD 기판, 프린트 기판 등일 수도 있다.
본 국제출원은 2018년 7월 4일에 출원된 일본국 특허출원 2018-127816호에 기초하는 우선권을 주장하는 것이며, 그 전체 내용을 본 국제출원에 원용한다.
1 기판 처리 장치
10 처리 용기
16 거치대
20 정전 척
22 직류 전원
34 상부 전극
48 제2 고주파 전원
50 가변 직류 전원
90 제1 고주파 전원
101 포토레지스트막
102 BARC막
103 DARC막
104 보호막
105 유기막
106 SiO2막
200 제어부

Claims (14)

  1. 기판을 거치하는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극을 포함하는 기판 처리 장치에서의 에칭 방법으로서,
    제1 가스를 도입하여, 기판에 형성된 대상막 상의 소정 막의 패턴으로 당해 대상막을 도중까지 에칭하는 제1 공정과,
    상기 제1 공정을 실행한 후에, Ar 가스, H2 가스, 퇴적성 가스를 포함하는 제2 가스를 도입하고 상기 제2 전극에 직류 전압을 인가하여 보호막을 형성하는 제2 공정과,
    상기 보호막을 형성하는 공정을 실행한 후에, 제3 가스를 도입하여 상기 대상막을 에칭하는 제3 공정을 포함하는 에칭 방법.
  2. 제1항에 있어서,
    상기 퇴적성 가스가 C와 F를 포함하는 것인 에칭 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 제3 가스는 상기 제1 가스와 다른 것인 에칭 방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 제3 가스가 N과 H를 포함하는 것인 에칭 방법.
  5. 제4항에 있어서,
    상기 제3 가스가 N2와 H2인 에칭 방법.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 가스가 O2, N2, H2, CO, CO2, Ar 중 적어도 어느 하나를 포함하는 것인 에칭 방법.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 보호막이 C와 F를 포함하는 것인 에칭 방법.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 공정, 상기 제2 공정 및 상기 제3 공정에서 인가되는 플라즈마 생성용 고주파 전력이 30MHz~70MHz의 주파수인 에칭 방법.
  9. 제8항에 있어서,
    상기 플라즈마 생성용 고주파 전력을 상기 제1 전극 또는 상기 제2 전극에 인가하는 것인 에칭 방법.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 소정 막은 반사 방지막과 하드 마스크 중 적어도 어느 하나이며,
    상기 대상막은 유기막인 에칭 방법.
  11. 제10항에 있어서,
    상기 유기막이 비정질 카본막인 에칭 방법.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 대상막의 하층막인 피에칭 대상막을 에칭하는 제4 공정을 포함하며,
    상기 피에칭 대상막의 애스펙트 비가 20 이상인 에칭 방법.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서,
    상기 제1 공정과 상기 제2 공정을 2회 이상 반복한 후에 상기 제3 공정을 실행하는 에칭 방법.
  14. 기판을 거치하는 제1 전극과, 상기 제1 전극에 대향하는 제2 전극과, 플라즈마 생성용 고주파 전력을 상기 제1 전극 또는 상기 제2 전극에 인가하는 고주파 전원과, 제어부를 포함하는 기판 처리 장치로서,
    상기 제어부는,
    제1 가스를 도입하여, 기판에 형성된 대상막 상의 소정 막의 패턴으로 당해 대상막을 도중까지 에칭하는 제1 공정과,
    상기 제1 공정을 실행한 후에, Ar 가스, H2 가스, 퇴적성 가스를 포함하는 제2 가스를 도입하고 상기 제2 전극에 직류 전압을 인가하여 보호막을 형성하는 제2 공정과,
    상기 보호막을 형성하는 공정을 실행한 후에, 제3 가스를 도입하여 상기 대상막을 에칭하는 제3 공정을 제어하는 것인 기판 처리 장치.
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