KR20210022572A

KR20210022572A - 드라이버 및 슬루율-제어 회로

Info

Publication number: KR20210022572A
Application number: KR1020207036274A
Authority: KR
Inventors: 리키 데일 조데인저; 헥터 토레스
Original assignee: 텍사스 인스트루먼츠 인코포레이티드
Priority date: 2018-06-21
Filing date: 2019-06-18
Publication date: 2021-03-03
Also published as: JP7421037B2; US20190393697A1; JP2021528946A; EP3811508A1; WO2019246117A1; US10763664B2; EP3811508A4

Abstract

슬루율-제어(SLC) 회로(106)는 SLC 회로(106)의 전원이 켜질 때 제1 이진 값(하이 또는 로우)을 제공하고, 드라이버 회로(104)에 의해 제어되는 통과 요소(MP1)가 활성화될 때 슬루율을 제어하기 위해 드라이버 회로(104)를 위한 입력(SS)에 결합된다. SLC 회로(106)는 외부 커패시터(Css)의 제1 단자에 결합하기 위한 커패시터 노드(PN4)를 포함하고, 커패시터 노드(PN4)는 입력(SS)에 결합된다. SLC 회로(106)는 또한 슬루율을 정의하기 위해 입력(SS)과 제1 전압 소스 사이에 결합된 SLC 요소(CS1), 및 입력(SS)과 제2 전압 소스 사이에 결합된 리셋 FET(MP4)를 포함한다. 리셋 FET(MP4)의 게이트는 단락이 검출될 때 이진 값을 변경하는 과전류-보호 신호(OCPB)에 의해 제어된다. 리셋 FET(MP4)는 단락의 검출에 응답하여 입력(SS)을 제1 이진 값으로 복귀시키도록 결합된다.

Description

드라이버 및 슬루율-제어 회로

본 발명은 일반적으로 전력 관리 시스템들을 위한 회로들에 관한 것으로, 더 구체적으로는 단락으로부터의 복구 후에 소프트 스타트(soft start)를 제공하는 드라이버 및 슬루율-제어 회로(driver and slew-rate-control circuit)에 관한 것이다.

전력 관리 시스템들을 위한 부하 스위치들 및 로우 드롭아웃(low dropout)(LDO) 레귤레이터들은 활성화 시에, 그리고 또한 다양한 오류들로부터의 복구 시에, 고정된 또는 조절가능한 소프트 스타트를 필요로 한다. 소프트 스타트들은, 잠재적으로 입력 전력 공급을 권장 동작 조건들 아래로 떨어뜨릴 수 있는, 부하로의 큰 돌입 전류를 방지한다. 이러한 디바이스들은 일반적으로 활성화 시에 그리고 일부 오류들에 응답하여 소프트 스타트를 제공하지만, 모든 부하 스위치들 또는 LDO들이 단락 조건으로부터의 복구 동안 소프트 스타트를 나타내는 것은 아니다.

설명된 실시예들은 부하 스위치들 및 LDO들 둘 다에 대한 출력 상의 단락으로부터의 복구 동안 소프트 스타트를 구현하기 위한 단순한 슬루율-제어 회로들을 제공한다. 설명된 실시예들에서, 단락으로부터의 복구 동안 소프트 스타트를 구현하기 위한 회로는 단 하나 또는 두 개의 추가 트랜지스터를 필요로 하며, 복구 동안의 소프트 스타트의 필요성에 대한 단순한 솔루션을 제공할 수 있다.

드라이버 회로를 위한 입력에 결합된 슬루율-제어 회로의 실시예에서, 슬루율-제어 회로는, 슬루율-제어 회로의 전원이 켜질 때 제1 이진 값을 제공하고, 드라이버 회로에 의해 제어되는 통과 요소(pass element)가 활성화될 때 슬루율을 제1 이진 값과 제2 이진 값 사이에서 제어하도록 결합된다. 슬루율-제어 스위치 회로는 외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 제1 커패시터 노드는 드라이버 회로를 위한 입력에 결합됨 - ; 슬루율을 정의하기 위해 드라이버 회로를 위한 입력과 제1 전압 소스 사이에 결합된 슬루율-제어 요소; 및 드라이버 회로를 위한 입력과 제2 전압 소스 사이에 결합된 리셋 전계 효과 트랜지스터(FET) - 리셋 FET는 낮은 전위로의 단락이 검출될 때 이진 값을 변경하는 과전류-보호 신호에 의해 제어되는 게이트를 갖고, 리셋 FET는 단락의 검출에 응답하여 드라이버 회로를 위한 입력을 제1 이진 값으로 복귀시키도록 결합됨 - 를 포함한다.

집적 회로 칩 상에 구현된 부하 스위치 회로의 다른 실시예에서, 부하 스위치 회로는: 입력 전압에 결합하기 위한 제1 노드; 외부 부하에 결합하기 위한 제2 노드; 접지면에 결합하기 위한 제3 노드; 외부 부하로의 출력 전압을 제어하기 위해 제1 노드와 제2 노드 사이에 결합된 제1 P형 전계 효과 트랜지스터(PFET); 제1 PFET의 게이트를 제어하도록 결합된 드라이버 회로 - 드라이버 회로는 제1 노드와 제3 노드 사이에 결합된 제1 N형 전계 효과 트랜지스터(NFET)를 포함하고, 제1 PFET의 게이트는 제1 NFET의 소스에 결합됨 - ; 및 제1 NFET의 게이트에 결합된 슬루율-제어 회로를 포함하고, 슬루율-제어 회로는: 외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 제1 커패시터 노드는 제1 NFET의 게이트에 결합됨 - ; 제1 노드와 제3 노드 사이에서 제1 전류 싱크와 직렬로 결합되는 제2 PFET - 제2 PFET의 드레인과 제1 전류 싱크 사이의 지점이 제1 NFET의 게이트에 결합되고, 제2 PFET의 게이트는 부하 스위치가 턴온될 때 하이로 되도록 결합되는 파워 다운 바 신호(power down bar signal)를 수신하도록 결합됨 - ; 제1 노드와 제1 NFET의 게이트 사이에서 피드백 NFET와 직렬로 결합되는 리셋 PFET - 피드백 NFET의 게이트는 제1 PFET의 게이트에 결합되고, 리셋 PFET의 게이트는 낮은 전위로의 단락이 발생할 때 로우로 되도록 결합되는 과전류-보호 신호를 수신하도록 결합됨 - 를 포함한다.

외부 부하에 대한 출력 전압을 제어하기 위해 집적 회로 칩 상에 구현되는 회로의 다른 실시예에서, 회로는 입력 전압에 결합하기 위한 제1 노드와 외부 부하에 결합하기 위한 제2 노드 사이에 결합되는 통과 요소 - 통과 요소는 외부 부하에 제공되는 출력 전압을 제어하도록 결합됨 - ; 통과 요소의 게이트를 제어하도록 결합되는 드라이버 회로; 및 드라이버 회로를 위한 제1 입력에 결합되는 슬루율-제어 회로를 포함하고, 슬루율-제어 회로는, 슬루율-제어 회로의 전원이 켜질 때 제1 이진 값을 제공하고, 통과 요소가 활성화될 때 슬루율을 제1 이진 값과 제2 이진 값 사이에서 제어하도록 결합되고, 슬루율-제어 회로는: 외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 제1 커패시터 노드는 드라이버 회로를 위한 제1 입력에 결합됨 - ; 슬루율을 정의하기 위해 드라이버 회로를 위한 제1 입력과 제1 전압 소스 사이에 결합된 슬루율-제어 요소; 및 드라이버 회로를 위한 제1 입력과 제2 전압 소스 사이에 결합된 리셋 전계 효과 트랜지스터(FET) - 리셋 FET는 낮은 전위로의 단락이 검출될 때 이진 값을 변경하는 과전류-보호 신호를 수신하도록 결합된 게이트를 갖고, 리셋 FET는 단락의 검출에 응답하여 드라이버 회로를 위한 제1 입력을 제1 이진 값으로 복귀시키도록 결합됨 - 를 포함한다.

도 1은 실시예에 따른 P형 부하 스위치를 도시한다.
도 2는 단락 후의 복구가 이용되지 않을 때의 시동 및 단락 동안 및 그 후의 도 1의 부하 스위치로부터의 다수의 신호를 도시한다.
도 3은 실시예에 따른 시동 및 단락 동안 및 그 후의 부하 스위치로부터의 다수의 신호를 도시한다.
도 4는 실시예에 따른 N형 부하 스위치를 도시한다.
도 5는 실시예에 따른 N형 부하 스위치를 도시한다.
도 6은 실시예에 따른 N형 부하 스위치를 도시한다.
도 7은 실시예에 따른 P형 LDO를 도시한다.
도 8은 실시예에 따른 P형 LDO를 도시한다.

도면에서, 유사한 참조부호들은 유사한 요소들을 나타낸다. 특정한 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 그러한 특징, 구조 또는 특성은 명시적으로 설명되었는지 여부에 관계없이 다른 실시예들과 관련하여 시행될 수 있다. 본 명세서에서 사용될 때, "결합하다" 또는 "결합하는"이라는 용어는 "통신가능하게 결합된"(무선 접속들을 포함할 수 있음)에서와 같이 규정되지 않는 한 간접적 또는 직접적 전기 접속을 의미한다. 따라서, 제1 디바이스가 제2 디바이스에 결합되는 경우, 그러한 접속은 직접적 전기 접속을 통한 것일 수 있거나, 다른 디바이스들 및 접속들을 경유하는 간접적 전기 접속을 통한 것일 수 있다.

본 설명에서 상부 레일 및 하부 레일에 대한 언급은 상부 및 하부 전력 공급 라인을 지칭한다. 일반적으로, 상부 레일은 입력 전압(Vin)을 지칭하고, 하부 레일은 접지와 동일하거나 동일하지 않을 수 있는 로컬 접지를 지칭한다. 마찬가지로, 신호 상의 전압에 대한 로우 또는 하이 값에 대한 언급은 0 또는 1로 해석되는 값, 즉 이진 값을 지칭한다. 2개의 신호는 0 또는 1의 동일한 이진 값을 가질 수 있지만 정확히 동일한 전압을 공유하지는 않는다.

도 1은 집적 회로(IC) 칩(102) 상에 구현된 예시적인 부하 스위치 회로(100)를 도시한다. 부하 스위치 회로(100)는 독립형 IC 칩(102)으로서 도시되지만, 추가 회로들을 포함하는 더 큰 칩의 일부로서도 구현될 수 있다. 대부분의 상용 부하 스위치들은 통과 요소에 대해 N형 전계 효과 트랜지스터(NFET)를 사용하지만, 도 1의 실시예는 공간에서 사용하도록 설계되었으며 복사 환경(radiation environment)에서의 향상된 성능을 위해 제1 P형 전계 효과 트랜지스터(PFET)(MP1)를 사용한다. 이 도면에 도시된 바와 같이, IC 칩(102)은 외부 회로들 또는 전압 소스들에 결합될 수 있는 5개의 노드를 포함하고; 일 실시예에서, 이러한 노드들은 패키징 동안 핀들에 결합된다. 제1 노드(PN1)는 부하 스위치 회로(100)를 위한 상부 레일을 제공하기 위해 입력 전압(Vin)에 결합하기 위한 것이다. 제2 노드(PN2)는 이 도면에서 외부 커패시터(Cload) 및 저항(Rload)으로서 표현된 외부 부하에 결합하기 위한 것이며, 출력 전압(Vout)을 제공한다. 제3 노드(PN3)는 접지면에 결합하기 위한 것이며, 부하 스위치 회로(100)를 위한 하부 레일을 제공한다. 제1 커패시터 노드라고도 지칭될 수 있는 제4 노드(PN4)는 통과 요소의 슬루율을 제어하는 데 도움이 되는 에너지를 저장하기 위해 사용되는 외부 소프트-스타트 커패시터(Css)의 제1 단자에 결합하기 위한 것이다. 임의적인 제5 노드(PN5) 또는 제2 커패시터 노드는 외부 소프트-스타트 커패시터(Css)의 제2 단자에 결합하기 위한 것이며, 외부 소프트-스타트 커패시터(Css)를 제1 PFET(MP1)의 드레인 및 제2 노드에 결합한다. 구체적으로 도시되지 않은 대안적인 실시예에서, 외부 소프트-스타트 커패시터(Css)의 제2 단자는 하부 레일에 결합된다.

도 1에 보여진 바와 같이, 부하 스위치 회로(100)는 드라이버 회로(104) 및 슬루율-제어 회로(106)를 포함한다. 다른 회로들(구체적으로 도시되지 않음)은 드라이버 회로(104)에 대한 제어 로직을 포함할 수 있으며, 임의적으로 고속 출력 방전 회로, 열 차단 회로, 역전류 보호 회로, 및 전류 제한 회로를 포함할 수 있다. 제1 PFET(MP1)는 제1 노드와 제2 노드 사이에 결합되고, 입력 전압(Vin)을 수신하도록 결합되는 소스, 출력 전압(Vout)을 제공하도록 결합되는 드레인, 및 게이트를 구비한다.

슬루율-제어 회로(106)는 소프트-스타트 커패시터(Css)에 결합하기 위한 제2 PFET(MP2), 리셋 PFET(MP4), 피드백 NFET(MN2), 제1 전류 싱크(CS1), 및 제4 노드(PN4)를 포함한다. 제4 노드(PN4)는 드라이버 회로(104)에 대한 입력을 제공하는 노드(SS)에 결합된다. 게이트에서 파워-다운-바(PDB) 신호를 수신하는 제2 PFET(MP2)는 제1 노드와 제3 노드 사이에서 제1 전류 싱크(CS1)와 직렬로 결합되고, 노드(SS)는 제2 PFET(MP2)의 드레인과 제1 전류 싱크(CS1) 사이의 지점(110)에 결합된다. 리셋 PFET(MP4)는 제1 노드와 SS 노드 사이에서 피드백 NFET(MN2)와 직렬로 결합된다. 리셋 PFET(MP4)의 게이트는 과전류-보호-바(over-current-protection-bar)(OCPB) 신호를 수신하는 한편, 피드백 NFET(MN2)의 게이트는 제1 PFET(MP1)의 게이트에 결합된다.

드라이버 회로(104)는 제1 N형 전계 효과 트랜지스터(NFET)(MN1), 제3 PFET(MP3) 및 제2 전류 싱크(CS2)를 포함한다. 제3 PFET(MP3)는 제1 노드, 통과 요소를 위한 게이트, 및 제1 PFET(MP1) 사이에 결합되고, 제3 PFET(MP3)의 게이트는 신호(PDB)를 수신한다. 제1 NFET(MN1)는 제1 노드와 제3 노드 사이에서 제2 전류 싱크(CS2)와 직렬로 결합되고, 제1 PFET(MP1)의 게이트는 제1 NFET(MN1)의 소스와 제2 전류 싱크(CS2) 사이에 놓인 노드(108)에 결합된다. 제1 NFET(MN1)의 게이트는 SS로 라벨링되고, 노드(SS)에 결합된 슬루율-제어 회로(106)는 제1 PFET(MP1)이 턴온될 때 소프트 스타트 램프(soft start ramp)를 제공한다.

부하 스위치 회로(100)의 동작은 다음과 같다. 시스템 전원이 켜질 때, 신호(PDB)는 로우이고; 제2 및 제3 PFET 트랜지스터(MP2, MP3)가 턴온되어 SS 노드와 GATE 노드 둘 다를 입력 전압(Vin)으로 풀링하고, 그에 의해 외부 소프트-스타트 커패시터(Css)가 충전되고 제1 NFET(MN1)이 턴온되고 제1 PFET(MP1)이 턴오프되며, 부하 스위치를 통해 전류가 흐르지 않게 된다. 이를 달성하기 위해, 제2 PFET(MP2)는 제1 전류 싱크(CS1)에 의해 전달되는 것보다 더 큰 전류를 제공하도록 설계되고; 마찬가지로, 제3 PFET(MP3)는 제2 전류 싱크(CS2)에 의해 전달되는 것보다 더 큰 전류를 제공하도록 설계된다. 부하 스위치가 활성화되어야 할 때, 신호(PDB)는 하이로 되고; 제2 PFET(MP2) 및 제3 PFET(MP3)가 턴오프되며, 그에 의해 제1 및 제2 전류 싱크(CS1 및 CS2)는 SS 노드와 GATE 노드에서 각각 풀다운된다. 제1 전류 싱크(CS1)를 통한 전류(Iss)는 SS 노드와 소프트-스타트 커패시터(Css)를 일정한 속도로 방전시켜, 제1 NFET(MN1)를 천천히 턴오프시킨다. 제1 NFET(MN1)는 낮은 임계 전압(Vt) 트랜지스터로 구현된 소스 팔로워 트랜지스터이며, GATE 노드 상의 값이 SS 노드 상의 값을 추종하게 한다. 제1 전류 싱크(CS1)에 의해 전달되는 전류(Iss)는 제1 PFET(MP1)의 턴온 슬루율을 설정한다. 전류(Ig)는 GATE를 위한 풀다운 전류이다.

2개의 신호, 즉 과전류-보호(OCP) 및 OCPB는 접지와 같은 낮은 전위로의 단락의 검출에 대한 응답을 구동하는 데 이용가능하며, 과전류-보호 신호(OCP)는 단락이 검출되지 않는 한 로우로 설정되는 한편, 과전류-보호 신호(OCPB)는 단락이 검출되지 않는 한 하이로 설정된다. 도면들에 구체적으로 표시되지 않은 서브회로는 이러한 과전류-보호 신호들 중 어느 하나를 제공할 수 있고; 과전류-보호 신호(OCPB)는 부하 스위치 회로(100)에서 이용되었지만, 과전류-보호 신호(OCP)는 다른 예시적인 회로들 중 일부에 도시되어 있다. 출력 전압(Vout) 상에서 낮은 전위로의 단락의 경우, 도 1에 도시되지 않은 아날로그 회로는 GATE 신호를 풀업하여 제1 PFET(MP1)의 전류를 제한한다. 동시에, 과전류-보호 신호(OCPB)가 로우로 가서 리셋 PFET(MP4)를 턴온하며, 이는 피드백 NFET(MN2)가 SS 노드를 다시 하이로 끌어올릴 수 있게 하고, 이에 의해 소프트-스타트 커패시터(Css)가 충전되어, P형 스위치의 출력으로부터 단락이 제거되고 나면 출력을 소프트 스타트할 준비가 되게 된다. 피드백 NFET(MN2)는 또한 소스 팔로워인 한편, 부하 스위치 회로(100)의 정상 동작은 단락 동안 GATE 노드 상의 값이 SS 노드 상의 값을 추종하는 것이고, 그에 의해 피드백 NFET(MN2)는 SS 노드 상의 값이 GATE 노드 상의 값을 추종하게 할 수 있게 된다.

도 2는 설명된 단락 후 소프트 스타트 복구를 갖지 않는 부하 스위치에 대해 드라이버 회로에 연관된 신호들을 각각 도시하는 그래프 A, B 및 C를 포함하고; 전원이 켜지고 6Amp 부하로 회로가 활성화된 다음, 7.5Amp 전류 제한 세팅으로 10 밀리옴 단락이 후속하는 동안의 신호들이 보여진다. 그래프 A는 출력 전압(Vout)을 도시하고; 그래프 B는 SS 노드 상의 전압(Vss)과 GATE 노드 상의 전압(Vgate) 둘 다를 도시하며, 이들은 그래프의 좌측에서 거의 동일한 값들을 갖고; 그래프 C는 출력 전류(Iout)를 도시한다. 그래프들이 시작될 때, 회로의 전원이 켜지고, 신호(PDB)는 로우이다. 신호(PDB)가 로우이면, 제2 및 제3 PFET(MP2 및 MP3) 둘 다가 턴온되어, SS 노드와 GATE 노드 둘 다를 풀업한다. 전압들(Vgate 및 Vss)은 높은 이진 값으로 상승하며, 이는 제1 PFET(MP1)를 오프로 유지하고 소프트-스타트 커패시터(Css)를 충전한다. 시간(T1)에서, 신호(PDB)가 하이로 가고, 전압들(Vss 및 Vgate)의 값들이 강하하기 시작하지만, 소프트-스타트 커패시터(Css)가 거기에 저장된 전압을 방출하여 출력 전압(Vout) 상의 램핑 전압 및 출력 전류(Iout) 내의 대응하는 램프를 제공함에 따라, 초기에 강하가 느려진다.

전류가 안정화된 후, 시간(T2)에서 단락이 발생한다. 회로는 사용자에 의해 설정된 과전류 제한을 가지므로, 본 설명의 일부가 아닌 과전류 회로는 즉시 GATE 노드를 풀업하여 스위치를 턴오프시키지만, 다음으로 전류 제한까지의 전류가 출력 전류(Iout)로서 흐르는 것을 허용하고, 그에 의해 서비스는 중단되지 않지만 부하에 대한 다운스트림에서는 손상이 야기되지 않는다. 전압(Vgate)의 값이 하이로 끌어올려지더라도 단락에 대한 초기 반응 후의 전압(Vss)의 값은 다시 로우 값으로 강하하므로 제1 NFET(MN1)이 턴오프된다. 시간(T3)에서 단락이 해결될 때, 노드(SS) 상의 전압(Vss)은 즉시 하이 값으로 도약하고, 다음으로 전압들(Vss 및 Vgate) 둘 다가 강하한다. 그러나, 노드(SS)의 전압(Vss)이 단락 동안 로우로 유지되었기 때문에, 소프트-스타트 커패시터(Css)는 전혀 충전되지 않았으며 전압(Vss)의 강하 및 그에 따른 전압(Vgate)의 강하를 늦출 수 없다. 출력 전압(Vout)은 램프업(ramp up)하는 것이 아니라, 즉시 하이 값으로 도약하여, 잠재적으로 부하로의 큰 돌입 전류를 야기한다.

도 3은 그래프 D, E 및 F를 포함하고, 단락 후 소프트 스타트 복구 기능을 갖는 부하 스위치 회로(100)를 사용할 때의 시동 동안 및 단락 후에서 도 2와 동일한 상황을 도시한다. 시간(T4)에서 신호(PDB)가 턴온될 때, Vss 및 Vgate의 전압 강하는 다시 소프트-스타트 커패시터(Css)의 방전에 의해 느려져서, 출력 전압(Vout) 및 출력 전류(Iout)에 원하는 램프를 제공한다. 시간(T5)에서 단락이 발생한 후, GATE 노드 상의 전압(Vgate)은 도 1에 구체적으로 도시되지 않은 과전류 회로에 의해 다시 풀업된다. 그러나, 단락이 검출될 때 과전류-보호 신호(OCPB)는 로우 값으로 설정되기 때문에, GATE 노드 상의 전압(Vgate)을 풀업하는 동일한 회로에 의해 리셋 PFET(MP4)가 턴온되고 피드백 NFET(MN2)가 턴온된다. 이 조합은 노드(SS) 상의 전압(Vss)을 전압(Vgate)에 가까운 하이 값으로 풀업한다. 일반적으로는 전압(Vgate)이 전압(Vss)을 추종하는 반면, 단락의 경우에서는 전압(Vss)이 전압(Vgate)을 추종한다. 단락 동안 전압(Vss)가 하이로 끌어올려지기 때문에, 소프트-스타트 커패시터(Css)가 단락 동안 충전된다. 시간(T6)에서 단락이 해결될 때, 소프트-스타트 커패시터(Css)의 방전은 SS 노드 상의 전압(Vss)의 강하를 느리게 하고, 그러므로 GATE 노드 상의 전압(Vgate)의 강하가 느려진다. 결과적으로, 출력 전압(Vout)은 급격히 상승하는 것이 아니라 원하는 램프업을 나타낸다.

도 1의 회로는 P형 부하 스위치에 대한 SS 노드 및 소프트-스타트 커패시터(Css)의 리셋을 보여주며; 도 4 내지 도 6에 보여진 바와 같이, N형 부하 스위치에 대해서도 마찬가지로 단순한 결과가 획득될 수 있다. 도 4는 N형 통과 요소 NFET(MN41), 드라이버 회로(404), 차지 펌프(408) 및 슬루율-제어 회로(406)를 갖는 예시적인 부하 스위치 회로(400)를 도시한다. 이 실시예에서, 포지티브 차지 펌프(408)는 NFET(MN41)에 대한 GATE 노드와 입력 전압(Vin) 사이에서 구동 저항(Rdrv)과 직렬로 결합되고, 입력 전압(Vin)의 값의 두 배인 전압을 제공한다. NFET(MN41)이 활성화될 때, GATE 노드 상의 값이 올라감에 따라 차지 펌프(408)로부터의 구동 전류(Idrv)가 변경된다. 드라이버 회로(404)는 전압 의존적 전류 소스이며, 노드(SS) 상에 제공된 전압(Vss)을 구동 전류(Idrv)의 일부, 즉 전류 Ict를 상쇄시키는 GATE 노드에 대한 전류로 변환하여, GATE 노드에 인가되는 게이트 전류(Igate)가 가능한 한 일정해지게 한다.

슬루율-제어 회로(406)는 하이 값으로 시작하여 로우 값으로 방전하는, SS 노드 상의 전압을 제공할 필요가 있다. SS 노드 상의 요구되는 전압 변화를 제공하기 위해, 소프트-스타트 커패시터(Css)는 입력 전압(Vin)과 하부 레일 사이에서 전류 싱크(CS4)와 직렬로 결합되며, 드라이버 회로(404)에 대한 입력은 소프트-스타트 커패시터(Css)와 전류 싱크(CS4) 사이의 지점으로부터 취해진다. 전류 싱크(CS4)는 기준 전류(Iref)를 통과시킨다. 이 도면에 구체적으로 도시되지는 않았지만, 소프트-스타트 커패시터(Css)는 일반적으로 부하 스위치 회로(400)의 노드에 결합되는 외부 커패시터이다. 리셋 FET(MP41)는 상부 레일과 SS 노드 사이에서 소프트-스타트 커패시터(Css)와 병렬로 결합되고, 게이트에서 과전류-보호 신호(OCPB)를 수신한다. 부하 스위치 회로(400)의 전원이 켜지면, 소프트-스타트 커패시터(Css)가 충전될 것이고, 다음으로, 부하 스위치 회로(400)가 활성화될 때 방전된다. 부하 스위치 회로(400)가 켜져있는 동안 단락이 발생하는 경우, 과전류-보호 신호(OCPB)는 하이 값으로부터 로우 값으로 가서, PFET(MP42)를 턴온하고, SS 노드로의 입력 전압(Vin)을 단락시키고, 그에 의해 소프트-스타트 커패시터(Css)가 다시 하이 값으로 설정되어, SS 노드에서 전류(Ict)를 상쇄시키기 위한 원하는 전압(Vss)을 제공할 준비가 되게 한다.

도 5는 IC 칩(502) 상에 구현된 부하 스위치 회로(500)의 일반화된 버전을 도시한다. 부하 스위치 회로(500)는 N형 통과 요소, NFET(MN51), 드라이버 회로(504), 차지 펌프(508), 및 슬루율-제어 회로(506)를 갖는다. 슬루율-제어 회로(506)는 기준 전압(Vref)과 하부 레일 사이에서 전류 소스(CS5)와 직렬로 결합된, 역시 일반적으로 외부에 있는 소프트-스타트 커패시터(Css)를 포함한다. 전류 소스(CS5)와 소프트-스타트 커패시터(Css) 사이의 지점은 드라이버 회로(504)에 대한 입력을 제공하기 위해 노드(SS)에 결합된다. 리셋 NFET(MN52)는 노드(SS)와 하부 레일 사이에서 소프트-스타트 커패시터(Css)와 병렬로 결합되어, 정상 조건들 동안에는 로우로 설정되지만 낮은 전위로의 단락 동안에는 하이로 가는 과전류-보호 신호(OCP)를 수신한다.

부하 스위치 회로(500)의 전원이 켜질 때, 노드(SS)는 로우 값을 갖는다. 부하 스위치 회로(500)가 활성화될 때, 전류 소스(CS5)는 노드(SS) 상의 전압을 증가시키는 전류를 공급하는 한편, 소프트-스타트 커패시터(Css)의 존재는 커패시터가 충전됨에 따라 SS 노드 상의 전압이 느리게 증가하게 한다. 부하 스위치 회로(500)가 활성화된 동안 출력 노드 상에서 단락이 발생할 때, 과전류-보호 신호(OCP)는 하이로 간다. 과전류-보호 신호(OCP)는 리셋 NFET(MN52)를 턴온하고 노드(SS)를 하부 레일에 결합하여, 노드(SS)와 소프트-스타트 커패시터(Css) 둘 다를 방전시키고, 이에 의해 이러한 요소들은 다시 드라이버 회로(504) 및 통과 요소 NFET(MN51)에 소프트 스타트를 제공하는 데 이용가능하다.

도 6은 통과 요소로서 NFET(MN61)를 사용하는 부하 스위치 회로(600)의 대안적인 일반화를 도시한다. 부하 스위치 회로(600)는 또한 드라이버 회로(604), 슬루율-제어 회로(606) 및 차지 펌프(608)를 포함한다. 이 실시예에서, 슬루율-제어 회로(606)는 도 5의 전류 소스(CS5)를 저항(Rss)으로 대체하는 한편, 리셋 NFET(MN62)는 소프트-스타트 커패시터(Css)와 병렬로 결합된다. 부하 스위치 회로(600)의 전원이 켜질 때 노드(SS)는 로우 값을 가지며, 다음으로, 부하 스위치 회로(600)가 활성화될 때, 소프트-스타트 커패시터(Css)는 저항(Rss)을 통해 제공된 전압에 의해 충전되고, 그에 의해 소프트-스타트 커패시터(Css)가 충전됨에 따라 드라이버 회로(604) 내로의 노드(SS) 상의 전압이 램프업한다. 출력 노드 상의 단락 동안 과전류-보호 신호(OCP)가 하이로 되어, 리셋 NFET(MN62)를 턴온하고, 노드(SS)를 하부 레일에 결합하여, 소프트-스타트 커패시터(Css)를 로우 값으로 리셋하여 단락으로부터의 복구 후에 소프트 스타트를 제공할 준비를 한다.

부하 스위치들에 더하여, 로우 드롭아웃(LDO) 레귤레이터들이 또한 설명된 슬루율-제어 회로들의 혜택을 받을 수 있다. 도 7 및 도 8은 실시예에 따른 통과 요소를 위한 PFET 및 슬루율-제어 회로를 포함하는 IC 칩(구체적으로 도시되지는 않음)에 구현된 LDO의 두 가지 버전을 도시한다. 도 7에서, LDO(700)는 통과 요소 PFET(MP71), 드라이버 회로(704), 슬루율-제어 회로(706), 및 피드백 회로(708)를 포함한다. 드라이버 회로(704)는 에러 증폭기를 포함하고, 제어 전압을 PFET(MP71)의 노드 GATE에 제공한다. 드라이버 회로(704)는 반전 입력 상에서 슬루율-제어 회로(706)로부터 제1 입력을 수신하고, 비-반전 입력 상에서 피드백 회로(708)로부터 제2 입력을 수신한다. 피드백 회로(708)는 PFET(MP71)의 드레인과 하부 레일 사이에 직렬로 결합된 저항들(R1 및 R2)을 포함하고; 저항(R1)과 저항(R2) 사이의 지점(710)은 피드백 전압(Vfb)을 제공하기 위해 드라이버 회로(704)를 위한 비-반전 입력에 결합된다.

슬루율-제어 회로(706)는 전압 기준(Vref)과 하부 레일 사이에서 소프트-스타트 커패시터(Css)(일반적으로 외부에 있음)와 직렬로 결합된 전류 소스(CS7)를 포함한다. 전류 소스(CS7)와 소프트-스타트 커패시터(Css) 사이의 지점은 드라이버 회로(704)를 위한 제1 입력에 결합된다. 리셋 NFET(MN71)는 드라이버 회로를 위한 제1 입력과 하부 레일 사이에서 소프트-스타트 커패시터(Css)와 병렬로 결합되고; 리셋 NFET(MN71)는 과전류-보호 신호(OCP)가 하이 값을 갖게 되는 단락이 발생할 때를 제외하고는, 로우 값을 갖는 과전류-보호 신호(OCP)를 수신한다. LDO(700)의 전원이 켜질 때 노드(SS)는 로우 값을 갖고, 다음으로, 회로가 활성화될 때 전류 소스(CS7)는 소프트-스타트 커패시터(Css)를 충전하는 전류(Iss)를 제공하고, 그에 의해 노드(SS)는 즉시 하이 값으로 도약하는 대신 느리게 램프업한다. LDO가 활성화되어 있는 동안의 출력 전압(Vout) 상의 단락은, 과전류-보호 회로(OCP)로 하여금 로우 값으로부터 하이 값으로 변경되게 하여, 리셋 NFET(MN71)를 턴온하고 SS 노드를 하부 레일로 단락시켜 소프트-스타트 커패시터(Css)를 리셋한다. 별도의 회로(구체적으로 도시되지는 않음)가 PFET(MP71)를 통한 전류를 제한하기 위해 GATE 노드를 풀업한다. 대안적인 실시예에서, 전류 소스(CS7)는 저항(구체적으로 도시되지 않음)에 의해 대체될 수 있다.

도 8의 LDO(800)는 통과 요소 PFET(MP81), 에러 증폭기를 포함하는 드라이버 회로(804), 피드백 회로(808) 및 슬루율-제어 회로(806)를 포함하여, 도 7의 LDO(700)와 동일한 요소들 중 다수를 공유한다. 드라이버 회로(804)는 반전 입력 상에서 SS 노드 상의 전압을 수신하고, 비-반전 입력 상에서 피드백 회로(808)의 저항(R1)과 저항(R2) 사이의 지점(810)으로부터 취해진 피드백 전압(Vfb)을 수신한다. 슬루율-제어 회로(806)는 소프트-스타트 커패시터(Css)를 포함하며, 이는 역시 일반적으로 외부에 있고 기준 전압과 하부 레일 사이에서 전류 소스(CS81) 및 기준 전압 활성화 PFET(MP82)와 직렬로 결합되며; SS 노드는 기준 전압 활성화 PFET(MP82)의 드레인과 소프트-스타트 커패시터(Css) 사이의 지점에 결합된다. 슬루율-제어 회로(806)는 또한 SS 노드와 하부 레일 사이에 결합된 오프셋 전류 싱크(CS82), 및 SS 노드와 피드백 루프(808)의 제1 및 제2 저항 사이의 지점 사이에 결합되는 리셋 NFET(MN81)를 포함한다. 낮은 전위로의 단락 동안, 리셋 NFET(MN81)는 피드백 루프의 저항(R1)과 저항(R2) 사이의 지점으로 SS 노드를 단락시킨다. SS 노드를 피드백 루프로 단락시키면, 단락이 제거된 후 LDO 출력이 더 빨리 복구되는 것을 허용할 수 있지만, 회로 내의 발진을 피하기 위해 LDO 드라이버에 대한 반전 입력에서의 오프셋을 강제하도록, 오프셋 전류(Ioffset)가 슬루율-제어 회로(806)에 또한 추가되어야 한다. 도 7에서와 같이, 대안적인 실시예는 전류 소스(CS81) 및 오프셋 전류 싱크(CS82)를 저항(구체적으로 도시되지는 않음)으로 대체할 수 있다.

본 설명은 단락으로부터의 복구 후 소프트 스타트를 제공하는 매우 간단한 방법을 포함한다. 보여진 바와 같이, 이 설명에 따른 슬루율-제어 회로는 외부 슬로우 스타트 커패시터(또는 내부 커패시터)를 드라이버 회로를 위한 입력에 결합하기 위한 노드, 슬루율을 정의하기 위해 드라이버 회로를 위한 입력과 제1 전압 소스 사이에 결합되는 슬루율-제어 요소, 및 드라이버 회로를 위한 입력과 제2 전압 소스 사이에 결합된 리셋 FET만 포함하면 된다. 제1 및 제2 전압 소스의 예들은 입력 전압, 접지 전압, 기준 전압, 출력 전압, 또는 출력 전압의 일부분이다. 슬루율-제어 요소는 전류 소스, 전류 싱크, 또는 저항일 수 있다. 회로의 요구에 의해 결정되는 대로, 추가 요소들이 추가될 수 있다. 추가되는 1개 또는 2개의 트랜지스터는 작기 때문에, 혁신적인 회로를 구현하기 위한 추가의 공간은 거의 요구되지 않는다.

설명된 실시예들에서 수정이 가능하고, 청구항들의 범위 내에서 다른 실시예들이 가능하다.

Claims

드라이버 회로를 위한 입력에 결합된 슬루율-제어 회로로서, 상기 슬루율-제어 회로는 상기 슬루율-제어 회로의 전원이 켜질 때 제1 이진 값을 제공하고, 상기 드라이버 회로에 의해 제어되는 통과 요소(pass element)가 활성화될 때 슬루율을 상기 제1 이진 값과 제2 이진 값 사이에서 제어하도록 결합되고, 상기 슬루율-제어 회로는
외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 상기 제1 커패시터 노드는 상기 드라이버 회로를 위한 입력에 결합됨 - ;
상기 슬루율을 정의하기 위해 상기 드라이버 회로를 위한 입력과 제1 전압 소스 사이에 결합된 슬루율-제어 요소; 및
상기 드라이버 회로를 위한 입력과 제2 전압 소스 사이에 결합된 리셋 전계 효과 트랜지스터(FET) - 상기 리셋 FET는 낮은 전위로의 단락이 검출될 때 이진 값을 변경하는 과전류-보호 신호에 의해 제어되는 게이트를 갖고, 상기 리셋 FET는 단락의 검출에 응답하여 상기 드라이버 회로를 위한 입력을 상기 제1 이진 값으로 복귀시키도록 결합됨 -
를 포함하는, 슬루율-제어 회로.
제1항에 있어서, 상기 슬루율-제어 요소는 전류 소스, 전류 싱크, 및 저항으로 이루어진 그룹으로부터 선택되는, 슬루율-제어 회로.
제1항에 있어서, 상기 제1 전압 소스 및 상기 제2 전압 소스는 상부 레일, 하부 레일, 기준 전압, 상기 통과 요소의 출력 전압, 및 상기 통과 요소로부터의 피드백 전압을 포함하는 그룹으로부터 각각 선택되는, 슬루율-제어 회로.
제1항에 있어서, 상기 제2 전압 소스와 상기 드라이버 회로를 위한 입력 사이에서 상기 리셋 FET와 직렬로 결합된 피드백 트랜지스터를 더 포함하고, 상기 피드백 트랜지스터는 상기 통과 요소의 게이트에 결합된 게이트를 갖는, 슬루율-제어 회로.
집적 회로 칩 상에 구현된 부하 스위치 회로로서,
입력 전압에 결합하기 위한 제1 노드;
외부 부하에 결합하기 위한 제2 노드;
접지면에 결합하기 위한 제3 노드;
상기 외부 부하로의 출력 전압을 제어하기 위해 상기 제1 노드와 상기 제2 노드 사이에 결합된 제1 P형 전계 효과 트랜지스터(PFET);
상기 제1 PFET의 게이트를 제어하도록 결합된 드라이버 회로 - 상기 드라이버 회로는 상기 제1 노드와 상기 제3 노드 사이에 결합된 제1 N형 전계 효과 트랜지스터(NFET)를 포함하고, 상기 제1 PFET의 게이트는 상기 제1 NFET의 소스에 결합됨 - ; 및
상기 제1 NFET의 게이트에 결합된 슬루율-제어 회로
를 포함하고, 상기 슬루율-제어 회로는:
외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 상기 제1 커패시터 노드는 상기 제1 NFET의 게이트에 결합됨 - ;
상기 제1 노드와 상기 제3 노드 사이에서 제1 전류 싱크와 직렬로 결합되는 제2 PFET - 상기 제2 PFET의 드레인과 상기 제1 전류 싱크 사이의 지점이 상기 제1 NFET의 게이트에 결합되고, 상기 제2 PFET의 게이트는 부하 스위치가 턴온될 때 하이로 되도록 결합되는 파워 다운 바 신호(power down bar signal)를 수신하도록 결합됨 - ;
상기 제1 노드와 상기 제1 NFET의 게이트 사이에서 피드백 NFET와 직렬로 결합되는 리셋 PFET - 상기 피드백 NFET의 게이트는 상기 제1 PFET의 게이트에 결합되고, 상기 리셋 PFET의 게이트는 낮은 전위로의 단락이 발생할 때 로우로 되도록 결합되는 과전류-보호 신호를 수신하도록 결합됨 -
를 포함하는, 부하 스위치 회로.
제5항에 있어서, 상기 드라이버 회로는:
상기 제1 NFET의 소스와 상기 제3 노드 사이에 결합된 제2 전류 싱크; 및
상기 제1 노드와 상기 제1 PFET의 게이트 사이에 결합된 제3 PFET - 상기 제3 PFET의 게이트는 파워 다운 바 신호를 수신하도록 결합됨 -
를 더 포함하는, 부하 스위치 회로.
제6항에 있어서, 상기 제1 전류 싱크에 의해 통과되는 제1 전류는 상기 제2 전류 싱크에 의해 통과되는 제2 전류보다 작은, 부하 스위치 회로.
제5항에 있어서, 상기 외부 커패시터의 제2 단자에 결합하기 위한 제2 커패시터 노드를 더 포함하고, 상기 제2 커패시터 노드는 상기 제1 PFET의 드레인에 결합되는, 부하 스위치 회로.
외부 부하에 대한 출력 전압을 제어하기 위해 집적 회로 칩 상에 구현되는 회로로서,
입력 전압에 결합하기 위한 제1 노드와 상기 외부 부하에 결합하기 위한 제2 노드 사이에 결합되는 통과 요소 - 상기 통과 요소는 상기 외부 부하에 제공되는 상기 출력 전압을 제어하도록 결합됨 - ;
상기 통과 요소의 게이트를 제어하도록 결합되는 드라이버 회로; 및
상기 드라이버 회로를 위한 제1 입력에 결합되는 슬루율-제어 회로
를 포함하고, 상기 슬루율-제어 회로는, 상기 슬루율-제어 회로의 전원이 켜질 때 제1 이진 값을 제공하고, 상기 통과 요소가 활성화될 때 슬루율을 상기 제1 이진 값과 제2 이진 값 사이에서 제어하도록 결합되고, 상기 슬루율-제어 회로는:
외부 커패시터의 제1 단자에 결합하기 위한 제1 커패시터 노드 - 상기 제1 커패시터 노드는 상기 드라이버 회로를 위한 제1 입력에 결합됨 - ;
상기 슬루율을 정의하기 위해 상기 드라이버 회로를 위한 제1 입력과 제1 전압 소스 사이에 결합된 슬루율-제어 요소; 및
상기 드라이버 회로를 위한 제1 입력과 제2 전압 소스 사이에 결합된 리셋 전계 효과 트랜지스터(FET) - 상기 리셋 FET는 낮은 전위로의 단락이 검출될 때 이진 값을 변경하는 과전류-보호 신호를 수신하도록 결합된 게이트를 갖고, 상기 리셋 FET는 단락의 검출에 응답하여 상기 드라이버 회로를 위한 제1 입력을 상기 제1 이진 값으로 복귀시키도록 결합됨 -
를 포함하는, 회로.
제9항에 있어서, 상기 리셋 FET는 상기 드라이버 회로를 위한 제1 입력에 결합된 드레인 및 상기 제1 노드에 결합된 소스를 갖는 P형 FET(PFET)이고, 상기 과전류-보호 신호는 낮은 전위로의 단락이 검출될 때를 제외하고는 하이로 되도록 결합되는, 회로.
제10항에 있어서, 상기 외부 커패시터의 제2 단자는 상기 제1 노드에 결합되는, 회로.
제11항에 있어서, 상기 슬루율-제어 요소는 상기 드라이버 회로를 위한 제1 입력과 접지면에 결합하기 위한 제3 노드 사이에 결합된 전류 싱크를 포함하는, 회로.
제9항에 있어서, 상기 리셋 FET는 상기 드라이버 회로를 위한 상기 제1 입력에 결합된 드레인 및 접지면에 결합하기 위한 제3 노드에 결합된 소스를 갖는 N형 FET(NFET)이고, 상기 과전류-보호 신호는 상기 낮은 전위로의 단락이 검출될 때를 제외하고는 로우로 되도록 결합되는, 회로.
제13항에 있어서, 상기 슬루율-제어 요소는 저항 및 전류 소스로 구성된 그룹으로부터 선택된 요소를 포함하고, 상기 슬루율-제어 요소는 기준 전압과 상기 드라이버 회로를 위한 제1 입력 사이에 결합되는, 회로.
제14항에 있어서, 상기 제2 노드와 상기 제3 노드 사이에서 제2 저항과 직렬로 결합되는 제1 저항을 포함하는 피드백 회로를 더 포함하고, 상기 제1 저항과 제2 저항 사이의 지점은 상기 드라이버 회로를 위한 제2 입력을 제공하도록 결합되는, 회로.
제13항에 있어서, 상기 리셋 FET의 소스는 하부 레일에 결합되는, 회로.
제15항에 있어서, 상기 리셋 FET의 소스는 상기 제1 저항과 상기 제2 저항 사이의 지점에 결합되고, 상기 슬루율-제어 회로는 기준 전압과 상기 드라이버 회로를 위한 제1 입력 사이에서 전류 소스와 직렬로 결합된 기준 전류 활성화 PFET, 및 상기 드라이버 회로를 위한 제1 입력과 상기 제3 노드 사이에 결합된 전류 싱크를 더 포함하고, 상기 기준 전류 활성화 PFET는 상기 과전류-보호 신호를 수신하도록 결합된 게이트를 갖는, 회로.
제9항에 있어서, 상기 회로는 부하 스위치 및 로우 드롭아웃 레귤레이터 중 하나인, 회로.