JP7421037B2

JP7421037B2 - ドライバ及びスルーレート制御回路

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Publication number: JP7421037B2
Application number: JP2020571380A
Authority: JP
Inventors: デールジョーデンジャーリッキー; トレスヘクター
Original assignee: テキサスインスツルメンツインコーポレイテッド
Priority date: 2018-06-21
Filing date: 2019-06-18
Publication date: 2024-01-24
Anticipated expiration: 2039-06-18
Also published as: US10763664B2; KR20210022572A; US20190393697A1; JP2021528946A; EP3811508A4; WO2019246117A1; EP3811508A1

Description

本願は、概して、電力管理システムのための回路に関し、より詳細には、短絡からの回復後にソフトスタートを提供するドライバ及びスルーレート制御回路に関する。

電力管理システムのための負荷スイッチ及び低ドロップアウト（ＬＤＯ）レギュレータは、イネーブルの際や種々の障害からの回復の際に、固定の又は調整可能なソフトスタートを必要とする。ソフトスタートは、入力電力供給を推奨動作条件以下に引き下げる恐れのある、負荷への大きな突入電流を回避する。これらのデバイスは概して、イネーブルの際に及び幾つかの欠陥に応答してソフトスタートを提供するが、すべての負荷スイッチ又はＬＤＯが、短絡条件からの回復中にソフトスタートを実施するわけではない。

説明される実施例は、負荷スイッチ及びＬＤＯの両方に対する出力で短絡からの回復中にソフトスタートを実装するためのシンプルなスルーレート制御回路を提供する。説明される実施例では、短絡からの回復中にソフトスタートを実装するための回路は、一つ又は二つのみの追加トランジスタしか必要とせず、回復中のソフトスタートの必要性に対するシンプルな解決策を提供し得る。

ドライバ回路のための入力に結合されるスルーレート制御回路の一実施例において、スルーレート制御回路は、スルーレート制御回路が電源投入されたときに第１のバイナリ値を提供し、ドライバ回路によって制御されるパス要素がイネーブルされたときに第１のバイナリ値と第２のバイナリ値との間のスルーレートを制御するように結合される。スルーレート制御スイッチ回路は、外部コンデンサの第１の端子に結合するための第１のコンデンサノードであって、ドライバ回路のための入力に結合されている第１のコンデンサノードと、ドライバ回路のための入力とスルーレートを規定するための第１の電圧源との間に結合されるスルーレート制御要素と、ドライバ回路のための入力と第２の電圧源との間に結合されるリセット電界効果トランジスタ（ＦＥＴ）とを含む。リセットＦＥＴは、低電位への短絡が検出されるとバイナリ値を変化させる過電流保護信号によって制御されるゲートを有し、リセットＦＥＴは、短絡の検出に応答してドライバ回路のための入力を第１のバイナリ値に戻すように結合されている。

集積回路チップ上に実装される負荷スイッチ回路の別の実施形態において、負荷スイッチ回路は、入力電圧に結合するための第１のノードと、外部負荷に結合するための第２のノードと、接地面に結合するための第３のノードと、外部負荷への出力電圧を制御するために第１のノードと第２のノードとの間に結合される第１のＰ型電界効果トランジスタ（ＰＦＥＴ）と、第１のＰＦＥＴのゲートを制御するように結合されるドライバ回路であって、第１のノードと第３のノードとの間に結合される第１のＮ型電界効果トランジスタ（ＮＦＥＴ）を含み、第１のＰＦＥＴのゲートが第１のＮＦＥＴのソースに結合されている、ドライバ回路と、第１のＰＦＥＴのゲートに結合されるスルーレート制御回路とを含む。スルーレート制御回路は、外部コンデンサの第１の端子に結合するための第１のコンデンサノードであって、第１のＮＦＥＴのゲートに結合されている第１のコンデンサノードと、第１のノードと第３のノードとの間の第１の電流シンクとの間で直列に結合される第２のＰＦＥＴであって、第２のＰＦＥＴのドレインと第１の電流シンクとの間の或るポイントが第１のＰＦＥＴのゲートに結合されており、第２のＰＦＥＴのゲートが、ロードスイッチがオンされるとき高となるように結合されるパワーダウンバー信号を受け取るように結合される、第２のＰＦＥＴと、第１のノードと第１のＮＦＥＴのゲートとの間でフィードバックＮＦＥＴと直列に結合されるリセットＰＦＥＴとを含み、フィードバックＮＦＥＴのゲートが第１のＰＦＥＴのゲートに結合されており、リセットＰＦＥＴのゲートが、低電位への短絡が発生するとき低となるように結合される過電流保護信号を受け取るように結合されている。

外部負荷への出力電圧を制御するために集積回路チップ上に実装される回路の別の実施例において、この回路は、入力電圧に結合するための第１のノードと外部負荷に結合するための第２のノードとの間に結合され、外部負荷に供給される出力電圧を制御するように結合されるパス素子と、パス素子のゲートを制御するように結合されるドライバ回路と、ドライバ回路のための第１の入力に結合されるスルーレート制御回路を含む。スルーレート制御回路は、スルーレート制御回路が電源投入されたときに第１のバイナリ値を提供し、パス素子がイネーブルされたときに第１のバイナリ値と第２のバイナリ値との間のスルーレートを制御するように結合される。スルーレート制御回路は、外部コンデンサの第１の端子に結合するための第１のコンデンサノードであって、ドライバ回路のための第１の入力に結合される第１のコンデンサノードと、スルーレートを規定するため、ドライバ回路のため第１の入力と第１の電圧源との間に結合されるスルーレート制御素子と、ドライバ回路のための第１の入力と第２の電圧源との間に結合されるリセット電界効果トランジスタ（ＦＥＴ）とを含む。リセットＦＥＴは、低電位への短絡が検出されるときバイナリ値を変化させる過電流保護信号を受信するように結合されるゲートを有し、リセットＦＥＴは、短絡の検出に応答してドライバ回路のための第１の入力を第１のバイナリ値に戻すように結合される。

一実施例に従ったＰ型負荷スイッチを示す。

短絡後の回復が利用されない場合の、スタートアップ及び短絡の間及びその後の図１の負荷スイッチからの複数の信号を示す。

一実施例に従ったスタートアップ及び短絡の間及びその後の負荷スイッチからの複数の信号を示す。

一実施例に従ったＮ型負荷スイッチを示す。

一実施例に従ったＰ型ＬＤＯを示す。

図面において、同様の参照符号は同様の要素を示す。特定の特徴、構造、又は特性が一実施例に関連して記載される場合、そのような特徴、構造、又は特性は、明示的に記載されているかどうかにかかわらず、他の実施例と関連して実施され得る。本明細書で用いられるように、「結合する（couple）」という語は、「通信可能に結合される」（ワイヤレス接続を含み得る）と限定されない限り、間接的又は直接的な電気的接続のいずれかを意味する。そのため、第１のデバイスが第２のデバイスに結合する場合、その接続は、直接的な電気的接続を介するもの、又は他のデバイス及び接続を介する間接的電気的接続を介するものであり得る。

本記載では、上側レール及び下側レールについての言及は、上側及び下側電力供給ラインを指す。概して、上側レールは入力電圧Ｖｉｎを指し、下側レールは、接地と同じであってもなくてもよい局地接地を指す。同様に、信号上の電圧の低又は高値についての言及は、０又は１のいずれかとして解釈される値、すなわちバイナリ値を指す。２つの信号が、０又は１の同じバイナリ値を有し得るが、全く同じ電圧を共有しない。

図１は、集積回路（ＩＣ）チップ１０２上に実装される例示の負荷スイッチ回路１００を示す。負荷スイッチ回路１００は、スタンドアロンＩＣチップ１０２として示されているが、追加の回路を含むより大きなチップの一部として実装することもできる。大複数の市販の負荷スイッチは、パス要素にＮ型電界効果トランジスタ（ＮＦＥＴ）を用いる。しかしながら、図１の実施例は、宇宙（ｓｐａｃｅ）における使用のために設計され、放射環境での改良された性能のために第１のＰ型電界効果トランジスタ（ＰＦＥＴ）ＭＰ１を利用する。この図面に示されるように、ＩＣチップ１０２は、外部回路又は電圧源に結合され得る５つのノードを含み、一実施例において、これらのノードはパッケージングの間、ピンに結合される。第１のノードＰＮ１は、負荷スイッチ回路１００のための上側レールを提供するために入力電圧Ｖｉｎに結合するためのものである。第２のノードＰＮ２は、外部コンデンサＣｌｏａｄ及び抵抗器Ｒｌｏａｄとしてこの図面で表される、外部負荷に結合するためのものであり、出力電圧Ｖｏｕｔを提供する。第３のノードＰＮ３は、接地平面に結合するためのものであり、負荷スイッチ回路１００のための下側レールを提供する。第１のコンデンサノードとも称され得る第４のノードＰＮ４は、パス要素のスルーレートを制御するのを助けるエネルギーをストアするために用いられる外部ソフトスタートコンデンサＣｓｓの第１の端子に結合するためのものである。任意の第５のノードＰＮ５又は第２のコンデンサノードは、外部ソフトスタートコンデンサＣｓｓの第２の端子に結合するためのものであり、外部ソフトスタートコンデンサＣｓｓを第１のＰＦＥＴＭＰ１のドレインに及び第２のノードに結合する。具体的には示されていない代替の実施例において、外部ソフトスタートコンデンサＣｓｓの第２の端子は下側レールに結合される。

図１に示すように、負荷スイッチ回路１００は、ドライバ回路１０４及びスルーレート制御回路１０６を含む。他の回路（特に図示せず）が、ドライバ回路１０４のための制御ロジック、及び任意で、迅速出力ディスチャージ回路、熱シャットダウン回路、逆電流保護回路、及び電流制限回路を含み得る。第１のＰＦＥＴＭＰ１が、第１のノードと第２のノードとの間に結合され、入力電圧Ｖｉｎを受け取るように結合されるソースと、出力電圧Ｖｏｕｔを供給するように結合されるドレインと、ゲートとを備える。

スルーレート制御回路１０６は、第２のＰＦＥＴＭＰ２、リセットＰＦＥＴＭＰ４、フィードバックＮＦＥＴＭＮ２、第１の電流シンクＣＳ１、及び、ソフトスタートコンデンサＣｓｓに結合するための第４のノードＰＮ４を含む。第４のノードＰＮ４は、ドライバ回路１０４のための入力を提供するノードＳＳに結合される。ゲート上でパワーダウンバー（ＰＤＢ）信号を受信する第２のＰＦＥＴＭＰ２は、第１のノードと第３のノードとの間で第１の電流シンクＣＳ１と直列に結合され、ノードＳＳは、第２のＰＦＥＴＭＰ２のドレインと第１の電流シンクＣＳ１との間のノード１１０に結合される。リセットＰＦＥＴＭＰ４は、第１のノードとＳＳノードとの間でフィードバックＮＦＥＴＭＮ２と直列に結合される。リセットＰＦＥＴＭＰ４のゲートは過電流保護バー（ＯＣＰＢ）信号を受け取り、一方、フィードバックＮＦＥＴＭＮ２のゲートは第１のＰＦＥＴＭＰ１のゲートに結合される。

ドライバ回路１０４は、第１のＮ型電界効果トランジスタ（ＮＦＥＴ）ＭＮ１、第３のＰＦＥＴＭＰ３、及び第２の電流シンクＣＳ２を含む。第３のＰＦＥＴＭＰ３は、第１のノードとパス要素である第１のＰＦＥＴＭＰ１のためのゲートとの間に結合され、第３のＰＦＥＴＭＰ３のゲートは信号ＰＤＢを受信する。第１のＮＦＥＴＭＮ１は、第１のノードと第３のノードとの間で第２の電流シンクＣＳ２と直列に結合され、第１のＰＦＥＴＭＰ１のゲートは、第１のＮＦＥＴＭＮ１のソースと第２の電流シンクＣＳ２との間にあるノード１０８に結合される。第１のＮＦＥＴＭＮ１のゲートはＳＳと称され、ノードＳＳに結合されたスルーレート制御回路１０６は、第１のＰＦＥＴＭＰ１がオンにされたときソフトスタートランプを提供する。

負荷スイッチ回路１００のオペレーションは以下の通りである。システムが電源投入されると、信号ＰＤＢは低になり、第２及び第３のＰＦＥＴトランジスタＭＰ２、ＭＰ３はオンにされ、ＳＳノードとＧＡＴＥノードの両方を入力電圧Ｖｉｎにプルし、そのため、外部のソフトスタートコンデンサＣｓｓが充電され、第１のＮＦＥＴＭＮ１がオンにされ、第１のＰＦＥＴＭＰ１がオフにされ、負荷スイッチを介して電流が流れないようにする。この目的を達成するため、第２のＰＦＥＴＭＰ２は、第１の電流シンクＣＳ１によって渡されるよりも大きな電流を提供するように設計され、同様に、第３のＰＦＥＴＭＰ３は、第２の電流シンクＣＳ２によって渡されるよりも大きな電流を提供するように設計される。負荷スイッチがイネーブルされるとき、信号ＰＤＢは高に向かい、第２のＰＦＥＴＭＰ２及び第３のＰＦＥＴＭＰ３はオフにされ、そのため、第１及び第２の電流シンクＣＳ１及びＣＳ２が、それぞれ、ＳＳノード及びＧＡＴＥノード上でプルダウンするようにする。第１の電流シンクＣＳ１を介する電流Ｉｓｓは、第１のＮＦＥＴＭＮ１をゆっくりとオフにするために、一定の速度でＳＳノード及びソフトスタートコンデンサＣｓｓを放電する。第１のＮＦＥＴＭＮ１は、低閾値電圧（Ｖｔ）トランジスタとして実装されるソースフォロワトランジスタであり、ＧＡＴＥノード上の値をＳＳノード上の値に追従させる。第１の電流シンクＣＳ１により渡される電流Ｉｓｓは、第１のＰＦＥＴＭＰ１のターンオンスルーレートを設定する。電流Ｉｇは、ＧＡＴＥのプルダウン電流である。

過電流保護（ＯＣＰ）とＯＣＰＢの２つの信号は、接地などの低電位への短絡の検出に対する応答を駆動するために利用可能であり、過電流保護信号ＯＣＰは、短絡が検出されない限り低であるように設定され、過電流保護信号ＯＣＰＢは、短絡が検出されない限り高であるように設定される。図面に具体的に示されていないサブ回路が、これらの過電流保護信号のいずれかを提供し得る。負荷スイッチ回路１００において過電流保護信号ＯＣＰＢが利用されたが、他の例示の回路の幾つかにおいて過電流保護信号ＯＣＰが示されている。出力電圧Ｖｏｕｔ上の低電位への短絡のケースでは、図１に示されていないアナログ回路が、第１のＰＦＥＴＭＰ１の電流を制限するためにＧＡＴＥ信号上でプルアップし得る。同時に、過電流保護信号ＯＣＰＢは低に向かい、リセットＰＦＥＴＭＰ４をオンにする。これにより、フィードバックＮＦＥＴＭＮ２がＳＳノードを再度高にプルできるようになり、そのため、ソフトスタートコンデンサＣｓｓが充電され得、一旦Ｐ型スイッチの出力から短絡が除かれると、出力をソフトスタートできるようになる。フィードバックＮＦＥＴＭＮ２もソースフォロワであり、一方、負荷スイッチ回路１００の通常動作は、ＧＡＴＥノード上の値が、短絡の間、ＳＳノード上の値に追従するためのものであり、フィードバックＮＦＥＴＭＮ２をイネーブルにすると、ＳＳノード上の値がＧＡＴＥノード上の値に追従する。

図２は、グラフＡ、Ｂ、Ｃを含み、これらのグラフは各々、短絡回復後の記載されたソフトスタートを持たない負荷スイッチのためのドライバ回路に関連する信号を示す。これらの信号は、電源投入及び回路のイネーブルの間、６アンペア負荷を備えて示され、その後、７．５アンペアの電流制限設定で１０ミリオームの短絡が続く。グラフＡは出力電圧Ｖｏｕｔを示し、グラフＢは、グラフの左側でほぼ同一の値を有する、ＳＳノード上の電圧ＶｓｓとＧＡＴＥノード上の電圧Ｖｇａｔｅの両方を示し、グラフＣは、出力電流Ｉｏｕｔを示す。グラフが始まると、回路は電源投入され、信号ＰＤＢが低になる。信号ＰＤＢが低である場合、第２及び第３のＰＦＥＴＭＰ２及びＭＰ３の両方がオンにされ、これにより、ＳＳノード及びＧＡＴＥノードの両方がプルアップされる。電圧Ｖｇａｔｅ及びＶｓｓは高バイナリ値まで上昇し、これにより、第１のＰＦＥＴＭＰ１がオフに保たれ、ソフトスタートコンデンサＣｓが充電される。ソフトスタートコンデンサＣｓｓが自身にストアされた電圧を放出して、出力電圧Ｖｏｕｔ上のランピング電圧及び出力電流Ｉｏｕｔにおける対応するランプを提供するので、低下は最初は緩やかであるが、時間Ｔ１で、信号ＰＤＢは高に向かい、電圧Ｖｓｓ及びＶｇａｔｅの値は低下し始める。

電流が安定した後、時間Ｔ２で短絡が生じる。回路はユーザーによって設定された過電流制限を有するので、本記載の一部ではない過電流回路が、スイッチをオフにするためにＧＡＴＥノード上で即座にプルアップするが、その後、電流制限までの電流が出力電流Ｉｏｕｔとして流れることを可能にし、そのため、サービスは中断されず、負荷へのダウンストリームにダメージが生じることはない。電圧Ｖｇａｔｅの値は高にプルされるが、短絡に対する初期反応の後、電圧Ｖｓｓの値は低値まで降下し、そのため、第１のＮＦＥＴＭＮ１はターンオフされる。時間Ｔ３で短絡が解消されると、ノードＳＳ上の電圧Ｖｓｓは即座に高値まで急上昇し、次いで電圧ＶｓｓとＶｇａｔｅの両方が降下する。しかしながら、ノードＳＳ上の電圧Ｖｓｓは短絡の間低に留まっているので、ソフトスタートコンデンサＣｓｓは、決して充電されず、電圧Ｖｓｓ及びそのため電圧Ｖｇａｔｅの低下を遅らせることができない。出力電圧Ｖｏｕｔはランプアップしないが、すぐに高値まで急上昇し、負荷に大きな突入電流を引き起こす可能性がある。

図３は、グラフＤ、Ｅ、及びＦを含み、短絡後のソフトスタート回復を備える負荷スイッチ回路１００を用いた場合の、スタートアップの間及び短絡の後の図２と同じ状況を示す。時間Ｔ４に信号ＰＤＢをオンにすると、ソフトスタートコンデンサＣｓｓの放電によってＶｓｓとＶｇａｔｅの電圧の低下が再度遅くなり、出力電圧Ｖｏｕｔと出力電流Ｉｏｕｔ上の望ましいランプを提供する。時間Ｔ５に短絡が生じた後、ＧＡＴＥノード上の電圧Ｖｇａｔｅは、図１に具体的に示されていない過電流回路によって再度プルアップされる。ただし、過電流保護信号ＯＣＰＢは、短絡が検出される際に低値に設定されるので、リセットＰＦＥＴＭＰ４はオンにされ、フィードバックＮＦＥＴＭＮ２は、ＧＡＴＥノード上の電圧Ｖｇａｔｅをプルアップするのと同じ回路によってオンにされる。この組み合わせは、ノードＳＳの電圧Ｖｓｓを電圧Ｖｇａｔｅのものに近い高値までプルアップする。一方、電圧Ｖｇａｔｅは、電圧Ｖｓｓに概して追従し、短絡の場合、電圧Ｖｓｓは電圧Ｖｇａｔｅに追従する。電圧Ｖｓｓは短絡の間は高にプルアップされるため、ソフトスタートコンデンサＣｓｓは、短絡の間充電される。時間Ｔ６で短絡が解消されると、ソフトスタートコンデンサＣｓｓの放電は、ＳＳノード上の電圧Ｖｓｓ及びそのためＧＡＴＥノード上の電圧Ｖｇａｔｅの降下を遅くする。その結果、出力電圧Ｖｏｕｔは急激に上昇せず、所望のランプアップを示す。

図１の回路は、ＳＳノード及びＰ型負荷スイッチのためのソフトスタートコンデンサＣｓｓのリセットを示す。図４～図６に示すように、Ｎ型負荷スイッチについても同様にシンプルな結果が得られる。図４は、Ｎ型パス要素ＮＦＥＴＭＮ４１、ドライバ回路４０４、チャージポンプ４０８、及びスルーレート制御回路４０６を有する、例示の負荷スイッチ回路４００を示す。この実施例において、正のチャージポンプ４０８は、入力電圧ＶｉｎとＮＦＥＴＭＮ４１のＧＡＴＥノードとの間で駆動抵抗器Ｒｄｒｖと直列に結合され、入力電圧Ｖｉｎの値の２倍の電圧を提供する。ＮＦＥＴＭＮ４１がイネーブルされると、チャージポンプ４０８からの駆動電流Ｉｄｒｖは、ＧＡＴＥノード上の値が上昇するにつれて変化する。ドライバ回路４０４は、電圧依存電流源であり、ノードＳＳ上に提供された電圧Ｖｓｓを、駆動電流Ｉｄｒｖの一部を相殺するＧＡＴＥノードへの電流、すなわち、電流Ｉｃｔに変換して、ＧＡＴＥノードに印加されるゲート電流Ｉｇａｔｅができるだけ一定になるようにする。

スルーレート制御回路４０６は、高値で始まり低値まで放電する電圧をＳＳノード上に提供する必要がある。ＳＳノード上で所望の電圧変化を提供するため、ソフトスタートコンデンサＣｓｓは、入力電圧Ｖｉｎと下側レールとの間で電流シンクＣＳ４と直列に結合され、ドライバ回路４０４に対する入力は、ソフトスタートコンデンサＣｓｓとノードＣＳ４との間の点から取られる。電流シンクＣＳ４は基準電流Ｉｒｅｆを渡す。この図には具体的には示されていないが、ソフトスタートコンデンサＣｓｓは、概して、負荷スイッチ回路４００上のノードに結合される外部コンデンサである。リセットＦＥＴＭＰ４１が、上側レールとＳＳノードとの間でソフトスタートコンデンサＣｓｓと並列に結合され、ゲート上で過電流保護信号ＯＣＰＢを受信する。負荷スイッチ回路４００が電源投入されると、ソフトスタートコンデンサＣｓｓが充電され、その後、負荷スイッチ回路４００がイネーブルされるとき放電する。負荷スイッチ回路４００がオンである間に短絡が生じると、過電流保護信号ＯＣＰＢは高値から低値に向かい、ＰＦＥＴＭＰ４２をオンにし、入力電圧ＶｉｎをＳＳノードに短絡し、そのため、ソフトスタートコンデンサＣｓが再び高値に設定され、電流Ｉｃｔを相殺するためにＳＳノード上で所望の電圧Ｖｓｓを提供する準備が整う。

図５は、ＩＣチップ５０２上に実装される負荷スイッチ回路５００の一般化バージョンを示す。負荷スイッチ回路５００は、Ｎ型パス要素、ＮＦＥＴＭＮ５１、ドライバ回路５０４、チャージポンプ５０８、及びスルーレート制御回路５０６を有する。スルーレート制御回路５０６はソフトスタートコンデンサＣｓｓを含み、これも概して外部にあり、基準電圧Ｖｒｅｆと下側レールとの間で電流源ＣＳ５と直列に結合される。ドライバ回路５０４のための入力を提供するために、電流源ＣＳ５とソフトスタートコンデンサＣｓｓとの間の点がノードＳＳに結合される。リセットＮＦＥＴＭＮ５２が、ノードＳＳと下側レールとの間でソフトスタートコンデンサＣｓｓと並列に結合され、過電流保護信号ＯＣＰを受信する。過電流保護信号ＯＣＰは、通常状態の間は低となるように設定されるが、低電位への短絡の間は高に向かう。

負荷スイッチ回路５００が電源投入されると、ノードＳＳの値は低を有する。負荷スイッチ回路５００がイネーブルされると、電流源ＣＳ５はノードＳＳ上の電圧を増加させる電流を供給し、一方で、ソフトスタートコンデンサＣｓがあるため、コンデンサが充電されるにつれてＳＳノード上の電圧がゆっくりと増大される。負荷スイッチ回路５００がイネーブルされる一方で出力ノード上で短絡が生じると、過電流保護信号ＯＣＰが高に向かう。過電流保護信号ＯＣＰは、リセットＮＦＥＴＭＮ５２をオンにし、ノードＳＳを下側レールに結合し、ノードＳＳとソフトスタートコンデンサＣｓｓの両方を放電し、そのため、これらの要素が、ドライバ回路５０４及びパス要素ＮＦＥＴＭＮ５１のためのソフトスタートを提供するために再び利用可能となるようにする。

図６は、パス要素としてＮＦＥＴＭＮ６１を用いる負荷スイッチ回路６００の代替の一般化を示す。負荷スイッチ回路６００は、ドライバ回路６０４、スルーレート制御回路６０６、及びチャージポンプ６０８も含む。この実施例では、スルーレート制御回路６０６は、図５の電流源ＣＳ５を抵抗器Ｒｓｓで置換している一方、リセットＮＦＥＴＭＮ６２が、ソフトスタートのコンデンサＣｓｓと並行して結合されている。負荷スイッチ回路６００が電源投入されると、ノードＳＳの値が低となり、その後、負荷スイッチ回路６００がイネーブルされると、ソフトスタートコンデンサＣｓｓが抵抗器Ｒｓｓを介して提供される電圧によって充電され、そのため、ノードＳＳのドライバ回路６０４への電圧は、ソフトスタートコンデンサＣｓｓが充電されるにつれてランプアップする。出力ノード上の短絡の間、過電流保護信号ＯＣＰは高に向かい、リセットＮＦＥＴＭＮ６２をオンにし、ノードＳＳを下側レールに結合して、ソフトスタートコンデンサＣｓｓを低値にリセットし、短絡からの復帰後にソフトスタートを提供する準備が整う。

負荷スイッチに加えて、低ドロップアウト（ＬＤＯ）レギュレータも、記載されるスルーレート制御回路の利点を得ることができる。図７及び図８は、一実施例に従った、パス要素のためのＰＦＥＴとスルーレート制御回路とを含む、ＩＣチップ（特に図示せず）上に実装されるＬＤＯの２つのバージョンを図示する。図７において、ＬＤＯ７００が、パス要素ＰＦＥＴＭＰ７１、ドライバ回路７０４、スルーレート制御回路７０６、及びフィードバック回路７０８を含む。ドライバ回路７０４は、エラー増幅器を含み、ＰＦＥＴＭＰ７１のノードＧＡＴＥに制御電圧を提供する。ドライバ回路７０４は、反転入力上のスルーレート制御回路７０６からの第１の入力と、非反転入力上のフィードバック回路７０８からの第２の入力とを受け取る。フィードバック回路７０８は、ＰＦＥＴＭＰ７１のドレインと下側レールとの間で直列に結合される抵抗器Ｒ１及びＲ２を含み、抵抗器Ｒ１とＲ２との間の点７１０が、ドライバ回路７０４のために非反転入力に結合されて、フィードバック電圧Ｖｆｂを提供する。

スルーレート制御回路７０６は、電圧基準Ｖｒｅｆと下側レールとの間でソフトスタートコンデンサＣｓｓ（概して外部にある）と直列に結合される電流源ＣＳ７を含む。電流源ＣＳ７とソフトスタートコンデンサＣｓｓとの間の点が、ドライバ回路７０４のための第１の入力に結合される。リセットＮＦＥＴＭＮ７１は、ドライバ回路のための第１の入力と下側レールとの間でソフトスタートコンデンサＣｓｓと並列に結合される。リセットＮＦＥＴＭＮ７１は、過電流保護信号ＯＣＰを受信し、過電流保護信号ＯＣＰは、短絡が生じた場合を除き低値を有する。短絡が生じた場合、過電流保護信号ＯＣＰは高値を有する。ＬＤＯ７００が電源投入されるとノードＳＳは低値を有し、その後、回路がイネーブルされると、電流源ＣＳ７は、ソフトスタートコンデンサＣｓｓを充電する電流Ｉｓｓを供給し、そのため、ノードＳＳは、即座に高値まで急上昇するのではなくゆっくりとランプアップする。ＬＤＯがイネーブルされる一方で出力電圧Ｖｏｕｔが短絡すると、過電流保護回路ＯＣＰが低値から高値に変化し、リセットＮＦＥＴＭＮ７１をオンにし、ＳＳノードが下側レールに短絡してソフトスタートコンデンサＣｓｓがリセットされる。別個の回路（特に図示せず）が、ＧＡＴＥノードをプルアップしてＰＦＥＴＭＰ７１を介する電流を制限し得る。代替の実施例において、電流源ＣＳ７は抵抗器（特に図示せず）で置き換えることができる。

図８のＬＤＯ８００は、図７のＬＤＯ７００と同じ要素の多くを共有し、パス要素ＰＦＥＴＭＰ８１、エラー増幅器を含むドライバ回路８０４、フィードバック回路８０８、及びスルーレート制御回路８０６を含む。ドライバ回路８０４は、反転入力でＳＳノード上の電圧を受信し、非反転入力で、フィードバック回路８０８の抵抗器Ｒ１とＲ２との間のノード８１０から取得したフィードバック電圧Ｖｆｂを受信する。スルーレート制御回路８０６は、ソフトスタートコンデンサＣｓｓを含み、ソフトスタートコンデンサＣｓｓは、同様に概して外部にあり、基準電圧と下側レールとの間で電流源ＣＳ８１及び基準電圧イネーブルＰＦＥＴＭＰ８２と直列に結合されており、ＳＳノードは、基準電圧イネーブルＰＦＥＴＭＰ８２のドレインとソフトスタートコンデンサＣｓｓとの間のノードに結合される。また、スルーレート制御回路８０６は、ＳＳノードと下側レールとの間に結合されるオフセット電流シンクＣＳ８２と、ＳＳノードとフィードバックループ８０８の第１及び第２の抵抗器間のノードとの間に結合されるリセットＮＦＥＴＭＮ８１とを含む。低電位への短絡の間、リセットＮＦＥＴＭＮ８１は、ＳＳノードをフィードバックループの抵抗器Ｒ１とＲ２の間の点に短絡させる。ＳＳノードをフィードバックループに短絡させると、短絡が除去された後にＬＤＯ出力がより速く回復することが可能になるが、回路における発振を避けるために、ＬＤＯドライバのための反転入力でオフセットを強制するため、オフセット電流Ｉｏｆｆｓｅｔをスルーレート制御回路８０６に付加する必要がある。図７の場合と同様に、代替の実施例は、電流源ＣＳ８１及びオフセット電流シンクＣＳ８２を抵抗器（具体的には示されていない）で置き換えることができる。

本記載は、短絡からの回復後にソフトスタートを提供する非常にシンプルな方法を含む。上述したように、本記載に従ったスルーレート制御回路は、ドライバ回路のための入力に外部スロースタートコンデンサ（又は代替として、内部コンデンサ）を結合するためのノードと、ドライバ回路のための入力とスルーレートを規定するための第１の電圧源との間に結合されるスルーレート制御要素と、ドライバ回路のための入力と第２の電圧源との間に結合されるリセットＦＥＴとを含むだけでよい。第１及び第２の電圧源の例には、入力電圧、接地電圧、基準電圧、出力電圧、又は出力電圧の一部がある。スルーレート制御要素は、電流源、電流シンク、又は抵抗器とし得る。回路の必要性に応じて、追加の要素を加えることができる。追加された一つ又は二つのトランジスタは小さく、革新的な回路を実装するための追加の空間はほとんど必要ない。

本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims

スルーレート制御回路であって、
負荷出力と負荷ゲートとを有するパストランジスタと、
ドライバ入力と、前記負荷ゲートに結合されるドライバ出力とを有するドライバ回路要素と、
外部コンデンサの第１の端子に結合するように適応される第１のコンデンサノードであって、前記ドライバ入力に結合される、前記第１のコンデンサノードと、
前記ドライバ入力と第１の電圧源との間に結合され、パワーダウン入力を有するスルーレート制御要素と、
前記ドライバ入力と第２の電圧源との間に結合されるリセット電界効果トランジスタ（ＦＥＴ）であって、前記パワーダウン入力から分離される過電流保護入力を有する、前記リセットＦＥＴと、
を含む、スルーレート制御回路。
請求項１に記載のスルーレート制御回路であって、
前記スルーレート制御要素が、電流源と電流シンクと抵抗器とからなる群から選択される、スルーレート制御回路。
請求項１に記載のスルーレート制御回路であって、
前記第１の電圧源と前記第２の電圧源とが、各々、上側レールと下側レールと基準電圧と前記パストランジスタの出力電圧と前記パストランジスタからのフィードバック電圧とを含む群から選択される、スルーレート制御回路。
請求項１に記載のスルーレート制御回路であって、
前記第２の電圧源と前記ドライバ入力との間に前記リセットＦＥＴと直列に結合され、前記負荷ゲートに結合されるゲートを有するフィードバックトランジスタを更に含む、スルーレート制御回路。
負荷スイッチ回路であって、
供給電圧入力と、
負荷出力と、
接地平面ノードと、
負荷ソースと負荷ドレインと負荷ゲートとを有し、前記負荷ソースと前記負荷ドレインとが前記供給電圧入力と前記負荷出力との間に結合される第１のＰ型電界効果トランジスタ（ＰＦＥＴ）と、
ドライバドレインとドライバソースとドライバゲートとを有するドライバＮ型電界効果トランジスタ（ＮＦＥＴ）を含むドライバ回路であって、前記ドライバドレインと前記ドライバソースとが前記供給電圧入力と前記接地平面ノードとの間に結合され、前記ドライバソースが前記負荷ゲートに結合される、前記ドライバ回路と、
スルーレート制御回路であって、
外部コンデンサの第１の端子に結合するように適応される第１のコンデンサノードであって、前記ドライバゲートに直列に結合される、前記第１のコンデンサノードと、
パワーダウンソースとパワーダウンドレインとパワーダウンゲートとを有するパワーダウンＰＦＥＴであって、前記パワーダウンソースと前記パワーダウンドレインとが前記供給電圧入力と前記接地平面ノードとの間に第１の電流シンクと直列に結合され、前記パワーダウンドレインが前記ドライバゲートに結合され、前記パワーダウンゲートがパワーダウンバー信号を受け取るように適応される、前記パワーダウンＰＦＥＴと、
前記供給電圧入力に結合されるリセットソースと、リセットドレインと、過電流保護信号を受信するように適応されるリセットゲートとを有するリセットＰＦＥＴと、
前記リセットドレインに結合されるフィードバックドレインと、前記ドライバゲートに結合されるフィードバックソースと、前記負荷ゲートに結合されるフィードバックゲートとを有するフィードバックＮＦＥＴと、
を含む、前記スルーレート制御回路と、
を含む、負荷スイッチ回路。
請求項５に記載の負荷スイッチ回路であって、
前記ドライバソースと前記接地平面ノードとの間に結合される第２の電流シンクと、
前記供給電圧入力に結合されるソースと、前記負荷ゲートに結合されるドレインと、前記パワーダウンバー信号を受け取るように適応されるゲートとを有する第２のパワーダウンＰＦＥＴと、
を更に含む、負荷スイッチ回路。
請求項６に記載の負荷スイッチであって、
前記第２のパワーダウンＰＦＥＴによって渡される電流が前記第２の電流シンクによって渡される第２の電流より大きい、負荷スイッチ。
請求項５に記載の負荷スイッチであって、
前記外部コンデンサの第２の端子に結合するように適応される第２のコンデンサノードであって、前記負荷ドレインに結合される、前記第２のコンデンサノードを更に含む、負荷スイッチ。
集積回路であって、
供給電圧入力と負荷出力との間に結合されるパストランジスタであって、制御ゲートを有する、前記パストランジスタと、
ドライバ入力と、前記制御ゲートに結合されるドライバ出力とを有するドライバ回路と、
パワーダウン入力と、前記ドライバ入力に結合されるスルーレート出力とを有するスルーレート制御回路であって、
外部コンデンサの第１の端子に結合するように適応される第１のコンデンサノードであって、前記ドライバ入力に結合される、前記第１のコンデンサノードと、
前記ドライバ入力と第１の電圧源との間に結合されるスルーレート制御要素と、
前記ドライバ入力と第２の電圧源との間に結合されるリセット電界効果トランジスタ（ＦＥＴ）であって、前記パワーダウン入力から分離される過電流保護入力を有する、前記リセットＦＥＴと、
を含む、前記スルーレート制御回路と、
を含む、集積回路。
請求項９に記載の集積回路であって、
前記リセットＦＥＴが、前記ドライバ入力に結合されるドレインと、前記供給電圧入力に結合されるソースとを有するＰ型ＦＥＴ（ＰＦＥＴ）である、集積回路。
請求項１０に記載の集積回路であって、
前記外部コンデンサの第２の端子が前記供給電圧入力に結合される、集積回路。
請求項１１に記載の集積回路であって、
前記スルーレート制御要素が、前記ドライバ入力と接地平面との間に結合される電流シンクを含む、集積回路。
請求項９に記載の集積回路であって、
前記リセットＦＥＴが、前記ドライバ入力に結合されるドレインを有するＮ型ＦＥＴ（ＮＦＥＴ）である、集積回路。
請求項１３に記載の集積回路であって、
前記スルーレート制御要素が抵抗器と電流源とからなる群から選択される要素を含み、前記スルーレート制御要素が基準電圧と前記ドライバ入力との間に結合される、集積回路。
請求項１４に記載の集積回路であって、
前記負荷出力と接地平面との間に第２の抵抗器と直列に結合される第１の抵抗器を含むフィードバック回路であって、前記第１及び第２の抵抗器の間の点が前記ドライバ回路のための第２の入力を提供するように結合される、前記フィードバック回路を更に含む、集積回路。
請求項１３に記載の集積回路であって、
前記リセットＦＥＴのソースが接地平面に結合される、集積回路。
請求項１５に記載の集積回路であって、
前記リセットＦＥＴのソースが、前記第１及び第２の抵抗器の間のノードに結合され、
前記スルーレート制御回路が、基準電圧と前記ドライバ入力との間に電流源と直列に結合され、前記過電流保護入力に結合されるゲートを有する基準電流イネーブルＰＦＥＴと、前記ドライバ入力と前記接地平面との間に結合される電流シンクとを更に含む、集積回路。
請求項９に記載の集積回路であって、
前記集積回路が負荷スイッチと低ドロップアウトレギュレータとのうちの１つである、集積回路。