KR102605124B1 - 증폭기 회로 및 증폭기 회로 내의 출력 전압 오버슈트 감소 방법 - Google Patents

증폭기 회로 및 증폭기 회로 내의 출력 전압 오버슈트 감소 방법 Download PDF

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Abstract

본 발명은 증폭기 및 출력 트랜지스터를 포함하는 증폭기 회로를 개시한다. 상기 증폭기 회로는 상기 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공한다. 상기 증폭기 회로는 상기 출력 트랜지스터의 게이트 노드에 연결되는 슬루율 제어 회로를 더 포함하며, 전원을 구동할 때 상기 출력 트랜지스터의 게이트 노드가 전압이 상승하는 것을 제어하여 출력 전압 오버슈트를 낮춘다.

Description

증폭기 회로 및 증폭기 회로 내의 출력 전압 오버슈트 감소 방법 {AMPLIFIER CIRCUIT AND METHOD FOR REDUCING OUTPUT VOLTAGE OVERSHOOT IN AMPLIFIER CIRCUIT}
본 발명은 전자 회로에 관한 것으로서, 특히 본 발명의 실시예는 커패시터리스(capacitor-less) 선형 정전압 회로에 관한 것이다. 본 명세서에 따른 실시예들은 커패시터리스 정전압 회로에 적용되어, 전원 구동(power-up)시 과부하되는 문제를 감소시킨다. 한편, 본 명세서의 회로 및 방법은 기타의 증폭기 회로에서 전원 구동시 과부하를 줄이는 용도와 관련될 수도 있다.
선형 정압기(linear regulator)는 전원을 입출력하는 사이의 가변 저항으로서 작용하여, 부하에 인가되는 전압을 낮춘다. 따라서, 선형 정압기의 효율은 낮다. 전원 공급을 스위칭하는 직류-직류(DC-DC) 컨버터와 달리, 선형 정압기는 지속적인 작동을 제공하며, 그 사용이 매우 편리하다.
도 1은 기존의 선형 정압 회로를 개략적으로 나타낸 개념도이다. 도 1에 나타난 바와 같이, 선형 정압기(100)는 저전압 강하 정압기(low drop-out; LDO)로서, 입력 전압(VIN)을 수신하며, 조정된 출력 전압(VOUT)을 생성한다. 저전압 강하 정압기는 출력 전압을 조절할 수 있는 직류 선형 정압기이다. 저전압 강하 정압기(100)는 증폭기(110) 및 출력 트랜지스터(MP)를 포함하며, 상기 증폭기(110)는 오차 증폭기로 작용하는 차분 증폭기이며, 상기 출력 트랜지스터(MP)는 공률 전계효과 트랜지스터(FET)일 수 있다. 차분 증폭기(110)는 기준 전압(Vref)과 피드백 전압(Vfb) 사이의 차분을 증폭하도록 구성되며, 이는 저항(R1, R2)을 통해 형성된 전압 분배기에 의해 샘플링된 출력 전압(VOUT)의 일부에 해당한다. 차분 증폭기(110)의 출력은 출력 트랜지스터(MP)의 게이트 노드(122)에 연결된다. 출력 전압(VOUT)은 출력 트랜지스터(MP)의 출력 노드(124)로부터 유도되어 조절된다. 게이트 노드(124)에서의 게이트 전압은 도 1에 도시된 바와 같이 Vmcg에 해당한다. 도 1에는 저전압 강하 정압기(100)에 작동 전원을 제공하는 입력 전압(VIN)도 도시되어 있다. 인출 전류(Iload)로 표시되는 부하 장치는 저전압 강하 정압기(100)로부터 제공되는 전압을 수신한다.
이상적인 연산 증폭기 이득을 위해, 출력 전압은 하기와 같은 공식으로 제시된다:
이때, 기준 전압(VREF)은 예컨대 1.205V의 밴드갭 기준 전압일 수 있다.
도 1에서, 종래 보상 방식의 선형 전압 정압기(LDO)는 비교적 큰 외부 커패시터(Cext)를 필요로 하며, 통상적으로 마이크로 패럿 범위에서 안정성을 제어한다. 이러한 경우, 집적 회로 칩은 외부 커패시터(Cext)에 연결하기 위한 핀이 필요하므로, 회로 기판의 원가 및 면적이 증가하게 된다. 등가 직렬 저항(ESR)은 외부 커패시터(Cext)와 직렬 연결된다. 칩에서의 추가적인 핀 및 외부의 낮은 등가 직렬 저항(ESR) 커패시터를 사용하는 것을 방지하기 위해, 커패시터리스 선형 정압기를 사용하기는 하지만 부하의 안정성과 과도 응답을 개선할 필요가 있다.
그러므로, 상기와 같은 문제점을 해결할 수 있는 개선된 방법 및 시스템이 필요하다.
본 발명의 실시예에 따르면, 전원 구동시 증폭기 회로의 과부하를 감소시키기 위한 회로 및 방법을 제공한다.
실시예들에 있어서, 전류 소스는 게이트 전류가 상승하는 슬루율(slew-rate)을 제어하기 위해 출력 트랜지스터의 게이트 노드에 연결되고, 출력 전압이 침투하는 것을 방지한다. 감지 회로는 출력 전압을 모니터링 하며, 증폭기 회로의 정상 작동을 위해 슬루율을 제어하여 디스에이블화한다.
본 발명의 실시예에 따르면, 증폭기 회로는 피드백 회로를 형성하는 증폭기 및 출력 트랜지스터를 구비하는 선형 정압기를 포함한다. 상기 증폭기는 기준 전압 및 상기 피드백 루프로부터의 피드백 전압을 수신하도록 구성되며, 상기 출력 트랜지스터는 출력 노드를 구비하여 부하 장치에 출력 전압을 제공한다. 상기 증폭기 회로는, 상기 출력 트랜지스터의 게이트 노드에 연결되고 상기 게이트 노드의 슬루율을 제어하도록 구성되며, 전원 구동시의 전압 상승을 제어하여 출력 전압 오버슈트를 감소시키는 슬루율 제어 회로를 더 포함한다.
실시예들에 있어서, 출력 전압이 소정의 전압 레벨에 도달하면, 상기 증폭기 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성된다.
실시예들에 있어서, 상기 슬루율 제어 회로는 스위칭 트랜지스터 및 다이오드 연결 트랜지스터를 포함하고, 상기 다이오드 연결 트랜지스터의 게이트 노드는 전류 미러를 형성하도록 상기 출력 트랜지스터의 게이트 노드에 연결되며, 상기 다이오드 연결 트랜지스터의 게이트 노드는 상기 다이오드 연결 트랜지스터의 드레인 노드에 연결된다.
실시예들에 있어서, 상기 다이오드 연결 트랜지스터 및 상기 스위칭 트랜지스터는 P형 금속 산화물 반도체(PMOS) 트랜지스터이다.
실시예들에 있어서, 슬루율은 다이오드 연결 트랜지스터에서의 바이어스 전류 및 다이오드 연결 트랜지스터의 크기에 의해 결정된다.
실시예들에 있어서, 증폭기 회로는 출력 전압 레벨 감지 회로를 더 포함하며, 출력 트랜지스터의 출력 노드에 연결된다. 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 스위칭 트랜지스터를 턴-오프시켜 상기 슬루율 제어 회로를 디스에이블시키도록 구성된다.
실시예들에 있어서, 출력 전압 레벨 감지 회로는 제1 전류원, 제1 트랜지스터 및 바이어스 저항을 포함하며, 전압 공급 장치와 접지 노드 사이에 직렬 연결되고, 제1 트랜지스터의 게이트 노드는 출력 트랜지스터의 출력 노드에 연결된다. 출력 전압 레벨 감지 회로는 상기 제1 트랜지스터의 소스 노드와 상기 접지 노드 사이에 연결되는 제2 트랜지스터; 및 상기 제1 트랜지스터의 드레인 노드에 연결되는 게이트 노드를 구비하며, 상기 제2 트랜지스터 및 상기 슬루율 제어 회로의 상기 스위칭 트랜지스터의 게이트 노드에 연결된 드레인 노드를 구비하는 제3 트랜지스터를 더 포함한다.
실시예들에 있어서, 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성되고, 상기 소정의 전압 레벨은 상기 제1 전류원, 상기 바이어스 저항 및 상기 제1 트랜지스터의 문턱 전압에 따라 결정된다.
실시예들에 있어서, 제1 트랜지스터, 제2 트랜지스터 및 제3 트랜지스터는 n형 금속 산화물 반도체(NMOS) 트랜지스터이다.
실시예들에 있어서, 증폭기 회로는, 전원 구동시 증폭기의 제1 바이어스 전류 및 정상 작동시 상기 증폭기의 제2 바이어스 전류를 선택하도록 구성되는 증폭기 바이어스 선택 회로를 더 포함하며, 이때, 제1 바이어스 전류는 제2 바이어스 전류보다 크다.
본 발명의 실시예에 따르면, 증폭기 회로는 증폭기 및 출력 트랜지스터를 포함한다. 상기 증폭기 회로는 상기 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공한다. 증폭기 회로는, 출력 트랜지스터의 게이트 노드에 연결되고 상기 출력 트랜지스터의 게이트 노드의 슬루율을 제어하도록 구성된 슬루율 제어 회로를 더 포함하며, 전원 구동시 전압 상승을 제어하여 출력 전압 오버슈트를 감소시킨다.
실시예들에 있어서, 증폭기 회로는 출력 전압 레벨 감지 회로를 더 포함하며, 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성된다.
실시예들에 있어서, 상기 슬루율 제어 회로는 스위칭 트랜지스터 및 다이오드 연결 트랜지스터를 포함한다. 상기 다이오드 연결 트랜지스터의 게이트 노드는 전류 미러를 형성하도록 상기 출력 트랜지스터의 게이트 노드에 연결되며, 상기 다이오드 연결 트랜지스터의 게이트 노드는 상기 다이오드 연결 트랜지스터의 드레인 노드에 연결된다.
실시예들에 있어서, 상기 출력 전압 레벨 감지 회로는 상기 출력 트랜지스터의 상기 출력 노드에 연결되고, 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 스위칭 트랜지스터를 턴-오프시켜 상기 슬루율 제어 회로를 디스에이블시키도록 구성된다.
실시예들에 있어서, 출력 전압 레벨 감지 회로는 제1 전류원, 제1 트랜지스터 및 바이어스 저항을 포함하며, 전압 공급 장치와 접지 노드 사이에 직렬 연결되고, 제1 트랜지스터의 게이트 노드는 출력 트랜지스터의 출력 노드에 연결된다. 출력 전압 레벨 감지 회로는 상기 제1 트랜지스터의 소스 노드와 상기 접지 노드 사이에 연결되는 제2 트랜지스터; 및 상기 제1 트랜지스터의 드레인 노드에 연결되는 게이트 노드를 구비하며, 상기 제2 트랜지스터 및 상기 슬루율 제어 회로의 상기 스위칭 트랜지스터의 게이트 노드에 연결된 드레인 노드를 구비하는 제3 트랜지스터를 더 포함한다.
본 발명의 실시예에 따르면, 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법을 제공한다. 상기 증폭기 회로는 증폭기 및 출력 트랜지스터를 포함하며, 증폭기는 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공한다. 상기 방법은 출력 트랜지스터의 게이트 노드를 슬루율 제어 회로에 연결하고 상기 게이트 노드에서의 슬루율을 제어하여, 전원 구동시 출력 전압 오버슈트를 줄이는 단계를 포함한다.
실시예들에 있어서, 상기 방법은 출력 전압이 소정의 전압 레벨에 도달하면 슬루율 제어 회로를 디스에이블시키는 단계를 더 포함한다.
실시예들에 있어서, 본 방법은, 다이오드 연결 트랜지스터를 포함하고 스위칭 트랜지스터에 직렬 연결되는 슬루율 제어 회로를 사용하여, 다이오드 연결 트랜지스터와 출력 트랜지스터로 하여금 전류 미러를 형성하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은, 출력 전압이 소정의 전압 레벨에 도달하면 스위칭 트랜지스터를 턴-오프하는 단계를 더 포함한다.
실시예들에 있어서, 상기 방법은, 전원 구동시 상기 증폭기용 제1 바이어스 전류를 선택하고 정상 작동 중에 증폭기에 사용되는 제2 바이어스 전류를 선택하는 단계를 더 포함하며, 제1 바이어스 전류는 제2 바이어스 전류보다 크다.
본 발명의 특징 및 효과는 하기의 도면을 참조하여 더 명확히 이해될 수 있다. 도면에서, 유사한 구성 요소 또는 특징은 동일한 도면 부호를 가질 수 있다. 또한, 동일한 유형의 다양한 구성 요소들은 유사한 구성 요소와 구별 가능한 제2 부호를 도면 부호 뒤에 부가할 수 있다. 명세서에서 제1 요소의 부호만 사용하는 경우 해당 설명은 동일한 제1 요소의 부호를 갖는 유사한 요소에 적용될 수 있으며, 제2 요소의 부호와는 무관하다.
도 1은 기존의 선형 정압 회로를 개략적으로 나타낸 개념도이다.
도 2a는 커패시터리스 선형 정압 회로의 등가 회로를 개략적으로 도시한 개념도이고,
도 2b는 도 2a의 선형 정압기의 극점 위치를 도시하는 이득 및 주파수 다이어그램이다.
도 3a는 본 발명의 일 실시예에 따라 파형을 갖는 선형 정압 회로가 전원 구동시의 출력 응답을 도시하는 개략적으로 도시한 개념도이고,
도 3b는 전원 구동시 칩의 출력 트랜지스터(MP)의 게이트 전압(Vg) 상태를 도시한 시뮬레이션된 파형도이다.
도 4는 본 발명의 일 실시예에 따른 선형 정압기 회로를 개략적으로 도시하는 개념도이다.
도 5는 본 발명의 실시예에 따른 바이어스 전류 선택을 갖는 증폭기를 개략적으로 도시하는 개념도이다.
도 6은 본 발명의 일 실시예에 따른 전원 구동시 증폭기의 작동을 도시하는 파형도이다.
도 7은 본 발명의 일 실시예에 따른 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법을 도시하는 개략적인 흐름도이다.
이하, 도면을 참조하여 본 발명의 양태를 보다 상세히 설명한다. 상기 양태는 본 발명을 부분적으로 나타내며, 도면을 통해 예시적인 특징을 도시한다. 한편, 상기 특징은 다양한 형태로 구현될 수 있으며, 본 명세서에 열거된 조합으로만 제한되는 것으로 해석되어서는 안 된다. 오히려, 상기와 같은 조합을 제공함으로써 본 개시가 보다 철저하고 완전해지며, 청구 범위를 통해 더욱 명백해질 것이다. 다른 측면에서, 본 개시의 특징은 방법 및 장치에 의해 달성될 수 있고/있거나 제품을 통해 구현될 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미를 갖는 것으로 간주되어서는 안 된다.
도 2a는 커패시터리스 선형 정압 회로의 등가 회로를 개략적으로 도시한 개념도이고, 도 2b는 도 2a의 선형 정압기의 극점 위치를 도시하는 이득 및 주파수 다이어그램이다. 도 2a에 도시된 바와 같이, 선형 정압기(200)는 입력 전압(VIN)을 수신하고, 조정된 출력 전압(VOUT)을 생성한다.
선형 정압기(200)는 이득(Gm1), 내부 저항(R1n) 및 커패시터(C1)를 구비하는 오차 증폭기(ErrorAmp)를 포함한다. 선형 정압기(200)는 전송 트랜지스터로 사용될 수도 있는 출력 트랜지스터(Mp)를 더 포함하고, 피드백 루프는 저항(R11) 및 저항(R12)의 전압 분배기의 중간점에서부터 오차 증폭기(ErrorAmp)의 입력 노드까지 형성된다. 출력 트랜지스터(Mp)는 관련된 기생 커패시터(CGS, CGD) 및 기생 저항(RDS)을 구비한다. 외부 부하 장치는 전류(Iload)로 표시된다.
선형 정압기(200)는 도 2b에 도시된 바와 같이 2개의 주요 극점을 가지는 보상없는 커패시터리스 정압기로서, 제1 극점(P1)은 오차 증폭기의 출력 극점이고, 제2 극점(P2)은 부하 관련 출력 극점이다. 주된 제1 극점(P1)은 하기와 같이 표시된다:
이 때, Apass는 출력 트랜지스터(Mp)의 전압 이득에 해당한다. 따라서, 제1 극점(P1)은 통상적으로 수 kHz인 저주파에 상주한다. 이는 오차 증폭기의 출력 저항이 충분한 직류 루프 이득을 가질 만큼 상대적으로 크기 때문이다.
제2 극점(P2)은 출력 VOUT에 배치되며, 하기 공식에 표시된 바와 같다:
이 때, Gmp는 출력 트랜지스터(Mp)의 트랜스컨덕턴스 이득이고, Rout은 전류 부하 효과에 의해 생성된 등가 저항이고, Cout은 칩 상의 부하 커패시터이다. 칩 면적의 제한으로 인해 통상적으로 100 pF 미만이다.
전송 트랜지스터의 트랜스컨덕턴스 이득(Gmp) 및 기생 커패시터(RDS)는 부하 전류가 증가함에 따라 변할 수 있으며, 이로 인해 부하 상태를 민감하게 한다. 큰 부하 전류는 제2 극점(P2)을 더 높은 주파수로 활성화할 수 있고, 제1 극점(P1)을 상당히 초과한다. 낮은 전류에서, 유효한 부하 저항이 현저하게 증가하고, 더 낮은 주파수 방향으로 제2 극점(P2)이 밀릴 수 있다. 극점의 위치가 변하면서 루프의 안정성을 확보할 수 없게 된다. 이 외에도, 기생 커패시터(CGD)의 부작용은 루프 위상여유를 감소시키는 우반평면(RHP) 영점이 형성되는 것이다. 따라서, 커패시터리스 정압기 회로는 루프의 안정성을 확보하기 위해 더욱 주의하여 설계되어야 한다.
도 3a는 본 발명의 일 실시예에 따라 파형을 갖는 선형 정압 회로가 전원 구동시 출력 응답을 도시하는 개략적으로 도시한 개념도이다. 선형 정압기(300)의 구성요소는 도 1에 도시된 구성요소와 유사하다. 따라서, 여기에서는 다시 상세히 설명하지 않는다.
커패시터리스 정압기의 문제점과 관련하여 전술한 바와 같이, 외부 커패시터를 사용하지 않으면 안정성을 해결하기 곤란해진다. 따라서, 본 발명은 피드백 응답 속도를 전환하여, 충분한 위상 여유를 구현한다. 결과적으로, 칩의 전원 구동시, 출력 트랜지스터(MP)의 게이트 전압(Vg)에 대한 제어를 시작하기 전에, 차단 영역으로부터 선형 작동으로 오차 증폭기를 유도하기 위한 소정의 시간이 필요하다. 이러한 출력의 전송 트랜지스터는 상당히 크며, 도 3B의 파형(310)에 도시된 바와 같이 트랜지스터(MP)의 게이트 상의 글리치를 출력한다. 전원이 구동되는 상태로 인해 전체 레일의 입력 전압(VIN)을 생성할 수 있다. 예를 들어, 파형(320)에 도시된 바와 같이 3.6V가 출력 전압(Vout)에 나타난다. 이는 정압기가 1.8V 논리 회로를 구동하도록 설계된 경우에 문제를 야기할 수 있다. 출력 전압이 1.8V + 200mV에 도달하는 경우, 1.8V 논리 회로는 트랜지스터의 게이트 산화층에서 과전압 스트레스를 받는다. 결과적으로 시간이 지나면서 회로의 성능이 저하된다.
도 3b는 전원 구동시 칩의 출력 트랜지스터(MP)의 게이트 전압(Vg) 상태를 도시한 시뮬레이션된 파형도이다. 도 3b는 공급 전압(VDDMIC, VDDB)이 각각 3.6V 및 3.3V로 빠르게 상승하는 것을 도시한다. 또한, 도 3b는 슬루율 제어가 없는 종래의 커패시터리스 정압기 회로에서의 출력 트랜지스터의 게이트 전압(Vg)의 파형(310) 및 출력 전압(Vout)의 파형(320)을 도시한다. 본 예시에서, 출력 트랜지스터(MP)의 게이트 전압(Vg)에 음의 방향의 글리치(311)가 존재하기 때문에, 출력 전압(Vout)의 글리치(322)가 전체 레일 전압의 3.6V에 도달하게 된다.
본 발명의 일부 실시예에서, 증폭기 회로는 전원 구동시의 글리치 문제를 해결하기 위해 증폭기에 추가한 피드백 회로를 포함할 수 있다. 증폭기 회로는 증폭기 및 출력 트랜지스터를 포함할 수 있다. 증폭기는 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공한다. 증폭기 회로는 출력 트랜지스터의 게이트 노드에 연결되는 슬루율 제어 회로를 더 포함하며, 전원 구동시 출력 트랜지스터의 게이트 노드의 전압이 상승하는 것을 제어함으로써, 출력 전압 오버슈트 또는 글리치를 감소시킨다.
슬루율(slew-rate)은 통상적으로 파형의 변화율로 정의되며, 경사도와 동일하다. 본 명세서에서 사용하는 "슬루율 제어 회로"는 회로 노드의 전압 상승 비율을 제어하는 회로를 가리킨다. 사용되는 선형 정압기는 하기의 도 4에 일례로 도시되어 있다.
도 4는 본 발명의 일 실시예에 따른 선형 정압기 회로를 개략적으로 도시하는 개념도이다. 도 4에 나타난 바와 같이, 증폭기 회로(400)는 증폭기(A1) 및 출력 트랜지스터(MP)를 포함하는 선형 정압기(410)를 포함한다. 또한, 저항(R1, R2)과 형성되는 피드백 저항 전압분배기는 피드백 루프를 한다. 증폭기(A1)는 기준 전압(Vref) 및 피드백 루프로부터의 피드백 전압(Vfb)을 수신하도록 구성된다. 출력 트랜지스터(MP)는 출력 전압(Vout)을 부하 장치(도 4에 미도시)에 제공하기 위한 출력 노드(411)를 구비한다. 증폭기 회로(400)는, 출력 트랜지스터(MP)의 게이트 노드(412)에 연결되고 전원 구동시 게이트 노드(412)의 전압 상승을 제어하도록 구성된 슬루율 제어 회로(420)를 더 포함하며, 출력 전압 오버슈트를 낮춘다.
슬루율 제어 회로(420)는 스위칭 트랜지스터(MS) 및 다이오드 연결 트랜지스터(MD)를 포함하고, 공급 전압(VIN)(입력 전압이라고도 함)과 출력 트랜지스터(MP)의 게이트 노드(412) 사이는 직렬 연결된다. 다이오드 연결 트랜지스터(MD)의 게이트 노드는 전류 미러를 형성하도록 출력 트랜지스터(MP)의 게이트 노드(412)에 연결된다. 다이오드 연결 트랜지스터(MD)의 게이트 노드는 다이오드 연결 트랜지스터(MD)의 드레인 노드에 연결되고, 이 둘 모두 출력 트랜지스터(MP)의 게이트 노드(412)에 연결된다. 공급 전압(VIN)은 외부 전원 공급 장치로부터 유입되는 전원 공급 전압이며, 증폭기 회로의 전원 공급에 사용된다. 본 실시예에서, 다이오드 연결 트랜지스터(MD) 및 스위칭 트랜지스터(MS)는 P형 금속 산화물 반도체(PMOS) 트랜지스터이다.
실시예들에 있어서, 슬루율은 다이오드 연결 트랜지스터의 바이어스 전류 및 다이오드 연결 트랜지스터의 크기에 의해 결정된다. 본 예시에서, 전류 미러는 다이오드 연결 트랜지스터(MD)의 스트로크에 의해 출력 트랜지스터(MP)가 전류원으로 작용할 수 있다. 다이오드 연결 트랜지스터의 크기를 변경함으로써, 출력 트랜지스터(MP)에서의 전류를 변경할 수 있다.
증폭기 회로(400)는 출력 전압이 소정의 전압 레벨에 도달하면 슬루율 제어 회로가 디스에이블되도록 구성된다. 도 4의 예시에서, 증폭기 회로(400)는 출력 트랜지스터(MP)의 출력 노드(411)에 연결되는 출력 전압 레벨 감지 회로(430)를 더 포함한다. 출력 전압 레벨 감지 회로(430)는 출력 전압이 소정의 전압 레벨에 도달하면 스위칭 트랜지스터(MS)를 턴오프하도록 구성되어, 슬루율 제어 회로(420)가 디스에이블된다.
도 4의 예시에서, 출력 전압 레벨 감지 회로(430)는, 제1 트랜지스터(M1)의 소스와 접지 노드(GND) 사이에 직렬 연결되는 제1 전류원(431), 제1 트랜지스터(M1) 및 바이어스 저항(Rb)을 포함한다. 제1 트랜지스터(M1)의 게이트 노드는 출력 트랜지스터(MP)의 출력 노드(411)에 연결된다. 제2 트랜지스터(M2)는 제1 트랜지스터(M1)에 대한 분기 경로의 역할을 한다. 제3 트랜지스터(M3)는 제2 전류원(432)에 연결된다. 제3 트랜지스터(M3)는 제1 트랜지스터(M1)의 드레인 노드에 연결되는 게이트 노드(433)를 가지며, 제3 트랜지스터(M3)의 드레인 노드(434)는 제2 트랜지스터(M2)에 연결된다. 제3 트랜지스터(M3)의 드레인 노드(434)는 슬루율 제어 회로(420)의 스위칭 트랜지스터(MS)의 게이트 노드(422)에도 연결된다.
출력 전압 레벨 감지 회로(430)는 출력 전압(Vout)이 소정의 전압 레벨에 도달할 때 슬루율 제어 회로(420)가 디스에이블되도록 구성된다. 상기 소정의 전압 레벨은 제1 전류원(431)의 바이어스 전류(Ib), 바이어스 저항(Rb)의 저항값 및 제1 트랜지스터(M1)의 문턱 전압에 따라 결정된다. 도 4의 예시에서, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 제3 트랜지스터(M3)는 n형 금속 산화물 반도체(NMOS) 트랜지스터이다.
도 4에 나타난 바와 같이, 증폭기 회로(400)는 선형 정압기이다. 증폭기 회로(400)는 입력 전압(VIN)이 출력 트랜지스터(MP)에 연결될 때 도 1 내지 3의 예에서 도시된 바와 같이 저전압 강하 정압기(LDO)로서 작용하도록 구성될 수 있다.
도 4에서, 증폭기(A1)는 오차 증폭기로 작용할 수 있으며, 전원 공급 장치와 접지 단자 사이에 연결된다. 예컨대, 오차 증폭기는 차분 증폭기로 작용할 수 있으며, 기준 전압과 조정된 출력 전압 사이의 차분을 기반으로 하는 게이트 전압을 제공하도록 구성된다. 차분 증폭기는 한 쌍의 입력 트랜지스터, 한 쌍의 바이어스 트랜지스터 및 한 쌍의 전류 미러 트랜지스터를 포함할 수 있다. 출력 트랜지스터(MP)는 게이트 노드를 포함하고, 차분 증폭기의 출력 노드에 연결되며, 게이트 전압을 수신하고, 조정된 출력 전압을 출력 트랜지스터의 출력 노드에 제공한다.
증폭기 회로(400)의 작동에 있어서, 선형 정압기로서의 작동에 관한 설명은 다음과 같다. 우선, 모든 노드의 전압은 0이다. 전원 구동시, 공급 전압(VIN)이 빠르게 상승하기 시작한다. 출력 전압 레벨 감지 회로(430)에서 제1 트랜지스터(M1)의 드레인 노드 상의 전압(V1)도 빠르게 상승하며, 제1 트랜지스터(M1)의 드레인 상의 바이어스 전류(Ib)에 의해 설정된다. 전압(V1)이 빠르게 상승하여 제3 트랜지스터(M3)의 게이트에 연결되면, 제3 트랜지스터(M3)의 드레인 상의 전압(V0)은 계속해서 낮은 레벨을 유지한다. 전압(V0)이 낮게 유지됨에 따라, 슬루율 제어 회로(420)는 스위칭 트랜지스터(MS)에 의해 개시된다. 이로써 소스 전압(V3)이 다이오드 연결 트랜지스터(MD)의 드레인으로 전송되도록 하고, 다이오드 연결 트랜지스터(MD)는 출력 트랜지스터(MP)의 게이트 노드(412)에 연결된다. 이 때, 다이오드 연결 트랜지스터(MD)은 출력 트랜지스터(MP)에 연결되어, 전류 미러로 작용한다. 따라서, 전송 트랜지스터(MP)에 흐르는 과대 전류가 제한되고 제어된다. 또한, 다이오드는 연결 트랜지스터(MD)는 출력 트랜지스터(MP)의 게이트 노드(412)의 전압을 VIN-Vthp로 제한하도록 제어하는 역할을 하며, Vthp는 P형 금속 산화물 반도체의 다이오드 연결 트랜지스터(MD)의 문턱 전압에 해당한다. 이를 통해 정압기 회로가 안정적으로 전압(Vout)을 증가시키게 되어, 제1 트랜지스터(M1)의 게이트에 글리치가 발생하지 않게 된다.
출력 노드(411)에 있는 경우, 즉, 제1 트랜지스터(M1)의 게이트 노드의 출력 전압(Vout)은 소정의 전압 레벨(Vt+IR)에 도달하고, 제1 트랜지스터(M1)가 턴-온된다. 여기서 Vt는 제1 트랜지스터(M1)의 문턱 전압이고, I는 제1 전류원(431)의 바이어스 전류(Ib)이며, R은 바이어스 저항(Rb)의 저항값이다. 제1 트랜지스터(M1)가 턴-온되면, 게이트 노드(433)의 전압(V1)이 낮아지게 되고, 제3 트랜지스터(M3)를 턴-오프한다. 제3 트랜지스터(M3)의 드레인 노드(434)의 전압(V0)이 높아지게 되고, 스위칭 트랜지스터(MS)를 턴-오프함으로써, 슬루율 제어 회로(420)가 디스에이블된다. 이와 동시에, 제2 트랜지스터(M2)가 턴온되고, 제1 트랜지스터(M1)의 소스 전압(V2)을 접지로 풀링한다. 동시에, 피드백 루프는 출력 전압(Vout)을 추적하기 시작하고, 오차 증폭기(A1)는 선형 영역으로 진입한다.
상기 증폭기 회로는, 전원 구동시 증폭기용 제1 바이어스 전류 및 정상 동작 중에 증폭기용 제2 바이어스 전류를 선택하도록 구성되는 증폭기 바이어스 전류 선택 회로를 더 포함할 수 있으며, 이때, 제1 바이어스 전류는 제2 바이어스 전류보다 크다.
도 5는 본 발명의 실시예에 따른 바이어스 전류 선택을 갖는 증폭기를 개략적으로 도시하는 개념도이다. 도 5에 도시된 바와 같이, 증폭기(A1)는 도 4의 증폭기(A1)와 유사하며, 도 4의 선형 정압기(410)와 같이 선형 정압기에도 사용될 수 있다. 증폭기(A1)는 바이어스 전류(510)를 수신하도록 구성된다. 도 5에는 증폭기 바이어스 전류 선택 회로(520)가 더 도시되어 있다. 본 실시예에서는 2:1인 멀티플렉서 회로에 해당하고, 바이어스 전류(ibias0, ibias1)에 대한 2개의 입력 단자를 구비하며, 제어 신호의 전압(V0)를 선택한다. 전압(V0)은 도 4에서의 슬루율 제어 회로(420)를 턴오프하기 위한 신호이다.
회로의 전원 구동 시, 제어 신호 전압의 전압(V0)은 2:1 멀티플렉서의 선택 입력으로도 사용된다. V0 = 0이고, 증폭기(A1)에 사용되는 바이어스 전류는 바이어스 전류(ibias1)로 선택될 수 있으며, 이때 ibias1>ibias0이고, 바이어스 전류(ibias0)는 증폭기(A1)의 정상 작동을 위한 바이어스 전류이다. 전원을 켜는 단계에서 바이어스 전류(ibias1)가 높아짐에 따라, 증폭기(A1)가 빠르게 반응하여, 피드백 루프를 변경하고 출력 전압을 추적할 수 있다.
도 6은 본 발명의 일 실시예에 따른 전원 구동시 증폭기의 작동을 도시하는 파형도이다. 도 6은 칩에 전원 구동시 출력 트랜지스터(MP)의 게이트 전압(Vg)의 특성을 나타내는 시뮬레이션 파형을 도시한다. 상기 도면은 슬루율(SR) 제어가 없는 종래 커패시터리스 정압기 회로의 출력 트랜지스터 게이트 전압(Vg)의 파형(610) 및 출력 전압(Vout)의 파형(620)을 도시한다. 본 예시에서, 출력 트랜지스터(MP)의 게이트 전압(Vg)의 파형(610)에는 음의 방향의 글리치(611)를 가지기 때문에, 출력 전압(Vout)의 파형(620) 중의 글리치(622)가 전체 레일 전압(3.6V)에 도달하게 된다. 다음의 도면은 상술한 바와 같이 커패시터리스 정압기 회로의 슬루율(SR) 제어 하에서 출력 트랜지스터 게이트 전압 Vg의 파형(630)과 출력 전압 Vout의 파형(640)을 도시한다. 슬루율 및 문턱값 레벨을 제어함으로써 글리치의 발생을 방지한다. 따라서, 상술한 회로는 정압기와 같은 증폭기를 허용하며, 출력 트랜지스터의 전압을 정확한 레벨까지 안정적으로 상승시켜, 오버슈트가 발생하지 않게 된다.
도 4의 증폭기 회로(400)와 같은 증폭기 회로에 관한 상기 실시예에서, 전원 구동시 출력 트랜지스터(MP)의 게이트 노드(412)의 게이트 전압(Vg)의 슬루율은, 다이오드 연결 트랜지스터(MD)와 출력 트랜지스터(MP)의 면적 비율을 변경함으로써 변경할 수 있다. 슬루율 제어 회로(420)를 턴-오프하기 위한 기설정된 전압 레벨은, 출력 전압 레벨 감지 회로(430)에서의 제1 트랜지스터(M1)에 직렬 연결된 저항(Rb)의 저항값을 변경함으로써 조절할 수 있다. 상술한 도 5를 더 조합하면, 제1 바이어스 전류(ibias1)는 전원 구동시 증폭기(A1)의 바이어스 전류로 선택될 수 있으며, 제2 바이어스 전류(ibias0)는 정상 작동 시 증폭기(A1)의 바이어스 전류로 선택될 수 있다. 제2 바이어스 전류(ibias0)는 제1 바이어스 전류(ibias1)보다 낮다. 더 높은 2차 바이어스 전류(ibias1)를 선택함으로써, 증폭기는 더 빠르게 피드백 루프 중의 변화에 응답하고 출력 전압을 추적할 수 있다.
도 7은 본 발명의 일 실시예에 따른 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법을 도시하는 개략적인 흐름도이다. 도 7에 도시된 바와 같이, 상기 방법(700)은 증폭기 및 출력 트랜지스터를 포함하는 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법이다. 증폭기는 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공한다. 상기 방법(700)은 다음의 단계(710)를 포함한다: 슬루율 제어 회로를 사용하여 출력 트랜지스터의 게이트 노드에 연결하고, 출력 전압 오버슈트를 줄이기 위해 출력 트랜지스터의 게이트 노드의 전압 상승을 제어하는 단계. 상기 방법(700)은 다음의 단계(720)를 더 포함한다: 출력 전압이 소정의 전압 레벨에 도달하면, 슬루율 제어 회로를 디스에이블시키는 단계. 상기 방법(700)은 하기의 단계(730)를 더 포함한다: 다이오드 연결 트랜지스터를 스위칭 트랜지스터와 직렬 연결하는 슬루율 제어 회로를 사용하여, 다이오드 연결 트랜지스터와 출력 트랜지스터로 하여금 전류 미러를 형성하는 단계. 단계(740)에서는: 출력 전압이 소정의 전압 레벨에 도달하면, 스위칭 트랜지스터를 턴-오프한다. 단계(750)에서, 상기 방법은 다이오드 연결 트랜지스터와 출력 트랜지스터의 면적 비율을 변경하여 전원 구동시 출력 트랜지스터의 게이트 전압의 슬루율을 변경하는 단계를 포함할 수 있다. 단계(760)에서, 슬루율 제어 회로를 끄기 위한 소정의 전압 레벨은 출력 전압 레벨 감지 회로에 직렬 연결된 트랜지스터의 저항의 저항 값을 변경함으로써 조정할 수 있다. 또한, 상기 방법(700)은 다음의 단계(770)를 더 포함할 수 있다: 전원 구동시 증폭기에 사용되는 바이어스 전류를 선택하고, 정상 작동 중에 증폭기에 사용되는 제2 바이어스 전류를 선택하는 단계. 이때, 제1 바이어스 전류는 제2 바이어스 전류보다 크다. 더 큰 제1 바이어스 전류를 선택함으로써, 증폭기는 빠르게 피드백 루프 중의 변화에 응답하고 출력 전압을 추적할 수 있다.
본 명세서에 설명된 방법 및 단계는 컴퓨터 판독 가능 저장 매체 또는 장치에 저장된 코드 및/또는 데이터로 부분적으로 또는 완전히 구현될 수 있다. 컴퓨터 시스템이 이러한 코드 및/또는 데이터를 읽고 실행할 때, 컴퓨터 시스템은 관련된 방법 및 단계를 구현할 수 있다. 방법 및 단계는 하드웨어 모듈 또는 장비에서 부분적으로 또는 완전히 구현될 수도 있다. 하드웨어 모듈 또는 장비가 구동되는 경우, 이들은 관련된 방법과 단계를 구현한다. 본 명세서에서 설명하는 방법과 단계는 코드, 데이터, 하드웨어 모듈 또는 장비를 조합하여 구현할 수 있다.
이상으로 본 개시는 일부 실시예들을 설명하였다. 그러나, 이러한 실시예들은 다양한 수정이 가능하며, 본 명세서에서 개시된 원리는 다른 실시예에도 적용될 수 있다. 또한, 본 개시의 사상을 벗어나지 않는 범위 내에서 다양한 구성요소 및/또는 방법의 단계/블록은 구체적으로 개시된 것과 상이한 구성으로 구현될 수 있다. 해당 기술 분야에 속하는 통상의 지식을 가진 자는 이러한 교시에 기초하여 다른 실시예 또는 변형을 용이하게 도출할 수 있다. 그러므로, 전술한 명세서 및 도면을 조합하여, 후술하는 청구 범위는 모든 실시예 및 수정을 아우르는 것으로 의도된다.
100: 저전압 강하 정압기 110,A1: 증폭기
122,412,422,433: 게이트 노드 124,411: 출력 노드
200,300,410: 선형 정압기 310,320,610,620,630,640: 파형
311,322,611,622: 글리치 400: 증폭기 회로
420: 슬루율 제어 회로 430: 출력 전압 레벨 감지 회로
431: 제1 전류 소스 432: 제2 전류 소스
434: 드레인 노드 510,Ib,ibias0,ibias1: 바이어스 전류
520: 증폭기 바이어스 전류 선택 회로 700: 방법
710,720,730,740,750,760,770: 단계 CGS,CGD: 기생 커패시터
Cext: 외부 커패시터 C1: 커패시터
ESR: 등가 직렬 저항 ErrorAmp: 오차 증폭기
GND: 접지 노드 Gm1: 이득
Iload: 전류 MD: 다이오드 연결 트랜지스터
MP,Mp: 출력 트랜지스터 MS: 스위칭 트랜지스터
M1: 제1 트랜지스터 M2: 제2 트랜지스터
M3: 제3 트랜지스터 P1: 제1 극점
P2: 제2 극점 Rb: 바이어스 저항
RDS: 기생 저항 R1,R2,R11,R12: 저항
R1n: 내부 저항 VIN,VDDMIC,VDDB: 공급 전압
Vfb: 피드백 전압 Vg,Vmcg: 게이트 전압
Vout: 출력 전압 Vref: 기준 전압
V0,V1: 전압 V2: 소스 전압
V3: 소스 전압

Claims (20)

  1. 피드백 루프를 형성하도록 증폭기 및 출력 트랜지스터를 구비하며, 상기 증폭기는 기준 전압 및 상기 피드백 루프로부터의 피드백 전압을 수신하도록 구성되고, 상기 출력 트랜지스터는 출력 노드를 구비하여 부하 장치에 출력 전압을 제공하는 선형 정압기;
    상기 출력 트랜지스터의 게이트 노드에 연결되고 상기 게이트 노드의 슬루율을 제어하도록 구성된 슬루율 제어 회로; 및
    전원 구동(power-up) 시 상기 증폭기의 제1 바이어스 전류 및 정상 작동(normal operation) 시 상기 증폭기의 제2 바이어스 전류를 선택하도록 구성되는 증폭기 바이어스 선택 회로
    를 포함하고,
    상기 제1 바이어스 전류는 상기 제2 바이어스 전류보다 큰, 증폭기 회로.
  2. 제1항에 있어서,
    상기 출력 전압이 소정의 전압 레벨에 도달하면, 상기 증폭기 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성되는, 증폭기 회로.
  3. 제1항에 있어서,
    상기 슬루율 제어 회로는 스위칭 트랜지스터 및 다이오드 연결 트랜지스터를 포함하며, 상기 다이오드 연결 트랜지스터의 게이트 노드는 전류 미러를 형성하도록 상기 출력 트랜지스터의 상기 게이트 노드에 연결되고, 상기 다이오드 연결 트랜지스터의 게이트 노드는 상기 다이오드 연결 트랜지스터의 드레인 노드에 연결되는, 증폭기 회로.
  4. 제3항에 있어서,
    상기 다이오드 연결 트랜지스터 및 상기 스위칭 트랜지스터는 P형 금속 산화물 반도체 트랜지스터인, 증폭기 회로.
  5. 제3항에 있어서,
    상기 슬루율은 상기 다이오드 연결 트랜지스터에서의 바이어스 전류 및 상기 다이오드 연결 트랜지스터의 크기에 의해 결정되는, 증폭기 회로.
  6. 제3항에 있어서,
    상기 출력 트랜지스터의 상기 출력 노드에 연결되는 출력 전압 레벨 감지 회로를 더 포함하며,
    상기 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 스위칭 트랜지스터를 턴-오프시켜 상기 슬루율 제어 회로를 디스에이블시키도록 구성되는, 증폭기 회로.
  7. 제6항에 있어서,
    상기 출력 전압 레벨 감지 회로는:
    제1 전류원, 제1 트랜지스터, 및 바이어스 저항으로서, 전압 공급 장치와 접지 노드 사이에 직렬 연결되며, 상기 제1 트랜지스터의 게이트 노드는 상기 출력 트랜지스터의 출력 노드에 연결되는 제1 전류원, 제1 트랜지스터, 및 바이어스 저항;
    상기 제1 트랜지스터의 소스 노드와 상기 접지 노드 사이에 연결되는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 드레인 노드에 연결되는 게이트 노드를 구비하며, 상기 제2 트랜지스터 및 상기 슬루율 제어 회로의 상기 스위칭 트랜지스터의 게이트 노드에 연결된 드레인 노드를 구비하는 제3 트랜지스터를 포함하는, 증폭기 회로.
  8. 제7항에 있어서,
    상기 출력 전압이 상기 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성되고, 상기 소정의 전압 레벨은 상기 제1 전류원, 상기 바이어스 저항 및 상기 제1 트랜지스터의 문턱 전압에 따라 결정되는, 증폭기 회로.
  9. 제7항에 있어서,
    상기 제1 트랜지스터, 상기 제2 트랜지스터 및 상기 제3 트랜지스터는 n형 금속 산화물 반도체 트랜지스터인, 증폭기 회로.
  10. 삭제
  11. 증폭기;
    출력 노드에 상기 증폭기가 연결되고, 출력 전압을 부하 장치에 제공하는 출력 트랜지스터;
    상기 출력 트랜지스터의 게이트 노드에 연결되고, 상기 출력 트랜지스터의 상기 게이트 노드의 슬루율을 제어하도록 구성된 슬루율 제어 회로; 및
    상기 출력 전압이 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 슬루율 제어 회로를 디스에이블시키도록 구성되는 출력 전압 레벨 감지 회로
    를 포함하고,
    상기 슬루율 제어 회로는 스위칭 트랜지스터 및 다이오드 연결 트랜지스터를 포함하며, 상기 다이오드 연결 트랜지스터의 게이트 노드는 전류 미러를 형성하도록 상기 출력 트랜지스터의 상기 게이트 노드에 연결되고, 상기 다이오드 연결 트랜지스터의 게이트 노드는 상기 다이오드 연결 트랜지스터의 드레인 노드에 연결되고,
    상기 출력 전압 레벨 감지 회로는 상기 출력 트랜지스터의 상기 출력 노드에 연결되고, 상기 출력 전압이 상기 소정의 전압 레벨에 도달하면, 상기 출력 전압 레벨 감지 회로는 상기 스위칭 트랜지스터를 턴-오프시켜 상기 슬루율 제어 회로를 디스에이블시키도록 구성되며,
    상기 출력 전압 레벨 감지 회로는:
    제1 전류원, 제1 트랜지스터, 및 바이어스 저항으로서, 전압 공급 장치와 접지 노드 사이에 직렬 연결되며, 상기 제1 트랜지스터의 게이트 노드는 상기 출력 트랜지스터의 출력 노드에 연결되는 제1 전류원, 제1 트랜지스터, 및 바이어스 저항;
    상기 제1 트랜지스터의 소스 노드와 상기 접지 노드 사이에 연결되는 제2 트랜지스터; 및
    상기 제1 트랜지스터의 드레인 노드에 연결되는 게이트 노드를 구비하며, 상기 제2 트랜지스터 및 상기 슬루율 제어 회로의 상기 스위칭 트랜지스터의 게이트 노드에 연결된 드레인 노드를 구비하는 제3 트랜지스터를 포함하는,
    증폭기 회로.
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 증폭기 및 출력 트랜지스터를 포함하되 상기 증폭기는 상기 출력 트랜지스터의 출력 노드에 연결되어 부하 장치에 출력 전압을 제공하는 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법으로서,
    상기 출력 트랜지스터의 게이트 노드를 슬루율 제어 회로에 연결하여, 상기 게이트 노드에서의 슬루율을 제어하는 단계; 및
    전원 구동시 상기 증폭기용 제1 바이어스 전류 및 정상 작동시 상기 증폭기용 제2 바이어스 전류를 선택하는 단계
    를 포함하고,
    상기 제1 바이어스 전류는 상기 제2 바이어스 전류보다 큰,
    증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법.
  17. 제16항에 있어서,
    상기 출력 전압이 소정의 전압 레벨에 도달하면, 상기 슬루율 제어 회로가 디스인에이블되는 단계를 더 포함하는, 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법.
  18. 제17항에 있어서,
    다이오드 연결 트랜지스터를 포함하고 스위칭 트랜지스터에 직렬 연결되는 상기 슬루율 제어 회로를 사용하여, 상기 다이오드 연결 트랜지스터와 상기 출력 트랜지스터가 전류 미러를 형성하는 단계를 더 포함하는, 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법.
  19. 제18항에 있어서,
    상기 출력 전압이 상기 소정의 전압 레벨에 도달하면, 상기 스위칭 트랜지스터를 턴-오프하는 단계를 더 포함하는, 증폭기 회로에서 출력 전압 오버슈트를 감소시키는 방법.
  20. 삭제
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