KR20210018724A - 표시 패널 및 이를 포함하는 표시 장치 - Google Patents

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최하영
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Abstract

표시 패널은 베이스 기판, 화소들, 신호 배선들, 전원 배선, 신호 패드들, 전원 패드들, 및 상기 전원 패드들과 전기적으로 연결되며, 상기 전원 패드들과 중첩하는 영역으로부터 상기 베이스 기판의 엣지를 향해 연장된 도전부를 포함하고, 상기 도전부에는 상기 도전부의 일부분이 제거된 적어도 하나의 개구부들이 정의될 수 있다.

Description

표시 패널 및 이를 포함하는 표시 장치{DISPLAY PANEL AND DISPLAY DEVICE COMPRISING THE SAME}
본 발명은 제품 신뢰성이 향상된 표시 패널 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로, 전자 장치는 2개 이상의 전자 부품들을 포함한다. 예컨대, 휴대 전화기, 노트북 컴퓨터, 텔레비전과 같은 전자기기는 영상을 생성하는 전기 광학 패널, 메인 배선기판, 및 플렉서블 배선기판 등을 포함한다. 2개의 전자부품들은 패드들의 접속을 통해 전기적으로 연결된다. 2개의 전자부품들의 패드부들은 정렬 단계를 거쳐 결합되며, 열 압착 툴(tool) 등을 이용하여 결합될 수 있다.
본 발명의 제품 신뢰성이 향상된 표시 패널 및 이를 포함하는 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 표시 패널은 제1 방향을 따라 순차적으로 제1 영역, 제2 영역, 및 제3 영역이 정의된 베이스 기판, 상기 제1 영역 위에 배치된 화소들, 상기 베이스 기판 위에 배치되며 상기 화소들과 전기적으로 연결된 신호 배선들, 상기 베이스 기판 위에 배치되며 상기 화소들로 전원을 공급하는 전원 배선, 상기 제2 영역 위에 배치되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되며, 상기 신호 배선들과 전기적으로 연결된 신호 패드들, 상기 제2 영역 위에 배치되고, 상기 제2 방향을 따라 배열되며, 상기 전원배선과 전기적으로 연결된 전원 패드들, 및 상기 제2 영역 및 상기 제3 영역 위에 배치되고, 상기 전원 패드들과 전기적으로 연결되며, 상기 전원 패드들과 중첩하는 영역으로부터 상기 베이스 기판의 엣지를 향해 연장된 도전부를 포함하고, 상기 도전부에는 상기 도전부의 일부분이 제거된 적어도 하나의 개구부들이 정의될 수 있다.
상기 도전부는 상기 제2 영역 위에 배치되며, 상기 전원 패드들과 상기 베이스 기판 사이에 배치된 제1 서브 도전부, 및 상기 제3 영역 위에 배치되며, 상기 제1 서브 도전부 및 상기 전원 패드들과 전기적으로 연결된 제2 서브 도전부를 포함하고, 상기 적어도 하나의 개구부들은 상기 제2 서브 도전부에 정의될 수 있다.
상기 제2 서브 도전부는 상기 제2 방향을 따라 배열된 도전바들을 포함하고, 상기 도전바들은 상기 제2 방향으로 서로 이격될 수 있다.
상기 도전바들 각각의 폭은 상기 전원 패드들 각각의 폭보다 클 수 있다.
상기 도전바들의 개수는 상기 전원 패드들의 개수보다 적을 수 있다.
상기 제2 서브 도전부는 상기 제2 방향을 따라 연장하는 도전 몸체 및 상기 도전 몸체로부터 상기 베이스 기판의 상기 엣지를 향해 돌출된 도전 돌출부들을 포함하고, 상기 도전 돌출부들 각각의 상기 제2 방향의 폭은 상기 도전 몸체의 상기 제2 방향의 폭보다 작을 수 있다.
상기 도전 돌출부들은 상기 제2 방향으로 서로 이격될 수 있다.
상기 제2 서브 도전부는 상기 제1 방향을 따라 배열된 제1 도전바들 및 상기 제1 방향을 따라 배열된 제2 도전바들을 포함하고, 상기 제1 도전바들과 상기 제2 도전바들은 서로 상이한 층 상에 배치될 수 있다.
평면 상에서 상기 제1 도전바들 및 상기 제2 도전바들은 상기 제1 방향을 따라 교대로 배열될 수 있다.
상기 제1 도전바들 및 상기 제2 도전바들 각각은 상기 제2 방향으로 연장할 수 있다.
상기 제1 도전바들과 상기 제2 도전바들은 서로 전기적으로 연결될 수 있다.
상기 도전부를 커버하는 유기층을 더 포함하고, 상기 유기층은 상기 제2 방향을 따라 연장할 수 있다.
상기 전원 배선의 폭은 상기 전원 패드들 각각의 폭보다 클 수 있다.
상기 베이스 기판은 상면, 상기 상면으로부터 연장된 제1 경사면, 상기 제1 경사면으로부터 연장된 측면, 상기 측면으로 연장된 제2 경사면, 상기 제2 경사면으로부터 연장된 바닥면을 포함하고, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역은 상기 상면에 정의될 수 있다.
상기 적어도 하나의 개구부들은 상기 도전부의 두께 방향의 일부분이 제거되어 홈의 형태로 제공될 수 있다.
상기 도전부 위에 배치된 추가 금속바를 더 포함하고, 상기 추가 금속바는 상기 제2 방향을 따라 연장할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 제1 방향을 따라 순차적으로 제1 영역, 제2 영역, 및 제3 영역이 정의된 베이스 기판, 상기 제1 영역 위에 배치된 화소들, 상기 제1 영역 위에 배치된 신호 배선들, 상기 제1 영역 위에 배치된 전원 배선, 상기 신호 배선들과 전기적으로 연결되며 상기 제2 영역 위에 배치된 신호 패드들, 상기 전원 배선과 전기적으로 연결되며 상기 제2 영역 위에 배치된 전원 패드들, 및 상기 제3 영역 위에 배치되며 상기 전원 패드들과 전기적으로 연결된 도전부를 포함하는 표시 패널, 및 상기 표시 패널 위에 배치되어 상기 전원 패드들 및 상기 신호 패드들에 전기적으로 연결된 회로 기판을 포함하고, 상기 제3 영역과 중첩하는 상기 도전부의 일부분에는 개구부가 정의될 수 있다.
상기 표시 패널은 상기 제3 영역 위에 배치되며, 상기 도전부를 커버하는 유기층을 더 포함할 수 있다.
상기 개구부는 상기 제1 방향을 따라 연장되고, 상기 도전부는 상기 개구부를 사이에 두고 이격된 도전바들을 포함하며, 상기 도전바들은 각각의 제1 폭은 상기 전원 패드들 각각의 제2 폭과 같거나 상기 제2 폭보다 크고, 상기 도전바들의 제1 개수는 상기 전원 패드들의 제2 개수와 같거나 상기 제2 개수보다 적을 수 있다.
상기 도전부는 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 도전 몸체 및 상기 도전 몸체로부터 상기 베이스 기판의 엣지를 향해 연장하는 도전 돌출부들을 포함하고, 상기 도전 돌출부들 각각의 상기 제2 방향의 폭은 상기 도전 몸체의 상기 제2 방향의 폭보다 작을 수 있다.
상기 도전부는 상기 제1 방향을 따라 배열된 제1 도전바들 및 상기 제1 방향을 따라 배열된 제2 도전바들을 포함하고, 상기 제1 도전바들과 상기 제2 도전바들은 서로 상이한 층 상에 배치될 수 있다.
상기 제1 도전바들 및 상기 제2 도전바들 각각은 상기 제2 방향으로 연장하고, 평면 상에서 상기 제1 도전바들 및 상기 제2 도전바들은 상기 제1 방향을 따라 교대로 배열되며, 상기 제1 도전바들과 상기 제2 도전바들은 서로 전기적으로 연결될 수 있다.
본 발명에 따르면, 베이스 기판의 엣지와 인접한 도전부의 일부분에 박리 현상이 발생되더라도 박리 현상이 제1 방향 또는 제2 방향, 또는 제1 방향 및 제2 방향으로 확장되는 것이 차단될 수 있다. 따라서, 표시 장치의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 3은 도 2에 도시된 I-I'을 따라 절단한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 6a는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 6b는 도 6a에 도시된 II- II'을 따라 절단한 단면도이다.
도 7은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 8은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 9는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 10은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 11은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12a는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 12b은 도 12a에 도시된 III- III'을 따라 절단한 단면도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어 (기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 사시도이다. 도 2는 본 발명의 일 실시예에 따른 표시 장치의 분해 사시도이다.
도 1 및 도 2를 참조하면, 표시 장치(DD)는 전기적 신호에 따라 활성화되는 장치일 수 있다. 표시 장치(DD)는 다양한 실시예들을 포함할 수 있다. 예를 들어, 표시 장치(DD)는 텔레비전, 모니터, 또는 외부 광고판과 같은 대형 전자장치를 비롯하여, 퍼스널 컴퓨터, 노트북 컴퓨터, 개인 디지털 단말기, 자동차 내비게이션 유닛, 게임기, 휴대용 전자 기기, 및 카메라와 같은 중소형 전자 장치 등에 사용될 수도 있다. 또한, 이것들은 단지 실시예로서 제시된 것들로서, 본 발명의 개념에서 벗어나지 않은 이상 다른 전자 기기에도 채용될 수 있음은 물론이다. 본 실시예에서, 표시 장치(DD)는 스마트 폰으로 예시적으로 도시되었다.
표시 장치(DD)는 제1 방향(DR1) 및 제2 방향(DR2) 각각에 평행한 표시면(FS)에 제3 방향(DR3)을 향해 영상(IM)을 표시할 수 있다. 영상(IM)은 동적인 영상은 물론 정지 영상을 포함할 수 있다. 도 1에서 영상(IM)의 일 예로 시계창 및 아이콘들이 도시되었다. 영상(IM)이 표시되는 표시면(FS)은 표시 장치(DD)의 전면(front surface)과 대응될 수 있으며, 윈도우(WP)의 전면과 대응될 수 있다. 또한, 표시면(FS)은 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 표시 장치(DD)의 배면에도 제공될 수 있다.
본 실시예에서는 영상(IM)이 표시되는 방향을 기준으로 각 부재들의 전면(또는 상면)과 배면(또는 하면)이 정의된다. 전면과 배면은 제3 방향(DR3)에서 서로 대향되고, 전면과 배면 각각의 법선 방향은 제3 방향(DR3)과 평행할 수 있다. 한편, 제1 내지 제3 방향들(DR1, DR3, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 본 명세서에서 "평면 상에서 보았을 때"는 제3 방향(DR3)에서 보았을 때를 의미할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(DD)는 외부에서 인가되는 사용자의 입력을 감지할 수 있다. 사용자의 입력은 사용자 신체의 일부, 광, 열, 또는 압력 등 다양한 형태의 외부 입력들을 포함한다. 또한, 표시 장치(DD)는 표시 장치(DD)의 구조에 따라 표시 장치(DD)의 측면이나 배면에 인가되는 사용자의 입력을 감지할 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
표시 장치(DD)는 윈도우(WP), 반사 방지층(RPP), 표시 모듈(DM), 및 하우징(HU)을 포함할 수 있다. 본 실시예에서, 윈도우(WP)와 하우징(HU)은 결합되어 표시 장치(DD)의 외관을 구성한다.
윈도우(WP)는 광학적으로 투명한 절연 물질을 포함할 수 있다. 예를 들어, 윈도우(WP)은 유리 또는 플라스틱을 포함할 수 있다. 윈도우(WP)은 다층구조 또는 단층구조를 가질 수 있다. 예를 들어, 윈도우(WP)은 접착제로 결합된 복수 개의 플라스틱 필름을 포함하거나, 접착제로 결합된 유리 기판과 플라스틱 필름을 포함할 수 있다.
윈도우(WP)의 전면(FS)은 상술한 바와 같이, 표시 장치(DD)의 전면을 정의한다. 투과 영역(TA)은 광학적으로 투명한 영역일 수 있다. 예를 들어, 투과 영역(TA)은 약 90% 이상의 가시광선 투과율을 가진 영역일 수 있다.
베젤 영역(BZA)은 투과 영역(TA)에 비해 상대적으로 광 투과율이 낮은 영역일 수 있다. 베젤 영역(BZA)은 투과 영역(TA)의 형상을 정의한다. 베젤 영역(BZA)은 투과 영역(TA)에 인접하며, 투과 영역(TA)을 에워쌀 수 있다.
베젤 영역(BZA)은 소정의 컬러를 가질 수 있다. 베젤 영역(BZA)은 표시 모듈(DM)의 주변 영역(NAA)을 커버하여 주변 영역(NAA)이 외부에서 시인되는 것을 차단할 수 있다. 한편, 이는 예시적으로 도시된 것이고, 본 발명의 일 실시예에 따른 윈도우(WP)에 있어서, 베젤 영역(BZA)은 생략될 수도 있다.
반사 방지층(RPP)은 윈도우(WP) 아래에 배치될 수 있다. 반사 방지층(RPP)은 윈도우(WP)의 상측으로부터 입사되는 외부광의 반사율을 감소시킨다. 반사 방지층(RPP)은 예를 들어 편광 필름일 수 있다. 본 발명의 일 실시예에서, 반사 방지층(RPP)은 생략될 수도 있으며, 반사 방지층(RPP)은 표시 모듈(DM)에 포함될 수도 있다.
표시 모듈(DM)은 영상(IM)을 표시하고, 외부 입력을 감지할 수 있다. 표시 모듈(DM)은 액티브 영역(AA) 및 주변 영역(NAA)을 포함하는 전면(IS)을 포함한다. 액티브 영역(AA)은 전기적 신호에 따라 활성화되는 영역일 수 있다.
본 실시예에서, 액티브 영역(AA)은 영상(IM)이 표시되는 영역이며, 동시에 외부 입력이 감지되는 영역일 수 있다. 투과 영역(TA)은 적어도 액티브 영역(AA)과 중첩한다. 예를 들어, 투과 영역(TA)은 액티브 영역(AA)의 전면 또는 적어도 일부와 중첩한다. 이에 따라, 사용자는 투과 영역(TA)을 통해 영상(IM)을 시인하거나, 외부 입력을 제공할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 액티브 영역(AA) 내에서 영상(IM)이 표시되는 영역과 외부 입력이 감지되는 영역이 서로 분리될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
주변 영역(NAA)은 베젤 영역(BZA)에 의해 커버되는 영역일 수 있다. 주변 영역(NAA)은 액티브 영역(AA)에 인접한다. 주변 영역(NAA)은 액티브 영역(AA)을 에워쌀 수 있다. 주변 영역(NAA)에는 액티브 영역(AA)을 구동하기 위한 구동 회로나 구동 배선 등이 배치될 수 있다.
표시 모듈(DM)은 표시 패널(DP), 입력 감지층(ISL), 및 구동 회로(DC)를 포함한다.
표시 패널(DP)은 실질적으로 영상(IM)을 생성하는 구성일 수 있다. 표시 패널(DP)이 생성하는 영상(IM)은 투과 영역(TA)을 통해 외부에서 사용자에게 시인된다.
입력 감지층(ISL)은 외부에서 인가되는 외부 입력을 감지한다. 상술한 바와 같이, 입력 감지층(ISL)은 윈도우(WP)에 제공되는 외부 입력을 감지할 수 있다.
구동 회로(DC)는 표시 패널(DP) 및 입력 감지층(ISL)과 전기적으로 연결된다. 구동 회로(DC)는 메인 회로 기판(MB), 제1 회로 기판(CF1), 및 제2 회로 기판(CF2)을 포함한다.
제1 회로 기판(CF1)은 표시 패널(DP)과 전기적으로 연결된다. 제1 회로 기판(CF1)은 표시 패널(DP)과 메인 회로 기판(MB)을 연결할 수 있다. 본 실시예에서, 제1 회로 기판(CF1)은 연성 회로 필름으로 도시되었다.
제1 회로 기판(CF1)은 주변 영역(NAA)에 배치된 표시 패널(DP)의 패드들에 접속될 수 있다. 제1 회로 기판(CF1)은 표시 패널(DP)을 구동하기 위한 전기적 신호를 표시 패널(DP)에 제공한다. 전기적 신호는 제1 회로 기판(CF1)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
제2 회로 기판(CF2)은 입력 감지층(ISL)과 전기적으로 연결된다. 제2 회로 기판(CF2)은 입력 감지층(ISL)과 메인 회로 기판(MB)을 전기적으로 연결할 수 있다. 본 실시예에서, 제2 회로 기판(CF2)은 연성 회로 필름으로 도시되었다. 다만, 이는 예시적으로 도시한 것이고, 제2 회로 기판(CF2)은 메인 회로 기판(MB)과 연결되지 않을 수도 있고, 제2 회로 기판(CF2)은 생략될 수도 있다. 예를 들어, 제2 회로 기판(CF2)이 생략된 경우, 입력 감지층(ISL)은 제1 회로 기판(CF1)과 전기적으로 연결될 수 있다.
제2 회로 기판(CF2)은 주변 영역(NAA)에 배치된 입력 감지층(ISL)의 패드들에 접속될 수 있다. 제2 회로 기판(CF2)은 입력 감지층(ISL)을 구동하기 위한 전기적 신호를 입력 감지층(ISL)에 제공한다. 전기적 신호는 제2 회로 기판(CF2)에서 생성되거나 메인 회로 기판(MB)에서 생성된 것일 수 있다.
메인 회로 기판(MB)은 표시 모듈(DM)을 구동하기 위한 각종 구동 회로나 전원 공급을 위한 커넥터 등을 포함할 수 있다. 제1 회로 기판(CF1)과 제2 회로 기판(CF2)은 각각 메인 회로 기판(MB)에 접속될 수 있다. 본 발명에 따르면, 하나의 메인 회로 기판(MB)을 통해 표시 모듈(DM)을 용이하게 제어할 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 표시 모듈(DM)에 있어서, 표시 패널(DP)과 입력 감지층(ISL)은 서로 다른 메인 회로 기판에 연결될 수도 있고, 제1 회로 기판(CF1)과 제2 회로 기판(CF2) 중 어느 하나는 메인 회로 기판(MB)에 연결되지 않을 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
하우징(HU)은 윈도우(WP)과 결합된다. 하우징(HU)은 윈도우(WP)과 결합되어 소정의 내부 공간을 제공한다. 표시 모듈(DM)은 내부 공간에 수용될 수 있다.
하우징(HU)은 상대적으로 높은 강성을 가진 물질을 포함할 수 있다. 예를 들어, 하우징(HU)은 유리, 플라스틱, 또는 금속을 포함하거나, 이들의 조합으로 구성된 복수 개의 프레임 및/또는 플레이트를 포함할 수 있다. 하우징(HU)은 내부 공간에 수용된 표시 장치(DD)의 구성들을 외부 충격으로부터 안정적으로 보호할 수 있다.
본 발명의 일 실시예에서, 표시 장치(DD)는 윈도우(WP)를 포함하지 않을 수도 있다. 또한, 표시 모듈(DM)은 입력 감지층(ESL)을 포함하지 않을 수도 있다.
도 3은 도 2에 도시된 I-I'을 따라 절단한 단면도이다. 도 3에서는, 표시 패널(DP)과 제1 회로 기판(CF1)에 대해 도시되고, 표시 장치(DD)의 나머지 구성 요소는 생략되어 도시되었다.
도 3을 참조하면, 표시 패널(DP)은 베이스 기판(BP), 회로층(CCL), 발광 소자층(EL) 및 봉지층(ECL)을 포함할 수 있다.
베이스 기판(BP)은 회로층(CCL)이 형성되는 기저층일 수 있다. 베이스 기판(BP)은 단일층이거나 복수의 절연층들을 포함할 수 있다. 베이스 기판(BP)은 유리 기판, 플라스틱 기판, 필름, 및 복수의 유기막 및/또는 무기막들을 포함하는 적층체 중 적어도 어느 하나일 수 있으며, 어느 하나의 실시예로 한정되지 않는다.
베이스 기판(BP)은 상면(US), 바닥면(BS), 측면(SS), 제1 경사면(SS1), 및 제2 경사면(SS2)을 포함할 수 있다. 상면(US) 및 바닥면(BS)은 제1 방향(DR1) 및 제2 방향(DR2)에 의해 정의된 평면과 나란한 면일 수 있다. 상면(US) 및 바닥면(BS)은 서로 대향될 수 있다.
제1 경사면(SS1)은 상면(US)으로부터 연장하며, 상면(US)과 소정의 각도를 가질 수 있다. 예를 들어, 제1 경사면(SS1)과 상면(US) 사이의 각도는 90도가 아닐 수 있다. 상면(US)과 제1 경사면(SS1)이 맞닿는 경계는 베이스 기판(BP)의 엣지로 정의될 수 있다.
측면(SS)은 제1 경사면(SS1)으로부터 연장할 수 있다. 측면(SS)과 상면(US)이 이루는 각도는 90도일 수 있다.
제2 경사면(SS2)은 측면(SS)으로부터 연장하며, 측면(SS)과 바닥면(BS)을 연결할 수 있다. 제2 경사면(SS2)과 바닥면(BS) 사이의 각도는 90도가 아닐 수 있다.
베이스 기판(BP)의 일부분이 컷팅된 후, 컷팅된 면의 일부분이 연마되어 제1 경사면(SS1) 및 제2 경사면(SS2)이 형성될 수 있다. 본 발명의 다른 일 실시예에서, 베이스 기판(BP)은 제1 경사면(SS1) 및 제2 경사면(SS2)을 포함하지 않을 수도 있다. 이 경우, 베이스 기판(BP)의 엣지는 상면(US)과 측면(SS)이 만나는 경계로 정의될 수 있다.
베이스 기판(BP)에는 제1 방향(DR1)을 따라 순차적으로, 제1 영역(AR1) 제2 영역(AR2), 및 제3 영역(AR3)이 정의될 수 있다. 예를 들어, 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 베이스 기판(BP)의 상면(US)에 정의될 수 있다.
회로층(CCL)은 베이스 기판(BP) 위에 배치될 수 있다. 회로층(CCL)은 복수의 도전층들 및 복수의 유기막 및/또는 무기막들의 적층 구조를 가질 수 있다. 예를 들어, 회로층(CCL)은 복수의 트랜지스터들, 복수의 신호 배선들, 및 복수의 절연층들을 포함할 수 있다.
발광 소자층(EL)은 회로층(CCL) 위에 배치될 수 있다. 발광 소자층(EL)은 회로층(CCL)의 구동 소자 및 신호 배선과 전기적으로 연결될 수 있다. 표시 패널(DP)이 유기 발광 표시 패널인 경우, 발광 소자층(EL)은 유기 발광층을 포함할 수 있다. 표시 패널(DP)이 퀀텀닷 발광 표시 패널일 때, 발광 소자층(EL)은 퀀텀닷, 또는 퀀텀로드 등을 포함할 수 있다.
봉지층(ECL)은 발광 소자층(EL) 위에 배치되어, 발광 소자층(EL)을 커버한다. 봉지층(ECL)은 발광 소자층(EL)을 보호한다. 표시 패널(DP)의 종류에 따라 봉지층(ECL)은 생략되거나, 봉지 기판으로 대체될 수도 있다.
제1 회로 기판(CF1)은 베이스 기판(BP)의 제2 영역(AR2) 위에 배치된 회로층(CCL)의 일부분 위에 결합될 수 있다. 회로층(CCL)의 상기 일부분은 예를 들어, 패드들일 수 있다.
제1 회로 기판(CF1)은 베이스 필름(BF) 및 접속 패드(IPD)를 포함할 수 있다. 베이스 필름(BF)은 연성 및 절연성을 가질 수 있다. 접속 패드(IPD)는 회로층(CCL)과 전기적으로 연결될 수 있다.
제1 회로 기판(CF1)과 표시 패널(DP)은 도전성 점착 부재(AM)에 의해 서로 결합될 수 있다. 도전성 점착 부재(AM)는 베이스 기판(BP)의 제2 영역(AR2) 위에 배치될 수 있다.
도전성 점착 부재(AM)는 전기 전도성을 가지며 점착성을 가질 수 있다. 예를 들어, 도전성 점착 부재(AM)는 이방성 도전 필름(Anisotropic Conductive Film: ACF)을 포함할 수 있다. 도전성 점착 부재(AM)는 도전 입자들(CP) 및 레진층(RS)을 포함할 수 있다. 도전 입자들(CP)은 레진층(RS)에 분산된다. 레진층(RS)은 접착성을 가진다. 레진층(RS)은 열 경화성 또는 광 경화성 물질을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 평면도이다.
도 4를 참조하면, 표시 패널(DP)은 베이스 기판(BP), 화소들(PX), 구동 회로(GDC), 신호 배선들(SL, ECTL, DL, PL, CSL), 제1 및 제2 전원 배선들(DVL1, DVL2), 신호 패드들(SPD), 전원 패드들(PD1, PD2, PD3, PD4), 도전부들(CP1, CP2, CP3, CP4), 및 도전 배선들(CDSL)을 포함할 수 있다.
베이스 기판(BP)의 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)이 제1 방향(DR1)을 따라 순차적으로 정의된다. 제1 영역(AR1)은 액티브 영역(AA) 전체 및 주변 영역(NAA)의 일부와 중첩할 수 있다. 제2 영역(AR2)은 주변 영역(NAA)의 다른 일부와 중첩할 수 있다. 제3 영역(AR3)은 주변 영역(NAA)의 또 다른 일부와 중첩할 수 있다.
화소들(PX)은 제1 영역(AR1)위에 배치될 수 있다. 화소들(PX) 각각은 소정의 컬러를 가진 광을 표시할 수 있다. 화소들(PX)은 예를 들어, 레드 화소들, 그린 화소들, 및 블루 화소들을 포함할 수 있다. 본 발명의 다른 일 실시예에서 화소들(PX)은 화이트 화소들을 더 포함할 수 있다. 본 발명의 다른 일 실시예에서 화소들(PX)은 시안 화소들, 마젠타 화소들, 옐로우 화소들을 더 포함할 수도 있다.
구동 회로(GDC)는 주변 영역(NAA)에 배치될 수 있다. 구동 회로(GDC)는 스캔 구동 회로 및 발광제어 구동 회로를 포함할 수 있다. 스캔 구동 회로는 복수 개의 스캔 신호들을 생성하고, 발광제어 구동 회로는 발광제어 신호들을 생성한다.
구동 회로(GDC)는 화소들(PX)의 화소 구동 회로와 동일한 공정, 예컨대 LTPS(Low Temperature Polycrystaline Silicon) 공정 또는 LTPO(Low Temperature Polycrystalline Oxide) 공정을 통해 형성된 복수 개의 박막 트랜지스터들을 포함할 수 있다.
신호 배선들(SL, DL, CSL, PL, ECTL)은 스캔 배선들(SL), 발광제어 배선들(ETCL), 데이터 배선들(DL), 전원 배선들(PL), 및 제어 신호 배선들(CSL)을 포함할 수 있다.
스캔 배선들(SL)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 배열될 수 있다. 발광제어 배선들(ETCL)은 제2 방향(DR2)으로 연장되고, 제1 방향(DR1)으로 나열될 수 있다. 즉, 발광제어 배선들(ETCL) 각각은 스캔 배선들(SL) 중 대응하는 스캔 배선에 나란하게 배열될 수 있다. 스캔 배선들(SL)은 구동 회로(GDC)로부터 스캔 신호들을 수신 받고, 발광제어 배선들(ETCL)은 구동 회로(GDC)로부터 발광 제어 신호들을 수신 받을 수 있다.
데이터 배선들(DL)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열된다. 데이터 배선들(DL)은 데이터 신호들을 대응하는 화소들(PX)에 제공할 수 있다.
전원 배선들(PL)은 제1 방향(DR1)으로 연장되고, 제2 방향(DR2)으로 배열된다. 전원 배선들(PL)은 제1 전원 배선(DVL1)에 전기적으로 연결될 수 있다. 전원 배선들(PL)은 제1 구동 전압을 대응하는 화소들(PX)에 제공할 수 있다.
제어 신호 배선들(CSL)은 구동 회로(GDC)와 전기적으로 연결될 수 있다. 제어 신호 배선들(CSL)은 구동 회로(GDC)를 구동하기 위한 신호를 전달할 수 있다.
제1 전원 배선(DVL1) 및 제2 전원 배선(DVL2) 각각은 화소들(PX)로 구동 전압을 제공할 수 있다. 예를 들어, 제1 전원 배선(DVL1)은 제1 구동 전압, 예를 들어, ELVDD 전압을 수신하고, 이를 전원 배선들(PL)을 통해 화소들(PX)로 제공할 수 있다. 제2 전원 배선(DVL2)은 제2 구동 전압, 예를 들어, ELVSS 전압을 수신하고, 이를 화소들(PX)의 제2 전극(CE, 도 5 참조)으로 제공할 수 있다. 상기 제2 구동 전압은 상기 제1 구동 전압의 레벨보다 낮을 수 있다.
신호 패드들(SPD) 및 전원 패드들(PD1, PD2, PD3, PD4)은 제2 영역(AR2) 위에 배치될 수 있다.
신호 패드들(SPD)은 제2 방향(DR2)을 따라 배열될 수 있다. 신호 패드들(SPD)은 신호 배선들(SL, ECTL, DL, PL, CSL) 중 일부와 연결될 수 있다. 예를 들어, 신호 패드들(SPD) 중 일부는 제어 신호 배선들(CSL)과 연결되고, 신호 패드들(SPD) 중 다른 일부는 데이터 배선들(DL)과 연결될 수 있다.
전원 패드들(PD1, PD2, PD3, PD4)은 제1 전원 패드들(PD1), 제2 전원 패드들(PD2), 제3 전원 패드들(PD3), 및 제4 전원 패드들(PD4)을 포함할 수 있다. 제1 내지 제4 전원 패드들(PD1, PD2, PD3, PD4) 각각은 제2 방향(DR2)을 따라 배열될 수 있다.
제1 전원 패드들(PD1) 및 제2 전원 패드들(PD2)은 제1 전원 배선(DVL1)과 연결되고, 제3 전원 패드들(PD3) 및 제4 전원 패드들(PD4)은 제2 전원 배선(DVL2)과 연결될 수 있다.
제1 및 제2 전원 배선들(DVL1, DVL2) 각각의 폭은 제어 신호 배선들(CSL), 및 데이터 배선들(DL) 각각의 폭보다 클 수 있다. 따라서, 제1 및 제2 전원 배선들(DVL1, DVL2) 각각에 연결되는 패드들의 수는 제어 신호 배선들(CSL), 및 데이터 배선들(DL) 각각에 연결된 패드의 수보다 많을 수 있다.
도전부들(CP1, CP2, CP3, CP4) 및 도전 배선들(CDSL)은 제2 영역(AR2) 및 제3 영역(AR3) 위에 배치될 수 있다.
도전 배선들(CDSL)은 신호 패드들(SPD)과 전기적으로 연결되며, 신호 패드들(SPD) 각각의 일 단과 중첩하는 영역으로부터 엣지(EG)를 향해 연장할 수 잇다.
도전부들(CP1, CP2, CP3, CP4)은 제1 전원 패드들(PD1)과 전기적으로 연결된 제1 도전부(CP1), 제2 전원 패드들(PD2)과 전기적으로 연결된 제2 도전부(CP2), 제3 전원 패드들(PD3)과 전기적으로 연결된 제3 도전부(CP3), 및 제4 전원 패드들(PD4)과 전기적으로 연결된 제4 도전부(CP4)를 포함할 수 있다. 제1 도전부(CP1) 및 제2 도전부(CP2)는 제1 전원 배선(DVL1)의 일 단과 중첩하는 영역으로부터 엣지(EG)를 향해 연장할 수 있다. 제3 도전부(CP3) 및 제4 도전부(CP4)는 제2 전원 배선(DVL2)의 일단과 중첩하는 영역으로부터 엣지(EG)를 향해 연장할 수 있다.
완성 전 표시 패널은 검사 영역을 더 포함할 수 있다. 검사 영역은 제3 영역(AR3) 아래에 연결될 수 있다. 상기 검사 영역에는 전압을 전달하기 위한 검사 배선들 및 검사 패드들이 배치될 수 있다. 도전 배선들(CDSL), 제1 도전부(CP1), 제2 도전부(CP2), 제3 도전부(CP3), 및 제4 도전부(CP4)는 상기 검사 배선들과 전기적으로 연결될 수 있다. 이 후, 완성 전 표시 패널의 상기 검사 영역은 컷팅 공정에 의해 제거될 수 있다.
본 발명의 일 실시예에 따르면, 상기 검사 배선들 및 검사 패드들이 배치된 영역은 상기 컷팅 공정에 의해 제거되어, 비표시 영역(NAA)의 면적이 줄어들 수 있다. 상기 컷팅 공정 이후에도 도전 배선들(CDSL), 제1 도전부(CP1), 제2 도전부(CP2), 제3 도전부(CP3), 및 제4 도전부(CP4)는 베이스 기판(BP)의 엣지(EG)를 향해 연장된 형태로 남아있을 수 있다.
평면 상에서, 제1 도전부(CP1)의 일부분은 제1 전원 패드들(PD1)과 중첩하고, 제2 도전부(CP2)의 일부분은 제2 전원 패드들(PD2)과 중첩하고, 제3 도전부(CP3)의 일부분은 제3 전원 패드들(PD3)과 중첩하고, 제4 도전부(CP4)의 일부분은 제4 전원 패드들(PD4)과 중첩할 수 있다. 또한, 제1 내지 제4 도전부들(CP1, CP2, CP3, CP4) 각각에는 개구부들이 정의될 수 있다. 제1 내지 제4 도전부들(CP1, CP2, CP3, CP4)에 대한 구체적인 형상은 도 6a, 도 7, 도 8, 도 9, 도 10, 도 11, 및 도 12a에서 상세히 설명된다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 단면도이다. 도 5는 화소(PX, 도 4 참조)의 일부 영역을 절단하여 도시한 단면도이다.
도 5를 참조하면, 표시 패널(DP)은 베이스 기판(BP), 회로층(CCL), 발광 소자층(EL) 및 봉지층(ECL)을 포함할 수 있다. 화소들(PX, 도 4 참조) 각각은 복수의 트랜지스터들, 적어도 하나의 커패시터, 및 발광 소자층(EL)을 포함할 수 있다. 상기 복수의 트랜지스터들 및 상기 적어도 하나의 커패시터는 회로층(CCL)에 포함되는 구성일 수 있다. 도 5에서는 복수의 트랜지스터들 중 하나의 트랜지스터(TR)에 대해 예시적으로 도시하였다.
제1 층(10)은 베이스 기판(BP) 위에 배치될 수 있다. 제1 층(10)은 무기물을 포함할 수 있다. 예를 들어, 상기 무기물은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 및 실리콘 옥사이드 중 적어도 어느 하나를 포함할 수 있다. 제1 층(10)은 버퍼층(buffer layer) 및 배리어층(barrier layer) 중 적어도 어느 하나를 포함할 수 있다. 이에 따라, 트랜지스터(TR2)는 베이스 기판(BP) 상에 안정적으로 형성될 수 있고, 베이스 기판(BP)을 통해 유입되는 산소나 수분이 화소(PX)에 침투되는 것을 방지할 수 있다.
트랜지스터(TR)는 제1 층(10) 위에 배치될 수 있다. 트랜지스터(TR)는 반도체층(SP), 제어 전극(CNE), 제1 전극(IE) 및 제2 전극(OE)을 포함할 수 있다.
반도체층(SP)은 버퍼층(BFL) 위에 배치될 수 있다. 반도체층(SP)은 폴리 실리콘 또는 아몰포스 실리콘을 포함할 수 있다. 그밖에 반도체층(SP)은 금속 산화물 반도체를 포함할 수 있다. 반도체층(SP)은 전자 또는 정공이 이동할 수 있는 통로역할을 하는 채널영역, 채널영역을 사이에 두고 배치된 제1 이온도핑영역 및 제2 이온도핑영역을 포함할 수 있다.
제2 층(20)은 버퍼층(BFL) 위에 배치되며, 반도체층(SP)을 커버할 수 있다. 제2 층(20)은 무기 물질을 포함할 수 있다.
제어 전극(CNE)은 제2 층(20) 위에 배치될 수 있다. 제3 층(30)은 제2 층(20) 위에 배치되며, 제어 전극(CNE)을 커버할 수 있다. 제3 층(30)은 무기 물질을 포함할 수 있다.
상부 전극(UE)은 제3 층(30) 위에 배치될 수 있다. 상부 전극(UE)은 화소의 커패시터를 구성할 수 있다.
제4 층(40)은 상부 전극(UE)을 커버하며 제3 층(30) 위에 배치될 수 있다. 제1 전극(IE) 및 제2 전극(OE)은 제4 층(40) 위에 배치될 수 있다. 제1 전극(IE) 및 제2 전극(OE)은 제2 층(20), 제3 층(30) 및 제4 층(40)을 관통하는 관통홀들을 통해 반도체층(SP)과 연결될 수 있다.
제5 층(50)은 제4 층(40) 위에 배치되며, 제1 전극(IE) 및 제2 전극(OE)를 커버할 수 있다. 제5 층(50)은 단일층 또는 복수의 층으로 구성될 수 있다. 예를 들어, 상기 단일층은 유기층을 포함할 수 있다. 상기 복수의 층은 유기층 및 무기층이 적층되어 제공될 수 있다. 제5 층(50)은 상부에 평탄면을 제공하는 평탄화층일 수 있다.
제1 층(10), 제2 층(20), 제3 층(30), 제4 층(40), 및 제5 층(50) 각각은 절연층일 수 있다. 도 5에서는 제1 내지 제5 층들(10, 20, 30, 40, 50) 각각이 단일층인 것을 예로 들어 도시하였으나, 이에 제한되는 것은 아니다. 예를 들어, 본 발명의 일 실시예에서, 제1 내지 제5 층들(10, 20, 30, 40, 50) 중 적어도 일부는 복수의 층들을 포함할 수 있다.
발광 소자층(EL)은 회로층(CCL) 위에 배치될 수 있다. 발광 소자층(EL)은 제1 전극(PE), 발광층(EML), 및 제2 전극(CE)을 포함할 수 있다.
제1 전극(PE)은 제5 층(50)을 관통하여 트랜지스터(TR)에 전기적으로 연결될 수 있다. 한편, 도시되지 않았으나, 제1 전극(PE)과 트랜지스터(TR) 사이에 배치되는 별도의 연결 전극이 더 추가될 수도 있다. 이 경우, 제1 전극(PE)은 연결 전극을 통해 트랜지스터(TR)에 전기적으로 연결될 수 있다.
제6 층(60)은 제5 층(50) 위에 배치될 수 있다. 제6 층(60)에는 개구부가 정의될 수 있다. 상기 개구부는 제1 전극(PE)의 적어도 일부를 노출시킬 수 있다. 제6 층(60)은 화소 정의막일 수 있다.
발광층(EML)은 제1 전극(PE) 위에 배치될 수 있다. 발광층(EML)은 발광 물질을 포함할 수 있다. 예를 들어, 발광층(EML)은 적색, 녹색, 및 청색을 발광하는 물질들 중 적어도 어느 하나의 물질로 구성될 수 있으며, 형광 물질 또는 인광 물질을 포함할 수 있다. 또한, 발광층(EML)은 유기 발광 물질, 또는 양자점과 같은 무기 발광 물질을 포함할 수 있다. 발광층(EML)은 제1 전극(PE) 및 제2 전극(CE) 사이의 전위 차이에 응답하여 광을 발광할 수 있다.
제2 전극(CE)은 발광층(EML) 위에 배치될 수 있다. 제2 전극(CE)은 제2 전원 배선(DVL2, 도 4 참조)과 전기적으로 연결될 수 있다. 따라서, 발광 소자층(EL)은 제2 전극(CE)을 통해 제2 전원 전압, 예를 들어, ELVSS 전압을 수신할 수 있다.
제2 전극(CE)은 투과형 도전 물질 또는 반 투과형 도전 물질을 포함할 수 있다. 이에 따라, 발광층(EML)에서 생성된 광은 제2 전극(CE)을 통해 제3 방향(DR3)을 향해 용이하게 출사될 수 있다. 다만, 이는 예시적으로 도시한 것이고, 본 발명의 일 실시예에 따른 발광 소자층(EL)은 설계에 따라, 제1 전극(PE)이 투과형 또는 반 투과형 물질을 포함하는 배면 발광 방식으로 구동되거나, 전면과 배면 모두를 향해 발광하는 양면 발광 방식으로 구동될 수도 있으며, 어느 하나의 실시예로 한정되지 않는다.
또한, 도시되지 않았으나, 발광 소자층(EL)은 발광층(EML)과 제1 전극(PE) 사이 및 발광층(EML)과 제2 전극(CE) 사이 중 적어도 어느 하나에 배치되는 적어도 하나의 기능층을 더 포함할 수 있다. 상기 기능층은 제1 전극(PE)과 제2 전극(CE)으로부터 발광층(EML)에 유입되는 전하들의 이동을 제어하여 발광 소자층(EL)의 광 효율 및 수명을 향상시킬 수 있다.
봉지층(ECL)은 발광 소자층(EL) 상에 배치되어 발광 소자층(EL)를 봉지한다. 도시되지 않았으나, 제2 전극(CE)과 봉지층(ECL) 사이에는 제2 전극(CE)을 커버하는 캡핑층이 더 배치될 수도 있다.
봉지층(ECL)은 제3 방향(DR3)을 따라 순차적으로 적층된 제1 무기층(71), 유기층(72), 및 제2 무기층(73)을 포함할 수 있다. 다만 이에 한정되지 않고, 봉지층(ECL)은 복수의 무기층들 및 유기층들을 더 포함할 수 있다.
제1 무기층(71)은 제2 전극(CE)을 커버할 수 있다. 제1 무기층(71)은 외부 수분이나 산소가 발광 소자층(EL)에 침투하는 것을 방지할 수 있다. 예를 들어, 제1 무기층(71)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제1 무기층(71)은 증착 공정을 통해 형성될 수 있다.
유기층(72)은 제1 무기층(71) 상에 배치되어 제1 무기층(71)에 접촉할 수 있다. 유기층(72)은 제1 무기층(71) 상부를 평탄화시킬 수 있다. 제1 무기층(71) 상면에 형성된 굴곡이나 제1 무기층(71) 상에 존재하는 파티클(particle) 등은 유기층(72)에 의해 커버되어 유기층(72) 상에 형성되는 구성들에 미치는 영향을 차단할 수 있다. 유기층(72)은 유기물을 포함할 수 있고, 스핀 코팅, 슬릿 코팅, 잉크젯 공정과 같은 용액 공정을 통해 형성될 수 있다.
제2 무기층(73)은 유기층(72) 상에 배치되어 유기층(72)을 커버한다. 제2 무기층(73)은 제1 무기층(71) 상에 배치되는 것보다 상대적으로 평탄한 면에 안정적으로 형성될 수 있다. 제2 무기층(73)은 유기층(72)으로부터 방출되는 수분 등을 봉지하여 외부로 유입되는 것을 방지한다. 제2 무기층(73)은 실리콘 질화물, 실리콘 산화물, 또는 이들이 조합된 화합물을 포함할 수 있다. 제2 무기층(73)은 증착 공정을 통해 형성될 수 있다.
도 6a는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 6b는 도 6a에 도시된 II- II'을 따라 절단한 단면도이다.
도 4, 도 6a, 및 도 6b를 참조하면, 제1 전원 배선(DVL1)의 폭은 제1 전원 패드들(PD1) 각각의 폭보다 클 수 있다. 제2 전원 배선(DVL2)의 폭은 제3 전원 패드들(PD3) 각각의 폭보다 클 수 있다. 상기 폭은 제2 방향(DR2)과 나란한 방향의 폭일 수 있다. 제2 전원 패드들(PD2)에 대한 설명은 제1 전원 패드들(PD1)에 대한 설명과 실질적으로 동일하고, 제4 전원 패드들(PD4)에 대한 설명은 제3 전원 패드들(PD3)에 대한 설명과 실질적으로 동일하므로 생략된다.
제1 전원 배선(DVL1)은 복수의 제1 전원 패드들(PD1)과 연결되고, 제2 전원 배선(DVL2)은 복수의 제3 전원 패드들(PD3)과 연결될 수 있다. 예를 들어, 도 6a에서는 제1 전원 배선(DVL1)이 8 개의 제1 전원 패드들(PD1)과 연결되고, 제2 전원 배선(DVL2)이 8 개의 제3 전원 패드들(PD3)과 연결 된 것으로 도시되었다. 하지만, 하나의 전원 배선에 연결된 전원 패드들의 수가 상기 예에 제한되는 것은 아니다.
제1 도전부(CP1)의 일부분은 제1 전원 패드들(PD1)과 중첩하고, 제2 도전부(CP2)의 일부분은 제2 전원 패드들(PD2)과 중첩하고, 제3 도전부(CP3)의 일부분은 제3 전원 패드들(PD3)과 중첩하고, 제4 도전부(CP4)의 일부분은 제4 전원 패드들(PD4)가 중첩할 수 있다. 제2 내지 제4 도전부들(CP2, CP3, CP4)에 대한 설명은 제1 도전부(CP1)에 대한 설명과 실질적으로 동일하므로 생략된다.
제1 도전부(CP1)는 도전성 물질을 포함할 수 있다. 예를 들어, 상기 도전성 물질은 몰리브덴(Mo), 구리(Cu), 금(Au), 은(Ag), 알루미늄(Al), 티타늄(Ti), 또는 이들의 합금을 포함할 수 있다.
제1 도전부(CP1)는 제1 서브 도전부(SC1) 및 제2 서브 도전부(SC2)를 포함할 수 있다. 제1 서브 도전부(SC1)는 제2 영역(AR2) 위에 배치되며, 하나의 제1 서브 도전부(SC1)는 복수의 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다. 제2 서브 도전부(SC2)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다. 본 발명의 일 실시예에서, 제1 서브 도전부(SC1)는 생략될 수도 있다. 예를 들어, 제1 서브 도전부(SC1)가 생략된 경우, 제2 서브 도전부(SC2)는 도전부로 지칭될 수 있다.
제1 서브 도전부(SC1) 및 제2 서브 도전부(SC2)는 베이스 기판(BP) 위에 배치될 수 있다. 예를 들어, 제1 층(11)은 베이스 기판(BP) 위에 배치되고, 제2 층(21)은 제1 층(11) 위에 배치되고, 제1 서브 도전부(SC1) 및 제2 서브 도전부(SC2)는 제2 층(21) 위에 배치될 수 있다. 제1 층(11) 및 제2 층(21)은 모두 무기물을 포함할 수 있다. 예를 들어, 제1 층(11)은 실리콘 옥사이드 및 실리콘 나이트라이드를 포함할 수 있고, 제2 층(21)은 실리콘 옥사이드를 포함할 수 있다.
제3 층(31)은 제2 층(21) 위에 배치되며, 제1 서브 도전부(SC1) 및 제2 서브 도전부(SC2) 각각의 일부분을 커버할 수 있다. 제3 층(31)은 무기물을 포함할 수 있고, 예를 들어, 실리콘 나이트라이드를 포함할 수 있다. 제4 층(41)은 제3 층(31) 위에 배치될 수 있다. 제4 층(41)은 무기물을 포함할 수 있으며, 예를 들어, 실리콘 옥사이드 및 실리콘 나이트 라이드를 포함할 수 있다.
제1 전원 패드들(PD1)은 제3 층(31) 위에 배치될 수 있다. 제1 전원 패드들(PD1)은 제3 층(31)에 의해 커버되지 않은 제1 서브 도전부(SC1) 및 제2 서브 도전부(SC2)에 접촉할 수 있다.
복수의 개구부들(OP)은 제2 서브 도전부(SC2)에 정의될 수 있다. 예를 들어, 복수의 개구부들(OP) 각각은 제1 방향(DR1)을 따라 연장할 수 있다. 제2 서브 도전부(SC2)는 복수의 도전바들(CB)을 포함할 수 있다. 복수의 도전바들(CB)은 개구부들(OP)에 의해 서로 이격 될 수 있다. 예를 들어, 도전바들(CB)은 제2 방향(DR2)으로 서로 이격될 수 있다. 또한, 도전바들(CB)은 제1 방향(DR1)을 따라 연장될 수 있다.
도전바들(CB) 각각의 제1 폭(WT1)은 제1 전원 패드들(PD1) 각각의 제2 폭(WT2)보다 클 수 있다. 예를 들어, 제1 폭(WT1)은 제2 폭(WT2)의 2배 이상일 수 있다. 따라서, 도전바들(CB) 각각의 일부분은 적어도 2 개 이상의 제1 전원 패드들(PD1)과 중첩될 수 있다. 또한, 도전바들(CB)의 개수는 제1 전원 패드들(PD1)의 개수보다 적을 수 있다. 예를 들어, 도전바들(CB)의 개수는 4 개일 수 있고, 제1 전원 패드들(PD1)의 개수는 8 개일 수 있다. 다만, 이는 예시적인 값으로 본 발명이 이에 제한되는 것은 아니다.
표시 패널(DP)은 제1 내지 제4 도전부들(CP1, CP2, CP3, CP4)을 커버하는 유기층(OGL)을 더 포함할 수 있다. 유기층(OGL)은 제3 영역(AR3) 위에 배치될 수 있다. 유기층(OGL)은 제2 방향(DR2)을 따라 연장할 수 있다. 유기층(OGL)은 베이스 기판(BP)의 엣지(EG)와 인접하게 배치될 수 있다.
유기층(OGL)의 제1 두께는 제1 내지 제4 도전부들(CP1, CP2, CP3, CP4) 각각의 제2 두께보다 두꺼울 수 있다. 예를 들어, 상기 제1 두께와 상기 제2 두께의 차이는 5배 정도일 수 있다. 예를 들어, 상기 제1 두께는 14000 옹스트롬일 수 있고, 상기 제2 두께는 2800 옹스트롬일 수 있다. 다만, 이는 예시적인 것으로 두께들의 차이가 상기 수치에 제한되는 것은 아니다.
표시 패널(DP)의 신뢰성 평가 중에 엣지(EG)와 인접한 제2 서브 도전부(SC2)가 들뜨는 현상(이하, 박리 현상)이 발생할 수 있다. 상기 신뢰성 평가는 85 ℃의 온도, 85%의 습도에서 240간 표시 패널(DP)을 방치하는 실험일 수 있다. 제2 서브 도전부(SC2)가 들뜨는 경우, 들뜬 공간으로 수분이 침투하여 도전 물질들이 부식될 수 있다.
본 발명의 실시예와 달리, 제1 도전부가 엣지(EG)부터 제1 전원 패드들(PD1)까지 통 전극의 형태로 연결된 경우, 상기 박리 현상은 제1 방향(DR1) 및 제2 방향(DR2)으로 전달될 수 있다. 하지만, 본 발명의 실시예에 따르면, 엣지(EG)와 인접한 제2 서브 도전부(SC2)에 개구부들(OP)이 제공될 수 있다. 따라서, 제2 서브 도전부(SC2)의 일부분에 박리 현상이 발생되더라도 상기 박리 현상이 제2 방향(DR2)으로 확장되는 것이 차단될 수 있다. 또한, 본 발명의 실시예에 따르면, 유기층(OGL)이 엣지(EG)와 인접한 제2 서브 도전부(SC2) 위에 배치될 수 있다. 유기층(OGL)은 제2 서브 도전부(SC2)를 눌러주는 역할을 할 수 있다. 따라서, 제2 서브 도전부(SC2)가 박리될 확률 및 제2 서브 도전부(SC2)에 발생된 박리 현상이 확장될 확률이 감소될 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
도 7은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 7을 설명함에 있어서 도 6a와 중복되는 설명에 대해서는 생략된다.
도 4 및 도 7을 참조하면, 제1 도전부(CP1a)는 제1 서브 도전부(SC1a) 및 제2 서브 도전부(SC2a)를 포함할 수 있다. 제1 서브 도전부(SC1a)는 제2 영역(AR2) 위에 배치되며 제1 전원 패드들(PD1)과 베이스 기판(BP) 사이에 배치될 수 있다. 제2 서브 도전부(SC2a)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1a) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다.
복수의 개구부들(OPa)은 제2 서브 도전부(SC2a)에 정의될 수 있다. 예를 들어, 복수의 개구부들(OPa) 각각은 제1 방향(DR1)을 따라 연장할 수 있다. 제2 서브 도전부(SC2a)는 복수의 도전바들(CBa)을 포함할 수 있다. 복수의 도전바들(CBa)은 개구부들(OPa)에 의해 서로 이격 될 수 있다.
개구부들(OPa)의 개수는 도 6a에 도시된 개구부들(OP)의 개수보다 많을 수 있다. 따라서, 도전바들(CBa)의 개수도 도 6a에 도시된 도전바들(CB)의 개수보다 많을 수 있다. 또한, 도전바들(CBa) 각각의 폭도 도 6a에 도시된 도전바들(CB) 각각의 폭보다 작을 수 있다.
도 8은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 8을 설명함에 있어서, 도 6a에서 설명된 도면 부호를 병기하고, 이와 중복되는 설명에 대해서는 생략된다.
도 4 및 도 8을 참조하면, 제1 도전부(CP1b)는 제1 서브 도전부(SC1b) 및 제2 서브 도전부(SC2b)를 포함할 수 있다. 제1 서브 도전부(SC1b)는 제2 영역(AR2) 위에 배치되며 제1 전원 패드들(PD1)과 베이스 기판(BP) 사이에 배치될 수 있다. 제2 서브 도전부(SC2b)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1b) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다.
복수의 개구부들(OPb)은 제2 서브 도전부(SC2b)에 정의될 수 있다. 복수의 개구부들(OPb) 각각은 제1 방향(DR1)을 따라 연장할 수 있다. 예를 들어, 복수의 개구부들(OPb) 각각은 엣지(EG)와 인접한 영역으로부터 엣지(EG)와 멀어지는 방향으로 연장될 수 있다. 복수의 개구부들(OPb) 각각의 제1 방향(DR1)의 길이(LT)는 제2 서브 도전부(SC2b)의 제1 방향(DR1)의 최대폭(WTk)보다 짧을 수 있다.
제2 서브 도전부(SC2b)는 도전 몸체(CBB) 및 도전 몸체(CBB)로부터 엣지(EG)를 향해 돌출된 도전 돌출부들(CBP)을 포함할 수 있다. 도전 돌출부들(CBP)은 도전 몸체(CBB)에 연결될 수 있다. 도전 돌출부들(CBP) 각각의 제1 방향(DR1)의 길이는 복수의 개구부들(OPb) 각각에 의해 정의될 수 있다.
도 9는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 9를 설명함에 있어서, 도 6a와 중복되는 설명에 대해서는 생략된다.
도 4 및 도 9를 참조하면, 제1 도전부(CP1c)는 제1 서브 도전부(SC1c) 및 제2 서브 도전부(SC2c)를 포함할 수 있다. 제1 서브 도전부(SC1c)는 제2 영역(AR2) 위에 배치되며 제1 전원 패드들(PD1)과 베이스 기판(BP) 사이에 배치될 수 있다. 제2 서브 도전부(SC2c)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1c) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다.
제2 서브 도전부(SC2c)는 제1 도전바들(CB1) 및 제2 도전바들(CB2)을 포함할 수 있다. 제1 도전바들(CB1)과 제2 도전바들(CB2)은 서로 상이한 층 상에 배치될 수 있다. 예를 들어, 제1 도전바들(CB1)은 제1 서브 도전부(SC1c)와 동일한 층 상에 배치될 수 있고, 제2 도전바들(CB2)은 제1 전원 패드들(PD1)과 동일한 층 상에 배치될 수 있다.
개구부들(OPc, OPd)은 제2 서브 도전부(SC2c)에 정의될 수 있다. 개구부들(OPc, OPd)은 제1 도전바들(CB1) 사이에 정의된 제1 개구부들(OPc) 및 제2 도전바들(CB2) 사이에 정의된 제2 개구부들(OPd)로 구분될 수 있다. 제1 개구부들(OPc) 및 제2 개구부들(OPd) 각각은 제2 방향(DR2)을 따라 연장될 수 있다.
제1 도전바들(CB1) 및 제2 도전바들(CB2) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 또한, 제1 도전바들(CB1)과 제2 도전바들(CB2)은 제1 방향(DR1)을 따라 교대로 배열될 수 있다. 예를 들어, 하나의 제1 도전바(CB1)와 하나의 제2 도전바(CB2)가 교대로 배열될 수 있다. 또한, 제1 도전바들(CB1) 및 제2 도전바들(CB2)은 서로 전기적으로 연결될 수 있다.
엣지(EG)와 인접한 제2 서브 도전부(SC2c)가 베이스 기판(BP)으로부터 박리되는 경우, 제2 서브 도전부(SC2c)는 엣지(EG)와 인접한 영역으로부터 엣지(EG)와 멀어지는 방향으로 박리가 진행될 수 있다. 예를 들어, 상기 방향은 제1 방향(DR1)과 나란한 방향일 수 있다. 본 발명의 실시예에 따르면, 제1 방향(DR1)을 따라 서로 다른 층 상에 배치된 제1 도전바들(CB1)과 제2 도전바들(CB2)이 교대로 배열된다. 따라서, 박리 현상이 제2 영역(AR2)을 향해 진행되는 것이 방지될 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
도 10은 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 10을 설명함에 있어서, 도 9와 중복되는 설명에 대해서는 생략된다.
도 4 및 도 10을 참조하면, 엣지(EG)와 인접한 제3 영역(AR3)에 유기층(OGL)이 배치될 수 있다. 유기층(OGL)은 제2 서브 도전부(SC2c) 위에 배치될 수 있다. 유기층(OGL)은 제2 서브 도전부(SC2c)를 눌러주는 역할을 할 수 있다. 따라서, 제2 서브 도전부(SC2c)가 박리될 확률을 감소시킬 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
도 11은 본 발명의 일 실시예에 따른 가공 전 상태의 표시 패널의 평면도이다. 도 11을 설명함에 있어서, 도 10과 중복되는 설명에 대해서는 생략된다.
도 4 및 도 11을 참조하면, 제1 도전부(CP1d)는 제1 서브 도전부(SC1d) 및 제2 서브 도전부(SC2d)를 포함할 수 있다. 제1 서브 도전부(SC1d)는 제2 영역(AR2) 위에 배치되며 제1 전원 패드들(PD1)과 베이스 기판(BP) 사이에 배치될 수 있다. 제2 서브 도전부(SC2d)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1d) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다. 제2 서브 도전부(SC2d)는 제1 도전바들(CB1a) 및 제2 도전바들(CB2a)을 포함할 수 있다. 제1 도전바들(CB1a)과 제2 도전바들(CB2a)은 서로 상이한 층 상에 배치될 수 있다. 예를 들어, 제1 도전바들(CB1a)은 제1 서브 도전부(SC1d)와 동일한 층 상에 배치될 수 있고, 제2 도전바들(CB2a)은 제1 전원 패드들(PD1)과 동일한 층 상에 배치될 수 있다.
제1 도전바들(CB1a) 및 제2 도전바들(CB2a) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 또한, 제1 도전바들(CB1a)과 제2 도전바들(CB2a)은 제1 방향(DR1)을 따라 교대로 배열될 수 있다.
제1 도전바들(CB1a) 및 제2 도전바들(CB2a) 중 엣지(EG)와 가장 인접한 도전바에는 제3 개구부들(OPd)이 더 장의될 수 있다. 제3 개구부들(OPd)은 엣지(EG)의 연장 방향에 대응하여 배열될 수 있다. 예를 들어, 제3 개구부들(OPd)은 제2 방향(DR2)을 따라 배열될 수 있다. 본 발명의 일 실시예에 따르면, 엣지(EG)와 인접한 제2 서브 도전부(SC2d)의 일부분에 박리 현상이 발생되더라도 박리 현상이 제1 방향(DR1) 및 제2 방향(DR2)으로 확장되는 것이 차단될 수 있다. 제1 방향(DR1)으로의 확장은 서로 다른 층 상에 배치된 제1 도전바들(CB1a) 및 제2 도전바들(CB2a)에 의해 차단될 수 있고, 제2 방향(DR2)으로의 확장은 엣지(EG)와 인접하여 정의된 제3 개구부들(OPd)에 의해 차단될 수 있다. 따라서, 표시 장치(DD)의 신뢰성이 향상될 수 있다.
도 12a는 도 4에 도시된 AA 영역을 확대하여 도시한 본 발명의 일 실시예에 따른 표시 패널의 평면도이다. 도 12b은 도 12a에 도시된 III- III'을 따라 절단한 단면도이다.
도 4, 도 12a, 및 도 12b를 참조하면, 제1 도전부(CP1e)는 제1 서브 도전부(SC1e) 및 제2 서브 도전부(SC2e)를 포함할 수 있다. 제1 서브 도전부(SC1e)는 제2 영역(AR2) 위에 배치되며 제1 전원 패드들(PD1)과 베이스 기판(BP)_ 사이에 배치될 수 있다. 제2 서브 도전부(SC2e)는 제3 영역(AR3) 위에 배치되며 제1 서브 도전부(SC1e) 및 제1 전원 패드들(PD1)과 전기적으로 연결될 수 있다. 제2 서브 도전부(SC2e)는 도전층(CBL) 및 돌출부들(CBP)을 포함할 수 있다. 도전층(CBL)은 제2 층(21) 위에 배치되고, 돌출부들(CBP)은 도전층(CBL)으로부터 돌출될 수 있다. 예를 들어, 돌출부들(CBP)은 도전층(CBL)과 동일한 물질을 포함하며 일체의 형상을 가질 수 있다. 본 발명의 일 실시예에서, 하나의 개구부는 두 개의 돌출부들(CBP) 사이의 공간으로 지칭될 수 있다. 즉, 개구부는 제2 서브 도전부(SC2e)의 두께 방향, 예를 들어, 제3 방향(DR3)의 일부분이 제거되어 홈의 형태로 제공될 수 있다.
제3 층(31)은 제2 층(21) 위에 배치되며, 제1 서브 도전부(SC1e) 및 제2 서브 도전부(SC2e) 각각의 일부분을 커버할 수 있다. 제3 층(31)은 무기물을 포함할 수 잇고, 예를 들어, 실리콘 나이트라이드를 포함할 수 있다. 제4 층(41)은 제3 층(31) 위에 배치될 수 있다. 제4 층(41)은 무기물을 포함할 수 있으며, 예를 들어 실리콘 옥사이드 및 실리콘 나이트 라이드를 포함할 수 있다.
추가 금속바들(ASC)은 제3 영역(AR3) 위에 배치될 수 있다. 예를 들어, 추가 금속바들(ASC)은 제4 층(41) 위에 배치될 수 있다. 추가 금속바들(ASC) 각각은 제2 방향(DR2)을 따라 연장할 수 있다. 또한, 추가 금속바들(ASC) 각각은 제1 방향(DR1)으로 이격되어 배열될 수 있다. 평면 상에서, 추가 금속바들(ASC)과 돌출부들(CBP)은 서로 비중첩할 수 있다.
추가 금속바들(ASC)과 제2 서브 도전부(SC2e)는 서로 상이한 물질을 포함할 수 있다. 예를 들어, 제2 서브 도전부(SC2e)는 단일의 금속층으로 구성될 수 있으며, 제2 서브 도전부(SC2e)는 몰리브덴을 포함할 수 있다. 추가 금속바들(ASC) 각각의 복수의 금속층들로 구성될 수 있다. 예를 들어, 추가 금속바들(ASC) 각각은 티타늄, 알루미늄, 및 티타늄이 순차적으로 적층된 구조를 포함할 수 있다.
본 발명의 일 실시예에서, 추가 금속바들(ASC) 각각의 두께는 제2 서브 도전부(SC2e)의 두께보다 두꺼울 수 있다. 예를 들어, 추가 금속바들(ASC) 각각의 두께는 7000 옹스트롬일 수 있고, 제2 서브 도전부(SC2e)의 두께는 2800옹스트롬일 수 있다. 따라서, 추가 금속바들(ASC)은 제2 서브 도전부(SC2e)를 눌러주는 역할을 할 수 있다. 따라서, 제2 서브 도전부(SC2e)가 박리될 확률 및 제2 서브 도전부(SC2e)에 발생한 박리 현상이 확장될 확률이 감소될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
DD: 표시 장치 DP: 표시 패널
CF1: 제1 회로 기판 CF2: 제2 회로 기판
BP: 베이스 기판 AR1: 제1 영역
AR2: 제2 영역 AR3: 제3 영역
DVL1: 제1 전원 배선 DVL2: 제2 전원 배선
SPD: 신호 패드들 PD1, PD2, PD3, PD4: 전원 패드들
CP1, CP2, CP3, CP4: 도전부들

Claims (22)

  1. 제1 방향을 따라 순차적으로 제1 영역, 제2 영역, 및 제3 영역이 정의된 베이스 기판;
    상기 제1 영역 위에 배치된 화소들;
    상기 베이스 기판 위에 배치되며 상기 화소들과 전기적으로 연결된 신호 배선들;
    상기 베이스 기판 위에 배치되며 상기 화소들로 전원을 공급하는 전원 배선;
    상기 제2 영역 위에 배치되고, 상기 제1 방향과 교차하는 제2 방향을 따라 배열되며, 상기 신호 배선들과 전기적으로 연결된 신호 패드들;
    상기 제2 영역 위에 배치되고, 상기 제2 방향을 따라 배열되며, 상기 전원배선과 전기적으로 연결된 전원 패드들; 및
    상기 제2 영역 및 상기 제3 영역 위에 배치되고, 상기 전원 패드들과 전기적으로 연결되며, 상기 전원 패드들과 중첩하는 영역으로부터 상기 베이스 기판의 엣지를 향해 연장된 도전부를 포함하고,
    상기 도전부에는 상기 도전부의 일부분이 제거된 적어도 하나의 개구부들이 정의된 표시 패널.
  2. 제1 항에 있어서,
    상기 도전부는
    상기 제2 영역 위에 배치되며, 상기 전원 패드들과 상기 베이스 기판 사이에 배치된 제1 서브 도전부; 및
    상기 제3 영역 위에 배치되며, 상기 제1 서브 도전부 및 상기 전원 패드들과 전기적으로 연결된 제2 서브 도전부를 포함하고, 상기 적어도 하나의 개구부들은 상기 제2 서브 도전부에 정의된 표시 패널.
  3. 제2 항에 있어서,
    상기 제2 서브 도전부는 상기 제2 방향을 따라 배열된 도전바들을 포함하고, 상기 도전바들은 상기 제2 방향으로 서로 이격된 표시 패널.
  4. 제3 항에 있어서,
    상기 도전바들 각각의 폭은 상기 전원 패드들 각각의 폭보다 큰 표시 패널.
  5. 제3 항에 있어서,
    상기 도전바들의 개수는 상기 전원 패드들의 개수보다 적은 표시 패널.
  6. 제2 항에 있어서,
    상기 제2 서브 도전부는 상기 제2 방향을 따라 연장하는 도전 몸체 및 상기 도전 몸체로부터 상기 베이스 기판의 상기 엣지를 향해 돌출된 도전 돌출부들을 포함하고, 상기 도전 돌출부들 각각의 상기 제2 방향의 폭은 상기 도전 몸체의 상기 제2 방향의 폭보다 작은 표시 패널.
  7. 제6 항에 있어서,
    상기 도전 돌출부들은 상기 제2 방향으로 서로 이격된 표시 패널.
  8. 제2 항에 있어서,
    상기 제2 서브 도전부는 상기 제1 방향을 따라 배열된 제1 도전바들 및 상기 제1 방향을 따라 배열된 제2 도전바들을 포함하고, 상기 제1 도전바들과 상기 제2 도전바들은 서로 상이한 층 상에 배치된 표시 패널.
  9. 제8 항에 있어서,
    평면 상에서 상기 제1 도전바들 및 상기 제2 도전바들은 상기 제1 방향을 따라 교대로 배열되는 표시 패널.
  10. 제8 항에 있어서,
    상기 제1 도전바들 및 상기 제2 도전바들 각각은 상기 제2 방향으로 연장하는 표시 패널.
  11. 제8 항에 있어서,
    상기 제1 도전바들과 상기 제2 도전바들은 서로 전기적으로 연결된 표시 패널.
  12. 제1 항에 있어서,
    상기 도전부를 커버하는 유기층을 더 포함하고, 상기 유기층은 상기 제2 방향을 따라 연장하는 표시 패널.
  13. 제1 항에 있어서,
    상기 전원 배선의 폭은 상기 전원 패드들 각각의 폭보다 큰 표시 패널.
  14. 제1 항에 있어서,
    상기 베이스 기판은 상면, 상기 상면으로부터 연장된 제1 경사면, 상기 제1 경사면으로부터 연장된 측면, 상기 측면으로 연장된 제2 경사면, 상기 제2 경사면으로부터 연장된 바닥면을 포함하고, 상기 제1 영역, 상기 제2 영역, 및 상기 제3 영역은 상기 상면에 정의된 표시 패널.
  15. 제1 항에 있어서,
    상기 적어도 하나의 개구부들은 상기 도전부의 두께 방향의 일부분이 제거되어 홈의 형태로 제공되는 표시 패널.
  16. 제15 항에 있어서,
    상기 도전부 위에 배치된 추가 금속바를 더 포함하고, 상기 추가 금속바는 상기 제2 방향을 따라 연장하는 표시 패널.
  17. 제1 방향을 따라 순차적으로 제1 영역, 제2 영역, 및 제3 영역이 정의된 베이스 기판, 상기 제1 영역 위에 배치된 화소들, 상기 제1 영역 위에 배치된 신호 배선들, 상기 제1 영역 위에 배치된 전원 배선, 상기 신호 배선들과 전기적으로 연결되며 상기 제2 영역 위에 배치된 신호 패드들, 상기 전원 배선과 전기적으로 연결되며 상기 제2 영역 위에 배치된 전원 패드들, 및 상기 제3 영역 위에 배치되며 상기 전원 패드들과 전기적으로 연결된 도전부를 포함하는 표시 패널; 및
    상기 표시 패널 위에 배치되어 상기 전원 패드들 및 상기 신호 패드들에 전기적으로 연결된 회로 기판을 포함하고,
    상기 제3 영역과 중첩하는 상기 도전부의 일부분에는 개구부가 정의된 표시 장치.
  18. 제17 항에 있어서,
    상기 표시 패널은 상기 제3 영역 위에 배치되며, 상기 도전부를 커버하는 유기층을 더 포함하는 표시 장치.
  19. 제17 항에 있어서,
    상기 개구부는 상기 제1 방향을 따라 연장되고, 상기 도전부는 상기 개구부를 사이에 두고 이격된 도전바들을 포함하며, 상기 도전바들은 각각의 제1 폭은 상기 전원 패드들 각각의 제2 폭과 같거나 상기 제2 폭보다 크고, 상기 도전바들의 제1 개수는 상기 전원 패드들의 제2 개수와 같거나 상기 제2 개수보다 적은 표시 장치.
  20. 제17 항에 있어서,
    상기 도전부는 상기 제1 방향과 교차하는 제2 방향을 따라 연장하는 도전 몸체 및 상기 도전 몸체로부터 상기 베이스 기판의 엣지를 향해 연장하는 도전 돌출부들을 포함하고, 상기 도전 돌출부들 각각의 상기 제2 방향의 폭은 상기 도전 몸체의 상기 제2 방향의 폭보다 작은 표시 장치.
  21. 제17 항에 있어서,
    상기 도전부는 상기 제1 방향을 따라 배열된 제1 도전바들 및 상기 제1 방향을 따라 배열된 제2 도전바들을 포함하고, 상기 제1 도전바들과 상기 제2 도전바들은 서로 상이한 층 상에 배치된 표시 장치.
  22. 제21 항에 있어서,
    상기 제1 도전바들 및 상기 제2 도전바들 각각은 상기 제2 방향으로 연장하고, 평면 상에서 상기 제1 도전바들 및 상기 제2 도전바들은 상기 제1 방향을 따라 교대로 배열되며, 상기 제1 도전바들과 상기 제2 도전바들은 서로 전기적으로 연결된 표시 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60146225A (ja) 1984-01-10 1985-08-01 Seiko Epson Corp 電気光学装置
JP3826022B2 (ja) 2000-12-15 2006-09-27 キヤノン株式会社 配線を有する基板及び電子源及び画像表示装置
KR100671640B1 (ko) 2004-06-24 2007-01-18 삼성에스디아이 주식회사 박막 트랜지스터 어레이 기판과 이를 이용한 표시장치와그의 제조방법
KR101157968B1 (ko) 2005-11-21 2012-06-25 엘지디스플레이 주식회사 인쇄판의 제작방법 및 그를 이용한 액정표시소자 제작방법
JP4976089B2 (ja) 2006-09-15 2012-07-18 インフォビジョン オプトエレクトロニクス ホールデングズ リミティッド 多面取り薄膜トランジスタアレイ基板および液晶表示装置
JP5274564B2 (ja) * 2008-08-11 2013-08-28 シャープ株式会社 フレキシブル基板および電気回路構造体
CN107032638B (zh) * 2011-08-29 2020-07-03 Ａｇｃ株式会社 显示器的防护玻璃板
KR101618701B1 (ko) 2013-01-10 2016-05-10 삼성디스플레이 주식회사 액정 표시 장치
KR101907593B1 (ko) * 2013-08-13 2018-10-15 삼성디스플레이 주식회사 가요성 표시 장치
KR20150037198A (ko) 2013-09-30 2015-04-08 삼성디스플레이 주식회사 표시패널 및 이를 갖는 표시장치
US10287430B2 (en) 2014-09-30 2019-05-14 Lg Chem, Ltd. Method of manufacturing patterned substrate
KR102282616B1 (ko) 2014-12-29 2021-07-28 엘지디스플레이 주식회사 디스플레이 장치
US10121843B2 (en) 2015-09-30 2018-11-06 Apple Inc. Corrosion resistant test lines
JP2018124504A (ja) * 2017-02-03 2018-08-09 株式会社ジャパンディスプレイ 表示装置
JP2018138940A (ja) * 2017-02-24 2018-09-06 株式会社ジャパンディスプレイ 表示装置
CN107799538B (zh) * 2017-10-26 2020-06-19 上海天马微电子有限公司 一种显示面板和显示装置
US11889728B2 (en) * 2018-08-28 2024-01-30 Sharp Kabushiki Kaisha Display device
WO2020161829A1 (ja) * 2019-02-06 2020-08-13 シャープ株式会社 表示装置

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