KR20210006565A - 플라즈마 다이싱 방법 - Google Patents

플라즈마 다이싱 방법 Download PDF

Info

Publication number
KR20210006565A
KR20210006565A KR1020190082230A KR20190082230A KR20210006565A KR 20210006565 A KR20210006565 A KR 20210006565A KR 1020190082230 A KR1020190082230 A KR 1020190082230A KR 20190082230 A KR20190082230 A KR 20190082230A KR 20210006565 A KR20210006565 A KR 20210006565A
Authority
KR
South Korea
Prior art keywords
substrate
dicing
membrane
plasma
width
Prior art date
Application number
KR1020190082230A
Other languages
English (en)
Inventor
이충호
강성찬
강현욱
김재흥
윤용섭
장재형
홍혁기
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020190082230A priority Critical patent/KR20210006565A/ko
Priority to US16/696,513 priority patent/US10916436B2/en
Publication of KR20210006565A publication Critical patent/KR20210006565A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00865—Multistep processes for the separation of wafers into individual elements
    • B81C1/00896—Temporary protection during separation into individual elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02019—Chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67092—Apparatus for mechanical treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05H—PLASMA TECHNIQUE; PRODUCTION OF ACCELERATED ELECTRICALLY-CHARGED PARTICLES OR OF NEUTRONS; PRODUCTION OR ACCELERATION OF NEUTRAL MOLECULAR OR ATOMIC BEAMS
    • H05H1/00—Generating plasma; Handling plasma
    • H05H1/24—Generating plasma
    • H05H1/46—Generating plasma using applied electromagnetic fields, e.g. high frequency or microwave energy
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81B—MICROSTRUCTURAL DEVICES OR SYSTEMS, e.g. MICROMECHANICAL DEVICES
    • B81B2203/00—Basic microelectromechanical structures
    • B81B2203/01—Suspended structures, i.e. structures allowing a movement
    • B81B2203/0127—Diaphragms, i.e. structures separating two media that can control the passage from one medium to another; Membranes, i.e. diaphragms with filtering function
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C2201/00—Manufacture or treatment of microstructural devices or systems
    • B81C2201/01—Manufacture or treatment of microstructural devices or systems in or on a substrate
    • B81C2201/0101—Shaping material; Structuring the bulk substrate or layers on the substrate; Film patterning
    • B81C2201/0128—Processes for removing material
    • B81C2201/013—Etching
    • B81C2201/0132—Dry etching, i.e. plasma etching, barrel etching, reactive ion etching [RIE], sputter etching or ion milling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Plasma & Fusion (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Electromagnetism (AREA)
  • Inorganic Chemistry (AREA)
  • Dicing (AREA)

Abstract

플라즈마 다이싱 방법이 개시된다. 개시된 플라즈마 다이싱 방법은, 복수의 멤브레인용 구조들 사이로 노출되는 기판의 제1면에 적어도 하나의 트렌치가 형성되도록, 상기 기판의 상기 제1면에 플라즈마 식각을 진행하는 단계; 상기 복수의 멤브레인용 구조들 및 상기 트렌치를 커버하도록, 상기 반도체 웨이퍼 상에 패시베이션층을 형성하는 단계; 상기 복수의 멤브레인용 구조들의 일부를 노출시키는 관통홀과 상기 트렌치에 연결되며 상기 관통홀의 폭보다 작은 폭을 가지는 다이싱 레인이 상기 기판에 형성되도록, 상기 기판의 상기 제1면과 반대면인 제2면에 플라즈마 식각을 진행하는 단계; 및 상기 패시베이션층을 제거하며, 상기 반도체 웨이퍼를 상기 관통홀에 의해 일부가 노출되는 멤브레인을 가지는 복수의 소자들로 개별화하는 단계;를 포함한다.

Description

플라즈마 다이싱 방법{Method for plasma dicing}
실시예는 플라즈마 다이싱 방법에 관한 것이다.
플라즈마 다이싱 방법은, 마스크로 덮여 있지 않은 영역을 플라즈마로 선택적으로 식각함으로써, 반도체 웨이퍼를 분할하는 방법이다.
플라즈마 다이싱 방법을 이용할 경우, 다른 다이싱 방법들, 예를 들어 톱(saw) 다이싱 방법이나 레이저 다이싱 방법에 비해, 다이싱 영역의 손상을 최소화하면서도 높은 식각 속도를 구현할 수 있다.
이러한 플라즈마 다이싱 방법으로는 DBG(dicing before grinding) 방식과 DAG(dicing after grinding) 방식이 존재한다.
DAG방식은 연마를 먼저 진행하여 반도체 웨이퍼를 얇게 한 후, 얇아진 반도체 웨이퍼를 캐리어에 부착하고, 플라즈마 식각을 진행하여, 반도체 웨이퍼를 복수의 소자(device)로 분할한다.
DBG 방식은 플라즈마 다이싱을 먼저 진행한 후, 플라즈마 식각에 의해 제거되지 않은 부분을 연마(grinding)를 통해 제거하여, 반도체 웨이퍼를 복수의 소자로 분할한다. 다이싱이 진행되는 동안 반도체 웨이퍼를 캐리어에 지지되도록 부착시킬 수 있다.
상기 DAG 방식 및 DBG 방식에서는, 반도체 웨이퍼를 복수의 소자로 개별화하는 과정에서, 캐리어로부터 반도체 웨이퍼 또는 복수의 소자를 떼어내는 작업이 요구된다.
캐리어로부터 반도체 웨이퍼 또는 복수의 소자를 떼어내는 단계에서, 반도체 웨이퍼가 손상될 수 있다.
한편, 반도체 웨이퍼로부터 분할된 소자는 기계적인 이동이 없는 구조일 수 있으나, 기계적인 이동이 요구되는 구조일 수 있다. 예를 들어, 소자는 상하로 진동 가능한 멤브레인을 가질 수 있다. 이러한 멤브레인을 가지는 소자는, 다이싱 단계에서 파손에 더욱 취약할 수 있다.
본 개시의 일 측면에서는, 반도체 웨이퍼를 복수의 소자들로 분할하는 과정에서, 소자에 포함된 멤브레인이 파손되는 것을 방지하는 플라즈마 다이싱 방법을 제공한다.
일 측면에 따른 플라즈마 다이싱 방법은,
기판의 제1면 상에 복수의 멤브레인용 구조들이 서로 이격되도록 배치된 반도체 웨이퍼를 제공하는 단계;
상기 복수의 멤브레인용 구조들 사이로 노출되는 상기 기판의 상기 제1면에 적어도 하나의 트렌치가 형성되도록, 상기 기판의 상기 제1면에 플라즈마 식각을 진행하는 단계;
상기 복수의 멤브레인용 구조들 및 상기 트렌치를 커버하도록, 상기 반도체 웨이퍼 상에 패시베이션층을 형성하는 단계;
상기 복수의 멤브레인용 구조들의 일부를 노출시키는 관통홀과 상기 트렌치에 연결되며 상기 관통홀의 폭보다 작은 폭을 가지는 다이싱 레인이 상기 기판에 형성되도록, 상기 기판의 상기 제1면과 반대면인 제2면에 플라즈마 식각을 진행하는 단계; 및
상기 패시베이션층을 제거하며, 상기 반도체 웨이퍼를 상기 관통홀에 의해 일부가 노출되는 멤브레인을 가지는 복수의 소자들로 개별화하는 단계;를 포함할 수 있다.
상기 관통홀의 식각 속도가 상기 다이싱 레인의 식각 속도보다 빠를 수 있다.
상기 다이싱 레인의 폭은 상기 트렌치의 폭에 대응할 수 있다.
상기 관통홀의 폭은 상기 다이싱 레인의 폭의 50 배 ~ 500 배일 수 있다.
상기 트렌치의 깊이는, 상기 관통홀의 폭과 상기 다이싱 레인의 폭의 차이를 고려하여 결정될 수 있다.
상기 패시베이션층의 제거 단계에서 건식 식각 공정이 사용될 수 있다.
상기 복수의 멤브레인용 구조들 사이로 노출되는 상기 기판의 제1면에 형성된 상기 다이싱 레인은 복수 개일 수 있다.
상기 관통홀 및 상기 다이싱 레인이 형성된 기판을 가지는 반도체 웨이퍼를 소정의 간격으로 배치된 복수의 돌출부를 가지는 지그 상에 배치하는 단계;를 더 포함할 수 있다.
상기 다이싱 레인에 의해, 상기 기판은 상기 멤브레인용 구조를 지지하는 지지 부분과, 상기 지지 부분의 둘레에 배치된 테두리 부분으로 구분되며, 상기 테두리 부분이 상기 돌출부 상에 배치되도록, 상기 반도체 웨이퍼를 상기 지그 상에 배치할 수 있다.
상기 반도체 웨이퍼가 상기 지그 상에 배치된 상태에서 상기 패시베이션층을 제거할 경우, 상기 멤브레인을 가지는 복수의 소자는 상기 돌출부 사이의 공간에 위치할 수 있다.
상기 돌출부 사이의 간격은 상기 복수의 소자 각각의 폭보다 클 수 있다.
상기 멤브레인을 가지는 소자를 보관하도록, 상기 지그 상에 덮개를 배치하는 단계를 더 포함할 수 있다.
상기 멤브레인을 가지는 소자의 형상은, 다각형, 타원형, 원형 중 적어도 하나일 수 있다.
실시예에 따른 플라즈마 다이싱 방법은, 반도체 웨이퍼를 복수의 소자들로 분할하는 과정에서, 소자에 포함된 멤브레인이 파손되는 것을 방지할 수 있다.
도 1a 내지 도 1f는 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다.
도 2는 도 1b의 일 예를 설명하기 위한 도면이며, 도 3은 도 1b의 다른 예를 설명하기 위한 도면이다.
도 4a 내지 도 4f는 다른 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다.
도 5a 내지 도 5h는 다른 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다.
도 6은 플라즈마 다이싱 방법에 의해 제조된 소자의 일 예를 나타낸 도면이며,
도 7은 플라즈마 다이싱 방법에 의해 제조된 소자의 다른 예를 나타낸 도면이다.
도 8 및 도 9는 실시예에 따른 소자의 형상을 설명하기 위한 도면이다.
도 10은 실시예에 따른 소자가 적용된 장치를 설명하기 위한 도면이다.
이하, 첨부된 도면들을 참조하여 일 실시예에 따른 플라즈마 다이싱 방법 및 이에 의해 제조된 소자를 상세히 설명한다. 도면에서 동일한 참조번호는 동일한 구성 요소를 지칭하며, 각 구성 요소의 크기나 두께는 설명의 편의를 위해 과장되어 있을 수 있다. 한편, 이하에 설명되는 실시예들은 단지 예시적인 것에 불과하며, 이러한 실시예들로부터 다양한 변형이 가능하다.
도 1a 내지 도 1f는 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다. 도 2는 도 1b의 일 예를 설명하기 위한 도면이며, 도 3은 도 1b의 다른 예를 설명하기 위한 도면이다. 설명의 편의를 위하여, 도 1a 내지 도 1f에서는, 플라즈마 식각에 사용되는 마스크(M1)에 대한 도시를 생략하였다.
도 1a를 참조하면, 기판(10)의 제1면(11) 상에 복수의 멤브레인용 구조(20)들이 서로 이격되도록 배치된 반도체 웨이퍼(1)를 제공한다.
기판(10)은 실리콘 기판일 수 있다. 예를 들어, 기판(10)은 SOI(silicon on insulator) 기판일 수 있다. 다만, 기판(10)의 재질은 이에 한정되지는 아니하며, 다양한 재질이 사용될 수 있다.
기판(10)의 제1면(11)에는 복수의 멤브레인용 구조(20)들이 배치될 수 있다. 복수의 멤브레인용 구조(20)들은 기판(10)의 제1면(11) 상에 소정의 간격을 가지도록 배치될 수 있다.
복수의 멤브레인용 구조(20)들 각각은, 복수의 층들이 적층된 구조를 가질 수 있다. 복수의 층들 각각은, 금속 물질, 유전 물질 또는 실리콘(silicon) 중 적어도 하나를 포함할 수 있다.
멤브레인용 구조(20)의 복수의 층들은 그 재질이 다를 수 있다. 일 예로서, 멤브레인용 구조(20)는 도 2와 같이, 하나의 층(25)은 금속 물질을 포함하며, 다른 층(26)은 유전 물질을 포함할 수 있다. 다른 예로서, 멤브레인용 구조(20)는 도 3과 같이, 하나의 층(27)은 실리콘을 포함하며, 다른 층(25)은 금속 물질을 포함하며, 또 다른 층(26)은 유전 물질을 포함할 수 있다.
도 1b를 참조하면, 기판(10)의 제1면(11)에 플라즈마 식각을 진행한다. 플라즈마 식각에 의해, 기판(10)의 제1면(11)에서 복수의 멤브레인용 구조(20)들이 배치되지 않은 영역에 트렌치(110)(trench)가 형성될 수 있다. 예를 들어, 기판(10)의 제1면(11)에서 복수의 멤브레인용 구조(20) 사이에 배치된 영역과 멤브레인용 구조(20)의 외곽에 배치된 영역에 트렌치(110)가 각각 형성될 수 있다.
트렌치(110)의 형성 방식으로 플라즈마 식각 방식을 이용함에 따라, 다른 식각 방식, 예를 들어, 레이저 다이싱 방식이나 톱(saw) 다이싱 방식에 비해, 트렌치(110)의 평면 패턴(PT1)을 다양하게 구현할 수 있다. 예를 들어, 트렌치(110)의 평면 패턴(PT1)은 다각형, 타원형 또는 원형일 수 있다.
도 1b에서는 구체적인 도시를 생략하였으나, 도 2를 참조하면, 플라즈마 식각이 진행되기 전에 트렌치(110)의 평면 패턴(PT1)에 대응하는 형상을 가지는 마스크(M1)가 형성되며, 이러한 마스크(M1)는 플라즈마 식각이 진행된 후 제거된다.
상술한 실시예에서는, 기판(10)의 제1면(11)에 트렌치(110)를 형성하기 위하여, 별도의 플라즈마 식각 공정이 진행되는 예를 중심으로 설명하였다. 그러나, 트렌치(110)를 형성하기 위한 플라즈마 식각 공정은 별도의 공정이 아닌 다른 공정과 함께 진행될 수 있다.
예를 들어, 도 3과 같이, 멤브레인용 구조(20)물의 복수의 층들(25, 26, 27) 중 적어도 일 층(27)이 실리콘을 포함할 수 있다. 이러한 일 층(27)에 패턴(PT2)을 형성하기 위한 방식으로 플라즈마 식각 공정이 사용될 수 있다. 이 경우, 플라즈마 식각이 진행되기 전에 트렌치(110)의 평면 패턴(PT1) 및 멤브레인 구조(20)의 패턴(PT2)에 대응하는 형상을 가지는 마스크(M2)가 형성되며, 이러한 마스크(M2)는 플라즈마 식각이 진행된 후 제거된다. 트렌치(110)를 형성하기 위한 식각 공정은, 멤브레인 구조(20)의 패턴(PT2)을 형성하기 위한 플라즈마 식각 공정에서 함께 진행될 수 있다.
도 1c를 참조하면, 반도체 웨이퍼(1) 상에 패시베이션층(30)을 형성한다. 패시베이션층(30)에 의해, 기판(10)의 제1면(11), 복수의 멤브레인용 구조(20)들 및 트렌치(110)가 커버될 수 있다. 트렌치(110)에는 패시베이션층(30)의 일부가 채워질 수 있다.
패시베이션층(30)의 재질로는 포토레지스트, 실리콘 옥사이드 또는 실리콘 나이트라이드를 포함할 수 있다. 다만, 패시베이션층(30)의 재질은 이에 한정되지 아니하며, 플라즈마 식각 공정이 진행되는 동안, 플라즈마로부터 멤브레인용 구조(20)를 보호할 수 있는 범위 내에서 다양하게 변경될 수 있다.
패시베이션층(30)은 트렌치(110)가 형성된 반도체 웨이퍼(1)의 형상을 따라 일정한 두께로 증착될 수 있다. 예를 들어, 패시베이션층(30)은 균일한 물리 기상 증착 코팅(conformal physical vapor deposition coating)이 가능한 필름일 수 있다.
도 1d를 참조하면, 기판(10)의 제1면(11)과 반대 면인 제2면(12)에 플라즈마 식각을 진행한다.
도면상 도시하지 않았으나, 플라즈마 식각이 진행되기 전에 기판(10)의 제2면(12)에는 관통홀(121) 및 다이싱 레인(122)에 대응하는 패턴을 가지는 마스크가 형성되며, 이러한 마스크는 플라즈마 식각이 진행된 후 제거될 수 있다.
플라즈마 식각에 의해, 복수의 멤브레인용 구조(20)들의 일부를 노출시키는 관통홀(121)(through hole)과, 트렌치(110)에 연결되며 관통홀(121)의 폭보다 작은 폭을 가지는 다이싱 레인(122)(dicing lane)이 기판(10)에 동시에 형성될 수 있다.
관통홀(121)의 폭(W1)은 다이싱 레인(122)의 폭(W2)의 50 배 ~ 500 배일 수 있다. 이와 같이, 관통홀(121)의 폭(W1)이 다이싱 레인(122)의 폭(W2)보다 크기 때문에, 관통홀(121)에 대응하는 기판(10)의 부분(이하, '제1 부분'이라 한다)에 대한 식각 속도는 다이싱 레인(122)에 대응하는 기판(10)의 제2 부분(이하, '제2 부분'이라 한다)에 대한 식각 속도보다 빠르게 나타난다. 즉, 관통홀(121)의 식각 속도가 다이싱 레인(122)의 식각 속도보다 빠르게 나타난다. 그에 따라, 기판(10)의 제1 부분에서 식각이 진행된 깊이가 기판(10)의 제2 부분에서 식각이 진행된 깊이보다 크게 나타난다.
만일, 기판(10)에 트렌치(110)가 형성되어 있지 않았다면, 기판(10)을 관통하는 관통홀(121)이 형성되었을 때, 식각 속도가 느린 다이싱 레인(122)에 대응하는 기판(10)의 제2 부분은 제거되지 않고 남아있을 수 있다. 이 때, 기판(10)을 관통하는 다이싱 레인(122)을 형성하기 위하여, 플라즈마 식각 공정 시간을 늘리게 될 경우, 관통홀(121)에 의해 노출된 멤브레인용 구조(20)가 플라즈마(P)에 의해 손상 또는 열화될 수 있다.
그러나, 실시예에 따르면, 기판(10)에 소정 깊이의 트렌치(110)가 형성된 상태이기 때문에, 멤브레인용 구조(20)의 손상 또는 열화됨이 없이, 기판(10)을 관통하는 다이싱 레인(122)을 형성할 수 있다.
기판(10)의 제2 부분에 대한 식각 속도가 기판(10)의 제1 부분에 대한 식각 속도보다 느리더라도, 기판(10)에 소정 깊이의 트렌치(110)가 형성된 상태이기 때문에, 다이싱 레인(122)을 관통홀(121)과 동시에 형성하거나 관통홀(121)보다 먼저 형성할 수 있다.
다이싱 레인(122)이 형성되는 과정에서, 다이싱 레인(122)에 대응하는 기판(10)의 제2 부분이 플라즈마(P)에 의해 제거되며, 트렌치(110)에 채워진 패시베이션층(30)이 플라즈마(P)에 노출될 수 있다.
다이싱 레인(122)의 폭(W2)은 트렌치(110)의 폭에 대응할 수 있다. 관통홀(121)의 폭(W1)은 트렌치(110)의 폭의 50배~ 500배일 수 있다.
다시 도 1b를 참조하면, 트렌치(110)의 깊이는, 기판(10)의 제1 부분에 대한 식각 속도와 기판(10)의 제2 부분에 대한 식각 속도의 차이를 고려하여 결정될 수 있다. 기판(10)의 제1 부분에 대한 식각 속도와 기판(10)의 제2 부분에 대한 식각 속도의 차이는 관통홀(121)의 폭(W1)과 다이싱 레인(122)의 폭(W2)의 차이에 따라 달라질 수 있다. 그에 따라, 트렌치(110)의 깊이는 관통홀(121)의 폭(W1)과 다이싱 레인(122)의 폭(W2)의 차이를 고려하여 결정될 수 있다. 예를 들어, 관통홀(121)의 폭(W1)과 다이싱 레인(122)의 폭(W2)의 차이가 크다고 예상될 경우, 트렌치(110)의 깊이를 크게 형성할 수 있다.
도 1e 및 도 1f를 참조하면, 반도체 웨이퍼(1)에서 패시베이션층(30)을 제거한다. 패시베이션층(30)을 제거하기 위하여, 건식 식각(dry etching)이 사용될 수 있다.
만일, 패시베이션층(30)의 제거를 위하여 습식 식각(wet etching)을 이용할 경우, 관통홀(121)을 통해 멤브레인용 구조(20)의 일부가 노출될 수 있으며, 그에 따라 멤브레인용 구조(20)가 손상될 수 있다.
그에 반해, 실시예에서는 패시베이션층(30)의 제거를 위하여 건식 식각을 사용함으로써, 패시베이션층(30)의 제거 과정에서 멤브레인용 구조(20)가 손상되는 것을 방지할 수 있다.
반도체 웨이퍼(1)에서 패시베이션층(30)을 제거함으로써, 반도체 웨이퍼(1)를 다이싱 레인(122)에 의해 구분되는 복수의 소자(1000)로 개별화(singulation)할 수 있다.
복수의 소자(1000) 각각은 멤브레인(21)의 일부가 관통홀(121)에 의해 노출되는 구조를 가진다. 복수의 소자(1000) 각각은, 지지 부분(13)에 의해 진동 가능하게 지지된 멤브레인(21)을 가질 수 있다.
복수의 소자(1000)를 둘러싸는 기판(10)의 테두리 부분(14)을 복수의 소자(1000)로부터 제거할 수 있다.
도 4a 내지 도 4f는 다른 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다.
도 4a를 참조하면, 기판(10)의 제1면(11) 상에 복수의 멤브레인용 구조(20)들이 서로 이격되도록 배치된 반도체 웨이퍼(1)를 제공한다.
기판(10)은 실리콘 기판(10)일 수 있다. 예를 들어, 기판(10)은 SOI(silicon on insulator) 기판(10)일 수 있다. 다만, 기판(10)의 재질은 이에 한정되지는 아니하며, 다양한 재질이 사용될 수 있다.
기판(10)의 제1면(11)에는 복수의 멤브레인용 구조(20)들이 배치될 수 있다. 복수의 멤브레인용 구조(20)들은 기판(10)의 제1 면 상에 소정의 간격을 가지도록 배치될 수 있다.
복수의 멤브레인용 구조(20)들 각각은, 복수의 층들이 적층된 구조를 가질 수 있다. 복수의 층들 각각은, 금속 물질, 유전 물질 또는 실리콘(silicon) 중 적어도 하나를 포함할 수 있다.
도 4b를 참조하면, 기판(10)의 제1면(11)에 플라즈마 식각을 진행한다. 플라즈마 식각에 의해, 기판(10)의 제1면(11)에서 복수의 멤브레인용 구조(20)들이 배치되지 않은 영역에 적어도 하나의 트렌치(110)가 형성될 수 있다. 예를 들어, 기판(10)의 제1면(11)에서 복수의 멤브레인용 구조(20) 사이에 배치된 영역에는 2개의 트렌치(110, 110)가 형성되고, 멤브레인용 구조(20)의 외곽에 배치된 영역에는 1개의 트렌치(110)가 형성될 수 있다.
도 4c를 참조하면, 반도체 웨이퍼(1) 상에 패시베이션층(30)을 형성한다. 패시베이션층(30)에 의해, 기판(10)의 제1면(11), 복수의 멤브레인용 구조(20) 및 트렌치(110)가 커버될 수 있다. 트렌치(110)에는 패시베이션층(30)의 일부가 채워질 수 있다.
도 4d를 참조하면, 기판(10)의 제1면(11)과 반대 면인 제2면(12)에 플라즈마 식각이 진행된다.
플라즈마 식각에 의해, 복수의 멤브레인용 구조(20)들의 일부를 노출시키는 관통홀(121)과, 관통홀(121)의 폭(W1)보다 작은 폭(W2)을 가지는 다이싱 레인(122)이 기판(10)에 동시에 형성될 수 있다.
관통홀(121)의 폭(W1)은 다이싱 레인(122)의 폭(W2)의 50 배 ~ 500 배일 수 있다. 기판(10)에서 관통홀(121)에 대응하는 제1 부분에 대한 식각 속도는 기판(10)에서 다이싱 레인(122)에 대응하는 제2 부분에 대한 식각 속도보다 빠르게 나타날 수 있다.
트렌치(110)에 연결된 다이싱 레인(122)의 폭(W2)은 트렌치(110)의 폭에 대응할 수 있다. 관통홀(121)의 폭(W1)은 트렌치(110) 각각의 폭의 50배~ 500배일 수 있다.
도 4e 및 도 4f를 참조하면, 반도체 웨이퍼(1)에서 패시베이션층(30)을 제거한다. 패시베이션층(30)을 제거하기 위하여, 건식 식각이 사용될 수 있다.
패시베이션층(30)을 제거함으로써, 반도체 웨이퍼(1)를 다이싱 레인(122)에 의해 구분되는 복수의 소자(1000)로 개별화할 수 있다.
복수의 소자(1000) 각각은 멤브레인(21)의 일부가 관통홀(121)에 의해 노출되는 구조를 가진다. 복수의 소자(1000) 각각은, 지지 부분(13)에 의해 진동 가능하게 지지된 멤브레인(21)을 가질 수 있다.
복수의 소자(1000)를 둘러싸는 기판(10)의 테두리 부분(14, 15)을 복수의 소자(1000)로부터 제거할 수 있다.
도 5a 내지 도 5h는 다른 실시예에 따른 플라즈마 다이싱 방법을 개략적으로 보여주는 도면이다.
도 5a 내지 도 5d에 개시된 플라즈마 다이싱 방법은 도 4a 내지 도 4d에 개시된 플라즈마 다이싱 방법과 동일하므로, 중복 설명은 생략한다.
도 5e를 참조하면, 소정의 간격으로 배치된 복수의 돌출부(41, 41A)를 가지는 지그(40)(Jig)를 준비한다. 지그(40)는 베이스(42)와 베이스(42)로부터 돌출된 돌출부(41, 41A)를 포함한다.
이러한 지그(40) 상에 관통홀(121) 및 다이싱 레인(122)이 형성된 반도체 웨이퍼(1)를 배치한다. 예를 들어, 지그(40)의 돌출부(41, 41A)에 다이싱 레인(122)이 중첩되지 않도록 반도체 웨이퍼(1)를 배치한다.
기판(10)은, 다이싱 레인(122)에 의해, 멤브레인용 구조(20)를 지지하는 지지 부분(13)과, 이러한 지지 부분(13)의 둘레에 배치된 테두리 부분(14, 15)으로 구분될 수 있다. 돌출부(41, 41A) 상에는, 이러한 테두리 부분(14, 15)이 배치될 수 있다.
도 5f를 참조하면, 반도체 웨이퍼(1)로부터 패시베이션층(30)을 제거한다.
지지 부분(13)은 돌출부(41, 41A)에 의해 지지되지 않은 상태이기 때문에, 패시베이션층(30)이 제거됨에 따라, 멤브레인(21)을 가지는 복수의 소자(1000)는 하중에 의해 아래로 이동하게 된다. 패시베이션층(30)이 제거된 상태의 멤브레인용 구조(20)는 멤브레인(21)으로 정의한다.
멤브레인(21)을 가지는 복수의 소자(1000)는 돌출부(41, 41A) 사이의 공간에 위치하게 된다. 돌출부(41, 41A) 사이의 간격은 복수의 소자(1000) 각각의 폭보다 크다.
멤브레인(21)을 가지는 복수의 소자(1000)는 복수의 소자(1000)를 둘러싸는 기판(10)의 부분인 테두리 부분(14, 15)으로부터 분리된다.
상기와 같이, 돌출부(41, 41A)를 가지는 지그(40)를 이용함에 따라, 패시베이션층(30)의 제거 단계를 진행하는 과정에서 복수의 소자(1000)를 기판(10)의 부분으로부터 용이하게 분리할 수 있다. 또한, 돌출부(41, 41A)에 의해, 멤브레인(21)을 가지는 복수의 소자(1000)의 수평 방향으로 이동을 제한할 수 있다.
도 5g를 참조하면, 복수의 소자(1000)를 둘러싸는 기판(10)의 테두리 부분(14, 15)을 지그(40)로부터 제거한다.
도 5h를 참조하면, 지그(40) 상에 덮개(50)를 배치할 수 있다. 이를 통해, 멤브레인(21)을 가지는 소자(1000)의 이동 및 보관이 용이할 수 있다. 이를 통해, 다이싱 공정 이후에 진행되는 후속 공정, 예를 들어, 와이어 본딩 또는 패키징 공정으로 연속성 있는 진행이 가능하게 된다.
도 6은 플라즈마 다이싱 방법에 의해 제조된 소자(1000)의 일 예를 나타낸 도면이며, 도 7은 플라즈마 다이싱 방법에 의해 제조된 소자(1000)의 다른 예를 나타낸 도면이다.
도 6을 참조하면, 소자(1000)는 멤브레인(21) 및 멤브레인(21)의 양 단부를 지지하는 지지 부재(13)를 포함한다. 패시베이션층(30)이 제거된 상태의 지지 부분(13)은 지지 부재(13)로 정의한다.
멤브레인(21)의 일부는 관통홀(121)에 의해 노출되며, 멤브레인(21)의 나머지는 지지 부재(13)에 의해 지지된다. 그에 따라 멤브레인(21)에서 관통홀(121)에 노출된 부분이 상하 방향으로 진동할 수 있다.
도 7을 참조하면, 소자(1000)는 멤브레인(21)의 일 단부가 지지 부재(13)에 의해 지지되는 구조를 가질 수 있다. 그에 따라, 멤브레인(21)의 타 단부가 상하 방향으로 진동할 수 있다.
멤브레인(21)이 상하 방향으로 진동 가능한 구조를 가짐에 따라, 소자(1000)는 센서로 사용될 수 있다. 일 예로서, 소자(1000)는 음향 센서로 사용될 수 있다.
도 8 및 도 9는 실시예에 따른 소자(1000)의 형상을 설명하기 위한 도면이다. 도 10은 실시예에 따른 소자(1000)가 적용된 장치를 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 상술한 플라즈마 다이싱 방법에 의해 제조된 소자(1000)는 다양한 평면 형상을 가질 수 있다. 예를 들어, 소자(1000)는 도 8과 같이 다각형을 가지거나, 도 9와 같이 원형이나 타원형을 가질 수 있다.
이와 같이, 다양한 형상으로 구현 가능한 소자(1000B)는 다양한 구조의 장치(2)에 적용될 수 있다. 예를 들어, 도 10과 같이, 다른 구성 등 공간의 제약이 있는 장치(2)에도, 소자(1000B)가 용이하게 배치될 수 있다. 소자(1000B)는 다른 구성, 예를 들어 집적회로(3)에 전기적으로 연결될 수 있다.
지금까지, 본 발명의 이해를 돕기 위하여 플라즈마 다이싱 방법 및 그에 따라 제조된 소자에 대한 예시적인 실시예가 설명되고 첨부된 도면에 도시되었다. 그러나, 이러한 실시예는 단지 본 발명을 예시하기 위한 것이고 이를 제한하지 않는다는 점이 이해되어야 할 것이다. 그리고 본 발명은 도시되고 설명된 설명에 국한되지 않는다는 점이 이해되어야 할 것이다. 이는 다양한 다른 변형이 본 기술분야에서 통상의 지식을 가진 자에게 일어날 수 있기 때문이다.
1 : 반도체 웨이퍼 10 : 기판
11 : 제1면 12 : 제2면
20 : 멤브레인용 구조 21 : 멤브레인
30 : 패시베이션층 110 : 트렌치
121 : 관통홀 122 : 다이싱 레인
40 : 지그 41, 41A : 돌출부
50 : 덮개

Claims (13)

  1. 기판의 제1면 상에 복수의 멤브레인용 구조들이 서로 이격되도록 배치된 반도체 웨이퍼를 제공하는 단계;
    상기 복수의 멤브레인용 구조들 사이로 노출되는 상기 기판의 상기 제1면에 적어도 하나의 트렌치가 형성되도록, 상기 기판의 상기 제1면에 플라즈마 식각을 진행하는 단계;
    상기 복수의 멤브레인용 구조들 및 상기 트렌치를 커버하도록, 상기 반도체 웨이퍼 상에 패시베이션층을 형성하는 단계;
    상기 복수의 멤브레인용 구조들의 일부를 노출시키는 관통홀과 상기 트렌치에 연결되며 상기 관통홀의 폭보다 작은 폭을 가지는 다이싱 레인이 상기 기판에 형성되도록, 상기 기판의 상기 제1면과 반대면인 제2면에 플라즈마 식각을 진행하는 단계; 및
    상기 패시베이션층을 제거하며, 상기 반도체 웨이퍼를 상기 관통홀에 의해 일부가 노출되는 멤브레인을 가지는 복수의 소자들로 개별화하는 단계;를 포함하는, 플라즈마 다이싱 방법.
  2. 제 1 항에 있어서,
    상기 관통홀의 식각 속도가 상기 다이싱 레인의 식각 속도보다 빠른, 플라즈마 다이싱 방법.
  3. 제 1 항에 있어서,
    상기 다이싱 레인의 폭은 상기 트렌치의 폭에 대응하는, 플라즈마 다이싱 방법.
  4. 제 1 항에 있어서,
    상기 관통홀의 폭은 상기 다이싱 레인의 폭의 50 배 ~ 500 배인, 플라즈마 다이싱 방법.
  5. 제 1 항에 있어서,
    상기 트렌치의 깊이는, 상기 관통홀의 폭과 상기 다이싱 레인의 폭의 차이를 고려하여 결정되는, 플라즈마 다이싱 방법.
  6. 제 1 항에 있어서,
    상기 패시베이션층의 제거 단계에서 건식 식각 공정이 사용되는, 플라즈마 다이싱 방법.
  7. 제 1 항에 있어서,
    상기 복수의 멤브레인용 구조들 사이로 노출되는 상기 기판의 제1면에 형성된 상기 다이싱 레인은 복수 개인, 플라즈마 다이싱 방법.
  8. 제 7 항에 있어서,
    상기 관통홀 및 상기 다이싱 레인이 형성된 기판을 가지는 반도체 웨이퍼를 소정의 간격으로 배치된 복수의 돌출부를 가지는 지그 상에 배치하는 단계;를 더 포함하는, 플라즈마 다이싱 방법.
  9. 제 8 항에 있어서,
    상기 다이싱 레인에 의해, 상기 기판은 상기 멤브레인용 구조를 지지하는 지지 부분과, 상기 지지 부분의 둘레에 배치된 테두리 부분으로 구분되며,
    상기 테두리 부분이 상기 돌출부 상에 배치되도록, 상기 반도체 웨이퍼를 상기 지그 상에 배치하는, 플라즈마 다이싱 방법.
  10. 제 9 항에 있어서,
    상기 반도체 웨이퍼가 상기 지그 상에 배치된 상태에서 상기 패시베이션층을 제거할 경우, 상기 멤브레인을 가지는 복수의 소자는 상기 돌출부 사이의 공간에 위치하는, 플라즈마 다이싱 방법.
  11. 제 10 항에 있어서,
    상기 돌출부 사이의 간격은 상기 복수의 소자 각각의 폭보다 큰, 플라즈마 다이싱 방법.
  12. 제8항에 있어서,
    상기 멤브레인을 가지는 소자를 보관하도록, 상기 지그 상에 덮개를 배치하는 단계를 더 포함하는, 플라즈마 다이싱 방법.
  13. 제1항에 있어서,
    상기 멤브레인을 가지는 소자의 형상은, 다각형, 타원형, 원형 중 적어도 하나인, 플라즈마 다이싱 방법.
KR1020190082230A 2019-07-08 2019-07-08 플라즈마 다이싱 방법 KR20210006565A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020190082230A KR20210006565A (ko) 2019-07-08 2019-07-08 플라즈마 다이싱 방법
US16/696,513 US10916436B2 (en) 2019-07-08 2019-11-26 Plasma dicing method

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020190082230A KR20210006565A (ko) 2019-07-08 2019-07-08 플라즈마 다이싱 방법

Publications (1)

Publication Number Publication Date
KR20210006565A true KR20210006565A (ko) 2021-01-19

Family

ID=74101710

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020190082230A KR20210006565A (ko) 2019-07-08 2019-07-08 플라즈마 다이싱 방법

Country Status (2)

Country Link
US (1) US10916436B2 (ko)
KR (1) KR20210006565A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102529586B1 (ko) * 2022-09-26 2023-05-10 양홍석 나노 멤브레인을 이용한 방진 필터 어레이 제조 방법 및 그 방법에 의해 제조된 어레이

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000195827A (ja) * 1998-12-25 2000-07-14 Oki Electric Ind Co Ltd Ｌｅｄアレイチップおよびその製造方法ならびにダイシング装置
JP2004186255A (ja) 2002-11-29 2004-07-02 Fujikura Ltd 薄膜構造体形成基板のダイシング方法
JP2005197436A (ja) 2004-01-07 2005-07-21 Nikon Corp メンブレンの形成されたウェハの切断方法
DE602007004770D1 (de) * 2006-05-31 2010-04-01 Konica Minolta Holdings Inc Verfahren zur Herstellung einer Siliciumdüsenplatte und Verfahren zur Herstellung eines Tintenstrahlkopfs
JP4480728B2 (ja) 2006-06-09 2010-06-16 パナソニック株式会社 Ｍｅｍｓマイクの製造方法
US7622365B2 (en) * 2008-02-04 2009-11-24 Micron Technology, Inc. Wafer processing including dicing
US9070760B2 (en) 2011-03-14 2015-06-30 Plasma-Therm Llc Method and apparatus for plasma dicing a semi-conductor wafer
US8507363B2 (en) 2011-06-15 2013-08-13 Applied Materials, Inc. Laser and plasma etch wafer dicing using water-soluble die attach film
US8569115B1 (en) * 2012-07-06 2013-10-29 LuxVue Technology Corporation Method of forming a compliant bipolar micro device transfer head with silicon electrodes
JP5637330B1 (ja) 2013-07-01 2014-12-10 富士ゼロックス株式会社 半導体片の製造方法、半導体片を含む回路基板および画像形成装置
JP5862819B1 (ja) * 2014-09-08 2016-02-16 富士ゼロックス株式会社 半導体片の製造方法およびエッチング条件の設計方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102529586B1 (ko) * 2022-09-26 2023-05-10 양홍석 나노 멤브레인을 이용한 방진 필터 어레이 제조 방법 및 그 방법에 의해 제조된 어레이

Also Published As

Publication number Publication date
US20210013043A1 (en) 2021-01-14
US10916436B2 (en) 2021-02-09

Similar Documents

Publication Publication Date Title
US10672664B2 (en) Composite wafer, semiconductor device, electronic component and method of manufacturing a semiconductor device
KR100996157B1 (ko) Ｍｅｍｓ 센서 및 제조방법
US10510626B2 (en) Method for use in manufacturing a semiconductor device die
US9006896B2 (en) Chip package and method for forming the same
US9761561B2 (en) Edge structure for backgrinding asymmetrical bonded wafer
US8030180B2 (en) Method of manufacturing a semiconductor device
US20120038019A1 (en) MEMS Device and Fabrication Method
US8455983B2 (en) Microelectronic device wafers and methods of manufacturing
KR20210076990A (ko) 웨이퍼들의 접합 조립체로부터 벌크 기판을 제거하기 위한 방법
US11476162B2 (en) Method for dicing a semiconductor substrate into a plurality of dies
TW201911397A (zh) 處理襯底的方法
US20210253421A1 (en) Method with mechanical dicing process for producing mems components
CN111834296A (zh) 半导体器件和方法
CN110993495B (zh) 芯片制备方法以及晶圆级封装芯片
US20150064879A1 (en) Separation of Chips on a Substrate
KR20210006565A (ko) 플라즈마 다이싱 방법
US8969869B2 (en) Integrated circuit wafer and integrated circuit die
JP2015160293A (ja) ウェハレベル封止構造及びｍｅｍｓ素子の製造方法
JP2016167573A (ja) 半導体装置の製造方法
JP2005244094A (ja) 半導体装置の製造方法および半導体装置
KR20070074937A (ko) 스크라이브 레인의 트렌치를 이용한 반도체 웨이퍼의다이싱 방법
TW202040845A (zh) 用於移轉表面層至凹穴上之方法
TW202029289A (zh) 一種用於製作包含上覆薄膜之凹穴之元件之方法
JP6625386B2 (ja) 半導体装置および半導体装置の製造方法
US10546816B2 (en) Semiconductor substrate with electrically isolating dielectric partition

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal