CN110993495B - 芯片制备方法以及晶圆级封装芯片 - Google Patents
芯片制备方法以及晶圆级封装芯片 Download PDFInfo
- Publication number
- CN110993495B CN110993495B CN201911311435.7A CN201911311435A CN110993495B CN 110993495 B CN110993495 B CN 110993495B CN 201911311435 A CN201911311435 A CN 201911311435A CN 110993495 B CN110993495 B CN 110993495B
- Authority
- CN
- China
- Prior art keywords
- wafer
- cutting
- dicing
- glass cover
- cover plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 74
- 238000002360 preparation method Methods 0.000 title claims abstract description 15
- 238000005520 cutting process Methods 0.000 claims abstract description 179
- 239000011521 glass Substances 0.000 claims abstract description 138
- 239000011810 insulating material Substances 0.000 claims description 20
- 238000004519 manufacturing process Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 claims description 14
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 239000002390 adhesive tape Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 67
- 239000000463 material Substances 0.000 description 18
- 239000002184 metal Substances 0.000 description 18
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000012790 adhesive layer Substances 0.000 description 4
- 230000003631 expected effect Effects 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000008020 evaporation Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
- H01L21/3043—Making grooves, e.g. cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Dicing (AREA)
Abstract
本发明实施例公开了一种芯片制备方法以及晶圆级封装芯片,该芯片制备方法包括:提供封装晶圆,其中,封装晶圆包括晶圆和设置于晶圆正面的玻璃盖板;在封装晶圆上形成切割道,以将封装晶圆划分为多个芯片区;沿切割道,分别从晶圆侧和玻璃盖板侧对封装晶圆进行切割,且对晶圆进行至少两次切割,并对玻璃盖板进行至少一次切割,以切割形成多粒芯片。本发明实施例提供的技术方案增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。
Description
技术领域
本发明实施例涉及半导体制造技术领域,尤其涉及一种芯片制备方法以及晶圆级封装芯片。
背景技术
目前,晶圆级芯片尺寸封装是集成电路封装方式中的一种,它是一种先将整片晶片进行封装得到封装晶圆,再将其切割,得到单粒芯片的封装方法。
由于在切割的过程中,封装晶圆与切割的刀片之间的阻力过大,导致与切割的刀片接触的封装晶圆的表面存在不平整的情况,从而使得经过切割得到单粒芯片的良率不高,存在单粒芯片电学性能不能达到预期效果的技术问题。
发明内容
有鉴于此,本发明实施例提供了一种芯片制备方法以及晶圆级封装芯片,解决了现有技术中目前经过切割得到单粒芯片的良率不高,导致单粒芯片电学性能不能达到预期效果的技术问题。
第一方面,本发明实施例提供了一种芯片制备方法,包括:
提供封装晶圆,其中,所述封装晶圆包括晶圆和设置于所述晶圆正面的玻璃盖板;
在所述封装晶圆上形成切割道,以将所述封装晶圆划分为多个芯片区;
沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,以切割形成多粒芯片。
可选地,在所述封装晶圆上形成切割道,包括:
在所述晶圆背面涂覆一层光刻胶;
对所述光刻胶进行曝光以及显影,保留位于切割区的所述光刻胶,形成所述切割道。
可选地,所述切割区形成有贯穿所述晶圆的切割槽,所述切割槽内填充有柔性绝缘材料。
可选地,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割形成多粒芯片。
可选地,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割深度小于或等于所述玻璃盖板厚度的1/2;
从晶圆侧沿切割道切割剩余的所述晶圆以及所述玻璃盖板。
可选地,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割处剩余所述玻璃盖板的厚度大于或等于100微米;
从晶圆侧沿切割道切割剩余的所述晶圆以及所述玻璃盖板。
可选地,沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度等于所述晶圆的厚度。
可选地,在从晶圆侧对所述封装晶圆进行切割之前,还包括:在所述玻璃盖板的正面贴合第一支撑层;
和/或,在从玻璃盖板侧对所述封装晶圆进行切割之前,还包括:在所述晶圆的背面贴合第二支撑层。
可选地,所述第一支撑层为胶带,和/或所述第二支撑层为胶带。
第二方面,本发明实施例还提供了一种晶圆级封装芯片,采用第一方面任意一项所述的芯片制备方法制备。
本实施例提供的技术方案,沿切割道,从晶圆侧和玻璃盖板侧对封装晶圆进行切割,以切割形成多粒芯片,从晶圆侧切割的深度以及从玻璃盖板侧切割的深度均小于封装晶圆的厚度,避免从单侧切割,在切割过程中,封装晶圆和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。其中,对晶圆进行至少两次切割,第一次切割可以释放晶圆的内应力,得到平整的晶圆。然后对玻璃盖板进行至少一次切割,可以一次切割,也可以多次切割,由于玻璃盖板是硬质材料多次切割可以避免在切割过程中,玻璃盖板和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的玻璃盖板的材料的损坏的情况。
附图说明
图1为本发明实施例提供的一种单粒芯片的结构示意图;
图2为本发明实施例提供的一种芯片制备方法的流程示意图;
图3-图5为本发明实施例提供的一种芯片制备方法各步骤对应的剖面结构示意图;
图6为本发明实施例提供的另一种芯片制备方法的流程示意图;
图7为本发明实施例提供的一种芯片制备方法各步骤对应的剖面结构示意图;
图8为本发明实施例提供的一种晶圆级封装芯片的结构示意图;
图9为本发明实施例提供的又一种芯片制备方法的流程示意图;
图10-图11为本发明实施例提供的又一种芯片制备方法各步骤对应的剖面结构示意图;
图12为本发明实施例提供的又一种芯片制备方法的流程示意图;
图13-图15为本发明实施例提供的又一种芯片制备方法各步骤对应的剖面结构示意图;
图16为本发明实施例提供的又一种芯片制备方法的流程示意图;
图17-图19为本发明实施例提供的又一种芯片制备方法各步骤对应的剖面结构示意图;
图20为本发明实施例提供的另一种晶圆级封装芯片的结构示意图;
图21-图25为本发明实施例提供的又一种芯片制备方法各步骤对应的剖面结构示意图。
具体实施方式
下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是,此处所描述的具体实施例仅仅用于解释本发明,而非对本发明的限定。另外还需要说明的是,为了便于描述,附图中仅示出了与本发明相关的部分而非全部结构。
晶圆级芯片尺寸封装是集成电路封装方式中的一种,它是一种先将整片晶片进行封装,再切割得到单粒芯片的封装方法。图1示例性的示出了,单粒芯片的结构示意图,参见图1,该芯片包括:晶圆11和设置于晶圆11正面的玻璃盖板12。
图2示出了本发明实施例提供的一种芯片制备方法,参见图2,该方法包括如下步骤:
步骤110、提供封装晶圆,其中,封装晶圆包括晶圆和设置于晶圆正面的玻璃盖板。
参见图3,提供封装晶圆10,其中,封装晶圆10包括晶圆11和设置于晶圆11正面的玻璃盖板12。在本实施例中,晶圆11可以是硅、锗或其他半导体衬底材料。
步骤120、在封装晶圆上形成切割道,以将封装晶圆划分为多个芯片区。
参见图4,在封装晶圆10上形成切割道13,以将封装晶圆10划分为多个芯片区。
步骤130、沿切割道,分别从晶圆侧和玻璃盖板侧对封装晶圆进行切割,且对晶圆进行至少两次切割,并对玻璃盖板进行至少一次切割,以切割形成多粒芯片。
参见图5,沿切割道13,分别从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,且对晶圆11进行至少两次切割,并对玻璃盖板12进行至少一次切割,以切割形成多粒芯片。
现有技术中经过切割得到单粒芯片的良率不高,导致单粒芯片电学性能不能达到预期效果。具体在切割的过程中,经常是从晶圆11侧或者玻璃盖板12侧一次切割完成的,其中封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏,使得切割之后的表面不平整,从而使得经过切割得到单粒芯片的良率不高,导致单粒芯片电学性能不能达到预期效果。
本实施例提供的技术方案,在封装晶圆10上形成切割道13,以将封装晶圆10划分为多个芯片区;沿切割道13,分别从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,且对晶圆11进行至少两次切割,并对玻璃盖板12进行至少一次切割,以切割形成多粒芯片,其切割的顺序,示例性的可以是先从晶圆11进行第一次切割,最后一次切割示例性的可以是从晶圆11完成的,因为晶圆内部经常设置布线层,从晶圆11侧完成最后一次切割,可以注意到布线层,避免其在切割的过程中受到损坏。
本实施例提供的技术方案沿切割道13,从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,以切割形成多粒芯片,从晶圆11侧切割的深度以及从玻璃盖板12侧切割的深度均小于封装晶圆10的厚度,避免从单侧切割,在切割过程中,封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。其中,对晶圆11进行至少两次切割,第一次切割可以释放晶圆11的内应力,得到平整的晶圆11。然后对玻璃盖板12进行至少一次切割,可以一次切割,也可以多次切割,由于玻璃盖板12是硬质材料多次切割可以避免在切割过程中,玻璃盖板12和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的玻璃盖板12的材料的损坏的情况。
可选地,在上述技术方案的基础上,参见图6,步骤120在封装晶圆上形成切割道,包括:
步骤1201、在晶圆背面涂覆一层光刻胶。
步骤1202、对光刻胶进行曝光以及显影,保留位于切割区的光刻胶,形成切割道。
参见图7,对光刻胶进行曝光以及显影,保留位于切割区的光刻胶,形成切割道13。图7中示例性的仅仅示出了7条切割道。
完成了切割道13的制备,以便沿切割道13,分别从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,且对晶圆11进行至少两次切割,并对玻璃盖板12进行至少一次切割,以切割形成多粒芯片。
可选地,在上述技术方案的基础上,参见图8,切割区形成有贯穿晶圆11的切割槽14,切割槽14内填充有柔性绝缘材料15。
示例性的,柔性绝缘材料15可以是环氧树脂。
在图8示出的结构中,沿切割道13,分别从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,且对晶圆11进行至少两次切割,并对玻璃盖板12进行至少一次切割,以切割形成多粒芯片,其中,对晶圆11进行至少两次切割,切割的过程中,其实切割的切割槽14内填充有柔性绝缘材料15,可以释放柔性绝缘材料15与切割槽14的侧壁之间的作用力,使得不平整的封装晶圆10变得平整,解决了封装晶圆10的翘曲问题。
本实施例提供的技术方案,在封装晶圆10上形成切割道13,以将封装晶圆10划分为多个芯片区;沿切割道13,分别从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,且对晶圆11进行至少两次切割,并对玻璃盖板12进行至少一次切割,具体的切割方案如下:
可选地,在上述技术方案的基础上,参见图9,步骤130沿切割道,分别从晶圆侧和玻璃盖板侧对封装晶圆进行切割,且对晶圆进行至少两次切割,并对玻璃盖板进行至少一次切割,包括:
步骤1301、沿切割道,从晶圆侧对晶圆进行一次切割,至切割深度大于或等于晶圆厚度的2/3。
参见图10、沿切割道13,从晶圆11侧对晶圆11进行一次切割,至切割深度L1大于或等于晶圆厚度L2的2/3。该次切割,切割的切割槽14内填充有柔性绝缘材料15,可以释放柔性绝缘材料15与切割槽14的侧壁之间的作用力,使得不平整的封装晶圆10变得平整,解决了封装晶圆10的翘曲问题。
步骤1302、沿切割道,从玻璃盖板侧对玻璃盖板进行至少一次切割,至切割形成多粒芯片。
参见图11,沿切割道13,从玻璃盖板12侧对玻璃盖板12进行至少一次切割,至切割形成多粒芯片。
需要说明的是,对玻璃盖板12进行至少一次切割,可以一次切割,也可以多次切割,由于玻璃盖板12是硬质材料多次切割可以避免在切割过程中,玻璃盖板12和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的玻璃盖板12的材料的损坏的情况。
本实施例提供的技术方案沿切割道13,从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,以切割形成多粒芯片,从晶圆11侧切割的深度以及从玻璃盖板12侧切割的深度均小于封装晶圆10的厚度,避免从单侧切割,在切割过程中,封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。
可选地,在上述技术方案的基础上,参见图12,步骤130沿切割道,分别从晶圆侧和玻璃盖板侧对封装晶圆进行切割,且对晶圆进行至少两次切割,并对玻璃盖板进行至少一次切割,包括:
步骤1311、沿切割道,从晶圆侧对晶圆进行一次切割,至切割深度大于或等于晶圆厚度的2/3。
参见图13,沿切割道13,从晶圆11侧对晶圆11进行一次切割,至切割深度L1大于或等于晶圆厚度L2的2/3。
步骤1312、沿切割道,从玻璃盖板侧对玻璃盖板进行至少一次切割,至切割深度小于或等于玻璃盖板厚度的1/2。
参见图14,沿切割道,从玻璃盖板12侧对玻璃盖板12进行至少一次切割,至切割深度L3小于或等于玻璃盖板厚度L4的1/2,以便在下一次切割时,玻璃盖板12可以起到支撑晶圆11的作用。需要说明的是,对玻璃盖板12进行至少一次切割,可以一次切割,也可以多次切割,由于玻璃盖板12是硬质材料多次切割可以避免在切割过程中,玻璃盖板12和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的玻璃盖板12的材料的损坏的情况。
步骤1313、从晶圆侧沿切割道切割剩余的晶圆以及玻璃盖板。
参见图15,从晶圆11侧沿切割道切割剩余的晶圆11以及玻璃盖板12。
本实施例中,先从晶圆11进行第一次切割,最后一次切割从晶圆11完成的,因为晶圆内部经常设置布线层,从晶圆11侧完成最后一次切割,可以注意到布线层,避免其在切割的过程中受到损坏。
本实施例提供的技术方案沿切割道13,从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,以切割形成多粒芯片,从晶圆11侧切割的深度以及从玻璃盖板12侧切割的深度均小于封装晶圆10的厚度,避免从单侧切割,在切割过程中,封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。
可选地,在上述技术方案的基础上,参见图16,步骤130沿切割道,分别从晶圆侧和玻璃盖板侧对封装晶圆进行切割,且对晶圆进行至少两次切割,并对玻璃盖板进行至少一次切割,包括:
步骤1321、沿切割道,从晶圆侧对晶圆进行一次切割,至切割深度大于或等于晶圆厚度的2/3。
参见图17,沿切割道13,从晶圆11侧对晶圆11进行一次切割,至切割深度L1大于或等于晶圆厚度L2的2/3。
步骤1322、沿切割道,从玻璃盖板侧对玻璃盖板进行至少一次切割,至切割处剩余玻璃盖板的厚度大于或等于100微米。
参见图18、沿切割道13,从玻璃盖板12侧对玻璃盖板12进行至少一次切割,至切割处剩余玻璃盖板的厚度L5大于或等于100微米,以便在下一次切割时,玻璃盖板12可以起到支撑晶圆11的作用。若剩余玻璃盖板的厚度L5小于100微米,可能不能支撑晶圆11,导致整个封装晶圆10的机械强度太差。
步骤1323、从晶圆侧沿切割道切割剩余的晶圆以及玻璃盖板。
参见图19、从晶圆11侧沿切割道13切割剩余的晶圆11以及玻璃盖板12。
本实施例中,先从晶圆11进行第一次切割,最后一次切割从晶圆11完成的,因为晶圆内部经常设置布线层,从晶圆11侧完成最后一次切割,可以注意到布线层,避免其在切割的过程中受到损坏。
本实施例提供的技术方案沿切割道13,从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,以切割形成多粒芯片,从晶圆11侧切割的深度以及从玻璃盖板12侧切割的深度均小于封装晶圆10的厚度,避免从单侧切割,在切割过程中,封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。
可选地,在上述技术方案的基础上,沿切割道13,从晶圆11侧对晶圆11进行一次切割,至切割深度L1大于或等于晶圆厚度L2的2/3,包括:
沿切割道13,从晶圆11侧对晶圆11进行一次切割,至切割深度L1等于晶圆L2的厚度。需要说明的是,图8示出的切割区形成有贯穿晶圆11的切割槽14,切割槽14内填充有柔性绝缘材料15。示例性的,柔性绝缘材料15可以是环氧树脂。该次切割,可以释放柔性绝缘材料15与切割槽14的侧壁之间的作用力,使得不平整的封装晶圆10变得平整,解决了封装晶圆10的翘曲问题。但是切割深度L1大于晶圆L2的厚度,或者大于柔性绝缘材料15的厚度,导致整个封装晶圆10的机械强度太差。
可选地,在上述技术方案的基础上,步骤130中在从晶圆11侧对封装晶圆10进行切割之前,还包括:在玻璃盖板12的正面贴合第一支撑层;可以理解的是,从晶圆11侧对封装晶圆10进行切割之后,在从玻璃盖板12侧对封装晶圆11进行切割之前,该第一支撑层会被去掉。和/或,在从玻璃盖板12侧对封装晶圆11进行切割之前,还包括:在晶圆11的背面贴合第二支撑层。可以理解的是,从玻璃盖板12侧对封装晶圆11进行切割之后,在从晶圆11侧对封装晶圆10进行切割之前,该第二支撑层会被去掉。
可选地,在上述技术方案的基础上,第一支撑层为胶带,和/或第二支撑层为胶带。
需要说明的是,第一支撑层和第二支撑层,在切割时对于封装晶圆10起到支撑的作用,便于切割。
可选地,在上述技术方案的基础上,参见图20,封装晶圆10还包括位于晶圆11和玻璃盖板12之间的第一粘结层16。该晶圆11的正面包括第一绝缘层17,晶圆11内含多个芯片单元,第一绝缘层17远离晶圆的一侧设置有若干对金属衬垫18,金属衬垫与芯片单元电连接。每一对金属衬垫18之间的间隔为预设距离,位于切割槽14的正下方。切割槽14暴露出第一绝缘层17邻近晶圆11正面的表面。在切割槽14的底面和侧壁以及晶圆11的背面之上还包括第二绝缘层19,第二绝缘层19远离晶圆11的表面之上还包括布线层20,布线层20通过第一过孔23与金属衬垫18电连接,与晶圆11绝缘。布线层20远离第二绝缘层19的表面之上还包括第三绝缘层21,第三绝缘层21远离布线层20的表面之上还包括至少一个金属锡球22,金属锡球22通过第二过孔24与布线层20电连接。切割槽14内填充有柔性绝缘材料15,柔性绝缘材料15覆盖切割槽14内的第三绝缘层21。
图20示出的封装晶圆10的制备方法包括如下步骤:
步骤210、提供玻璃盖板,在玻璃盖板的一侧形成第一粘结层。
参见图21,提供玻璃盖板12,在玻璃盖板12的一侧形成第一粘结层16。
步骤220、在第一粘结层远离玻璃盖板的一侧形成晶圆,该晶圆的正面包括第一绝缘层,晶圆内含多个芯片单元,第一粘结层远离晶圆的一侧设置有若干对金属衬垫,金属衬垫与芯片单元电连接。切割槽暴露出第一绝缘层邻近晶圆正面的表面。每一对金属衬垫之间的间隔为预设距离,位于切割槽的正下方。
参见图22,在第一粘结层16远离玻璃盖板12的一侧形成晶圆11,该晶圆11的正面包括第一绝缘层17,晶圆11内含多个芯片单元,第一粘结层远离晶圆的一侧设置有若干对金属衬垫18,金属衬垫18与芯片单元电连接。切割槽14暴露出第一绝缘层17邻近晶圆11正面的表面。每一对金属衬垫之间的间隔为预设距离,位于切割槽14的正下方。芯片单元例如是通过多次光刻、离子注入、刻蚀以及蒸镀等工艺在晶圆第一表面形成具有特定功能的多层电子元件组成的电路结构。
步骤230、在切割槽的底面和侧壁以及晶圆的背面之上还包括第二绝缘层。
参见图23,在切割槽14的底面和侧壁以及晶圆11的背面之上还包括第二绝缘层19。
步骤230、在第二绝缘层以及第一绝缘层形成第一过孔,露出金属衬垫。
参见图24,在第二绝缘层19以及第一绝缘层17形成第一过孔23,露出金属衬垫18。
步骤240、在第二绝缘层远离晶圆的表面之上形成布线层。布线层通过第一过孔与金属衬垫电连接,与晶圆绝缘。
参见图25,在第二绝缘层19远离晶圆11的表面之上形成布线层20。布线层20通过第一过孔23与金属衬垫18电连接,与晶圆11绝缘。
步骤250、在布线层远离第二绝缘层的表面之上依次形成第三绝缘层、至少一个金属锡球以及柔性绝缘材料,金属锡球通过第二过孔与布线层20电连接。柔性绝缘材料覆盖切割槽内的第三绝缘层。
参见图20,在布线层20远离第二绝缘层19的表面之上依次形成第三绝缘层21、至少一个金属锡球22以及柔性绝缘材料15,金属锡球22通过第二过孔24与布线层20电连接。柔性绝缘材料15覆盖切割槽14内的第三绝缘层21。
需要说明的是,在第二绝缘层远离晶圆的表面之上形成布线层,因此本实施例中的芯片制备方法在步骤130具体执行的过程中,具体的,步骤1311、步骤1312以及步骤1313,步骤1321、步骤1322以及步骤1323中,均是沿切割道,从晶圆侧对晶圆进行一次切割,至切割深度大于或等于晶圆厚度的2/3,然后完成沿切割道,从玻璃盖板侧对玻璃盖板进行切割,最后从晶圆侧沿切割道切割剩余的晶圆以及玻璃盖板。
其中,沿切割道,从晶圆侧对晶圆进行一次切割,至切割深度大于或等于晶圆厚度的2/3,该次切割,切割的切割槽14内填充有柔性绝缘材料15,可以释放柔性绝缘材料15与切割槽14的侧壁之间的作用力,使得不平整的封装晶圆10变得平整,解决了封装晶圆10的翘曲问题。从晶圆11侧完成最后一次切割,可以注意到布线层,避免其在切割的过程中受到损坏。对玻璃盖板12进行至少一次切割,可以一次切割,也可以多次切割,由于玻璃盖板12是硬质材料多次切割可以避免在切割过程中,玻璃盖板12和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的玻璃盖板12的材料的损坏的情况。
本实施例提供的技术方案沿切割道13,从晶圆11侧和玻璃盖板12侧对封装晶圆10进行切割,以切割形成多粒芯片,从晶圆11侧切割的深度以及从玻璃盖板12侧切割的深度均小于封装晶圆10的厚度,避免从单侧切割,在切割过程中,封装晶圆10和切割的刀片之间的阻力过大,很容易造成与切割的刀片之间接触的封装晶圆10的材料的损坏的情况,增加了经过切割得到单粒芯片的良率,提高了单粒芯片电学性。
基于同一构思发明,本发明实施例还提供了一种晶圆级封装芯片,采用上述技术方案中的任意一种芯片制备方法制备。因此,采用上述芯片制备方法制的晶圆级封装芯片良率和电学性均比较好。
注意,上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解,本发明不限于这里所述的特定实施例,对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此,虽然通过以上实施例对本发明进行了较为详细的说明,但是本发明不仅仅限于以上实施例,在不脱离本发明构思的情况下,还可以包括更多其他等效实施例,而本发明的范围由所附的权利要求范围决定。
Claims (8)
1.一种芯片制备方法,其特征在于,包括:
提供封装晶圆,其中,所述封装晶圆包括晶圆和设置于所述晶圆正面的玻璃盖板;
在所述封装晶圆上形成切割道,以将所述封装晶圆划分为多个芯片区;
沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,以切割形成多粒芯片;从晶圆侧沿切割道切割剩余的晶圆以及玻璃盖板;
在所述封装晶圆上形成切割道,包括:
在所述晶圆背面涂覆一层光刻胶;
对所述光刻胶进行曝光以及显影,保留位于切割区的所述光刻胶,形成所述切割道;
所述切割区形成有贯穿所述晶圆的切割槽,所述切割槽内填充有柔性绝缘材料。
2.根据权利要求1所述的芯片制备方法,其特征在于,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割形成多粒芯片。
3.根据权利要求1所述的芯片制备方法,其特征在于,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割深度小于或等于所述玻璃盖板厚度的1/2;
从晶圆侧沿切割道切割剩余的所述晶圆以及所述玻璃盖板。
4.根据权利要求1所述的芯片制备方法,其特征在于,沿所述切割道,分别从晶圆侧和玻璃盖板侧对所述封装晶圆进行切割,且对所述晶圆进行至少两次切割,并对所述玻璃盖板进行至少一次切割,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3;
沿所述切割道,从玻璃盖板侧对所述玻璃盖板进行至少一次切割,至切割处剩余所述玻璃盖板的厚度大于或等于100微米;
从晶圆侧沿切割道切割剩余的所述晶圆以及所述玻璃盖板。
5.根据权利要求2-4任一项所述的芯片制备方法,其特征在于,沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度大于或等于所述晶圆厚度的2/3,包括:
沿所述切割道,从晶圆侧对所述晶圆进行一次切割,至切割深度等于所述晶圆的厚度。
6.根据权利要求1所述的芯片制备方法,其特征在于,在从晶圆侧对所述封装晶圆进行切割之前,还包括:在所述玻璃盖板的正面贴合第一支撑层;
和/或,在从玻璃盖板侧对所述封装晶圆进行切割之前,还包括:在所述晶圆的背面贴合第二支撑层。
7.根据权利要求6所述的芯片制备方法,其特征在于,所述第一支撑层为胶带,和/或所述第二支撑层为胶带。
8.一种晶圆级封装芯片,其特征在于,采用如权利要求1-7任一项所述的芯片制备方法制备。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911311435.7A CN110993495B (zh) | 2019-12-18 | 2019-12-18 | 芯片制备方法以及晶圆级封装芯片 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201911311435.7A CN110993495B (zh) | 2019-12-18 | 2019-12-18 | 芯片制备方法以及晶圆级封装芯片 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN110993495A CN110993495A (zh) | 2020-04-10 |
CN110993495B true CN110993495B (zh) | 2023-09-08 |
Family
ID=70095557
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201911311435.7A Active CN110993495B (zh) | 2019-12-18 | 2019-12-18 | 芯片制备方法以及晶圆级封装芯片 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN110993495B (zh) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11990425B2 (en) * | 2020-09-30 | 2024-05-21 | Tokyo Electron Limited | Stress relief in semiconductor wafers |
CN112701052B (zh) * | 2020-12-29 | 2024-05-14 | 苏州科阳半导体有限公司 | 一种引脚切割方法 |
CN113658857A (zh) * | 2021-08-16 | 2021-11-16 | 上海新微半导体有限公司 | 一种实现薄片晶圆背面切割道的工艺方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI270183B (en) * | 2005-12-30 | 2007-01-01 | Advanced Semiconductor Eng | Wafer-level chip package process |
CN101217156A (zh) * | 2007-01-04 | 2008-07-09 | 采钰科技股份有限公司 | 电子元件与cmos图像传感器的芯片级封装及制造方法 |
CN204424242U (zh) * | 2015-02-10 | 2015-06-24 | 华天科技(昆山)电子有限公司 | 带边缘缓冲的晶片封装结构及晶片级芯片封装结构 |
CN105070734A (zh) * | 2015-09-02 | 2015-11-18 | 苏州晶方半导体科技股份有限公司 | 封装结构及封装方法 |
CN107507803A (zh) * | 2016-06-14 | 2017-12-22 | 中芯国际集成电路制造(上海)有限公司 | 封装方法 |
CN108010929A (zh) * | 2017-11-29 | 2018-05-08 | 苏州晶方半导体科技股份有限公司 | 一种影像传感芯片的封装方法 |
-
2019
- 2019-12-18 CN CN201911311435.7A patent/CN110993495B/zh active Active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI270183B (en) * | 2005-12-30 | 2007-01-01 | Advanced Semiconductor Eng | Wafer-level chip package process |
CN101217156A (zh) * | 2007-01-04 | 2008-07-09 | 采钰科技股份有限公司 | 电子元件与cmos图像传感器的芯片级封装及制造方法 |
CN204424242U (zh) * | 2015-02-10 | 2015-06-24 | 华天科技(昆山)电子有限公司 | 带边缘缓冲的晶片封装结构及晶片级芯片封装结构 |
CN105070734A (zh) * | 2015-09-02 | 2015-11-18 | 苏州晶方半导体科技股份有限公司 | 封装结构及封装方法 |
CN107507803A (zh) * | 2016-06-14 | 2017-12-22 | 中芯国际集成电路制造(上海)有限公司 | 封装方法 |
CN108010929A (zh) * | 2017-11-29 | 2018-05-08 | 苏州晶方半导体科技股份有限公司 | 一种影像传感芯片的封装方法 |
Also Published As
Publication number | Publication date |
---|---|
CN110993495A (zh) | 2020-04-10 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN110993495B (zh) | 芯片制备方法以及晶圆级封装芯片 | |
TWI511253B (zh) | 晶片封裝體 | |
US11870410B2 (en) | Packaging method and packaging structure of film bulk acoustic resonator | |
US7208335B2 (en) | Castellated chip-scale packages and methods for fabricating the same | |
US10943853B2 (en) | Semiconductor device and manufacturing method thereof | |
KR20070113991A (ko) | 기판 처리 방법 및 반도체 장치를 제조하는 방법 | |
US10325946B2 (en) | Packaging method and package structure for image sensing chip | |
JP2006114867A (ja) | 半導体装置及びその製造方法 | |
JP2009094451A (ja) | 耐クラック性半導体パッケージ及びその製造方法 | |
JP2009181981A (ja) | 半導体装置の製造方法および半導体装置 | |
US20210242855A1 (en) | Packaging method and packaging structure of film bulk acoustic resonator | |
KR20150109213A (ko) | 관통 전극을 갖는 반도체 소자 및 그 제조방법 | |
US8309403B2 (en) | Method for encapsulating electronic components on a wafer | |
TWI407540B (zh) | 具矽通道之多晶片堆疊結構及其製法 | |
JP2011091453A (ja) | 半導体装置および半導体装置の製造方法 | |
JP2007012896A (ja) | 回路基板、回路基板の製造方法および半導体装置 | |
TW201349413A (zh) | 晶片封裝體及其形成方法 | |
US10283483B2 (en) | Packaging method and package structure for image sensing chip | |
TW201810557A (zh) | 晶片側壁單離應力釋放之晶片尺寸封裝構造及其製造方法 | |
JP2004343088A (ja) | 半導体装置及びその製造方法 | |
US8148206B2 (en) | Package for high power integrated circuits and method for forming | |
TWI575676B (zh) | 電子封裝結構及其製法 | |
TWI655696B (zh) | 半導體晶片的封裝方法以及封裝結構 | |
TWI473178B (zh) | 一種晶圓級的封裝結構及其製備方法 | |
US20190296064A1 (en) | Packaging method and packaging structure for semiconductor chip |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |