JP2015160293A - ウェハレベル封止構造及びmems素子の製造方法 - Google Patents
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Abstract
【解決手段】MEMS部104、当該MEMS部を囲む接合膜116a、及び当該接合膜下を通る配線111bによって前記MEMS部に電気的に接続された電極114cを備えたMEMS素子が複数形成された半導体ウェハ110と、前記接合膜と接合されたキャップウェハ101とを具備し、前記キャップウェハは前記MEMS部に対向する第1の凹み102と、前記電極に対向する第2の凹み103を有し、第2の凹みの深さ103aは第1の凹みの深さ102aより深く、前記第1の凹みの内部空間は前記MEMS部とともに封止されているウェハレベル封止構造である。
【選択図】図3
Description
なお、キャップウェハにはシリコンウェハまたはガラス基板を用いることができ、半導体ウェハにはシリコンウェハまたはSOIウェハを用いることができる。
図1は、本発明の一態様に係るMEMSウェハ(以下、「半導体ウェハ」ともいう)の1チップ領域(MEMS素子)を示す平面図である。図2は、図1に示すMEMSウェハに貼り合わせるキャップウェハを示す平面図である。
図3は、図1に示すMEMSウェハと図2に示すキャップウェハを貼り合わせたウェハレベル封止構造を示す断面図である。
図4及び図5は、MEMSウェハを製造する方法を説明するための図3に示す領域100に相当する断面図である。
図7は、本発明の一態様に係るMEMSウェハとキャップウェハを貼り合わせたウェハレベル封止構造を示す断面図である。
図8及び図9は、MEMSウェハを製造する方法を説明するための図7に示す領域200に相当する断面図である。
図7〜図9において、図3〜図5と同一部分には同一符号を付し、同一部分の説明を省略する。
Claims (10)
- MEMS部、当該MEMS部を囲む接合膜、及び当該接合膜下を通る配線によって前記MEMS部に電気的に接続された電極を備えたMEMS素子が複数形成された半導体ウェハと、
前記半導体ウェハ上に配置され、前記接合膜と接合されたキャップウェハと、
を具備し、
前記キャップウェハは、前記MEMS部に対向する第1の凹みと、前記電極に対向する第2の凹みを有し、
前記第2の凹みの深さは前記第1の凹みの深さより深く、
前記第1の凹みの内部空間は前記MEMS部とともに封止されていることを特徴とするウェハレベル封止構造。 - MEMS部、当該MEMS部を囲む接合膜、及び当該接合膜下を通る配線によって前記MEMS部に電気的に接続された電極を備えたMEMS素子が複数形成された半導体ウェハと、
前記半導体ウェハ上に配置され、前記接合膜と接合されたキャップウェハと、
を具備し、
前記キャップウェハは、前記MEMS部に対向する第1の凹みと、前記電極に対向する第2の凹みと、当該第2の凹みの周縁部を囲む溝を有し、
前記溝の深さは前記第1の凹みの深さより深く、
前記第1の凹みの内部空間は前記MEMS部とともに封止されていることを特徴とするウェハレベル封止構造。 - MEMS部、当該MEMS部を囲む接合膜、及び当該接合膜下を通る配線によって前記MEMS部に電気的に接続された電極を備えたMEMS素子が複数形成された半導体ウェハと、
前記半導体ウェハ上に配置され、前記接合膜と接合されたキャップウェハと、
を具備し、
前記キャップウェハは前記MEMS部に対向する第1の凹み及び前記電極に対向する開口部を有し、
前記電極は前記開口部によって露出され、
前記第1の凹みの内部空間は前記MEMS部とともに封止されていることを特徴とするウェハレベル封止構造。 - 請求項1乃至3のいずれか一項において、
前記半導体ウェハには前記MEMS部の下方に位置し且つ前記第1の凹みに対向する第3の凹みが形成されており、前記第3の凹みの内部空間は前記MEMS部とともに封止されていることを特徴とするウェハレベル封止構造。 - 請求項4において、
前記半導体ウェハはSOI層及びシリコン層を有するSOIウェハであり、
前記MEMS部は前記SOI層によって形成されており、
前記第3の凹みは前記シリコン層に形成されていることを特徴とするウェハレベル封止構造。 - キャップウェハに複数の第1の凹みを形成するとともに前記キャップウェハに前記第1の凹みの深さより深い第2の凹みを複数形成し、
MEMS部、当該MEMS部を囲む接合膜、及び当該接合膜下を通る配線によって前記MEMS部に電気的に接続された電極を備えたMEMS素子が複数形成された半導体ウェハを準備し、前記第1の凹みが前記MEMS部に対向し、且つ前記第2の凹みが前記電極に対向するように半導体ウェハ上にキャップウェハを配置し、真空雰囲気またはガス雰囲気で前記キャップウェハと前記接合膜を接合させることで、前記第1の凹みの内部空間を前記MEMS部とともに封止し、
前記キャップウェハを前記第1の凹みの深さより深く且つ前記第2の凹みの深さより浅い位置まで研削することで前記電極を露出させることを特徴とするMEMS素子の製造方法。 - キャップウェハに、複数の第1の凹みと、複数の第2の凹みと、当該複数の第2の凹みそれぞれの周縁部を囲み且つ前記第1の凹みの深さより深い溝を形成し、
MEMS部、当該MEMS部を囲む接合膜、及び当該接合膜下を通る配線によって前記MEMS部に電気的に接続された電極を備えたMEMS素子が複数形成された半導体ウェハを準備し、前記第1の凹みが前記MEMS部に対向し、且つ前記第2の凹みが前記電極に対向するように半導体ウェハ上にキャップウェハを配置し、真空雰囲気またはガス雰囲気で前記キャップウェハと前記接合膜を接合させることで、前記第1の凹みの内部空間を前記MEMS部とともに封止し、
前記キャップウェハを前記第1の凹みの深さより深く且つ前記溝の深さより浅い位置まで研削することで前記電極を露出させることを特徴とするMEMS素子の製造方法。 - 請求項6または7において、
前記半導体ウェハには前記MEMS部の下方に位置する第3の凹みが形成されており、前記キャップウェハと前記接合膜を接合させることで、前記第3の凹みの内部空間が前記MEMS部とともに封止されることを特徴とするMEMS素子の製造方法。 - 請求項8において、
前記半導体ウェハはSOI層及びシリコン層を有するSOIウェハであり、
前記MEMS部は前記SOI層によって形成されており、
前記第3の凹みは前記シリコン層に形成されていることを特徴とするMEMS素子の製造方法。 - 請求項6乃至9のいずれか一項において、
前記キャップウェハを研削した後に、前記半導体ウェハをダイシングすることで、各々の前記MEMS素子に分離することを特徴とするMEMS素子の製造方法。
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