KR20200137971A - 웨이퍼의 제조 방법 및 적층 디바이스칩의 제조 방법 - Google Patents

웨이퍼의 제조 방법 및 적층 디바이스칩의 제조 방법 Download PDF

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KR20200137971A
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semiconductor device
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device chip
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아키히토 카와이
김영석
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가부시기가이샤 디스코
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Abstract

(과제) 적층 디바이스칩의 제품 수율의 저하를 억제하는 것이 가능한 웨이퍼의 제조 방법을 제공한다.
(해결수단) 서로 교차하는 복수의 스트리트에 의해 구획된 복수의 영역에 각각 반도체 디바이스가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계와, 웨이퍼에 형성된 복수의 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하고, 불량품이라고 판별된 반도체 디바이스를 포함한 불량 디바이스 영역을 웨이퍼로부터 도려내는 도려내기 단계와, 불량품이라고 판별된 반도체 디바이스와 동일한 기능을 갖는 우량품의 반도체 디바이스를 구비하고, 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 것이 가능한 사이즈의 디바이스칩을, 간극에 감입하는 감입 단계를 구비한 웨이퍼의 제조 방법.

Description

웨이퍼의 제조 방법 및 적층 디바이스칩의 제조 방법{METHOD FOR MANUFACTURING WAFER AND METHOD FOR MANUFACTURING STACKED DEVICE CHIP}
본 발명은, 복수의 반도체 디바이스를 구비한 웨이퍼의 제조 방법, 및, 적층된 복수의 반도체 디바이스를 구비한 적층 디바이스칩의 제조 방법에 관한 것이다.
스트리트(분할 예정 라인)를 따라 구획된 영역의 표면 측에 각각 IC(Integrated Circuit), LSI(Large Scale Integration) 등의 반도체 디바이스가 형성된 웨이퍼를 스트리트를 따라 분할하는 것에 의해, 반도체 디바이스를 구비한 복수의 디바이스칩이 제조된다. 또한, 복수의 디바이스칩을 패키지화하는 것에 의해, 미리 정해진 기능을 구비한 패키지 디바이스가 제조된다. 이 패키지 디바이스는, 휴대 전화나 퍼스널 컴퓨터 등으로 대표되는 다양한 전자 기기에 탑재된다.
최근에서는, 적층된 복수의 반도체 디바이스를 구비한 디바이스칩(적층 디바이스칩)을 제조하는 기술이 실용화되어 있다. 예컨대, 복수의 디바이스칩을 적층하면서, 디바이스칩을 상하로 관통하는 관통 전극(TSV: Through-Silicon Via)으로 반도체 디바이스끼리 접속하는 것에 의해, 적층 디바이스칩을 얻을 수 있다. 이 관통 전극을 이용하면, 와이어 본딩 등을 이용하는 경우와 비교하여, 반도체 디바이스끼리 접속하는 배선을 짧게 할 수 있기 때문에, 적층 디바이스칩의 소형화나 처리 속도의 향상을 도모할 수 있다.
또한, 적층 디바이스칩의 제조 방법으로서, WoW(Wafer on Wafer) 라고 칭해지는 방법도 제안되고 있다. 이 방법에서는, 복수의 웨이퍼를 적층하면서, 적층된 웨이퍼를 관통하도록 형성된 전극으로 각 웨이퍼가 구비한 반도체 디바이스끼리 접속하는 것에 의해, 적층 웨이퍼가 형성된다. 이 적층 웨이퍼를 스트리트를 따라 분할하는 것에 의해, 적층 디바이스칩이 제조된다.
또한, 적층 디바이스칩의 제조에 이용되는 웨이퍼에는, 반도체 디바이스의 불량품(불량 디바이스)이 포함되는 경우가 있다. 그리고, 이 불량 디바이스를 포함한 웨이퍼를 이용하면, 불량 디바이스를 포함한 적층 디바이스칩이 제조된다. 적층 디바이스칩에 포함되는 일부의 반도체 디바이스가 불량품이면, 다른 반도체 디바이스가 우량품이라고 해도, 적층 디바이스칩 전체적으로는 불량품(불량 칩)으로 판별되어 버린다. 그 때문에, 적층 디바이스칩의 제조에 있어서는, 불량 디바이스에 의한 제품 수율의 저하의 영향이 크다.
따라서, 복수의 웨이퍼를 적층하기 전에, 각 웨이퍼에 포함되는 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하는 검사가 실시되는 경우가 있다. 그리고, 예컨대, 웨이퍼에 포함되는 불량 디바이스의 수 또는 배치에 기초하여, 적층 디바이스칩의 제조에 이용되는 웨이퍼의 최적인 조합이 결정된다(예컨대, 특허문헌 1 참조). 이에 의해, 불량 디바이스를 포함한 적층 디바이스칩의 수가 최소한으로 억제되어, 제품 수율의 저하가 억제된다.
일본특허공개 제2012-134334호 공보
상기와 같이, 웨이퍼에 불량 디바이스가 포함되어 있어도, 반도체 디바이스의 검사 결과에 기초하여 웨이퍼의 조합을 결정함으로써, 불량 디바이스를 포함한 적층 디바이스칩(불량 칩)의 수를 최소한으로 억제할 수 있다. 그러나, 웨이퍼에 불량 디바이스가 포함되어 있는 이상, 이 웨이퍼를 이용하여 적층 디바이스칩을 제조하면, 적어도 일정 수의 불량 칩이 제조되게 된다. 그 때문에, 불량 칩의 수의 저감에는 한계가 있다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로서, 적층 디바이스칩의 제품 수율의 저하를 억제하는 것이 가능한 웨이퍼의 제조 방법, 및, 이 웨이퍼를 이용한 적층 디바이스칩의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 양태에 의하면, 서로 교차하는 복수의 스트리트에 의해 구획된 복수의 영역에 각각 반도체 디바이스가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계와, 상기 웨이퍼에 형성된 복수의 상기 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하고, 불량품이라고 판별된 상기 반도체 디바이스를 포함한 불량 디바이스 영역을 상기 웨이퍼로부터 도려내는 도려내기 단계와, 불량품이라고 판별된 상기 반도체 디바이스와 동일한 기능을 갖는 우량품의 반도체 디바이스를 구비하고, 상기 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 것이 가능한 사이즈의 디바이스칩을, 상기 간극에 감입하는 감입 단계를 구비한 웨이퍼의 제조 방법이 제공된다.
또한, 본 발명의 일 양태에 의하면, 서로 교차하는 복수의 스트리트에 의해 구획된 복수의 영역에 각각 반도체 디바이스가 형성된 복수의 웨이퍼를 준비하는 웨이퍼 준비 단계와, 하나의 상기 웨이퍼에 형성된 복수의 상기 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하고, 불량품이라고 판별된 상기 반도체 디바이스를 포함한 불량 디바이스 영역을 상기 웨이퍼로부터 도려내는 도려내기 단계와, 상기 웨이퍼를 지지 웨이퍼에 고정한 후, 불량품이라고 판별된 상기 반도체 디바이스와 동일한 기능을 가지는 우량품의 반도체 디바이스를 구비하고, 상기 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 것이 가능한 사이즈의 디바이스칩을, 상기 간극에 감입하는 감입 단계와, 감입된 상기 디바이스칩과 상기 웨이퍼의 사이에 수지를 충전하는 수지 충전 단계와, 상기 수지 충전 단계를 실시한 후, 상기 웨이퍼를 박화하는 백화 단계와, 발화된 상기 웨이퍼 상에, 상기 웨이퍼 준비 단계에서 준비된 다른 웨이퍼를 적층하고, 상기 다른 웨이퍼에 대해서 상기 도려내기 단계, 상기 감입 단계, 및 상기 수지 충전 단계를 실시하여, 적층된 복수의 웨이퍼를 구비한 적층 웨이퍼를 형성하는 웨이퍼 적층 단계와, 상기 적층 웨이퍼를 상기 스트리트를 따라 분할하는 것에 의해, 적층된 복수의 상기 반도체 디바이슬을 구비한 적층 디바이스칩을 형성하는 분할 단계를 구비한 적층 디바이스칩의 제조 방법이 제공된다.
또한, 상기 웨이퍼 적층 단계에서는, 발화된 상기 웨이퍼 상에, 상기 웨이퍼 준비 단계에서 준비된 복수의 다른 웨이퍼를 적층하고, 복수의 상기 다른 웨이퍼에 대해 상기 도려내기 단계, 상기 감입 단계, 및 상기 수지 충전 단계를 실시해도 좋다.
본 발명의 일 양태와 관련되는 웨이퍼의 제조 방법은, 불량품이라고 판별된 반도체 디바이스를 포함한 불량 디바이스 영역을 웨이퍼로부터 도려내는 도려내기 단계와, 불량품이라고 판별된 반도체 디바이스와 동일한 기능을 갖는 우량품의 반도체 디바이스를 구비한 디바이스칩을, 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 감입 단계를 구비한다.
상기의 웨이퍼의 제조 방법에 의하면, 불량 디바이스를 포함하지 않는 웨이퍼를 제조할 수 있다. 그리고, 이와 같이 제조된 웨이퍼를 적층하여 적층 웨이퍼를 형성하고, 이 적층 웨이퍼를 분할하는 것에 의해, 불량 디바이스를 포함하지 않는 적층 디바이스칩을 형성하는 것이 가능해진다. 이에 의해, 적층 디바이스칩의 제품 수율의 저하가 억제된다.
도 1의 (A)는 웨이퍼를 도시한 사시도이며, 도 1의 (B)는 웨이퍼를 도시한 단면도이며, 도 1의 (C)는 반도체 디바이스를 확대하여 도시한 사시도이다.
도 2의 (A)는 도려내기 단계에 있어서의 웨이퍼를 도시한 단면도이며, 도 2의 (B)는 불량 디바이스 영역이 도려내어진 웨이퍼를 도시한 사시도이다.
도 3의 (A)는 디바이스칩 준비용의 웨이퍼를 도시한 사시도이며, 도 3의 (B)는 분할된 웨이퍼를 도시한 사시도이다.
도 4의 (A)는 웨이퍼 및 지지 웨이퍼를 도시한 사시도이며, 도 4의 (B)는 지지 웨이퍼에 고정된 웨이퍼를 도시한 단면도이다.
도 5의 (A)는 웨이퍼의 간극에 디바이스칩이 감입된 모양을 도시한 사시도이며, 도 5의 (B)는 디바이스칩이 감입된 웨이퍼를 도시한 단면도이다.
도 6은 수지 충전 단계에 있어서의 웨이퍼를 도시한 단면도이다.
도 7은 박화 단계에 있어서의 웨이퍼를 도시한 단면도이다.
도 8의 (A)는 적층된 복수의 웨이퍼를 도시한 단면도이며, 도 8의 (B)는 박화 처리 후의 복수의 웨이퍼를 도시한 단면도이다.
도 9의 (A)는 프레임에 의해 지지를 받은 적층 웨이퍼를 도시한 단면도이며, 도 9의 (B)는 분할된 적층 웨이퍼를 도시한 단면도이다.
이하, 첨부 도면을 참조하여 본 발명의 실시형태를 설명한다. 우선, 본 실시 형태와 관련되는 웨이퍼의 구성예에 대해 설명한다. 도 1의 (A)는 웨이퍼(11)를 도시한 사시도이며, 도 1의 (B)는 웨이퍼(11)를 도시한 단면도이다.
웨이퍼(11)는, 예컨대 원반형으로 형성된 실리콘 웨이퍼이며, 표면(11a) 및 이면(11b)을 구비한다. 웨이퍼(11)는, 서로 교차하도록 격자형으로 배열된 복수의 스트리트(분할 예정 라인)(13)에 의해 복수의 영역으로 구획되어 있고, 이 영역의 표면(11a) 측에는 각각, IC(Integrated Circuit), LSI(Large Scale Integration) 등의 반도체 디바이스(15)가 형성되어 있다.
또한, 웨이퍼(11)의 재질, 형상, 구조, 크기 등에 제한은 없다. 예컨대 웨이퍼(11)는, 실리콘 이외의 반도체(GaAs, InP, GaN, SiC등), 유리, 세라믹스, 수지, 금속 등의 재료로 이루어지는 웨이퍼라도 좋다. 또한, 반도체 디바이스(15)의 종류, 수량, 형상, 구조, 크기, 배치 등에도 제한은 없다.
도 1의 (C)는, 반도체 디바이스(15)를 확대하여 도시한 사시도이다. 반도체 디바이스(15)는, 반도체 디바이스(15)의 표면에서 노출되고, 다른 배선, 전극, 반도체 디바이스 등에 접속되는 복수의 전극(17)을 구비한다. 또한, 전극(17)의 표면에는, 범프 등의 접속 전극이 형성되어 있어도 좋다.
또한, 스트리트(13)에 의해 구획된 복수의 영역의 내부에는 각각, 반도체 디바이스(15)와 접속된 복수의 전극(비아 전극, 관통 전극)(19)가 매립되어 있다. 전극(19)은, 웨이퍼(11)의 두께 방향을 따라 기둥 모양으로 형성되어 있고, 예컨대 반도체 디바이스(15)의 전극(17)과 접속되어 있다.
전극(19)은 각각, 반도체 디바이스(15)로부터 웨이퍼(11)의 이면(11b) 측을 향해서 배치되어 있고, 그 길이(높이)는 웨이퍼(11)의 두께 미만이다. 그 때문에, 전극(19)은 웨이퍼(11)의 이면(11b)에서 노출되어 있지 않고, 웨이퍼(11)의 내부에 매립된 상태로 되어 있다. 또한, 전극(19)의 재질에 제한은 없으며, 예컨대, 동, 텅스텐, 알루미늄 등의 금속에 의해 전극(19)이 형성된다. 또한, 웨이퍼(11)와 전극(19)의 사이에는, 웨이퍼(11)와 전극(19)을 절연하는 절연층이 형성되어 있어도 좋다.
웨이퍼(11)의 이면(11b) 측에 대해 연삭 가공이나 플라즈마 에칭 등을 실시하여 웨이퍼(11)를 박화하면, 전극(19)이 웨이퍼(11)의 이면(11b) 측에서 노출된다. 그리고 이면(11b) 측에서 노출되는 전극(19)을 구비한 웨이퍼(11)를 복수 매 준비하여 적층하면, 각 웨이퍼(11)에 형성된 반도체 디바이스(15)가 서로 중첩되도록 적층되면서, 반도체 디바이스(15) 끼리 전극(19)을 통해 접속된다.
그리고, 적층된 복수의 웨이퍼(11)를 구비한 적층 웨이퍼에 대해, 절삭 가공이나 레이저 가공 등이 실시되어, 적층 웨이퍼가 스트리트(13)를 따라 분할된다. 그 결과, 적층된 복수의 반도체 디바이스(15)를 구비한 디바이스칩(적층 디바이스칩)이 제조된다.
또한, 웨이퍼(11)에는, 반도체 디바이스(15)의 불량품(불량 디바이스)이 포함되는 경우가 있다. 도 1의 (A) 및 도 1의 (B)에는, 웨이퍼(11)에 불량 디바이스(15a)가 포함되어 있는 예를 도시하고 있다. 이 불량 디바이스(15a)는, 예컨대, 미리 설정된 미리 정해진 전기적 특성의 기준을 만족시키지 않은 반도체 디바이스(15)에 상당한다.
불량 디바이스(15a)를 포함한 웨이퍼(11)를 적층하여 적층 웨이퍼를 형성하고, 이 적층 웨이퍼를 분할하면, 불량 디바이스(15a)를 포함한 적층 디바이스칩이 제조된다. 그리고, 적층 디바이스칩에 포함되는 일부의 반도체 디바이스(15)가 불량 디바이스(15a)인 경우에는, 다른 반도체 디바이스(15)가 우량품이었다고 해도, 적층 디바이스칩 전체적으로는 불량품(불량 칩)으로 판별되어 버린다.
그래서 본 실시 형태와 관련되는 웨이퍼의 제조 방법에서는, 웨이퍼(11)로부터 불량 디바이스(15a)를 도려내고, 이 도려 내기에 의해 웨이퍼(11)에 형성된 간극에 우량품인 반도체 디바이스(15)를 감입한다. 이에 의해, 불량 디바이스(15a)를 포함하지 않는 웨이퍼(11)가 제조된다. 이하, 본 실시 형태와 관련되는 웨이퍼의 제조 방법의 구체적인 예를 설명한다.
우선, 서로 교차하는 복수의 스트리트(13)에 의해 구획된 복수의 영역에 각각 반도체 디바이스(15)가 형성된 웨이퍼(11)(도 1의 (A) 참조)를 준비한다(웨이퍼 준비 단계). 또한, 이후의 공정에서 복수의 웨이퍼(11)를 적층하는 것에 의해 적층 웨이퍼를 형성하기 때문에, 웨이퍼 준비 단계에서는 복수의 웨이퍼(11)를 준비하여 두는 것이 바람직하다. 또한, 여기에서는, 웨이퍼 준비 단계에서 준비된 하나의 웨이퍼(11)에 불량 디바이스(15a)가 포함되어 있는 경우에 대해 설명한다.
다음에, 웨이퍼(11)에 포함되는 반도체 디바이스(15)의 각각에 대해, 반도체 디바이스(15)가 우량품인지 불량품인지를 판별하는 검사를 실시한다. 반도체 디바이스(15)의 검사에서는, 예컨대, 반도체 디바이스(15)에 금속으로 이루어진 탐침(프로브)을 대어 반도체 디바이스(15)의 전기적 특성을 측정한다(프로빙). 그리고, 측정된 전기적 특성이 미리 정해진 기준을 만족시키는지 아닌지에 기초하여, 반도체 디바이스(15)가 우량품인지 불량품인지가 판별된다.
웨이퍼(11)에 반도체 디바이스(15)의 불량품(불량 디바이스(15a))이 포함되어 있으면, 해당 반도체 디바이스(15)는 검사에 의해 불량품이라고 판별된다. 또한, 불량품이라고 판별된 반도체 디바이스(15)의 위치가 기록된다.
다음에, 불량품이라고 판별된 반도체 디바이스(15)(불량 디바이스(15a))를 포함한 영역(불량 디바이스 영역)을, 웨이퍼(11)로부터 도려낸다(도려내기 단계). 도 2의 (A)는 도려내기 단계에 있어서의 웨이퍼(11)를 도시한 단면도이다.
도려내기 단계에서는, 우선, 웨이퍼(11)를 지지하는 지지 부재(도시하지 않음)를 준비하고, 이 지지 부재 상에 웨이퍼(11)를 고정한다. 예컨대 웨이퍼(11)는, 이면(11b) 측이 지지 부재의 표면과 대향하도록, 가접착제나 보호 테이프를 통해 지지 부재 상에 고정된다. 지지 부재로서는, 예컨대, 웨이퍼(11)와 동일한 재질로 이루어지고 웨이퍼(11)와 대략 동일한 직경의 원반형의 웨이퍼나, 웨이퍼(11)를 지지하는 전용의 지그 등을 이용할 수 있다.
다음에, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)를 따라 웨이퍼(11)를 절단한다. 이에 의해, 불량 디바이스(15a)를 포함한 직육면체 형상의 불량 디바이스 영역(11c)이 웨이퍼(11)로부터 도려내어져 제거된다. 또한, 웨이퍼(11)를 절단하는 방법에는 제한은 없고, 예컨대, 레이저 가공이나 플라즈마 다이싱 등에 의해 웨이퍼(11)가 절단된다.
레이저 가공에 의해 웨이퍼(11)를 절단하는 경우에는, 레이저 가공 장치가 이용된다. 레이저 가공 장치는, 웨이퍼(11)를 유지하는 척 테이블(지지 테이블)과, 척 테이블에 의해 유지된 웨이퍼(11)를 향해 레이저 빔을 조사하는 레이저 조사 유닛을 구비한다.
레이저 조사 유닛으로부터 조사되는 레이저 빔의 파장은, 예컨대, 레이저 빔의 적어도 일부가 웨이퍼(11)에 흡수되도록 설정된다. 이 경우, 웨이퍼(11)에 대해서 흡수성을 갖는 레이저 빔이 조사된다. 이 레이저 빔을, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)를 따라 조사하면, 웨이퍼(11)에 어블레이션 가공이 실시되어, 웨이퍼(11)가 그 4개의 스트리트(13)를 따라 절단된다. 그 결과, 불량 디바이스 영역(11c)가 웨이퍼(11)으로부터 도려내어 진다.
레이저 빔은, 웨이퍼(11)의 표면(11a) 측에 조사해도 좋고, 이면(11b) 측에 조사해도 좋다. 또한, 레이저 빔의 조사 조건(파워, 스폿 직경, 반복 주파수, 조사 횟수 등)은, 레이저 빔의 조사에 의해 웨이퍼(11)가 절단되도록 적절하게 설정된다.
또한, 웨이퍼(11)의 표면(11a) 측에는, 반도체 디바이스(15)를 구성하는 각종의 막(도전막, 절연막 등)이나, 반도체 디바이스(15)의 평가에 이용되는 TEG(Test Element Group) 등을 포함하는 층(기능층)이, 스트리트(13)를 따라 잔류하고 있는 경우가 있다. 이 경우는, 미리 웨이퍼(11)의 표면(11a) 측에 레이저 빔을 스트리트(13)를 따라 조사하는 것에 의해, 기능층을 제거하여 두는 것이 바람직하다.
또한, 웨이퍼(11)에 대해서 흡수성을 갖는 레이저 빔을 이용하는 경우에는, 레이저 빔의 조사와 함께 액체(순수 등)를 분사하고, 레이저 빔을 수주(水柱)를 통해 웨이퍼(11)에 조사하는 방법(아쿠아 레이저)을 이용해도 좋다. 이 경우, 레이저 빔으로 웨이퍼(11)를 가공하는 것에 의해 발생한 가공 부스러기(데브리)가, 액체에 의해 씻어진다. 특히, 후술하는 박화 단계의 실시 전의 웨이퍼(11)는 비교적 두껍고, 웨이퍼(11)의 가공에 의해 발생하는 데브리(debris)의 양이 많기 때문에, 아쿠아 레이저를 이용하는 것이 바람직하다.
또한, 레이저 빔의 파장은, 레이저 빔이 웨이퍼(11)에 대해서 투과성을 가지도록 설정되어도 좋다. 이 경우, 레이저 빔을 웨이퍼(11)의 내부에 집광시키고, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)를 따라 주사하는 것에 의해, 웨이퍼(11)의 내부에 개질된 영역(개질층)이 형성된다. 이 개질층이 형성된 영역은, 웨이퍼(11)의 다른 영역보다 약해진다. 그리고, 이 개질층이 웨이퍼(11)의 파단의 기점(계기)이 되어, 불량 디바이스 영역(11c)이 도려내어 진다.
구체적으로는, 개질층을 형성하면, 개질층으로부터 웨이퍼(11)의 두께 방향을 따라 크랙이 발생한다. 그리고, 크랙이 개질층을 통해 웨이퍼(11)의 표면(11a)으로부터 이면(11b)에 이르도록 연결되면, 불량 디바이스 영역(11c)이 용이하게 도려내어 진다. 또한, 크랙이 웨이퍼(11)의 표면(11a)으로부터 이면(11b)에 이르도록 형성되기 쉽게 하기 위해, 개질층을 웨이퍼(11)의 내부에 2층 이상 형성해도 좋다. 개질층의 층수는, 웨이퍼(11)의 두께나 재질에 따라 적절하게 설정된다.
또한, 상기의 개질층 및 크랙의 형성 후, 습식 에칭에 의해 불량 디바이스 영역(11c)의 도려내기를 실시해도 좋다. 웨이퍼(11)의 개질층 또는 크랙이 형성된 영역은, 웨이퍼(11)의 다른 영역과 비교하여 에칭이 진행하기 쉽다. 그 때문에, 불량 디바이스 영역(11c)의 주위에 에칭액을 공급하면, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)를 따라 에칭이 부분적으로 진행하여, 불량 디바이스 영역(11c)이 웨이퍼(11)으로부터 도려내어 진다.
또한, 불량 디바이스 영역(11c)의 도려내기에는, 초음파를 이용할 수도 있다. 구체적으로는, 개질층의 형성 후, 웨이퍼(11)를 순수 등의 액체에 가라앉힌 상태에서, 상기 액체에 초음파를 조사한다. 그 결과, 액체에 부여된 초음파 진동에 의해, 불량 디바이스 영역(11c)가 웨이퍼(11)으로부터 도려내어 진다.
한편, 플라즈마 다이싱에 의해 웨이퍼(11)를 절단하는 경우에는, 우선, 웨이퍼(11)의 표면(11a) 측 또는 이면(11b) 측에 마스크층이 형성된다. 이 마스크층은, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)가 노출되도록 형성된다. 그 후, 플라즈마 에칭 장치를 이용하여, 마스크층을 통해 플라즈마화한 가스를 웨이퍼(11)에 공급한다. 이에 의해, 마스크층으로 덮이지 않은 4개의 스트리트를 따라 웨이퍼(11)가 에칭되어 절단된다. 그리고, 불량 디바이스 영역(11c)이 웨이퍼(11)로부터 도려내어 진다.
또한, 마스크층의 재료에 제한은 없고, 예컨대, 감광성의 수지로 이루어진 레지스터를 이용할 수 있다. 또한, PVA(폴리비닐 알코올) 등의 수용성의 수지를 웨이퍼(11)에 도포한 후, 불량 디바이스(15a)를 둘러싸는 4개의 스트리트(13)를 따라 레이저 빔을 조사하여 액체를 제거하는(어블레이션 가공) 것에 의해, 마스크층을 형성해도 좋다.
도 2의 (B)는, 불량 디바이스 영역(11c)이 도려내어진 웨이퍼(11)를 도시한 사시도이다. 도려내기 단계를 실시하면, 웨이퍼(11)로부터 불량 디바이스 영역(11c)이 도려내어 지고, 웨이퍼(11)의 불량 디바이스 영역(11c)이 존재하고 있던 위치에는, 직육면체 형상의 간극(개구부)(11d)이 형성된다. 그리고, 불량 디바이스 영역(11c)의 도려내기가 완료되면, 웨이퍼(11)으로부터 지지 부재가 박리된다.
다음에, 불량 디바이스(15a)와 동종이고 우량품인 반도체 디바이스(15)를 구비하고, 간극(11d)에 감입하는 것이 가능한 사이즈의 디바이스칩을 준비한다. 이 디바이스칩의 제조에는, 예컨대, 웨이퍼(11)와 동일한 구조를 갖는 웨이퍼(31)가 이용된다. 도 3의 (A)는, 디바이스칩 준비용의 웨이퍼(31)을 도시한 사시도이다.
웨이퍼(31)는, 웨이퍼(11)와 동일한 재질로 이루어지고, 표면(31a) 및 이면(31b)을 구비한다. 또한, 웨이퍼(31)는, 서로 교차하도록 격자형으로 배열된 복수의 스트리트(분할 예정 라인)(33)에 의해 복수의 영역으로 구획되어 있고, 이 영역의 표면(31a) 측에는 각각, 반도체 디바이스(35)가 형성되어 있다.
또한, 반도체 디바이스(35)는, 도 1의 (C)에 도시된 반도체 디바이스(15)와 동일한 기능을 가진다. 또한, 반도체 디바이스(35)의 구조는, 반도체 디바이스(15)와 같다. 반도체 디바이스(35)에는, 전극(비아 전극, 관통 전극)(37)(도 5의 (B) 참조)가 접속되어 있다. 전극(37)의 구성 및 재질은, 도 1의 (C)에 도시한 반도체 디바이스(15)에 접속된 전극(19)과 동일하다.
웨이퍼(31)를 스트리트(33)를 따라 분할하는 것에 의해, 반도체 디바이스(35)를 각각 구비한 복수의 디바이스칩이 제조된다. 웨이퍼(31)의 분할은, 예컨대 상술한 레이저 가공이나 플라즈마 에칭 등에 의해 실시된다. 또한, 절삭 장치를 이용하여 웨이퍼(31)을 분할해도 좋다.
절삭 장치는, 웨이퍼(31)를 유지하는 척 테이블(지지 테이블)과, 척 테이블에 의해 유지된 웨이퍼(31)를 절삭하는 절삭 유닛을 구비한다. 절삭 유닛은, 웨이퍼(31)를 절삭하기 위한 환형의 절삭 블레이드가 장착되는 스핀들(회전축)을 구비한다. 스핀들의 선단부에 장착된 절삭 블레이드를 회전시켜, 스트리트(33)를 따라 웨이퍼(31)에 절입시킴으로써, 웨이퍼(31)가 스트리트(33)를 따라 분할된다. 이에 의해, 반도체 디바이스(35)를 각각 구비한 복수의 디바이스칩(39)을 얻을 수 있다.
도 3의 (B)는, 복수의 디바이스칩(39)으로 분할된 웨이퍼(31)를 도시한 사시도이다. 또한, 디바이스칩(39)은, 후술하는 감입 단계에 있어서 웨이퍼(11)의 간극(11d)(도 5의 (A) 참조)에 감입하는 것이 가능한 사이즈로 형성된다. 디바이스칩(39)의 사이즈는, 예컨대, 웨이퍼(31)를 스트리트(33)를 따라 가공할 때, 가공되는 영역의 폭을 제어하는 것에 의해 조절된다. 또한, 디바이스칩(39)의 치수가 미리 파악된 경우에는, 상술한 도려내기 단계에 있어서, 디바이스칩(39) 보다도 큰 간극(11d)를 형성하여 두면 좋다.
또한, 웨이퍼(31)에 형성된 복수의 반도체 디바이스(35)에 대해서는 검사가 진행되어, 반도체 디바이스(35)가 각각 우량품인지 불량품인지가 판별된다. 그리고, 웨이퍼(31)의 분할에 의해 얻어진 복수의 디바이스칩(39)으로부터, 불량품이라고 판별된 반도체 디바이스(35)를 구비한 디바이스칩(39)이 제거된다.
이에 의해, 우량품의 반도체 디바이스(15)(도 1의 (C) 참조)와 동일한 반도체 디바이스(35)를 구비한 디바이스칩(39)을 얻어진다. 즉, 디바이스칩(39)은, 불량 디바이스(15a)(도 1의 (A) 등 참조)와 동일한 기능을 갖는 우량품의 반도체 디바이스(35)(불량 디바이스(15a)가 본래 가져야 하는 기능을 구비한 반도체 디바이스(35))를 구비한다.
또한, 디바이스칩(39)을 준비(제조)하는 타이밍에 제한은 없다. 예컨대, 디바이스칩(39)은, 웨이퍼 준비 단계의 이전, 또는 웨이퍼 준비 단계와 동시 진행으로 제조되어도 좋고, 웨이퍼 준비 단계와 도려내기 단계의 사이, 또는 도려내기 단계 이후에 제조되어도 좋다.
다음에, 디바이스칩(39)을 웨이퍼(11)의 간극(11d)에 감입한다(감입 단계). 감입 단계에서는, 우선, 웨이퍼(11)를 지지하는 지지 웨이퍼(51)를 준비한다. 도 4의 (A)는, 웨이퍼(11) 및 지지 웨이퍼(51)을 도시한 사시도이다.
지지 웨이퍼(51)는, 예컨대 웨이퍼(11)와 대략 동일한 직경으로 형성된 원반형의 웨이퍼이며, 표면(51a) 및 이면(51b)을 구비한다. 또한, 지지 웨이퍼(51)의 재질에 제한은 없고, 예컨대 지지 웨이퍼(51)는 웨이퍼(11)와 동일한 재질로 이루어진다.
그리고, 웨이퍼(11)의 표면(11a) 측과 지지 웨이퍼(51)의 표면(51a) 측이 대향하도록, 웨이퍼(11)와 지지 웨이퍼(51)를 접합한다(도 4의 (A) 참조). 웨이퍼(11)와 지지 웨이퍼(51)는, 예컨대 접착층(53)을 통해 접합한다. 이에 의해, 웨이퍼(11)가 지지 웨이퍼(51)에 고정된다. 또한, 지지 웨이퍼(51)는, 최종적으로 웨이퍼(11)로부터 박리된다. 그 때문에, 접착층(53)에는, 미리 정해진 처리(자외선의 조사, 가열 처리, 약액 처리 등)를 실시하는 것에 의해 접착력이 저하되는 가접착제를 이용하는 것이 바람직하다.
도 4의 (B)는, 지지 웨이퍼(51)에 고정된 웨이퍼(11)를 도시한 단면도이다. 웨이퍼(11)와 지지 웨이퍼(51)가 접합되면, 웨이퍼(11)에 형성된 간극(11d)의 지지 웨이퍼(51) 측(도 4의 (B)에서는 표면(11a) 측)이 지지 웨이퍼(51)에 의해 덮여 막힌다.
그 후, 웨이퍼(11)의 간극(11d)에 디바이스칩(39)을 감입한다. 도 5의 (A)는, 웨이퍼(11)의 간극(11d)에 디바이스칩(39)이 감입되는 모양을 도시한 사시도이다. 디바이스칩(39)은, 반도체 디바이스(35)가 형성된 면측이 지지 웨이퍼(51)의 표면(51a)와 대향하도록, 웨이퍼(11)의 간극(11d)에 감입된다.
도 5의 (B)는, 디바이스칩(39)이 감입된 웨이퍼(11)를 도시한 단면도이다. 또한, 디바이스칩(39)의 사이즈가 간극(11d)보다 작고, 디바이스칩(39)의 윤곽과 간극(11d)의 윤곽이 일치하지 않는 경우는, 간극(11d)의 내부에서 노출되는 웨이퍼(11)의 측면과 디바이스칩(39)의 사이에 간극(55)가 형성된다.
또한, 상술한 도려내기 단계는, 웨이퍼(11)를 지지 웨이퍼(51)에 의해 지지한 상태에서 행해도 좋다. 이 경우에는, 웨이퍼(11)의 표면(11a) 측과 지지 웨이퍼(51)의 표면(51a) 측이 접합된 상태에서, 불량 디바이스 영역(11c)의 도려내기(도 2의 (A) 참조)와, 디바이스칩(39)의 감입(도 5의 (A) 참조)이 행해진다. 이에 의해, 도려내기 단계에 있어서 웨이퍼(11)를 지지하는 지지 부재를 별도로 준비할 필요가 없어진다.
다음에, 웨이퍼(11)의 간극(11d)에 감입된 디바이스칩(39)과 웨이퍼(11)의 사이의 간극에 수지를 충전한다(수지 충전 단계). 도 6은, 수지 충전 단계에 있어서의 웨이퍼(11)를 도시한 단면도이다.
수지 충전 단계에서는, 웨이퍼(11)의 이면(11b) 측에 수지층(57)이 형성된다. 수지층(57)은, 예컨대, 에폭시 수지 등의 액상 수지를 웨이퍼(11)의 이면(11b) 측에 도포하여 경화시키는 것에 의해 형성된다. 다만, 수지층(57)의 재료에 제한은 없다.
웨이퍼(11)의 이면(11b) 측에 액상 수지를 도포하면, 수지의 일부가 웨이퍼(11)와 디바이스칩(39)의 사이의 간극(55)(도 5의 (B) 참조)에 유입하여, 수지가 간극(55)에 충전된다. 이 상태에서 액상 수지를 경화시키면, 웨이퍼(11)와 디바이스칩(39)이 수지층(57)을 통해 결합되어, 디바이스칩(39)이 웨이퍼(11)에 고정된다.
다음에, 웨이퍼(11)의 이면(11b) 측에 연삭 가공 등을 실시하여, 웨이퍼(11)를 박화한다(박화 단계). 박화 단계는, 예컨대 연삭 장치를 이용하여 실시된다. 연삭 장치는, 웨이퍼(11)를 유지하는 척 테이블(지지 테이블)과, 척 테이블에 의해 유지된 웨이퍼(11)를 연삭하는 연삭 유닛을 구비한다. 또한, 연삭 유닛은, 웨이퍼(11)를 연삭하기 위한 연삭 지석이 고정된 연삭 휠이 장착되는 스핀들(회전축)을 구비한다.
웨이퍼(11)는, 이면(11b) 측이 윗쪽으로 노출되도록, 척 테이블에 의해 유지된다. 그리고, 척 테이블과 연삭 휠을 각각 미리 정해진 회전수로 회전시키면서, 연삭 휠의 연삭 지석을 웨이퍼(11)의 이면(11b) 측(수지층(57) 측)에 접촉시킨다. 이에 의해, 수지층(57) 및 웨이퍼(11)의 이면(11b) 측이 연삭되어, 웨이퍼(11)가 미리 정해진 두께가 될 때까지 박화된다.
도 7은, 박화 단계에 있어서의 웨이퍼(11)를 도시한 단면도이다. 예컨대 웨이퍼(11)의 박화는, 반도체 디바이스(15)와 접속된 전극(19)과, 반도체 디바이스(35)와 접속된 전극(37)이, 웨이퍼(11)의 이면(11b) 측에서 노출할 때까지 계속된다.
상기와 같이, 웨이퍼(11)를 지지 웨이퍼(51)에 고정한 후에 웨이퍼(11)의 박화를 실시하는 경우, 웨이퍼(11)와 지지 웨이퍼(51)의 접합(도 4의 (A) 참조)은, 웨이퍼(11)가 두껍고 웨이퍼(11)의 강성이 높은 상태에서 행해진다. 이에 의해, 접합 시의 웨이퍼(11)의 변형이 억제되어, 웨이퍼(11)의 파손이 방지되면서, 웨이퍼(11)와 지지 웨이퍼(51)의 위치 맞춤이 용이하게 된다.
또한, 웨이퍼(11)를 박화하는 방법은, 연삭 장치를 이용한 연삭 가공으로 한정되지 않는다. 예컨대, 웨이퍼(11)의 이면(11b) 측에 플라즈마 에칭을 실시하는 것에 의해 웨이퍼(11)를 박화해도 좋다. 또한, 연삭 장치를 이용한 연삭 가공과, 플라즈마 에칭의 양쪽 모두를 이용하여 웨이퍼(11)를 박화해도 좋다.
박화 단계를 실시하면, 웨이퍼(11)의 이면(11b) 측에서 전극(19,37)이 노출된다. 이에 의해, 반도체 디바이스(15,35)와, 웨이퍼(11)의 이면(11b) 측에 배치되는 다른 웨이퍼에 형성된 반도체 디바이스(도시하지 않음)를, 전극(19,37)을 통해 접속하는 것이 가능해진다. 즉, 본 실시 형태와 관련되는 웨이퍼의 제조 방법을 이용함으로써, 적층 웨이퍼의 형성에 이용하는 것이 가능한 웨이퍼(11)가 제조된다.
또한, 본 실시 형태에서는, 전극(19,37)이 매립된 웨이퍼(11)를 박화하는 것에 의해, 웨이퍼(11)의 이면(11b)에서 전극(19,37)을 노출시키는 프로세스에 대해 설명했지만, 웨이퍼(11)를 박화한 후에 전극(19,37)을 형성해도 좋다. 이 경우는, 웨이퍼(11)의 박화 후에, 웨이퍼(11)의 이면(11b)으로부터 반도체 디바이스(15,35)에 이르는 개구가 웨이퍼(11)에 형성된다. 그리고, 이 개구에 도전성 재료가 충전되어, 전극(19,37)이 형성된다.
다음에, 상기의 웨이퍼(11)를 이용하여, 적층된 복수의 반도체 디바이스를 구비한 디바이스칩(적층 디바이스칩)을 제조하는 방법의 구체적인 예를 설명한다. 적층 디바이스칩을 제조할 때는, 우선, 적층된 복수의 웨이퍼를 갖는 적층 웨이퍼를 형성한다(웨이퍼 적층 단계).
웨이퍼 적층 단계에서는, 박화 단계 후의 웨이퍼(11)(도 7 참조)와, 상술한 웨이퍼 준비 단계에서 준비된 다른 웨이퍼(61)(도 8의 (A) 참조)가 이용된다. 또한, 웨이퍼(61)의 구성은, 도 1의 (A)에 도시한 웨이퍼(11)와 동일하다.
웨이퍼(61)는, 웨이퍼(11)와 동일한 재질로 이루어지고, 표면(61a) 및 이면(61b)을 구비한다. 또한, 웨이퍼(61)는, 서로 교차하도록 격자형으로 배열된 복수의 스트리트(분할 예정 라인)를 따라 복수의 영역으로 구획되어 있고, 이 영역의 표면(61a) 측에는 각각, 반도체 디바이스(63)가 형성되어 있다.
또한, 반도체 디바이스(63)의 구성 및 기능은, 도 1의 (C)에 도시한 반도체 디바이스(15)와 동일하다. 또한, 반도체 디바이스(63)에는, 전극(비아 전극, 관통 전극)(65)이 접속되어 있다. 전극(65)의 구성 및 재질은, 도 1의 (C)에 도시한 반도체 디바이스(15)에 접속된 전극(19)과 동일하다.
우선, 웨이퍼(11) 상에 웨이퍼(61)를 적층한다. 도 8의 (A)는, 적층된 웨이퍼(11) 및 웨이퍼(61)를 도시한 단면도이다. 웨이퍼(61)는, 표면(61a) 측이 웨이퍼(11)의 이면(11b) 측과 대향하도록, 웨이퍼(11)에 접합된다. 웨이퍼(11)와 웨이퍼(61)는, 예컨대 접착층(67)을 통해 접합된다.
또한, 일단 웨이퍼(11)와 웨이퍼(61)가 접합된 후에는, 웨이퍼(11)와 웨이퍼(61)가 다시 분리되는 것은 아니다. 그 때문에, 접착층(67)에는 영구 접착제가 이용된다. 또한, 웨이퍼(11)와 웨이퍼(61)의 접합에는, 반드시 접착층(67)을 이용할 필요는 없다. 예컨대, 표면 활성화 접합에 의해 웨이퍼(11)의 이면(11b) 측과 웨이퍼(61)의 표면(61a) 측을 접합해도 좋다.
웨이퍼(11)와 웨이퍼(61)의 접합 이전 또는 이후에는, 웨이퍼(61)가 구비한 복수의 반도체 디바이스(63)의 검사가 실시되어, 반도체 디바이스(63)가 우량품인지 불량품인지가 판별된다. 그리고, 웨이퍼(61)에 반도체 디바이스(63)의 불량품이 포함되는 경우는, 웨이퍼(11) 상에 적층된 웨이퍼(61)에 대해서, 상술한 도려내기 단계와 감입 단계가 실시된다.
즉, 웨이퍼(61)에 불량품이라고 판별된 반도체 디바이스(63)가 포함되는 경우는, 그 반도체 디바이스(63)를 포함한 불량 디바이스 영역이 웨이퍼(61)로부터 도려내어 진다(도 2의 (A) 참조). 또한, 불량 디바이스 영역의 도려내기에 의해 웨이퍼(61)에 형성된 간극에, 디바이스칩(39)이 감입된다(도 5의 (A) 참조). 또한, 도려내기 단계와, 감입 단계는 각각, 웨이퍼(61)가 웨이퍼(11)에 적층되기 전에 실시되어도 좋다. 그 후, 웨이퍼(61)에 대해서 상술한 수지 충전 단계가 실시된다.
웨이퍼(11)와 웨이퍼(61)는, 웨이퍼(11)에 포함되는 반도체 디바이스(15,35)와, 웨이퍼(61)에 포함되는 반도체 디바이스(63,35)가 중첩하도록 접합된다. 그리고, 웨이퍼(11)에 포함되는 반도체 디바이스(15,35)와 접속된 전극(19,37)이, 웨이퍼(61)에 포함되는 반도체 디바이스(63,35)와 접속된다.
또한, 반도체 디바이스(63)의 표면에는, 예컨대 범프(도시하지 않음)가 접속 전극으로서 형성되어 있다. 그리고, 웨이퍼(11)와 웨이퍼(61)를 접착층(67)을 통해 접합하면, 범프가 접착층(67)에 매립되어, 전극(19,37)과 접촉한다. 이에 의해, 반도체 디바이스(63)와 전극(19,37)이 접속된다.
다음에, 웨이퍼(61)에 대해서 상술한 박화 처리가 실시된다. 이에 의해, 웨이퍼(61)가 박화하고, 반도체 디바이스(63)에 접속된 전극(65)이 웨이퍼(61)의 이면(61b) 측에서 노출된다. 도 8의 (B)는, 박화 처리 후의 웨이퍼(11) 및 웨이퍼(61)를 도시한 단면도이다. 또한, 웨이퍼(61)에 디바이스칩(39)이 감입되어 있는 경우는, 디바이스칩(39)의 반도체 디바이스(35)와 접속된 전극(37)도 웨이퍼(61)의 이면(61b) 측에서 노출된다. 이와 같이 하여, 적층된 웨이퍼(11)와 웨이퍼(61)를 구비한 적층 웨이퍼(71)가 형성된다.
또한, 웨이퍼 적층 단계에서는, 웨이퍼(11) 상에 복수의 웨이퍼(61)를 적층해도 좋다. 예컨대, 웨이퍼(11) 상에 적층된 하나의 웨이퍼(61) 상에, 추가적으로 다른 웨이퍼(61)를 적층해도 좋다. 이 경우, 웨이퍼(11) 상에 적층된 복수의 웨이퍼(61) 각각 대해, 도려내기 단계, 감입 단계, 및 수지 충전 단계를 실시한다. 이에 의해, 3층 이상의 웨이퍼를 구비한 적층 웨이퍼(71)를 얻을 수 있다.
또한, 본 실시 형태에서는, 웨이퍼(11)의 내부에 매립된 전극(19) 및 전극(37)을 통해 반도체 디바이스끼리 접속되는 구성에 대해 설명했지만, 반도체 디바이스끼리의 접속 방법은 상기한 내용에 한정되지 않는다. 예컨대, 웨이퍼(11)와 웨이퍼(61)를 적층한 후에, 반도체 디바이스(15)와 반도체 디바이스(35)를 접속하는 전극을 적층 웨이퍼(71)의 내부에 형성해도 좋다.
다음에, 적층 웨이퍼(71)를 스트리트(13)를 따라 분할하고, 적층된 복수의 반도체 디바이스를 구비한 적층 디바이스칩을 형성한다(분할 단계). 분할 단계에서는, 우선, 적층 웨이퍼(71)를 환형의 프레임으로 지지한다.
도 9의 (A)는, 환형의 프레임(75)에 의해 지지된 적층 웨이퍼(71)를 도시한 단면도이다. 적층 웨이퍼(71)의 표면측 또는 이면측(도 9의 (A)에서는 웨이퍼(61)의 이면(61b) 측)에는, 적층 웨이퍼(71) 보다 직경이 큰 원형의 테이프(73)가 점착된다. 예컨대 테이프(73)는, 폴리올레핀, 폴리염화비닐, 폴리에틸렌 테레프탈레이트 등의 수지로 이루어지는 기재 상에, 고무계 또는 아크릴계의 점착층(풀층)을 형성하는 것에 의해 얻어지는 유연한 필름이다.
또한, 테이프(73)의 외주부는, 적층 웨이퍼(71)보다 직경이 큰 원형의 개구(75a)를 중앙부에 구비하는 환형의 프레임(75)에 점착된다. 이에 의해, 적층 웨이퍼(71)는 개구(75a)의 안쪽에 배치된 상태에서, 테이프(73)를 통해 프레임(75)에 의해 지지된다.
그 후, 웨이퍼(11)의 표면(11a) 측으로부터 지지 웨이퍼(51)(도 8의 (B) 참조)가 박리된다. 지지 웨이퍼(51)를 박리할 때는, 접착층(53)(도 8의 (B) 참조)에 대해서 미리 정해진 처리를 실시하여, 접착층(53)의 접착력을 저하시켜도 좋다.
다음에, 예컨대 상술한 절삭 장치를 이용하여, 적층 웨이퍼(71)를 분할한다. 절삭 장치를 이용하여 적층 웨이퍼(71)를 분할하는 경우는, 절삭 장치의 척 테이블에 의해 적층 웨이퍼(71)가 테이프(73)를 통해 유지된다. 그리고, 절삭 블레이드에 의해 적층 웨이퍼(71)가 절삭되어 분할된다.
절삭 블레이드로 적층 웨이퍼(71)를 절삭하는 경우, 절삭 블레이드의 위치는, 절삭 블레이드의 하단이 테이프(73)의 상면(웨이퍼(61)의 이면(61b)) 보다도 아래 쪽이고, 또한 테이프(73)의 하면(척 테이블의 유지면)보다도 윗쪽에 위치되도록 조절된다. 이 상태에서, 절삭 블레이드를 회전시켜, 스트리트(13)를 따라 적층 웨이퍼(71)에 절입시킴으로써, 적층 웨이퍼(71)가 스트리트(13)를 따라 절삭, 분할된다.
도 9의 (B)는, 분할된 적층 웨이퍼(71)를 도시한 단면도이다. 적층 웨이퍼(71)를 스트리트(13)를 따라 절단하면, 적층 웨이퍼(71)는, 복수의 적층된 반도체 디바이스(15,35,63)를 구비한 적층 디바이스칩(77)으로 분할된다. 이와 같이, 복수의 웨이퍼(웨이퍼(11) 및 웨이퍼(61))를 적층하여 적층 웨이퍼(71)를 형성하고, 이 적층 웨이퍼(71)를 분할하는 것에 의해, 적층 디바이스칩(77)이 형성된다.
또한, 상기에서는, 지지 웨이퍼(51)(도 8의 (B) 참조)를 박리한 후에 적층 웨이퍼(71)를 분할하는 예에 대해 설명했다. 다만, 적층 웨이퍼(71)의 분할은, 적층 웨이퍼(71)가 지지 웨이퍼(51)에 의해 지지된 상태에서 실시해도 좋다.
또한, 상기에서는 절삭 장치를 이용하여 적층 웨이퍼(71)를 분할하는 예에 대해 설명했지만, 적층 웨이퍼(71)의 분할 방법에는 제한은 없으며, 예컨대 레이저 가공 장치를 이용하여 적층 웨이퍼(71)를 분할할 수도 있다. 이 경우, 스트리트(13)를 따라 적층 웨이퍼(71)에 레이저 빔을 조사하여 어블레이션 가공을 실시함으로써, 적층 웨이퍼(71)가 복수의 적층 디바이스칩(77)으로 분할된다.
이상과 같이, 본 실시 형태와 관련되는 웨이퍼의 제조 방법은, 불량품이라고 판별된 반도체 디바이스(15)를 포함한 불량 디바이스 영역(11c)을 웨이퍼(11)로부터 도려내는 도려내기 단계와, 불량품이라고 판별된 반도체 디바이스(15)와 동일한 기능을 갖는 우량품의 반도체 디바이스(15)를 구비한 디바이스칩을, 불량 디바이스 영역(11c)의 도려내기에 의해 형성된 간극에 감입하는 감입 단계를 구비한다.
상기의 웨이퍼의 제조 방법에 의하면, 불량 디바이스(15a)를 포함하지 않는 웨이퍼(11)를 제조할 수 있다. 그리고, 이와 같이 제조된 웨이퍼(11)를 적층하여 적층 웨이퍼(71)를 형성하고, 이 적층 웨이퍼(71)를 분할하는 것에 의해, 불량 디바이스(15a)를 포함하지 않는 적층 디바이스칩(77)을 형성하는 것이 가능해진다. 이에 의해, 적층 디바이스칩(77)의 제품 수율의 저하가 억제된다.
또한, 상기 실시 형태와 관련되는 구조, 방법 등은, 본 발명의 목적의 범위를 일탈하지 않는 범위에서 적절하게 변경하여 실시할 수 있다.
11　웨이퍼 11a　표면 11b　이면 11c　불량 디바이스 영역
11d　간극(개구부) 13　스트리트(분할 예정 라인)
15　반도체 디바이스 15a　불량 디바이스
17　전극 19　전극(비아 전극, 관통 전극)
31　웨이퍼 31a　표면 31b　이면
33　스트리트(분할 예정 라인)
35　반도체 디바이스 37　전극(비아 전극, 관통 전극)
39　디바이스칩 51　지지 웨이퍼
51a　표면 51b　이면
53　접착층 55　간극
57　수지층 61　웨이퍼
61a　표면 61b　이면
63　반도체 디바이스 65　전극(비아 전극, 관통 전극)
67　접착층 71　적층 웨이퍼
73　테이프 75　프레임
75a　개구 77　적층 디바이스칩

Claims (3)

  1. 서로 교차하는 복수의 스트리트에 의해 구획된 복수의 영역에 각각 반도체 디바이스가 형성된 웨이퍼를 준비하는 웨이퍼 준비 단계와,
    상기 웨이퍼에 형성된 복수의 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하고, 불량품이라고 판별된 반도체 디바이스를 포함하는 불량 디바이스 영역을 상기 웨이퍼로부터 도려내는 도려내기 단계와,
    불량품이라고 판별된 상기 반도체 디바이스와 동일한 기능을 갖는 우량품의 반도체 디바이스를 구비하고, 상기 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 것이 가능한 사이즈의 디바이스칩을, 상기 간극에 감입하는 감입 단계를 구비하는 것을 특징으로 하는 웨이퍼의 제조 방법.
  2. 서로 교차하는 복수의 스트리트에 의해 구획된 복수의 영역에 각각 반도체 디바이스가 형성된 복수의 웨이퍼를 준비하는 웨이퍼 준비 단계와,
    하나의 웨이퍼에 형성된 복수의 반도체 디바이스가 각각 우량품인지 불량품인지를 판별하고, 불량품이라고 판별된 상기 반도체 디바이스를 포함하는 불량 디바이스 영역을 상기 웨이퍼로부터 도래내는 도려내기 단계와,
    상기 웨이퍼를 지지 웨이퍼에 고정한 후, 불량품이라고 판별된 상기 반도체 디바이스와 동일한 기능을 갖는 우량품의 반도체 디바이스를 구비하고, 상기 불량 디바이스 영역의 도려내기에 의해 형성된 간극에 감입하는 것이 가능한 사이즈의 디바이스칩을, 상기 간극에 감입하는 감입 단계와,
    감입된 상기 디바이스칩과 상기 웨이퍼의 사이에 수지를 충전하는 수지 충전 단계와,
    상기 수지 충전 단계를 실시한 후, 상기 웨이퍼를 박화하는 박화 단계와,
    박화된 상기 웨이퍼 상에, 상기 웨이퍼 준비 단계에서 준비된 다른 웨이퍼를 적층하고, 상기 다른 웨이퍼에 대해 상기 도려내기 단계, 상기 감입 단계, 및 상기 수지 충전 단계를 실시하여, 적층된 복수의 웨이퍼를 구비한 적층 웨이퍼를 형성하는 웨이퍼 적층 단계와,
    상기 적층 웨이퍼를 상기 스트리트를 따라 분할하는 것에 의해, 적층된 복수의 상기 반도체 디바이스를 구비한 적층 디바이스칩을 형성하는 분할 단계를 구비하는 것을 특징으로 하는 적층 디바이스칩의 제조 방법.
  3. 제2항에 있어서,
    상기 웨이퍼 적층 단계에서는, 박화된 상기 웨이퍼 상에, 상기 웨이퍼 준비 단계에서 준비된 복수의 다른 웨이퍼를 적층하고, 복수의 상기 다른 웨이퍼에 대해 상기 도려내기 단계, 상기 감입 단계, 및 상기 수지 충전 단계를 실시하는 것을 특징으로 하는 적층 디바이스칩의 제조 방법.


KR1020200044935A 2019-05-30 2020-04-14 웨이퍼의 제조 방법 및 적층 디바이스칩의 제조 방법 KR20200137971A (ko)

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