CN112018043A - 晶片的制造方法和层叠器件芯片的制造方法 - Google Patents

晶片的制造方法和层叠器件芯片的制造方法 Download PDF

Info

Publication number
CN112018043A
CN112018043A CN202010434451.1A CN202010434451A CN112018043A CN 112018043 A CN112018043 A CN 112018043A CN 202010434451 A CN202010434451 A CN 202010434451A CN 112018043 A CN112018043 A CN 112018043A
Authority
CN
China
Prior art keywords
wafer
defective
stacked
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202010434451.1A
Other languages
English (en)
Inventor
川合章仁
金永奭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Disco Corp
Original Assignee
Disco Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Disco Corp filed Critical Disco Corp
Publication of CN112018043A publication Critical patent/CN112018043A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
    • H01L22/22—Connection or disconnection of sub-entities or redundant parts of a device in response to a measurement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/14—Measuring as part of the manufacturing process for electrical parameters, e.g. resistance, deep-levels, CV, diffusions by electrical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68318—Auxiliary support including means facilitating the separation of a device or wafer from the auxiliary support
    • H01L2221/68322—Auxiliary support including means facilitating the selective separation of some of a plurality of devices from the auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54453—Marks applied to semiconductor devices or parts for use prior to dicing
    • H01L2223/5446—Located in scribe lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Automation & Control Theory (AREA)
  • Dicing (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

提供晶片的制造方法和层叠器件芯片的制造方法，能够抑制层叠器件芯片的成品率降低。该晶片的制造方法具有如下的步骤：晶片准备步骤，准备晶片，该晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；挖除步骤，分别判别形成于晶片的多个半导体器件是良品还是次品，将包含被判别为次品的半导体器件的次品器件区域从晶片挖除；以及嵌入步骤，将具有良品的半导体器件且尺寸能够嵌入至通过挖除次品器件区域而形成的间隙中的器件芯片嵌入至间隙中，该良品的半导体器件具有与被判别为次品的半导体器件相同的功能。

Description

晶片的制造方法和层叠器件芯片的制造方法
技术领域
本发明涉及具有多个半导体器件的晶片的制造方法以及具有层叠的多个半导体器件的层叠器件芯片的制造方法。
背景技术
晶片在由间隔道(分割预定线)划分的区域的正面侧分别形成有IC(IntegratedCircuit，集成电路)、LSI(Large Scale Integration，大规模集成)等半导体器件，将该晶片沿着间隔道分割从而制造具有半导体器件的多个器件芯片。另外，将多个器件芯片封装化，从而制造具有规定的功能的封装器件。该封装器件搭载于以移动电话或个人计算机等为代表的各种电子设备。
近年来，制造具有层叠的多个半导体器件的器件芯片(层叠器件芯片)的技术被实用化。例如将多个器件芯片层叠，并且利用将器件芯片上下贯通的贯通电极(TSV：Through-Silicon Via)使半导体器件彼此连接，从而得到层叠器件芯片。当使用该贯通电极时，与使用引线键合等的情况相比，能够缩短将半导体器件彼此连接的布线，因此能够实现层叠器件芯片的小型化和处理速度的提高。
另外，作为层叠器件芯片的制造方法，还提出了被称为WoW(Wafer on Wafer，堆叠晶片)的方法。在该方法中，将多个晶片层叠，并且利用按照贯通所层叠的晶片的方式形成的电极将各晶片所具有的半导体器件彼此连接，从而形成层叠晶片。将该层叠晶片沿着间隔道分割，从而制造层叠器件芯片。
另外，有时在用于制造层叠器件芯片的晶片中包含半导体器件的次品(次品器件)。并且，当使用包含该次品器件的晶片时，制造包含次品器件的层叠器件芯片。当层叠器件芯片所包含的一部分半导体器件为次品时，即使其他半导体器件为良品，作为层叠器件芯片整体也会被判别为次品(次品芯片)。因此，在层叠器件芯片的制造中，由于次品器件所导致的成品率降低的影响较大。
因此，有时在将多个晶片层叠之前实施对各晶片所包含的半导体器件分别是良品还是次品进行判别的检查。并且，例如根据晶片所包含的次品器件的数量和配置而确定用于制造层叠器件芯片的晶片的最优组合(例如参照专利文献1)。由此，将包含次品器件的层叠器件芯片的数量抑制为最小限度，抑制成品率降低。
专利文献1：日本特开2012-134334号公报
如上所述，即使在晶片中包含次品器件，通过根据半导体器件的检查结果而确定晶片的组合，也能够将包含次品器件的层叠器件芯片(次品芯片)的数量抑制为最小限度。但是，既然在晶片中包含次品器件，当使用该晶片制造层叠器件芯片时，至少会制造一定数量的次品芯片。因此，对于次品芯片的数量的降低而言存在界限。
发明内容
本发明是鉴于该问题而完成的，其目的在于提供晶片的制造方法以及使用该晶片的层叠器件芯片的制造方法，能够抑制层叠器件芯片的成品率降低。
根据本发明的一个方式，提供晶片的制造方法，其中，该晶片的制造方法具有如下的步骤：晶片准备步骤，准备晶片，该晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；挖除步骤，分别判别形成于该晶片的多个该半导体器件是良品还是次品，将包含被判别为次品的该半导体器件的次品器件区域从该晶片挖除；以及嵌入步骤，将具有良品的半导体器件且尺寸能够嵌入至通过挖除该次品器件区域而形成的间隙中的器件芯片嵌入至该间隙中，该良品的半导体器件具有与被判别为次品的该半导体器件相同的功能。
另外，根据本发明的一个方式，提供层叠器件芯片的制造方法，其中，该层叠器件芯片的制造方法具有如下的步骤：晶片准备步骤，准备多个晶片，这些晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；挖除步骤，分别判别形成于一个该晶片的多个该半导体器件是良品还是次品，将包含被判别为次品的该半导体器件的次品器件区域从该晶片挖除；嵌入步骤，在将该晶片固定于支承晶片之后，将具有良品的半导体器件且尺寸能够嵌入至通过挖除该次品器件区域而形成的间隙中的器件芯片嵌入至该间隙中，该良品的半导体器件具有与被判别为次品的该半导体器件相同的功能；树脂填充步骤，向已嵌入的该器件芯片与该晶片之间填充树脂；薄化步骤，在实施了该树脂填充步骤之后，将该晶片薄化；晶片层叠步骤，在薄化后的该晶片上层叠通过该晶片准备步骤而准备的其他晶片，并且对该其他晶片实施该挖除步骤、该嵌入步骤以及该树脂填充步骤，从而形成具有层叠的多个晶片的层叠晶片；以及分割步骤，将该层叠晶片沿着该间隔道分割，从而形成具有层叠的多个该半导体器件的层叠器件芯片。
另外，也可以是，在该晶片层叠步骤中，在薄化后的该晶片上层叠通过该晶片准备步骤而准备的多个其他晶片，并且对多个该其他晶片实施该挖除步骤、该嵌入步骤以及该树脂填充步骤。
本发明的一个方式的晶片的制造方法具有如下的步骤：挖除步骤，将包含被判别为次品的半导体器件的次品器件区域从晶片挖除；以及嵌入步骤，将具有良品的半导体器件的器件芯片嵌入至通过挖除次品器件区域而形成的间隙中，该良品的半导体器件具有与被判别为次品的半导体器件相同的功能。
根据上述晶片的制造方法，能够制造不包含次品器件的晶片。并且，将这样制造的晶片层叠而形成层叠晶片，并将该层叠晶片分割，从而能够形成不包含次品器件的层叠器件芯片。由此，抑制层叠器件芯片的成品率的降低。
附图说明
图1的(A)是示出晶片的立体图，图1的(B)是示出晶片的剖视图，图1的(C)是将半导体器件放大而示出的立体图。
图2的(A)是示出挖除步骤中的晶片的剖视图，图2的(B)是示出次品器件区域已被挖除的晶片的立体图。
图3的(A)是示出器件芯片准备用的晶片的立体图，图3的(B)是示出已被分割的晶片的立体图。
图4的(A)是示出晶片和支承晶片的立体图，图4的(B)是示出固定于支承晶片的晶片的剖视图。
图5的(A)是示出器件芯片嵌入至晶片的间隙中的情况的立体图，图5的(B)是示出嵌入有器件芯片的晶片的剖视图。
图6是示出树脂填充步骤中的晶片的剖视图。
图7是示出薄化步骤中的晶片的剖视图。
图8的(A)是示出已层叠的多个晶片的剖视图，图8的(B)是示出薄化处理后的多个晶片的剖视图。
图9的(A)是示出被框架支承的层叠晶片的剖视图，图9的(B)是示出已被分割的层叠晶片的剖视图。
标号说明
11：晶片；11a：正面；11b：背面；11c：次品器件区域；11d：间隙(开口部)；13：间隔道(分割预定线)；15：半导体器件；15a：次品器件；17：电极；19：电极(通孔电极、贯通电极)；31：晶片；31a：正面；31b：背面；33：间隔道(分割预定线)；35：半导体器件；37：电极(通孔电极、贯通电极)；39：器件芯片；51：支承晶片；51a：正面；51b：背面；53：粘接层；55：间隙；57：树脂层；61：晶片；61a：正面；61b：背面；63：半导体器件；65：电极(通孔电极、贯通电极)；67：粘接层；71：层叠晶片；73：带；75：框架；75a：开口；77：层叠器件芯片。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。首先，对本实施方式的晶片的结构例进行说明。图1的(A)是示出晶片11的立体图，图1的(B)是示出晶片11的剖视图。
晶片11例如是形成为圆盘状的硅晶片，具有正面11a和背面11b。晶片11由按照相互交叉的方式呈格子状排列的多条间隔道(分割预定线)13划分成多个区域，在该区域的正面11a侧分别形成有IC(Integrated Circuit，集成电路)、LSI(Large Scale Integration，大规模集成)等半导体器件15。
另外，晶片11的材质、形状、构造、大小等没有限制。例如晶片11可以是由硅以外的半导体(GaAs、InP、GaN、SiC等)、玻璃、陶瓷、树脂、金属等材料构成的晶片。另外，半导体器件15的种类、数量、形状、构造、大小、配置等也没有限制。
图1的(C)是将半导体器件15放大而示出的立体图。半导体器件15具有多个电极17，电极17在半导体器件15的正面露出，与其他布线、电极、半导体器件等连接。另外，可以在电极17的正面上形成有凸块等连接电极。
另外，在由间隔道13划分的多个区域的内部分别埋入有与半导体器件15连接的多个电极(通孔电极、贯通电极)19。电极19沿着晶片11的厚度方向形成为柱状，例如与半导体器件15的电极17连接。
电极19分别从半导体器件15朝向晶片11的背面11b侧而配置，其长度(高度)小于晶片11的厚度。因此，电极19未在晶片11的背面11b露出，成为埋没在晶片11的内部的状态。另外，电极19的材质没有限制，例如由铜、钨、铝等金属形成电极19。另外，可以在晶片11与电极19之间形成使晶片11与电极19绝缘的绝缘层。
当对晶片11的背面11b侧实施磨削加工或等离子蚀刻等而将晶片11薄化时，电极19在晶片11的背面11b侧露出。并且，当准备多张具有在背面11b侧露出的电极19的晶片11并进行层叠时，按照使形成于各晶片11的半导体器件15相互重叠的方式进行层叠，并且半导体器件15彼此借助电极19而连接。
并且，对具有层叠的多个晶片11的层叠晶片实施切削加工或激光加工等，将层叠晶片沿着间隔道13分割。其结果是，制造具有层叠的多个半导体器件15的器件芯片(层叠器件芯片)。
另外，有时在晶片11中包含半导体器件15的次品(次品器件)。在图1的(A)和图1的(B)中示出在晶片11中包含次品器件15a的例子。该次品器件15a例如相当于未满足预先设定的规定的电特性基准的半导体器件15。
当将包含次品器件15a的晶片11层叠而形成层叠晶片并将该层叠晶片分割时，制造包含次品器件15a的层叠器件芯片。并且，当层叠器件芯片所包含的一部分半导体器件15为次品器件15a时，即使其他半导体器件15为良品，作为层叠器件芯片整体也会被判别为次品(次品芯片)。
因此，在本实施方式的晶片的制造方法中，将次品器件15a从晶片11挖除，在通过该挖除而形成于晶片11的间隙中嵌入良品的半导体器件15。由此，制造不包含次品器件15a的晶片11。以下，对本实施方式的晶片的制造方法的具体例进行说明。
首先，准备晶片11(参照图1的(A))，该晶片11在由相互交叉的多条间隔道13划分的多个区域内分别形成有半导体器件15(晶片准备步骤)。另外，由于在之后的工序中要将多个晶片11层叠而形成层叠晶片，因此优选在晶片准备步骤中预先准备多个晶片11。另外，这里，对在晶片准备步骤中所准备的一个晶片11中包含次品器件15a的情况进行说明。
接着，对晶片11所包含的半导体器件15分别实施判别半导体器件15是良品还是次品的检查。在半导体器件15的检查中，例如使由金属构成的探针与半导体器件15接触而测量半导体器件15的电特性(探测)。并且，根据所测量的电特性是否满足规定的基准来判别半导体器件15是良品还是次品。
当在晶片11中包含半导体器件15的次品(次品器件15a)时，该半导体器件15通过检查而被判别为次品。另外，记录被判别为次品的半导体器件15的位置。
接着，将包含被判别为次品的半导体器件15(次品器件15a)的区域(次品器件区域)从晶片11挖除(挖除步骤)。图2的(A)是示出挖除步骤中的晶片11的剖视图。
在挖除步骤中，首先准备对晶片11进行支承的支承部件(未图示)，将晶片11固定在该支承部件上。例如将晶片11按照背面11b侧与支承部件的正面对置的方式借助临时粘接剂或保护带而固定于支承部件上。作为支承部件，例如可以使用由与晶片11相同的材质制成且与晶片11大致同径的圆盘状的晶片、或对晶片11进行支承的专用的治具等。
接着，沿着围绕次品器件15a的四条间隔道13将晶片11切断。由此，将长方体状的包含次品器件15a的次品器件区域11c从晶片11挖除而去除。另外，将晶片11切断的方法没有限制，例如可以通过激光加工或等离子切割等将晶片11切断。
在通过激光加工将晶片11切断的情况下，使用激光加工装置。激光加工装置具有：卡盘工作台(支承工作台)，其对晶片11进行保持；以及激光照射单元，其朝向卡盘工作台所保持的晶片11照射激光束。
从激光照射单元照射的激光束的波长例如按照激光束的至少一部分被晶片11吸收的方式设定。在该情况下，照射对于晶片11具有吸收性的激光束。当沿着围绕次品器件15a的四条间隔道13照射该激光束时，对晶片11实施烧蚀加工，将晶片11沿着该四条间隔道13切断。其结果是，将次品器件区域11c从晶片11挖除。
激光束可以照射至晶片11的正面11a侧，也可以照射至背面11b侧。另外，激光束的照射条件(功率、光斑直径、重复频率、照射次数等)按照通过激光束的照射而将晶片11切断的方式适当设定。
另外，有时在晶片11的正面11a侧沿着间隔道13而残留有构成半导体器件15的各种膜(导电膜、绝缘膜等)或包含用于评价半导体器件15的TEG(Test Element Group，测试元件组)等的层(功能层)。在该情况下，优选预先沿着间隔道13对晶片11的正面11a侧照射激光束而将功能层去除。
另外，在使用对于晶片11具有吸收性的激光束的情况下，可以使用与激光束的照射一起喷射液体(纯水等)而使激光束经由水柱照射至晶片11的方法(水激光)。在该情况下，因利用激光束对晶片11进行加工而产生的加工屑(碎屑)被液体冲走。特别是后述薄化步骤的实施前的晶片11比较厚，因晶片11的加工而产生的碎屑的量较多，因此优选使用水激光。
另外，激光束的波长可以按照激光束对于晶片11具有透过性的方式进行设定。在该情况下，使激光束会聚至晶片11的内部，并沿着围绕次品器件15a的四条间隔道13进行扫描，从而在晶片11的内部形成被改质的区域(改质层)。形成有该改质层的区域比晶片11的其他区域脆。并且，该改质层作为晶片11的断裂的起点(开端)，将次品器件区域11c挖除。
具体而言，当形成改质层时，从改质层起沿着晶片11的厚度方向产生裂纹。并且，当裂纹借助改质层按照从晶片11的正面11a至背面11b的方式连结时，容易挖除次品器件区域11c。另外，为了容易使裂纹按照从晶片11的正面11a至背面11b的方式形成，可以在晶片11的内部形成两层以上的改质层。改质层的层数根据晶片11的厚度或材质而适当设定。
另外，也可以在形成上述改质层和裂纹之后通过湿蚀刻来进行次品器件区域11c的挖除。晶片11的形成有改质层或裂纹的区域与晶片11的其他区域相比容易进行蚀刻。因此，当对次品器件区域11c的周围提供蚀刻液时，沿着围绕次品器件15a的四条间隔道13部分地进行蚀刻，将次品器件区域11c从晶片11挖除。
另外，在次品器件区域11c的挖除中也可以使用超声波。具体而言，在形成改质层后，在将晶片11沉浸在纯水等液体的状态下对该液体照射超声波。其结果是，通过对液体赋予的超声波振动而将次品器件区域11c从晶片11挖除。
另一方面，在通过等离子切割将晶片11切断的情况下，首先在晶片11的正面11a侧或背面11b侧形成掩模层。该掩模层按照使围绕次品器件15a的四条间隔道13露出的方式形成。然后，使用等离子蚀刻装置，隔着掩模层而将等离子化的气体提供至晶片11。由此，沿着未被掩模层覆盖的四条间隔道而对晶片11进行蚀刻、切断。并且，将次品器件区域11c从晶片11挖除。
另外，掩模层的材料没有限制，例如可以使用由感光性的树脂构成的抗蚀剂。另外，也可以在将PVA(聚乙烯醇)等水溶性的树脂涂布在晶片11上之后，沿着围绕次品器件15a的四条间隔道13照射激光束而将液体去除(烧蚀加工)，从而形成掩模层。
图2的(B)是示出次品器件区域11c已被挖除的晶片11的立体图。当实施挖除步骤时，将次品器件区域11c从晶片11挖除，在晶片11的曾存在次品器件区域11c的位置形成长方体状的间隙(开口部)11d。并且，当完成次品器件区域11c的挖除时，将支承部件从晶片11剥离。
接着，准备器件芯片，该器件芯片具有与次品器件15a为相同种类的良品的半导体器件15且尺寸能够嵌入至间隙11d中。在该器件芯片的制造中，例如使用具有与晶片11相同的构造的晶片31。图3的(A)是示出器件芯片准备用的晶片31的立体图。
晶片31由与晶片11相同的材质形成，具有正面31a和背面31b。另外，晶片31由按照相互交叉的方式呈格子状排列的多条间隔道(分割预定线)33划分成多个区域，在该区域的正面31a侧分别形成有半导体器件35。
另外，半导体器件35具有与图1的(C)所示的半导体器件15相同的功能。另外，半导体器件35的构造与半导体器件15相同。在半导体器件35上连接有电极(通孔电极、贯通电极)37(参照图5的(B))。电极37的结构和材质与连接在图1的(C)所示的半导体器件15上的电极19相同。
将晶片31沿着间隔道33分割，从而制造分别具有半导体器件35的多个器件芯片。晶片31的分割例如通过上述的激光加工或等离子蚀刻等来实施。另外，也可以使用切削装置对晶片31进行分割。
切削装置具有：卡盘工作台(支承工作台)，其对晶片31进行保持；以及切削单元，其对卡盘工作台所保持的晶片31进行切削。切削单元具有安装用于对晶片31进行切削的环状的切削刀具的主轴(旋转轴)。使安装于主轴的前端部的切削刀具旋转而沿着间隔道33切入至晶片31，从而将晶片31沿着间隔道33进行分割。由此，得到分别具有半导体器件35的多个器件芯片39。
图3的(B)是示出被分割成多个器件芯片39的晶片31的立体图。另外，器件芯片39形成为在后述的嵌入步骤中能够嵌入至晶片11的间隙11d(参照图5的(A))中的尺寸。例如，通过在沿着间隔道33对晶片31进行加工时控制所加工的区域的宽度而调节器件芯片39的尺寸。另外，在预先把握器件芯片39的尺寸的情况下，只要预先在上述挖除步骤中形成比器件芯片39大的间隙11d即可。
另外，对形成于晶片31的多个半导体器件35进行检查，分别判别半导体器件35是良品还是次品。并且，从通过晶片31的分割而得到的多个器件芯片39中去除具有被判别为次品的半导体器件35的器件芯片39。
由此，得到器件芯片39，该器件芯片39具有与良品的半导体器件15(参照图1的(C))相同的半导体器件35。即，器件芯片39具有良品的半导体器件35(半导体器件35具有次品器件15a本来应有的功能)，该良品的半导体器件35具有与次品器件15a(参照图1的(A)等)相同的功能。
另外，准备(制造)器件芯片39的时机没有限制。例如器件芯片39可以在晶片准备步骤之前、或与晶片准备步骤同时进行而制造，也可以在晶片准备步骤与挖除步骤之间、或挖除步骤之后制造。
接着，使器件芯片39嵌入至晶片11的间隙11d(嵌入步骤)。在嵌入步骤中，首先准备对晶片11进行支承的支承晶片51。图4的(A)是示出晶片11和支承晶片51的立体图。
支承晶片51例如是形成为与晶片11大致同径的圆盘状的晶片，具有正面51a和背面51b。另外，支承晶片51的材质没有限制，例如支承晶片51由与晶片11相同的材质构成。
并且，按照晶片11的正面11a侧与支承晶片51的正面51a侧对置的方式将晶片11和支承晶片51贴合(参照图4的(A))。晶片11和支承晶片51例如借助粘接层53而贴合。由此，将晶片11固定于支承晶片51。另外，支承晶片51最终从晶片11剥离。因此，优选在粘接层53中使用粘接力通过实施规定的处理(紫外线的照射、加热处理、药液处理等)而降低的临时粘接剂。
图4的(B)是示出固定于支承晶片51的晶片11的剖视图。当将晶片11和支承晶片51贴合时，通过支承晶片51将晶片11中所形成的间隙11d的支承晶片51侧(在图4的(B)中为正面11a侧)覆盖而封住。
然后，使器件芯片39嵌入至晶片11的间隙11d。图5的(A)是示出使器件芯片39嵌入至晶片11的间隙11d的情况的立体图。器件芯片39按照形成有半导体器件35的面侧与支承晶片51的正面51a对置的方式嵌入至晶片11的间隙11d。
图5的(B)是示出嵌入有器件芯片39的晶片11的剖视图。另外，在器件芯片39的尺寸比间隙11d小、器件芯片39的轮廓与间隙11d的轮廓不一致的情况下，在间隙11d的内部露出的晶片11的侧面与器件芯片39之间形成间隙55。
另外，上述挖除步骤可以在通过支承晶片51对晶片11进行支承的状态下进行。在该情况下，在晶片11的正面11a侧和支承晶片51的正面51a侧贴合的状态下进行次品器件区域11c的挖除(参照图2的(A))和器件芯片39的嵌入(参照图5的(A))。由此，在挖除步骤中，无需另外准备对晶片11进行支承的支承部件。
接着，向嵌入至晶片11的间隙11d中的器件芯片39与晶片11之间的间隙填充树脂(树脂填充步骤)。图6是示出树脂填充步骤中的晶片11的剖视图。
在树脂填充步骤中，在晶片11的背面11b侧形成树脂层57。树脂层57例如是将环氧树脂等液态树脂涂布至晶片11的背面11b侧并使液态树脂硬化而形成的。不过，树脂层57的材料没有限制。
当将液态树脂涂布至晶片11的背面11b侧时，树脂的一部分流入至晶片11与器件芯片39之间的间隙55(参照图5的(B))，树脂填充至间隙55。当在该状态下使液态树脂硬化时，晶片11和器件芯片39借助树脂层57而结合，将器件芯片39固定于晶片11。
接着，对晶片11的背面11b侧实施磨削加工等而将晶片11薄化(薄化步骤)。薄化步骤例如使用磨削装置来实施。磨削装置具有：卡盘工作台(支承工作台)，其对晶片11进行保持；以及磨削单元，其对卡盘工作台所保持的晶片11进行磨削。另外，磨削单元具有安装有磨削磨轮的主轴(旋转轴)，该磨削磨轮固定有用于对晶片11进行磨削的磨削磨具。
晶片11按照背面11b侧向上方露出的方式保持于卡盘工作台。并且，一边使卡盘工作台和磨削磨轮分别以规定的转速旋转，一边使磨削磨轮的磨削磨具与晶片11的背面11b侧(树脂层57侧)接触。由此，对树脂层57和晶片11的背面11b侧进行磨削而将晶片11薄化至规定的厚度。
图7是示出薄化步骤中的晶片11的剖视图。例如晶片11的薄化持续至与半导体器件15连接的电极19和与半导体器件35连接的电极37在晶片11的背面11b侧露出为止。
如上所述，当在将晶片11固定于支承晶片51之后进行晶片11的薄化的情况下，晶片11与支承晶片51的贴合(参照图4的(A))在晶片11较厚且晶片11的刚性较高的状态下进行。由此，抑制贴合时的晶片11的变形，防止晶片11的破损，并且容易进行晶片11与支承晶片51的对位。
另外，将晶片11薄化的方法不限于使用磨削装置的磨削加工。例如也可以通过对晶片11的背面11b侧实施等离子蚀刻而将晶片11薄化。另外，也可以利用使用磨削装置的磨削加工和等离子蚀刻这双方而将晶片11薄化。
当实施薄化步骤时，电极19、37在晶片11的背面11b侧露出。由此，半导体器件15、35和形成于配置在晶片11的背面11b侧的其他晶片的半导体器件(未图示)能够借助电极19、37而连接。即，通过使用本实施方式的晶片的制造方法，制造能够用于形成层叠晶片的晶片11。
另外，在本实施方式中，对通过将埋入有电极19、37的晶片11薄化而使电极19、37在晶片11的背面11b露出的工艺进行了说明，但也可以在将晶片11薄化之后形成电极19、37。在该情况下，在晶片11的薄化后，在晶片11上形成从晶片11的背面11b至半导体器件15、35的开口。并且，向该开口中填充导电性材料，形成电极19、37。
接着，对使用上述晶片11而制造具有层叠的多个半导体器件的器件芯片(层叠器件芯片)的方法的具体例进行说明。在制造层叠器件芯片时，首先形成具有层叠的多个晶片的层叠晶片(晶片层叠步骤)。
在晶片层叠步骤中，使用薄化步骤后的晶片11(参照图7)和在上述晶片准备步骤中所准备的其他的晶片61(参照图8的(A))。另外，晶片61的结构与图1的(A)所示的晶片11相同。
晶片61由与晶片11相同的材质形成，具有正面61a和背面61b。另外，晶片61由按照相互交叉的方式呈格子状排列的多条间隔道(分割预定线)划分成多个区域，在该区域的正面61a侧分别形成有半导体器件63。
另外，半导体器件63的结构和功能与图1的(C)所示的半导体器件15相同。另外，在半导体器件63上连接有电极(通孔电极、贯通电极)65。电极65的结构和材质与连接于图1的(C)所示的半导体器件15的电极19相同。
首先，将晶片61层叠在晶片11上。图8的(A)是示出层叠的晶片11和晶片61的剖视图。晶片61按照正面61a侧与晶片11的背面11b侧对置的方式与晶片11贴合。晶片11和晶片61例如借助粘接层67而贴合。
另外，一旦将晶片11和晶片61接合之后，不会使晶片11和晶片61再次分离。因此，在粘接层67中使用永久粘接剂。另外，在晶片11与晶片61的贴合中未必需要使用粘接层67。例如也可以通过表面活性化接合而将晶片11的背面11b侧和晶片61的正面61a侧接合。
在晶片11与晶片61的贴合之前或之后，进行晶片61所具有的多个半导体器件63的检查，判别半导体器件63是良品还是次品。并且，在晶片61中包含半导体器件63的次品的情况下，对层叠在晶片11上的晶片61实施上述的挖除步骤和嵌入步骤。
即，在晶片61中包含被判别为次品的半导体器件63的情况下，将包含该半导体器件63的次品器件区域从晶片61挖除(参照图2的(A))。另外，在通过次品器件区域的挖除而形成于晶片61的间隙中嵌入器件芯片39(参照图5的(A))。另外，挖除步骤和嵌入步骤可以分别在将晶片61层叠在晶片11上之前实施。然后，对晶片61实施上述树脂填充步骤。
晶片11和晶片61按照使晶片11所包含的半导体器件15、35和晶片61所包含的半导体器件63、35重叠的方式贴合。并且，与晶片11所包含的半导体器件15、35连接的电极19、37连接至晶片61所包含的半导体器件63、35。
另外，在半导体器件63的正面上例如形成有凸块(未图示)作为连接电极。并且，当将晶片11和晶片61借助粘接层67而贴合时，凸块埋没在粘接层67中，与电极19、37接触。由此，将半导体器件63与电极19、37连接。
接着，对晶片61实施上述薄化处理。由此，将晶片61薄化，并且与半导体器件63连接的电极65在晶片61的背面61b侧露出。图8的(B)是示出薄化处理后的晶片11和晶片61的剖视图。另外，在器件芯片39嵌入至晶片61的情况下，与器件芯片39的半导体器件35连接的电极37也在晶片61的背面61b侧露出。这样，形成具有层叠的晶片11和晶片61的层叠晶片71。
另外，在晶片层叠步骤中，也可以将多个晶片61层叠在晶片11上。例如可以在层叠于晶片11上的一个晶片61上进一步层叠其他晶片61。在该情况下，分别对层叠在晶片11上的多个晶片61实施挖除步骤、嵌入步骤以及树脂填充步骤。由此，得到具有3层以上的晶片的层叠晶片71。
另外，在本实施方式中，对借助埋入在晶片11的内部的电极19和电极37而将半导体器件彼此连接的结构进行了说明，但半导体器件彼此的连接方法不限于上述。例如也可以在将晶片11和晶片61层叠之后，在层叠晶片71的内部形成将半导体器件15与半导体器件35连接的电极。
接着，将层叠晶片71沿着间隔道13分割而形成具有层叠的多个半导体器件的层叠器件芯片(分割步骤)。在分割步骤中，首先利用环状的框架对层叠晶片71进行支承。
图9的(A)是示出被环状的框架75支承的层叠晶片71的剖视图。在层叠晶片71的正面侧或背面侧(在图9的(A)中为晶片61的背面61b侧)粘贴直径比层叠晶片71大的圆形的带73。例如带73是在由聚烯烃、聚氯乙烯、聚对苯二甲酸乙二醇酯等树脂制成的基材上形成橡胶系或丙烯酸系的粘接层(糊料层)而得到的柔软的膜。
另外，带73的外周部粘贴于在中央部具有直径比层叠晶片71大的圆形的开口75a的环状的框架75上。由此，层叠晶片71在配置于开口75a的内侧的状态下借助带73而被框架75支承。
然后，从晶片11的正面11a侧剥离支承晶片51(参照图8的(B))。在将支承晶片51剥离时，可以对粘接层53(参照图8的(B))实施规定的处理而使粘接层53的粘接力降低。
接着，例如使用上述切削装置将层叠晶片71分割。在使用切削装置将层叠晶片71分割的情况下，通过切削装置的卡盘工作台隔着带73而保持层叠晶片71。并且，通过切削刀具将层叠晶片71切削、分割。
在利用切削刀具对层叠晶片71进行切削的情况下，调节切削刀具的位置，以便将切削刀具的下端定位于比带73的上表面(晶片61的背面61b)靠下方且比带73的下表面(卡盘工作台的保持面)靠上方的位置。在该状态下，使切削刀具旋转而沿着间隔道13切入至层叠晶片71，从而将层叠晶片71沿着间隔道13切削、分割。
图9的(B)是示出已被分割的层叠晶片71的剖视图。当将层叠晶片71沿着间隔道13切断时，层叠晶片71被分割成具有多个层叠的半导体器件15、35、63的层叠器件芯片77。这样，将多个晶片(晶片11和晶片61)层叠而形成层叠晶片71，并且将该层叠晶片71分割，从而形成层叠器件芯片77。
另外，以上说明了将支承晶片51(参照图8的(B))剥离后将层叠晶片71分割的例子。不过，层叠晶片71的分割可以在通过支承晶片51对层叠晶片71进行支承的状态下进行。
另外，以上说明了使用切削装置将层叠晶片71分割的例子，但层叠晶片71的分割方法没有限制，例如可以使用激光加工装置将层叠晶片71分割。在该情况下，沿着间隔道13对层叠晶片71照射激光束而实施烧蚀加工，从而将层叠晶片71分割成多个层叠器件芯片77。
如上所述，本实施方式的晶片的制造方法具有如下的步骤：挖除步骤，将包含被判别为次品的半导体器件15的次品器件区域11c从晶片11挖除；以及嵌入步骤，使具有良品的半导体器件15的器件芯片嵌入至通过次品器件区域11c的挖除而形成的间隙中，该良品的半导体器件15具有与被判别为次品的半导体器件15相同的功能。
根据上述晶片的制造方法，能够制造不包含次品器件15a的晶片11。并且，将这样制造的晶片11层叠而形成层叠晶片71，将该层叠晶片71分割，从而能够形成不包含次品器件15a的层叠器件芯片77。由此，抑制层叠器件芯片77的成品率降低。
另外，上述实施方式的构造、方法等只要不脱离本发明的目的的范围，则可以适当变更并实施。

Claims (3)

1.一种晶片的制造方法，其特征在于，
该晶片的制造方法具有如下的步骤：
晶片准备步骤，准备晶片，该晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；
挖除步骤，分别判别形成于该晶片的多个该半导体器件是良品还是次品，将包含被判别为次品的该半导体器件的次品器件区域从该晶片挖除；以及
嵌入步骤，将具有良品的半导体器件且尺寸能够嵌入至通过挖除该次品器件区域而形成的间隙中的器件芯片嵌入至该间隙中，该良品的半导体器件具有与被判别为次品的该半导体器件相同的功能。
2.一种层叠器件芯片的制造方法，其特征在于，
该层叠器件芯片的制造方法具有如下的步骤：
晶片准备步骤，准备多个晶片，这些晶片在由相互交叉的多条间隔道划分的多个区域内分别形成有半导体器件；
挖除步骤，分别判别形成于一个该晶片的多个该半导体器件是良品还是次品，将包含被判别为次品的该半导体器件的次品器件区域从该晶片挖除；
嵌入步骤，在将该晶片固定于支承晶片之后，将具有良品的半导体器件且尺寸能够嵌入至通过挖除该次品器件区域而形成的间隙中的器件芯片嵌入至该间隙中，该良品的半导体器件具有与被判别为次品的该半导体器件相同的功能；
树脂填充步骤，向已嵌入的该器件芯片与该晶片之间填充树脂；
薄化步骤，在实施了该树脂填充步骤之后，将该晶片薄化；
晶片层叠步骤，在薄化后的该晶片上层叠通过该晶片准备步骤而准备的其他晶片，并且对该其他晶片实施该挖除步骤、该嵌入步骤以及该树脂填充步骤，从而形成具有层叠的多个晶片的层叠晶片；以及
分割步骤，将该层叠晶片沿着该间隔道分割，从而形成具有层叠的多个该半导体器件的层叠器件芯片。
3.根据权利要求2所述的层叠器件芯片的制造方法，其特征在于，
在该晶片层叠步骤中，在薄化后的该晶片上层叠通过该晶片准备步骤而准备的多个其他晶片，并且对多个该其他晶片实施该挖除步骤、该嵌入步骤以及该树脂填充步骤。
CN202010434451.1A 2019-05-30 2020-05-21 晶片的制造方法和层叠器件芯片的制造方法 Pending CN112018043A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019100974A JP2020194936A (ja) 2019-05-30 2019-05-30 ウェーハの製造方法及び積層デバイスチップの製造方法
JP2019-100974 2019-05-30

Publications (1)

Publication Number Publication Date
CN112018043A true CN112018043A (zh) 2020-12-01

Family

ID=73506583

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010434451.1A Pending CN112018043A (zh) 2019-05-30 2020-05-21 晶片的制造方法和层叠器件芯片的制造方法

Country Status (5)

Country Link
US (1) US11164802B2 (zh)
JP (1) JP2020194936A (zh)
KR (1) KR20200137971A (zh)
CN (1) CN112018043A (zh)
TW (1) TWI826692B (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11183482B2 (en) * 2019-09-17 2021-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Shift control method in manufacture of semiconductor device
JP2022131445A (ja) * 2021-02-26 2022-09-07 キオクシア株式会社 半導体装置及びその製造方法
JP2024080246A (ja) * 2022-12-02 2024-06-13 タツモ株式会社 積層デバイスの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7754532B2 (en) * 2006-10-19 2010-07-13 Micron Technology, Inc. High density chip packages, methods of forming, and systems including same
US7745259B2 (en) * 2008-06-30 2010-06-29 Headway Technologies, Inc. Layered chip package and method of manufacturing same
JP2010087273A (ja) * 2008-09-30 2010-04-15 Panasonic Corp 電子デバイス及びその製造方法
WO2011108327A1 (ja) * 2010-03-04 2011-09-09 株式会社日立製作所 再配列ウェーハの製造方法および半導体装置の製造方法
JP2012134334A (ja) 2010-12-22 2012-07-12 Disco Abrasive Syst Ltd 積層デバイスの製造方法
JP2012209424A (ja) * 2011-03-30 2012-10-25 Tokyo Electron Ltd 半導体装置の製造方法
KR102094924B1 (ko) * 2013-06-27 2020-03-30 삼성전자주식회사 관통전극을 갖는 반도체 패키지 및 그 제조방법
US20170186730A1 (en) * 2015-12-26 2017-06-29 Invensas Corporation System and method for providing 3d wafer assembly with known-good-dies

Also Published As

Publication number Publication date
TWI826692B (zh) 2023-12-21
JP2020194936A (ja) 2020-12-03
KR20200137971A (ko) 2020-12-09
US11164802B2 (en) 2021-11-02
US20200381315A1 (en) 2020-12-03
TW202044369A (zh) 2020-12-01

Similar Documents

Publication Publication Date Title
JP5608521B2 (ja) 半導体ウエハの分割方法と半導体チップ及び半導体装置
US8809120B2 (en) Method of dicing a wafer
CN112018043A (zh) 晶片的制造方法和层叠器件芯片的制造方法
JP2009021462A (ja) ウェーハの加工方法
JP2006179768A (ja) 半導体チップの製造方法
KR102349663B1 (ko) 웨이퍼의 가공 방법
US20100048000A1 (en) Method of manufacturing semiconductor chips
JP2005032903A (ja) 半導体装置及びその製造方法
JP2007096115A (ja) 半導体装置の製造方法
TW201820436A (zh) 晶圓的加工方法
JP2005167024A (ja) 半導体装置及びその製造方法
US20180015569A1 (en) Chip and method of manufacturing chips
CN105632911A (zh) 降低边缘应力的晶圆级封装方法
JP5335576B2 (ja) 半導体ウエーハの加工方法
TWI732950B (zh) 晶圓的加工方法
US7704857B2 (en) Method of manufacturing semiconductor device
JP5748198B2 (ja) 積層デバイスの製造方法及び積層デバイス
US20220157660A1 (en) Wafer manufacturing method and laminated device chip manufacturing method
JP4553878B2 (ja) 半導体装置の製造方法
US11024542B2 (en) Manufacturing method of device chip
JP7187115B2 (ja) ウェーハの加工方法
CN114078713A (zh) 半导体装置的制造方法及半导体装置
JPH097975A (ja) 半導体装置およびその製造方法
WO2007049356A1 (ja) 半導体装置およびその製造方法
JP4744078B2 (ja) 半導体ウェーハ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination