KR20200134070A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 제조방법을 개시한다. 그의 제조방법은, 식각 대상막을 갖는 기판을 정전 척 상에 수납하는 단계와, 상기 식각 대상막을 식각하는 단계를 포함한다. 상기 식각 대상막을 식각하는 단계는 상기 정전 척에 소스 파워를 제공하여 상기 기판 상에 플라즈마를 생성하는 단계와, 상기 정전 척에 제 1 바이어스 파워를 제공하여 상기 플라즈마를 상기 기판에 집중시키는 단계와, 상기 정전 척 내에 냉매를 제공하여 상기 기판을 상온보다 낮은 온도로 냉각하는 단계를 포함할 수 있다.

Description

반도체 소자의 제조 방법{method for manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 상세하게는 플라즈마 식각 장치를 이용한 반도체 소자의 제조방법에 관한 것이다.
일반적으로 반도체 소자는 다수의 단위 공정들에 의해 제조될 수 있다. 단위 공정들은 박막 증착 공정, 리소그래피 공정, 및 식각 공정을 포함할 수 있다. 박막 증착 공정과 식각 공정은 주로 플라즈마에 의해 수행될 수 있다. 플라즈마는 기판을 고온으로 처리(treat)할 수 있다. 상기 플라즈마는 주로 고주파 파워에 의해 생성될 수 있었다.
본 발명이 이루고자 하는 과제는 몰드 절연막의 식각율을 증가시킬 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
본 발명은 반도체 소자의 제조방법을 개시한다. 그의 방법은, 식각 대상막을 갖는 기판을 정전 척 상에 수납하는 단계; 및 상기 식각 대상막을 식각하는 단계를 포함한다. 여기서, 상기 식각 대상막을 식각하는 단계는: 상기 정전 척에 소스 파워를 제공하여 상기 기판 상에 플라즈마를 생성하는 단계; 상기 정전 척에 제 1 바이어스 파워를 제공하여 상기 플라즈마를 상기 기판에 집중시키는 단계; 및 상기 정전 척 내에 냉매를 제공하여 상기 기판을 상온보다 낮은 온도로 냉각하는 단계를 포함할 수 있다.
상술한 바와 같이, 본 발명의 실시에 따른 반도체 소자의 제조방법은 바이어스 파워의 세기를 증가시키고 기판을 상온보다 낮은 저온으로 냉각시켜 몰드 절연막의 식각율을 증가시킬 수 있다.
도 1은 본 발명의 개념에 따른 플라즈마 식각 장치의 일 예를 보여주는 도면이다.
도 2는 도 1의 제 1 내지 제 3 파워 공급부들의 소스 파워, 제 1 바이어스 파워 및 제 2 바이어스 파워를 보여주는 그래프이다.
도 3은 본 발명의 반도체 소자의 제조방법의 일 예를 보여주는 플로우 챠트이다.
도 4 내지 도 12는 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 13은 도 3의 채널 홀들을 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 14는 도 13의 몰드 절연막을 식각하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 15는 도 2의 제 1 바이어스 파워에 따른 몰드 절연막의 식각율을 보여주는 도면이다.
도 16은 도 1의 기판의 온도에 따른 몰드 절연막의 식각율을 보여주는 도면이다.
도 1은 본 발명의 개념에 따른 플라즈마 식각 장치(100)의 일 예를 보여준다.
도 1을 참조하면, 본 발명의 플라즈마 식각 장치(100)는 용량성 결합 플라즈마(Capacitively Coupled Plasma) 식각 장치일 수 있다. 일 예로, 플라즈마 식각 장치(100)는, 챔버(10), 가스 공급부(20), 샤워헤드(30), 정전 척(40), 파워 공급부(50), 및 칠러(60)를 포함할 수 있다.
챔버(10)는 반도체 제조 공정(예를 들면, 플라즈마 식각 공정)이 수행되는 공간을 제공할 수 있다. 즉, 챔버(10)는 내부에 일정 크기의 밀폐 공간을 가질 수 있다. 챔버(10)는 기판(W) 등의 크기 등에 따라 다양한 형태로 이루어 질 수 있다. 예를 들면, 챔버(10)는 원판 형의 기판(W)에 대응된 원통형일 수 있으나, 이에 한정되지 않는다.
가스 공급부(20)는 챔버(10)의 외부에 배치될 수 있다. 가스 공급부(20)는 챔버(10) 내에 공정 가스(22)를 공급할 수 있다. 예를 들어, 공정 가스(22)는 CF4, C4F6, C4F8, COS, CHF3, CH2F2, HBr, SiCl4, O2, N2, H2, NF3, SF6, He, 또는 Ar 중에서 적어도 하나를 포함할 수 있다. 그러나, 본 발명의 실시예들이 이에 한정되는 것은 아니다.
샤워헤드(30)는 챔버(10)의 상부 내에 배치될 수 있다. 샤워헤드(30)는 가스 공급부(20)에 연결될 수 있다. 샤워헤드(30)는 기판(W) 상에 공정 가스(22)를 제공할 수 있다.
정전 척(40)은 챔버(10)의 하부 내에 배치될 수 있다. 정전 척(40)는 기판(W)을 수납할 수 있다. 정전 척(40)은 정전압(electro-static voltage)을 이용하여 기판(W)을 고정할 수 있다.
파워 공급부(50)는 챔버(10)의 외부에 배치될 수 있다. 파워 공급부(50)는 정전 척(40)에 연결될 수 있다. 파워 공급부(50)는 정전 척(40)에 고주파 파워(58)를 제공하여 기판(W) 상에 플라즈마(42)를 유도할 수 있다. 파워 공급부(50)는 고주파 파워(58)의 주파수에 따라 복수개로 구분될 수 있다. 일 예로, 파워 공급부(50)는 제 1 파워 공급부(52), 제 2 파워 공급부(54), 및 제 3 파워 공급부(56)를 포함할 수 있다.
도 2는 도 1의 제 1 내지 제 3 파워 공급부들(52, 54, 56)의 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)를 보여준다.
도 1 및 도 2를 참조하면, 제 1 파워 공급부(52)는 소스 파워(51)를 공급하여 기판(W) 상에 플라즈마(42)를 생성할 수 있다. 예를 들어, 소스 파워(51)는 약 60MHz의 고 주파수(51a)를 가질 수 있다. 제 2 파워 공급부(54)는 제 1 바이어스 파워(53)를 공급하여 플라즈마(42)의 이온 에너지를 증가시킬 수 있다. 예를 들어, 제 1 바이어스 파워(53)는 약 400KHz의 제 1 저 주파수(53a)를 가질 수 있다. 제 3 파워 공급부(56)는 제 2 바이어스 파워(55)를 공급하여 이온 에너지의 균일도(uniformity)를 증가시킬 수 있다. 예를 들어, 제 2 바이어스 파워(55)는 약 2MHz 내지 약 20MHz의 제 2 저 주파수(55a)를 가질 수 있다.
도 2를 참조하면, 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)는 펄싱될 수 있다. 즉, 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)는 약 1KHz이하의 주파수의 펄스(57)를 가질 수 있다. 펄스(57)는 약 50%이하의 듀티 사이클(duty cycle) 또는 듀티 비(duty ratio)를 가질 수 있다. 듀티 사이클이 50% 이하일 경우, 기판(W) 또는 몰드 절연막(도 4의 TS)의 깊이 방향의 식각 특성은 증가할 수 있다. 듀티 사이클이 50% 보다 높을 경우, 과식각 특성에 의해 기판(W) 또는 몰드 절연막(TS)의 깊이 방향의 식각 특성은 감소할 수 있다. 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)의 듀티 사이클들은 서로 동일할 수 있으며, 본 발명은 이에 한정되지 않는다.
도 1을 다시 참조하면, 칠러(60)는 정전 척(40)에 연결될 수 있다. 칠러(60)는 정전 척(40)에 냉매(62)를 공급하여 정전 척(40)을 냉각시킬 수 있다. 냉매(62)는 정전 척(40) 및 상기 정전 척(40) 상의 기판(W)을 냉각시킬 수 있다. 예를 들어, 냉매(62)는 헬륨(He) 가스 또는 냉각수를 포함할 수 있다.
이와 같이 구성된 플라즈마 식각 장치(100)를 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 3은 본 발명의 반도체 소자의 제조방법의 일 예를 보여준다.
도 3을 참조하면, 반도체 소자의 제조방법은 3D NAND 플래시 메모리 소자의 제조방법일 수 있다. 일 예로, 반도체 소자의 제조방법은 몰드 절연막을 형성하는 단계(S10), 채널 홀들을 형성하는 단계(S20), 수직 절연체들과 제 1 반도체 패턴들을 형성하는 단계(S30), 채널 구조체들을 형성하는 단계(S40), 트렌치들을 형성하는 단계(S50), 수평 절연체들과 게이트 전극들을 형성하는 단계(S60), 공통 소스 영역들을 형성하는 단계(S70), 전극 분리 패턴들을 형성하는 단계(S80), 도전 패드들, 콘택 플러그들, 및 비트 라인을 형성하는 단계(S90)를 포함한다.
도 4 내지 도 12는 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 3 및 도 4를 참조하면, 박막증착장치(미도시)는 기판(W) 상에 몰드 절연막(TS)를 형성한다(S10). 예를 들어, 기판(W)은 실리콘, 게르마늄, 또는 실리콘-게르마늄의 웨이퍼를 포함할 수 있다. 기판(W)과 몰드 절연막(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 일 예에 따르면, 하부 절연막(105)은 실리콘 산화물을 포함할 수 있다. 하부 절연막(105)은 열산화 방법으로 형성될 수 있다. 이와 달리, 하부 절연막(105)은 화학기상증착 방법으로 형성될 수 있다.
몰드 절연막(TS)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 몰드 절연막(TS)은 하부 절연막(105) 보다 두꺼울 수 있다. 일 예에 따르면, 몰드 절연막(TS)은 복합 막질의 희생막들(151)과 상부 절연막들(110)을 포함할 수 있다. 희생막들(151)과 상부 절연막들(110)은 교번하여 형성될 수 있다. 희생막들(151)과 상부 절연막들(110)의 각각은 하부 절연막(105)보다 두껍게 형성될 수 있다.
희생막들(151)은 상부 절연막들(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(151)은 폴리 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 산질화물 및 실리콘 질화물 중의 적어도 하나일 수 있다. 일 실시예에 따르면, 희생막들(151)의 각각은 서로 동일한 두께를 가질 수 있다.
상부 절연막들(110)은 희생막들(151) 사이에 형성될 수 있다. 예를 들어, 상부 절연막들(110)은 폴리 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 산질화물, 및 실리콘 질화물 중의 적어도 하나이되, 희생막들(151)과 다른 물질일 수 있다. 상부 절연막들(110)의 최 상부층은 희생막들(151)의 최 상부층보다 두껍게 형성될 수 있다. 일례로, 희생막들(151)은 실리콘 질화물이고, 상부 절연막들(110)은 실리콘 산화물일 수 있다. 즉, 몰드 절연막(TS)은 실리콘 질화물 및 실리콘 산화물의 복합 막일 수 있다. 이와 달리, 몰드 절연막(TS)은 실리콘 산화물의 단일 막일 수 있다.
도 3 및 도 5를 참조하면, 몰드 절연막(TS) 내에 채널 홀들(200)을 형성한다(S20). 일 예에 따르면, 채널 홀들(200)은 포토리소그래피 공정 및 몰드 절연막(TS)의 식각 공정을 통해 형성될 수 있다. 포토리소그래피 공정은 채널 홀들(200)이 형성될 개구부들을 갖는 제 1 마스크 패턴들(미도시)을 형성하는 공정일 수 있다. 식각 공정은 제 1 마스크 패턴들로부터 노출되는 몰드 절연막(TS)을 제거하는 공정일 수 있다. 몰드 절연막(TS)의 식각 공정은 건식 식각 공정을 포함할 수 있다. 식각 공정 동안, 기판(W)의 상면의 일부가 식각될 수 있다. 이에 따라, 기판(W)의 상면이 리세스될 수 있다. 이와 달리, 식각 공정에 의해 채널 홀들(200)의 하부의 폭이 채널 홀들(200)의 상부의 폭보다 좁을 수 있다. 이 후, 제 1 마스크 패턴들이 제거될 수 있다. 예를 들어, 식각 공정에 의해, 채널 홀들(200)의 하부의 폭과 상부의 폭이 실질적으로 동일하게 형성될 수 있다.
한편, 몰드 절연막(TS)의 두께가 증가하면, 채널 홀(200)의 깊이는 증가할 수 있다. 채널 홀(200)의 깊이가 증가하면, 반도체 소자의 집적도는 증가할 수 있다. 채널 홀(200)의 깊이는 몰드 절연막(TS)의 식각율에 비례하여 증가할 수 있다.
이하, 몰드 절연막(TS)의 식각율을 증가시키는 방법에 대해 설명하기로 한다.
도 13은 도 3의 채널 홀들(200)을 형성하는 단계(S20)의 일 예를 보여준다.
도 13을 참조하면, 채널 홀들(200)을 형성하는 단계(S20)는 기판(W)을 수납하는 단계(S210), 및 몰드 절연막(TS)을 식각하는 단계(S220)를 포함할 수 있다.
도 1 및 도 13을 참조하여 기판(W)이 챔버(10) 내에 제공되면, 정전 척(40)은 기판(W)을 수납한다(S210). 정전 척(40)은 정전압을 이용하여 기판(W)을 고정할 수 있다.
다음, 파워 공급부(50)는 고주파 파워(58)를 제공하여 몰드 절연막(TS)을 식각한다(S220). 몰드 절연막(TS)은 기판(W) 상의 식각 대상막일 수 있다.
도 14는 도 13의 몰드 절연막(TS)을 식각하는 단계(S220)의 일 예를 보여준다.
도 14를 참조하면, 몰드 절연막(TS)을 식각하는 단계(S220)는 소스 파워(51)를 제공하는 단계(S222), 제 1 바이어스 파워(53)를 제공하는 단계(S224), 제 2 바이어스 파워(55)를 제공하는 단계(S226), 및 냉매(62)를 제공하는 단계(S228)를 포함할 수 있다.
도 1 및 도 14를 참조하면, 제 1 파워 공급부(52)는 정전 척(40)에 소스 파워(51)를 제공하여 기판(W) 상에 플라즈마(42)를 생성한다(S222). 가스 공급부(20)는 챔버(10) 내에 공정 가스(22)를 제공할 수 있다. 플라즈마(42)는 공정 가스(22)를 균일하게 혼합할 수 있다. 이와 달리, 플라즈마(42)는 공정 가스(22)의 양이온과 전자를 포함할 수 있다.
다음, 제 2 파워 공급부(54)는 제 1 바이어스 파워(53)를 정전 척(40)에 제공하여 플라즈마(42)의 이온 에너지를 증가시킨다(S224). 일 예로, 제 1 바이어스 파워(53)는 약 20KW 내지 약 40KW로 제공될 수 있다. 예를 들어, 제 1 바이어스 파워(53)는 약 36KW이상으로 제공될 수 있다.
도 15는 도 2의 제 1 바이어스 파워(53)에 따른 몰드 절연막(TS)의 식각율을 보여준다.
도 15를 참조하면, 몰드 절연막(TS)의 식각율은 제 1 바이어스 파워(53)에 비례하여 증가할 수 있다. 제 1 바이어스 파워(53)가 약 20KW일 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막질의 몰드 절연막(TS)은 약 2073.3Å/min의 식각율을 가질 수 있다. 실리콘 산화물의 단일 막질의 몰드 절연막(TS)은 약 2420.0Å/min의 식각율을 가질 수 있다.
제 1 바이어스 파워(53)가 약 30KW일 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막질의 몰드 절연막(TS)은 약 2343.0Å/min의 식각율을 가질 수 있다. 실리콘 산화물의 단일 막질의 몰드 절연막(TS)은 약 2798.7.0Å/min의 식각율을 가질 수 있다.
제 1 바이어스 파워(53)가 약 40KW일 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막질의 몰드 절연막(TS)은 약 2524.0Å/min의 식각율을 가질 수 있다. 실리콘 산화물의 단일 막질의 몰드 절연막(TS)은 약 2884.0Å/min의 식각율을 가질 수 있다.
도 1 및 도 14를, 제 3 파워 공급부(56)는 제 2 바이어스 파워(55)를 정전 척(40)에 제공하여 플라즈마(42)의 이온 에너지의 균일도를 증가시킨다(S226). 예를 들어, 제 2 바이어스 파워(55)는 약 10KW 내지 약 40KW로 제공될 수 있다.
그리고, 칠러(60)는 냉매(62)를 정전 척(40) 내에 제공하여 기판(W)을 냉각한다(S228). 일 예로, 정전 척(40) 및 기판(W)은 상온(ex, 20℃)보다 낮은 온도로 냉각될 수 있다. 예를 들어, 정전 척(40) 및 기판(W)은 약 -30℃ 내지 10℃정도로 냉각될 수 있다.
도 16은 도 1의 기판(W)의 온도에 따른 몰드 절연막(TS)의 식각율을 보여준다.
도 16을 참조하면, 몰드 절연막(TS)의 식각율은 기판(W)의 온도에 반비례할 수 있다. 기판(W)의 온도가 감소하면, 몰드 절연막(TS)의 식각율은 증가할 수 있다.
기판(W)이 약 10℃로 냉각될 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막의 몰드 절연막(TS)의 식각율은 약 2524.0Å/min일 수 있다. 실리콘 산화물의 단일 막의 몰드 절연막(TS)의 식각율은 약 2884.0 Å/min일 수 있다.
기판(W)이 약 5℃로 냉각될 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막의 몰드 절연막(TS)의 식각율은 약 2688.0Å/min일 수 있다. 실리콘 산화물의 단일 막의 몰드 절연막(TS)의 식각율은 약 2895.3 Å/min일 수 있다.
기판(W)이 약 0℃로 냉각될 경우, 실리콘 산화물 및 실리콘 질화물의 복합 막의 몰드 절연막(TS)의 식각율은 약 2853.3.0Å/min일 수 있다. 실리콘 산화물의 단일 막의 몰드 절연막(TS)의 식각율은 약 2900.2 Å/min일 수 있다.
따라서, 본 발명의 반도체 소자의 제조 방법은 기판(W)을 상온보다 낮은 온도로 냉각시켜 몰드 절연막(TS)의 식각율을 증가시킬 수 있다.
도 3 및 도 6을 참조하면, 박막증착장치는 채널 홀들(200)의 내벽들 상에 수직 절연체들(140)과 제 1 반도체 패턴들(130)을 형성한다(S30). 구체적으로, 채널 홀들(200)의 내벽들과 기판(W) 상에 수직 절연 층과 제 1 반도체 층이 컨포멀하게 형성될 수 있다. 수직 절연 층과 제 1 반도체 층은 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 증착될 수 있다.
수직 절연 층은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장층을 포함할 수 있다. 일례로, 전하 저장층은 트랩 절연막 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연층일 수 있다. 이와 달리, 수직 절연층은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다. 일 예에 따르면, 수직 절연 층은 차례로 적층된 블로킹 절연층, 전하 저장층 및 터널 절연층을 포함할 수 있다. 블로킹 절연층은 채널 홀들(200)에 의해 노출된 희생막들(151) 및 상부 절연막들(110)의 측벽들과 기판(W)의 상면을 덮을 수 있다. 블로킹 절연층은 일례로, 실리콘 산화물을 포함할 수 있다. 전하 저장층은 트랩 절연층, 또는 도전성 나노 도트들을 포함하는 절연층을 포함할 수 있다. 예를 들어, 전하 저장층은 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩층(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연층은 전하 저장층보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 터널 절연층은 실리콘 산화물일 수 있다.
제1 반도체층은 수직 절연층 상에 형성될 수 있다. 예를 들어, 제1 반도체층은 다결정 실리콘, 단결정 실리콘, 또는 비정질 실리콘일 수 있다.
수직 절연층 및 제1 반도체층을 차례로 형성한 후, 상기 제1 반도체층 및 수직 절연층을 이방성 식각하여 기판(W)의 일부를 노출시킬 수 있다. 이에 따라, 채널 홀들(200)의 내벽에 제1 반도체 패턴들(130) 및 수직 절연체들(140)이 형성될 수 있다. 수직 절연체들(140) 및 제1 반도체 패턴들(130)은 열린 양단을 갖는 원통 모양을 가질 수 있다. 제1 반도체층 및 수직 절연층을 이방성 식각하는 동안 과식각(over-etch)의 결과로서, 기판(W)의 상면이 리세스될 수도 있다.
이에 더하여, 제1 반도체층 및 수직 절연층에 대한 이방성 식각의 결과로서, 몰드 절연막(TS)의 상면이 노출될 수 있다. 이에 따라, 수직 절연체들(140) 및 제1 반도체 패턴들(130)은 채널 홀들(200) 내에 국소적으로 형성될 수 있다.
도 3 및 도 7을 참조하면, 박막증착장치는 채널 홀들(200) 내의 수직 절연체들(140), 제1 반도체 패턴들(130) 및 기판(W) 상에 채널 구조체들(CS)을 형성한다(S40). 채널 구조체들(CS)의 각각은 제2 반도체 패턴(135) 및 수직 절연 패턴(150)을 을 포함할 수 있다. 예를 들어, 제 2 반도체 패턴(135) 및 수직 절연 패턴(150)은 제 2 반도체층 및 절연층의 박막 증착 방법 및 평탄화 방법에 의해 형성될 수 있다. 구체적으로, 제2 반도체층 및 절연층이 기판(W) 상에 차례로 형성될 수 있다. 제2 반도체층은 채널 홀들(200)을 완전히 매립하지 않는 두께로, 상기 채널 홀들(200) 내에 콘포멀하게 형성될 수 있다. 제2 반도체층은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘, 단결정 실리콘, 또는 비정질 실리콘)일 수 있다. 절연층은 채널 홀들(200)의 내부를 완전히 채우도록 형성될 수 있다. 절연층은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질들 및 실리콘 산화물 중의 한가지일 수 있다. 이 후, 제2 반도체층 및 절연층을 평탄화하여 몰드 절연막(TS)의 상면을 노출함으로써, 채널 홀들(200) 내에 제2 반도체 패턴들(135) 및 수직 절연 패턴들(150)이 국소적으로 형성될 수 있다.
제2 반도체 패턴(135)은 상기 채널 홀들(200) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 이와 달리, 제2 반도체 패턴들(135)은 상기 채널 홀들(200)을 채우는 필라(pillar) 형태로 형성될 수도 있다.
수직 절연 패턴(150)은 채널 홀들(200)의 내부를 채우도록 형성될 수 있다.
도 3 및 도 8을 참조하면, 식각 장치는 채널 홀들(200) 사이의 몰드 절연막(TS)의 일부를 식각하여 트렌치들(210)을 형성한다(S50). 트렌치들(210)은 기판(W)의 일부를 노출시킬 수 있다.
도 3 및 도 9를 참조하면, 식각 장치는 트렌치들(210) 내에 노출된 희생막들(151)을 제거하여 리세스 영역들을 형성하고, 박막증착장치는 리세스 영역들 내에 수평 절연체들(180) 및 게이트 전극들(155)을 형성한다(S60). 리세스 영역들은 트렌치들(210)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 수직 절연체들(140) 및 수직 분리 절연체들의 측벽을 부분적으로 노출시키도록 형성될 수 있다.
수평 절연체들(180)은 리세들 영역들의 내벽을 덮도록 형성될 수 있다.
게이트 전극들(155)은 수평 절연체들(180) 상의 리세스 영역들의 전부를 채우도록 형성될 수 있다. 수평 절연체들(180) 및 게이트 전극들(155)을 형성하는 것은, 상기 리세스 영역들을 차례로 채우는 수평층 및 게이트층(예를 들어, 금속층)을 차례로 형성한 후, 트렌치들(210) 내에서 수평층 및 게이트층을 제거하는 것을 포함할 수 있다. 수평 절연체들(180)은 정보 저장층을 포함할 수 있다. 수평 절연체들(180)은, 수직 절연체들(140)과 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연체들(180)은 전하트랩형 비휘발성 메모리 트랜지스터의 블로킹 유전층을 포함할 수 있다.
차례로 적층된 게이트 전극들(155) 및 상부 절연막들(110)은 적층 구조체(SS)로 정의될 수 있다.
도 3 및 도 10을 참조하면, 확산(diffusion)장치 또는 이온주입장치는 트렌치들(210) 내의 기판(W) 상에 공통 소스 영역들(120)을 형성한다(S80). 공통 소스 영역들(120)은 이온 주입 공정을 통해 형성될 수 있고, 트렌치들(210)에 의해 노출된 상기 기판(W) 내에 형성될 수 있다. 공통 소스 영역들(120)은 기판(W)과 PN 접합을 구성할 수 있다. 일 예에 따르면, 공통 소스 영역들(120)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 공통 소스 영역들(120)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 일 예에 따르면, 공통 소스 영역들(120)은, 서로 다른 복수의 공통 소스 영역들(120)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.
도 3 및 도 11을 참조하면, 박막증착장치 및 식각장치는 트렌치들(210) 내에 전극 분리 패턴(300)을 형성한다(S80). 전극 분리 패턴(300)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중의 적어도 하나로 형성될 수 있다. 예를 들어, 전극 분리 패턴(300)은 포토리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다. 채널 구조체들(CS)은 전극 분리 패턴(300)으로부터 노출될 수 있다.
도 3 및 도 12를 참조하면, 박막증착장치 및 식각장치는 도전 패드들(160), 콘택 플러그들(170), 및 비트 라인(BL)을 형성한다(S90). 도전 패드들(160)은 제1 반도체 패턴(130)들 및 제2 반도체 패턴들(135)에 연결될 수 있다. 예를 들어, 도전 패드들(160)은 제1 반도체 패턴(130)들 및 제2 반도체 패턴들(135)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 채워진 도전 물질에 의해 형성될 수 있다. 또한, 도전 패드들(160)은 이들의 아래에 위치하는 제1 반도체 패턴(130)들 및 제2 반도체 패턴들(135)과 다른 도전형의 불순물을 도핑하여 형성될 수 있다.
콘택 플러그들(170)은 도전 패드들(160) 상에 형성될 수 있다. 비트 라인(BL)은 콘택 플러그들(170)과 전극 분리 패턴(300) 상에 형성될 수 있다. 비트 라인(BL)은 콘택 플러그(170)를 통해 제1 반도체 패턴들(130) 및 제2 반도체 패턴들(135)에 전기적으로 연결될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 식각 대상막을 갖는 기판을 정전 척 상에 수납하는 단계; 및
    상기 식각 대상막을 식각하는 단계를 포함하되,
    상기 식각 대상막을 식각하는 단계는:
    상기 정전 척에 소스 파워를 제공하여 상기 기판 상에 플라즈마를 생성하는 단계;
    상기 정전 척에 제 1 바이어스 파워를 제공하여 상기 플라즈마를 상기 기판에 집중시키는 단계; 및
    상기 정전 척 내에 냉매를 제공하여 상기 기판을 상온보다 낮은 온도로 냉각하는 단계를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제 1 바이어스 파워는 36KW이상으로 제공되는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제 1 바이어스 파워는 400KHz의 제 1 저 주파수를 갖는 반도체 소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제 1 바이어스 파워는 상기 제 1 저 주파수보다 낮은 주파수의 펄스를 갖되,
    상기 펄스는 50%이하의 듀티 사이클을 갖는 반도체 소자의 제조방법.
  5. 제 3 항에 있어서,
    상기 척에 상기 제 1 저 주파수보다 높은 제 2 저 주파수를 갖는 제 2 바이어스 파워를 제공하는 단계를 더 포함하는 반도체 소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제 2 저 주파수는 2MHz 내지 20MHz인 반도체 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 기판은 -30℃ 내지 10℃의 온도로 냉각되는 반도체 소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 소스 파워는 60MHz의 고 주파수를 갖는 반도체 소자의 제조방법.
  9. 제 1 항에 있어서,
    상기 식각 대상막은 몰드 절연막을 포함하는 반도체 소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 몰드 절연막은:
    실리콘 질화막을 포함하는 희생층들; 및
    상기 희생층들 사이에 형성되고 실리콘 산화막을 포함하는 상부 절연막들을 포함하는 반도체 소자의 제조방법.
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