KR20210132916A - 플라즈마 처리 장치 및 그를 이용한 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 플라즈마 처리 장치 및 그를 이용한 반도체 소자의 제조방법을 개시한다. 그의 장치는, 챔버 내의 정전 척에 제 1 피크 펄스, 및 제 1 기저 펄스를 포함하는 소스 파워를 제공하고, 제 2 피크 펄스, 및 제 2 기저 펄스를 포함하는 바이어스 파워를 제공하는 파워 공급부와, 상기 제 1 및 제 2 피크 펄스들 각각의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 매쳐와, 상기 제 2 피크 펄스의 온 구간을 상기 제 1 피크 펄스의 온 구간보다 길게 증가시켜 상기 제 1 기저 펄스의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 튜닝 제어부를 포함한다.

Description

플라즈마 처리 장치 및 그를 이용한 반도체 소자의 제조 방법{apparatus for processing plasma and manufacturing method of semiconductor device using the same}

본 발명은 반도체 소자의 제조 장치 및 그의 반도체 소자의 제조 방법에 관한 것으로, 상세하게는 플라즈마 처리 장치 및 그를 이용한 반도체 소자의 제조방법에 관한 것이다.

일반적으로 반도체 소자는 다수의 단위 공정들에 의해 제조될 수 있다. 단위 공정들은 박막 증착 공정, 리소그래피 공정, 및 식각 공정을 포함할 수 있다. 박막 증착 공정과 식각 공정은 주로 플라즈마에 의해 수행될 수 있다. 플라즈마는 기판을 고온으로 처리(treat)할 수 있다. 상기 플라즈마는 주로 고주파 파워에 의해 생성될 수 있었다.

본 발명이 이루고자 하는 과제는 플라즈마를 효율적으로 생성시킬 수 있는 플라즈마 처리 장치를 제공하는 데 있다.

또한, 본 발명의 다른 과제는 소스 파워의 기저 펄스의 임피던스를 플라즈마의 임피던스에 매칭시킬 수 있는 플라즈마 처리 장치를 제공하는 데 있다.

본 발명은 플라즈마 처리 장치를 개시한다. 그의 장치는, 챔버; 상기 챔버 내에 배치되고, 기판을 수납하는 정전 척; 상기 정전 척에 제 1 피크 펄스, 및 상기 제 1 피크 펄스보다 낮은 제 1 기저 펄스를 포함하는 소스 파워를 제공하여 상기 챔버 내에 플라즈마를 생성시키고, 상기 제 1 피크 펄스와 다른 제 2 피크 펄스 및 상기 제 1 기저 펄스보다 낮은 제 2 기저 펄스를 포함하는 바이어스 파워를 제공하여 상기 플라즈마를 상기 기판에 집중 및 가속시키는 파워 공급부; 상기 제 1 및 제 2 피크 펄스들 각각의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 매쳐; 및 상기 제 2 피크 펄스의 온 구간을 상기 제 1 피크 펄스의 온 구간보다 길게 증가시켜 상기 제 1 기저 펄스의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 튜닝 제어부를 포함한다.

본 발명의 일 예에 따른 플라즈마 처리 장치는, 챔버; 상기 챔버 내에 배치되고, 기판을 수납하는 정전 척; 및 상기 정전 척에 연결되고, 상기 정전 척에 고주파 파워를 제공하여 상기 챔버 내에 플라즈마를 생성시키는 파워 공급부를 포함한다. 여기서, 상기 파워 공급부는: 제 1 펄스를 갖고, 제 1 피크 펄스와 상기 제 1 피크 펄스보다 낮은 제 1 기저 펄스를 포함하는 소스 파워를 제공하는 제 1 파워 공급부; 상기 제 1 펄스의 펄스 주파수와 동일한 펄스 주파수를 갖는 제 2 펄스를 따라 반복되는 제 2 피크 펄스와 상기 제 2 피크 펄스보다 낮은 제 2 기저 펄스를 포함하는 제 1 바이어스 파워를 공급하는 제 2파워 공급부; 및 상기 제 1 펄스 및 상기 제 2 펄스의 펄스 주파수와 동일한 펄스 주파수를 갖고 상기 제 1 펄스 및 상기 제 2 펄스 각각의 듀티 사이클보다 큰 듀티 사이클을 갖는 제 3 펄스를 따라 반복되는 제 3 피크 펄스와 상기 제 3 피크 펄스보다 낮은 제 3 기저 펄스를 포함하는 제 2 바이어스 파워를 공급하는 제 3 파워 공급부를 포함할 수 있다.

본 발명의 일 예에 따른 반도체 소자의 제조방법은, 식각 대상막을 갖는 기판을 정전 척 상에 수납하는 단계; 및 상기 식각 대상막을 식각하는 단계를 포함한다. 여기서, 상기 식각 대상막을 식각하는 단계는: 상기 정전 척에 제 1 피크 펄스와 상기 제 1 피크 펄스보다 낮은 제 1 기저 펄스를 포함하는 소스 파워를 제공하는 단계; 상기 제 1 피크 펄스의 임피던스를 플라즈마의 임피던스에 매칭시키는 단계; 제 2 피크 펄스를 포함하는 제 1 바이어스 파워를 제공하는 단계; 제 3 피크 펄스를 포함하는 제 2 바이어스 파워를 제공하는 단계; 및 상기 제 2 바이어스 파워의 제 3 피크 펄스의 온 구간을 상기 제 1 피크 펄스의 온 구간보다 길게 증가시켜 상기 소스 파워의 제 1 기저 펄스의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 단계를 포함할 수 있다.

상술한 바와 같이, 본 발명의 실시에 따른 플라즈마 처리 장치는 바이어스 파워의 피크 펄스의 온 구간을 소스 파워의 피크 펄스의 온 구간보다 길게 증가시켜 상기 소스 파워의 기저 펄스의 임피던스를 플라즈파 임피던스에 매칭시키고, 플라즈마를 효율적으로 생성시킬 수 있다.

도 1은 본 발명의 개념에 따른 플라즈마 처리 장치의 일 예를 보여주는 도면이다.
도 2는 도 1의 소스 파워, 제 1 바이어스 파워 및 제 2 바이어스 파워의 일 예를 보여주는 그래프들이다.
도 3은 도 2의 제 1 펄스, 제 2 펄스, 및 제 3 펄스의 펄스 주파수에 따른 반사 파워를 보여주는 그래프이다.
도 4는 도 1의 제 1 고주파 매쳐, 제 2 고주파 매쳐 및 제 3 고주파 매쳐 각각의 일 예를 보여주는 도면이다.
도 5는 도 2의 펄스 하강 구간에 따른 반사 파워를 보여주는 그래프이다.
도 6은 도 1의 소스 파워, 제 1 바이어스 파워, 및 제 2 바이어스 파워의 일 예를 보여주는 그래프들이다.
도 7은 도 6의 추가 연장 구간에 따른 반사 파워를 보여주는 그래프이다.
도 8은 본 발명의 반도체 소자의 제조방법을 보여주는 플로우 챠트이다.
도 9 내지 도 17은 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.
도 18은 도 10의 채널 홀을 형성하는 단계의 일 예를 보여주는 플로우 챠트이다.
도 19는 도 9의 몰드 절연막을 식각하는 단계의 일 예를 보여주는 플로우 챠트이다.

도 1은 본 발명의 개념에 따른 플라즈마 처리 장치(100)의 일 예를 보여준다.

도 1을 참조하면, 본 발명의 플라즈마 처리 장치(100)는 용량성 결합 플라즈마(Capacitively Coupled Plasma) 식각 장치일 수 있다. 일 예로, 플라즈마 처리 장치(100)는, 챔버(10), 가스 공급부(20), 샤워헤드(30), 정전 척(40), 파워 공급부(50), 전류 센서(60), 고주파 매쳐(RF matcher, 70), 및 튜닝 제어부(80)를 포함할 수 있다.

챔버(10)는 반도체 제조 공간(예를 들면, 플라즈마 식각 공정이 수행되는 공간)을 제공할 수 있다. 즉, 챔버(10)는 내부에 일정 크기의 밀폐 공간을 가질 수 있다. 챔버(10)는 기판(W) 등의 크기 등에 따라 다양한 형태로 이루어 질 수 있다. 예를 들면, 챔버(10)는 원판 형의 기판(W)에 대응된 원통형일 수 있으나, 이에 한정되지 않는다.

가스 공급부(20)는 챔버(10)의 외부에 배치될 수 있다. 가스 공급부(20)는 챔버(10) 내에 공정 가스(22)를 공급할 수 있다. 예를 들어, 공정 가스(22)는 CF₄, C₄F₆, C₄F₈, COS, CHF₃, HBr, SiCl₄, O₂, N₂, H₂, NF₃, SF₆, He, 또는 Ar 중에서 적어도 하나를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다.

샤워헤드(30)는 챔버(10)의 상부 내에 배치될 수 있다. 샤워헤드(30)는 가스 공급부(20)에 연결될 수 있다. 샤워헤드(30)는 기판(W) 상에 공정 가스(22)를 제공할 수 있다.

정전 척(40)은 챔버(10)의 하부 내에 배치될 수 있다. 정전 척(40)은 기판(W)을 수납할 수 있다. 정전 척(40)은 정전압(electro-static voltage)을 이용하여 기판(W)을 고정할 수 있다.

파워 공급부(50)는 챔버(10)의 외부에 배치될 수 있다. 파워 공급부(50)는 정전 척(40)에 연결될 수 있다. 파워 공급부(50)는 정전 척(40)에 고주파 파워들(radio-frequency powers, 58)을 제공하여 기판(W) 상에 플라즈마(42)를 유도할 수 있다. 일 예로, 파워 공급부(50)는 제 1 파워 공급부(52), 제 2 파워 공급부(54), 및 제 3 파워 공급부(56)를 포함할 수 있다. 제 1 파워 공급부(52), 제 2 파워 공급부(54), 및 제 3 파워 공급부(56)는 고주파 파워들(58)의 주파수에 따라, 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)를 각각 생성할 수 있다.

도 2는 도 1의 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)의 일 예를 보여준다.

도 1 및 도 2를 참조하면, 제 1 파워 공급부(52)는 소스 파워(51)를 정전 척(40)에 공급하여 기판(W) 상에 플라즈마(42)를 생성할 수 있다. 예를 들어, 소스 파워(51)는 약 60MHz의 제 1 주파수(first radio frequency: 1st RF, 51a)를 가질 수 있다. 제 2 파워 공급부(54)는 제 1 바이어스 파워(53)를 정전 척(40)에 공급하여 플라즈마(42)를 기판(W)에 집중시킬 수 있다. 제 1 바이어스 파워(53)는 고주파(high frequency) 바이어스 파워일 수 있다. 제 1 바이어스 파워(53)는 플라즈마(42)의 이온 에너지를 증가시킬 수 있다. 예를 들어, 제 1 바이어스 파워(53)는 약 2MHz 내지 약 9.8MHz의 제 2 주파수(2nd RF, 53a)를 가질 수 있다. 제 3 파워 공급부(56)는 제 2 바이어스 파워(55)를 공급하여 플라즈마(42)를 기판(W)으로 가속시킬 수 있다. 제 2 바이어스 파워(55)는 저주파(low frequency)를 가질 수 있다. 예를 들어, 제 2 바이어스 파워(55)는 약 400KHz의 제 3 주파수(3rd RF, 55a)를 가질 수 있다.

도 2를 참조하면, 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)는 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550)를 각각 갖도록 펄싱될 수 있다. 제 1 펄스(510)는 소스 파워(51)의 제 1 주파수(51a)의 포락선일 수 있다. 제 2 펄스(530)는 제 1 바이어스 파워(53)의 제 2 주파수(53a)의 포락선일 수 있다. 제 3 펄스(550)는 제 2 바이어스 파워(55)의 제 3 주파수(55a)의 포락선일 수 있다. 예를 들어, 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550)는 동일한 펄스 주파수를 가질 수 있다.

도 3은 도 2의 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550)의 펄스 주파수에 따른 반사 파워(68)를 보여준다.

도 3을 참조하면, 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550)의 펄스 주파수(69)가 5KHz일 때, 반사 파워(68)는 최소로 감소하여 플라즈마(42)의 생성 효율은 최대로 증가할 수 있다. 펄스 주파수(69)가 5KHz보다 작거나 높을 경우, 반사 파워(68)는 증가하여 플라즈마(42)의 생성효율을 감소시킬 수 있다.

도시되지는 않았지만, 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550)의 각각은 약 50% 내지 약 80%의 듀티 사이클을 가질 수 있다. 제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550) 각각의 듀티 사이클이 약 50% 내지 약 80%일 경우, 기판(W)의 수직 식각 특성은 폴리머 로딩 효과와 조화(in combination with)되어 증가할 수 있다.

제 1 펄스(510), 제 2 펄스(530), 및 제 3 펄스(550) 각각의 듀티 사이클이 50%보다 작거나 80%보다 클 경우, 기판(W)의 수직 식각 특성이 폴리머 로딩 효과와 비조화(due to mismatch with)되어 감소할 수 있다.

다시 도 2를 참조하면, 제 1 펄스(510)는 약 70%의 듀티 사이클을 가질 수 있다. 제 1 펄스(510)는 기판(W) 상의 폴리머 막의 증착(passivation)을 조절시킬 수 있다. 일 예로, 제 1 펄스(510)의 소스 파워(51)는 제 1 피크 펄스(512)와 제 1 기저 펄스(514)를 포함할 수 있다. 제 1 피크 펄스(512)의 파워는 제 1 기저 펄스(514)의 파워보다 클 수 있다. 제 1 피크 펄스(512)의 파워는 약 6000W일 수 있다. 제 1 기저 펄스(514)의 파워는 제 1 피크 펄스(512)의 파워보다 작을 수 있다. 제 1 기저 펄스(514)의 파워는 약 300W일 수 있다. 제 1 피크 펄스(512)와 제 1 기저 펄스(514)는 제 1 펄스(510)의 제 1 주기(P1)에 따라 주기적으로 반복될 수 있다. 제 1 펄스(510)가 5KHz의 펄스 주파수를 가질 경우, 제 1 주기(P1)는 약 200μsec일 수 있다. 제 1 주기(P1)는 제 1 온 구간(pulse on duration, 511)과 제 2 온 구간(513)을 포함할 수 있다. 제 1 피크 펄스(512)는 제 1 온 구간(511) 동안에 출력되고, 제 1 기저 펄스(514)는 제 2 온 구간(513) 동안에 출력될 수 있다. 예를 들어, 제 1 온 구간(511)은 약 140μsec일 수 있다. 제 2 온 구간(513)은 약 60μsec일 수 있다. 제 2 온 구간(513)이 약 60μsec 보다 길어질 경우, 플라즈마(42)의 임피던스가 변화되어 반사 파워(reflected power, 68)를 증가시키고, 플라즈마(42)의 생성 효율을 감소시킬 수 있다. 제 2 온 구간(513)이 약 60μsec 보다 줄어들 경우, 폴리머의 로딩 효과가 일정수준 이하로 감소하여 기판(W)의 수직 식각 특성을 감소시킬 수 있다.

제 2 펄스(530)는 제 1 펄스(510)와 동기(synchronized with)될 수 있다. 제 2 펄스(530)는 제 1 펄스(510)의 듀티 사이클과 동일한 듀티 사이클을 가질 수 있다. 제 2 펄스(530)는 약 70%의 듀티 사이클을 가질 수 있다. 제 2 펄스(530)는 폴리머 막의 증착과 기판(W)의 식각을 제어하여 상기 기판(W)의 식각율과 채널 홀(도 10의 200)의 깊이를 증가시킬 수 있다. 일 예로, 제 2 펄스(530)의 제 1 바이어스 파워(53)는 제 2 피크 펄스(532) 및 제 2 기저 펄스(534)를 포함할 수 있다. 제 2 피크 펄스(532)의 파워는 제 1 피크 펄스(512)의 파워보다 작고, 제 1 기저 펄스(514)의 파워보다 클 수 있다. 예를 들어, 제 2 피크 펄스(532)의 파워는 약 1000W일 수 있다. 제 2 기저 펄스(534)의 파워는 제 1 기저 펄스(514)의 파워보다 작을 수 있다. 제 2 기저 펄스(534)의 파워는 0일 수 있다.

제 2 피크 펄스(532) 및 제 2 기저 펄스(534)는 제 2 펄스(530)의 제 2 주기(P2)에 따라 주기적으로 반복될 수 있다. 제 2 펄스(530)가 5KHz의 펄스 주파수를 가질 경우, 제 2 주기(P2)는 약 200μsec일 수 있다. 제 2 주기(P2)는 제 3 온 구간(531)과 제 1 오프 구간(533)을 포함할 수 있다. 제 2 피크 펄스(532)는 제 3 온 구간(531) 동안에 출력되고, 제 2 기저 펄스(534)는 제 1 오프 구간(533) 동안에 출력될 수 있다. 제 3 온 구간(531) 및 제 1 오프 구간(533)은 제 1 온 구간(511) 및 제 2 온 구간(513)과 각각 동일할 수 있다. 예를 들어, 제 3 온 구간(531)은 약 140μsec이고, 제 1 오프 구간(533)은 약 60μsec일 수 있다.

제 3 펄스(550)는 제 1 펄스(510) 및 제 2 펄스(530)의 듀티 사이클과 다른 듀티 사이클을 가질 수 있다. 예를 들어, 제 3 펄스(550)의 듀티 사이클은 약 80%일 수 있다. 일 예로, 제 3 펄스(550)의 제 2 바이어스 파워(55)는 제 3 피크 펄스(552) 및 제 3 기저 펄스(554)를 포함할 수 있다. 제 3 피크 펄스(552)의 파워는 제 1 피크 펄스(512)의 파워보다 클 수 있다. 예를 들어, 제 3 피크 펄스(552)의 파워는 약 7000W일 수 있다. 제 3 기저 펄스(554)의 파워는 제 3 피크 펄스(552)의 파워보다 작고, 제 2 기저 펄스(534)의 파워와 동일할 수 있다. 제 3 기저 펄스(554)의 파워는 0일 수 있다.

제 3 피크 펄스(552) 및 제 3 기저 펄스(554)는 제 3 펄스(550)의 제 3 주기(P3)에 따라 주기적으로 반복될 수 있다. 제 3 펄스(550)가 5KHz의 펄스 주파수를 가질 경우, 제 3 주기(P3)는 약 200μsec일 수 있다. 제 3 주기(P3)는 제 4 온 구간(551) 및 제 2 오프 구간(553)을 포함할 수 있다. 제 3 피크 펄스(552)는 제 4 온 구간(551) 동안에 출력되고, 제 3 기저 펄스(554)는 제 2 오프 구간(553) 동안에 출력될 수 있다. 제 4 온 구간(551)은 제 1 온 구간(511) 및 제 3 온 구간(531)보다 길 수 있다. 제 4 온 구간(551)은 약 160μsec일 수 있다. 제 4 온 구간(551)은 기준 펄스 구간(555)과 펄스 하강 구간(pulse down duration and/or pulse falling time, 557)을 포함할 수 있다. 제 3 피크 펄스(552)는 기준 펄스 구간(555) 동안에 출력되고, 펄스 하강 구간(557) 동안에 제 3 기저 펄스(554)까지 하강할 수 있다. 기준 펄스 구간(555)은 기준 온 구간(reference pulse on duration and/or reference pulse on time)일 수 있다. 기준 펄스 구간(555)은 제 1 온 구간(511) 및 제 3 온 구간(531)과 동일할 수 있다. 기준 펄스 구간(555)은 약 140μsec일 수 있다. 펄스 하강 구간(557)은 20μsec일 수 있다. 제 2 오프 구간(553)은 제 1 오프 구간(533)보다 짧을 수 있다. 제 2 오프 구간(553)은 약 40μsec일 수 있다.

다시 도 1을 참조하면, 전류 센서(60)는 정전 척(40)과 파워 공급부(50) 사이에 배치될 수 있다. 전류 센서(60)는 고주파 파워들(58)의 전류들을 검출할 수 있다. 또한, 전류 센서들(60)은 챔버(10) 및 정전 척(40)으로부터 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)의 반사 파워(68)를 검출할 수 있다.

고주파 매쳐들(70)은 전류 센서(60)와 파워 공급부(50) 사이에 배치될 수 있다. 고주파 매쳐들(70)은 전류 센서(60)의 반사 파워(68)의 감지 신호에 근거하여 고주파 파워들(58)의 임피던스를 챔버(10) 내의 플라즈마(42)의 임피던스에 매칭하여 반사 파워(68)를 제거할 수 있다. 플라즈마(42)의 임피던스는 챔버(10), 정전 척(40), 및 그들의 연결 케이블(미도시)의 임피던스를 포함할 수 있다. 고주파 파워들(58)의 임피던스와 플라즈마(42)의 임피던스가 매칭될 때, 플라즈마(42)의 생성 효율은 고주파 파워들(58)의 손실 없이 최대로 증가할 수 있다. 일 예로, 고주파 매쳐들(70)은 제 1 고주파 매쳐(72), 제 2 고주파 매쳐(74), 및 제 3 고주파 매쳐(76)를 포함할 수 있다. 제 1 고주파 매쳐(72)는 소스 파워(51)의 임피던스를 플라즈마(42)의 임피던스에 매칭하여 반사 파워(68)를 감소시킬 수 있다. 제 2 고주파 매쳐(74)는 제 1 바이어스 파워(53)의 임피던스를 플라즈마(42)의 임피던스에 매칭하여 반사 파워(68)를 감소시킬 수 있다. 제 3 고주파 매쳐(76)는 제 2 바이어스 파워(55)의 임피던스를 플라즈마(42)의 임피던스에 매칭하여 반사 파워(68)를 감소시킬 수 있다.

튜닝 제어부(80)는 전류 센서(60), 고주파 매쳐들(70), 및 파워 공급부들(50)에 연결될 수 있다. 튜닝 제어부(80)는 전류 센서(60)의 전류 감지 신호를 이용하여 고주파 파워들(58)의 임피던스를 계산할 수 있다. 튜닝 제어부(80)는 제 1 고주파 매쳐(72), 제 2 고주파 매쳐(74), 및 제 3 고주파 매쳐(76)를 제어하여 소스 파워(51), 제 1 바이어스 파워(53), 및 제 2 바이어스 파워(55)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

도 4는 도 1의 제 1 고주파 매쳐(72), 제 2 고주파 매쳐(74) 및 제 3 고주파 매쳐(76) 각각의 일 예를 보여준다.

도 4를 참조하면, 제 1 고주파 매쳐(72), 제 2 고주파 매쳐(74) 및 제 3 고주파 매쳐(76)의 각각은 제 1 가변 커패시터(VC1), 제 1 모터(M1), 제 1 기어(G1), 제 2 가변 커패시터(VC2), 제 2 모터(M2), 및 제 2 기어(G2)를 포함할 수 있다.

제 1 가변 커패시터(VC1)는 제 1 파워 공급부(52)에 병렬로 연결될 수 있다. 제 1 가변 커패시터(VC1)는 제 1 모터(M1) 및 제 1 기어(G1)에 의해 제어되는 제 1 커패시턴스(C1)를 가질 수 있다. 제 1 가변 커패시터(VC1)는 접지될 수 있다.

제 1 모터(M1)는 튜닝 제어부(80)에 연결될 수 있다. 제 1 모터(M1)는 튜닝 제어부(80)의 제어 신호에 응답하여 회전 동력을 생성할 수 있다.

제 1 기어(G1)는 제 1 모터(M1)와 제 1 가변 커패시터(VC1) 사이에 연결될 수 있다. 제 1 기어(G1)는 제 1 모터(M1)의 회전 동력을 이용하여 제 1 가변 커패시터(VC1)의 제 1 커패시턴스(C1)를 조절할 수 있다.

제 2 가변 커패시터(VC2)는 제 1 파워 공급부(52)와 전원 전압 단(Vs) 사이에 직렬로 연결될 수 있다. 전원 전압 단(Vs)에는 일정한 전압이 제공될 수 있다. 제 2 가변 커패시터(VC2)는 제 2 모터(M2) 및 제 2 기어(G2)에 의해 제어되는 제 2 커패시턴스(C2)를 가질 수 있다.

제 2 모터(M2)는 튜닝 제어부(80)에 연결될 수 있다. 제 2 모터(M2)는 튜닝 제어부(80)의 제어 신호에 응답하여 회전 동력을 생성할 수 있다.

제 2 기어(G2)는 제 2 모터(M2)와 제 2 가변 커패시터(VC2) 사이에 연결될 수 있다. 제 2 기어(G2)는 제 2 모터(M2)의 회전 동력을 이용하여 제 2 가변 커패시터(VC2)의 제 2 커패시턴스(C2)를 조절할 수 있다.

튜닝 제어부(80)는 제 1 가변 커패시터(VC1)의 제 1 커패시턴스(C1)와 제 2 가변 커패시터(VC2)의 제 2 커패시턴스(C2)를 조절하여 제 1 피크 펄스(512), 제 2 피크 펄스(532) 및 제 3 피크 펄스(552) 각각의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다. 즉, 제 1 커패시턴스(C1) 및 제 2 커패시턴스(C2)는 제 1 피크 펄스(512), 제 2 피크 펄스(532) 및 제 3 피크 펄스(552)에 따라 결정될 수 있다.

그러나, 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)는 제 1 기저 펄스(514)를 반영하여 결정되지 않을 수 있다. 가령, 튜닝 제어부(80)가 제 1 피크 펄스(512)와 제 1 기저 펄스(514)를 이용하여 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)를 계산할 경우, 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)의 각각은 제 1 피크 펄스(512)와 제 1 기저 펄스(514)에 대해 복수개가 획득될 수 있다. 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)의 각각이 복수개로 획득될 경우, 튜닝 제어부(80)는 제 1 가변 커패시터(VC1) 및 제 2 가변 커패시터(VC2)를 각각 복수개의 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)에 대응하여 제 1 피크 펄스(512)의 제 1 온 구간(511)과 제 2 온 구간(513) 마다 약 10μsec 내지 200μsec 속도로 빠르게 제어해야 한다. 하지만, 제 1 기어(G1) 및 제 2 기어(G2)는 약 10μsec 내지 200μsec의 빠른 속도로 구동될 수 없다.

따라서, 튜닝 제어부(80)는 소스 파워(51)의 제 1 기저 펄스(514) 없이, 제 1 피크 펄스(512)를 사용하여 제 1 고주파 매쳐(72)의 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)를 계산하여 상기 제 1 피크 펄스(512)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

또한, 튜닝 제어부(80)는 제 3 피크 펄스(552)의 제 4 온 구간(551)을 제 1 피크 펄스(512)의 제 1 온 구간(511)보다 길게 증가시켜 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다. 즉, 튜닝 제어부(80)는 제 3 피크 펄스(552)의 펄스 하강 구간(557)을 이용하여 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

도 5는 도 2의 펄스 하강 구간(557)에 따른 반사 파워(68)를 보여준다.

도 5를 참조하면, 펄스 하강 구간(557)이 약 20μsec일 경우, 반사 파워(68)는 최소로 감소할 수 있다. 반사 파워(68)가 최소로 감소할 때, 제 1 기저 펄스(514)의 임피던스는 플라즈마(42)의 임피던스에 최대로 매칭될 수 있다. 펄스 하강 구간(557)이 약 20μsec일때, 반사 파워(68)는 약 7W일 수 있다. 펄스 하강 구간(557)이 0, 10μsec, 30μsec, 40μsec, 및 50μsec일때, 반사 파워(68)는 7W보다 클 수 있다. 따라서, 약 20μsec의 펄스 하강 구간(557)은 반사 파워(68)를 감소시켜 플라즈마(42)를 효율적으로 생성시킬 수 있다.

도 6은 도 1의 소스 파워(51), 제 1 바이어스 파워(53) 및 제 2 바이어스 파워(55)의 일 예를 보여준다.

도 6을 참조하면, 제 2 바이어스 파워(55)의 제 3 펄스(550)는 72.5%의 듀티 사이클을 가질 수 있다. 제 3 펄스(550)의 제 4 온 구간(551)은 제 1 온 구간(511) 및 제 3 온 구간(531)보다 길 수 있다. 일 예로, 제 3 펄스(550)의 제 4 온 구간(551)은 기준 펄스 구간(555)과 추가 연장 구간(559)을 포함할 수 있다. 기준 펄스 구간(555)은 제 1 온 구간(511) 및 제 3 온 구간(531)과 동일할 수 있다. 예를 들어, 기준 펄스 구간(555)은 약 140μsec일 수 있다. 추가 연장 구간(559)은 약 5μsec일 수 있다. 제 2 오프 구간(553)은 제 1 오프 구간(533)보다 짧을 수 있다. 제 2 오프 구간(553)은 약 55μsec일 수 있다.

튜닝 제어부(80)는 추가 연장 구간(559)을 이용하여 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다. 소스 파워(51) 및 제 1 바이어스 파워(53)는 도 2와 동일하게 구성될 수 있다.

도 7은 도 6의 추가 연장 구간(559)에 따른 반사 파워(68)를 보여준다.

도 7을 참조하면, 추가 구간(559)이 약 5μsec일 경우, 반사 파워(68)는 0일 수 있다. 반사 파워(68)가 0일때, 제 1 기저 펄스(514)의 임피던스는 플라즈마(42)의 임피던스에 정확히 매칭될 수 있다. 추가 연장 구간(559)이 0, 10μsec, 20μsec, 30μsec, 40μsec, 및 50μsec일때, 반사 파워(68)는 0보다 클 수 있다. 반사 파워(68)가 0보다 커질 경우, 플라즈마(42)의 생성효율은 감소할 수 있다. 따라서, 약 5μsec의 추가 연장 구간(559)은 반사 파워(68)를 최대로 감소시켜 플라즈마(42)를 효율적으로 생성시킬 수 있다.

이와 같이 구성된 본 발명의 플라즈마 처리 장치(100)를 이용한 반도체 소자의 제조방법을 설명하면 다음과 같다.

도 8은 본 발명의 반도체 소자의 제조방법을 보여준다. 도 9 내지 도 17은 반도체 소자의 제조방법을 보여주는 공정 단면도들이다.

도 8 및 도 9를 참조하면, 박막증착장치(미도시)는 기판(W) 상에 몰드 절연막(TS)을 형성한다(S10). 예를 들어, 기판(W)은 실리콘 웨이퍼를 포함할 수 있으며, 본 발명은 이에 한정되지 않는다. 기판(W)과 몰드 절연막(TS) 사이에 하부 절연막(105)이 형성될 수 있다. 일 예에 따르면, 하부 절연막(105)은 실리콘 산화물을 포함할 수 있다. 하부 절연막(105)은 열산화 방법으로 형성될 수 있다. 이와 달리, 하부 절연막(105)은 화학기상증착 방법으로 형성될 수 있다.

몰드 절연막(TS)은 열적 화학기상증착(Thermal CVD), 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 공정을 이용하여 증착될 수 있다. 몰드 절연막(TS)은 하부 절연막(105) 보다 두꺼울 수 있다. 일 예에 따르면, 몰드 절연막(TS)은 복합 막질의 희생막(151)과 상부 절연막(110)을 포함할 수 있다. 희생막(151)과 상부 절연막(110)은 교번하여 형성될 수 있다. 희생막(151)과 상부 절연막(110)은 하부 절연막(105)보다 두껍게 형성될 수 있다.

희생막(151)은 상부 절연막(110)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막(151)은 폴리 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 산질화물 및 실리콘 질화물 중의 적어도 하나일 수 있다. 일 실시예에 따르면, 희생막들(151)의 각각은 서로 동일한 두께를 가질 수 있다.

상부 절연막(110)은 희생막들(151) 사이에 형성될 수 있다. 예를 들어, 상부 절연막(110)은 폴리 실리콘, 실리콘 산화물, 실리콘 카바이드, 실리콘 산질화물, 및 실리콘 질화물 중의 적어도 하나이되, 희생막(151)과 다른 물질일 수 있다. 상부 절연막들(110)의 최 상부층은 희생막들(151)의 최 상부층보다 두껍게 형성될 수 있다. 일례로, 희생막(151)은 실리콘 질화물이고, 상부 절연막(110)은 실리콘 산화물일 수 있다. 즉, 몰드 절연막(TS)은 실리콘 질화물 및 실리콘 산화물의 복합 막일 수 있다. 이와 달리, 몰드 절연막(TS)은 실리콘 산화물의 단일 막일 수 있다.

도 1 및 도 10을 참조하면, 플라즈마 처리 장치(100)는 몰드 절연막(TS) 내에 채널 홀(200)을 형성한다(S20). 일 예에 따르면, 채널 홀(200)은 포토리소그래피 공정 및 몰드 절연막(TS)의 식각 공정을 통해 형성될 수 있다. 포토리소그래피 공정은 채널 홀(200)이 형성될 개구부를 갖는 제 1 마스크 패턴(미도시)을 형성하는 공정일 수 있다. 식각 공정은 제 1 마스크 패턴으로부터 노출되는 몰드 절연막(TS)을 제거하는 공정일 수 있다. 몰드 절연막(TS)의 식각 공정은 건식 식각 공정을 포함할 수 있다. 식각 공정 동안, 기판(W)의 상면의 일부가 식각될 수 있다. 이에 따라, 기판(W)의 상면이 리세스될 수 있다. 이와 달리, 식각 공정에 의해 채널 홀(200)의 하부의 폭이 채널 홀(200)의 상부의 폭보다 좁을 수 있다. 이 후, 제 1 마스크 패턴들이 제거될 수 있다. 예를 들어, 식각 공정에 의해, 채널 홀(200)의 하부의 폭과 상부의 폭이 실질적으로 동일하게 형성될 수 있다.

한편, 몰드 절연막(TS)의 두께가 증가하면, 채널 홀(200)의 깊이는 증가할 수 있다. 채널 홀(200)의 깊이가 증가하면, 반도체 소자의 집적도는 증가할 수 있다. 채널 홀(200)의 깊이는 몰드 절연막(TS)의 식각율 및 플라즈마 처리 장치(100)의 식각 효율에 비례하여 증가할 수 있다.

이하, 몰드 절연막(TS)의 식각율 및 플라즈마 처리 장치(100)의 식각 효율을 증가시키는 방법에 대해 설명하기로 한다.

도 18은 도 10의 채널 홀(200)을 형성하는 단계(S20)의 일 예를 보여준다.

도 1 및 도 18을 참조하여 기판(W)이 챔버(10) 내에 제공되면, 정전 척(40)은 기판(W)을 수납한다(S210). 정전 척(40)은 정전압 또는 클램핑 전압을 이용하여 기판(W)을 고정할 수 있다.

다음, 파워 공급부(50)는 고주파 파워(58)를 제공하여 플라즈마(42)를 이용하여 몰드 절연막(TS)을 식각한다(S220). 몰드 절연막(TS)은 기판(W) 상의 식각 대상막일 수 있다. 가스 공급부(20)가 챔버(10) 내에 공정 가스(22)를 제공할 수 있다.

도 19는 도 9의 몰드 절연막(TS)을 식각하는 단계(S220)의 일 예를 보여준다.

도 1, 도 2, 및 도 19를 참조하면, 제 1 파워 공급부(52)는 정전 척(40)에 소스 파워(51)를 제공하여 기판(W) 상에 플라즈마(42)를 생성한다(S221). 플라즈마(42)는 소스 파워(51)에 비례하여 증가할 수 있다. 소스 파워(51)는 제 1 펄스(510)를 갖도록 펄싱될 수 있다. 제 1 펄스(510)는 약 5KHz의 펄스 주파수를 갖고, 약 70%의 듀티 사이클을 가질 수 있다. 일 예로, 소스 파워(51)는 제 1 피크 펄스(512) 및 제 1 기저 펄스(514)를 포함할 수 있다. 제 1 피크 펄스(512)의 파워는 약 6000W일 수 있다. 제 1 기저 펄스(514)의 파워는 약 300W일 수 있다. 제 1 펄스(510)가 약5KHz의 펄스 주파수를 갖고, 약 70%의 듀티 사이클을 가질 때, 제 1 피크 펄스(512)는 약 140μsec의 제 1 온 구간(511) 동안에 제공되고, 제 1 기저 펄스(514)는 약 60μsec의 제 2 온 구간(513) 동안에 제공될 수 있다.

다음, 제 1 고주파 매쳐(72)는 소스 파워(51)의 제 1 피크 펄스(512)의 임피던스를 플라즈마(42)의 임피던스에 매칭한다(S222). 튜닝 제어부(80)는 제 1 피크 펄스(512)에 근거하여 제 1 고주파 매쳐(72)의 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)를 계산하여 제 1 피크 펄스(512)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

그 다음, 제 2 파워 공급부(54)는 제 1 바이어스 파워(53)를 정전 척(40)에 제공한다(S223). 제 1 바이어스 파워 (53)는 제 2 펄스(530)를 갖도록 펄싱될 수 있다. 제 2 펄스(530)는 제 1 펄스(510)에 동기(synchronized with)될 수 있다. 제 2 펄스(530)는 약 5KHz의 펄스 주파수를 갖고, 약 70%의 듀티 사이클을 가질 수 있다. 일 예로, 제 1 바이어스 파워(53)는 제 2 피크 펄스(532) 및 제 2 기저 펄스(534)를 포함할 수 있다. 제 2 피크 펄스(532)의 파워는 약 1000W일 수 있다. 제 2 기저 펄스(534)의 파워는 0일 수 있다. 제 2 펄스(530)이 약 70%의 듀티 사이클을 가질 때, 제 1 피크 펄스(512)는 약 140μsec의 제 3 온 구간(531) 동안에 제공되고, 제 2 기저 펄스(534)는 약 60μsec의 제 1 오프 구간(533) 동안에 제공될 수 있다.

그후, 제 2 고주파 매쳐(74)는 제 1 바이어스 파워(53)의 제 2 피크 펄스(532)의 임피던스를 플라즈마(42)의 임피던스에 매칭한다(S224). 튜닝 제어부(80)는 제 2 피크 펄스(532)에 근거하여 제 2 고주파 매쳐(74)의 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)를 계산하여 상기 제 2 피크 펄스(532)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

이후, 제 3 파워 공급부(56)는 제 2 바이어스 파워(55)를 정전 척(40)에 제공한다(S225). 제 2 바이어스 파워(55)는 제 3 펄스(550)를 갖도록 펄싱될 수 있다. 제 3 펄스(550)는 제 1 펄스(510) 및 제 2 펄스(530)의 펄스 주파수와 동일한 펄스 주파수를 갖고, 제 1 펄스(510) 및 제 2 펄스(530)의 듀티 사이클과 다른 듀티 사이클을 가질 수 있다. 예를 들어, 제 3 펄스(550)는 약 5KHz의 펄스 주파수를 갖고, 약 72.5% 또는 약 80%의 듀티 사이클을 가질 수 있다. 일 예로, 제 2 바이어스 파워(55)는 제 3 피크 펄스(552) 및 제 3 기저 펄스(554)를 포함할 수 있다. 제 3 피크 펄스(552)의 파워는 약 7000W이고, 제 3 기저 펄스(554)의 파워는 0일 수 있다.

그리고, 제 3 고주파 매쳐(76)는 제 2 바이어스 파워(55)의 제 3 피크 펄스(552)의 임피던스를 플라즈마(42)의 임피던스에 매칭한다(S226). 튜닝 제어부(80)는 제 3 피크 펄스(552)를 이용하여 제 3 고주파 매쳐(76)의 제 1 커패시턴스(C1)와 제 2 커패시턴스(C2)를 계산하여 상기 제 3 피크 펄스(552)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다.

마지막으로, 튜닝 제어부(80)는 제 3 피크 펄스(552)의 제 4 온 구간(551)을 제 1 온 구간(511) 보다 길게 증가시켜 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭한다(S227). 일 예로, 제 4 온 구간(551)은 기준 펄스 구간(555)과 펄스 하강 구간(557)을 포함할 수 있다. 제 3 펄스(550)가 약 80%의 듀티 사이클을 가질 경우, 기준 펄스 구간(555)은 약 140μsec이고, 펄스 하강 구간(557)은 약 20μsec일 수 있다. 튜닝 제어부(80)는 펄스 하강 구간(557)을 이용하여 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다. 일 예로, 제 4 온 구간(551)은 기준 펄스 구간(555)과 추가 연장 구간(559)을 포함할 수 있다. 제 3 펄스(550)가 약 72.5%의 듀티 사이클을 가질 경우, 기준 펄스 구간(555)은 약 140μsec이고 추가 연장 구간(559)은 약 5μsec일 수 있다. 튜닝 제어부(80)는 추가 연장 구간(559)을 이용하여 제 1 기저 펄스(514)의 임피던스를 플라즈마(42)의 임피던스에 매칭시킬 수 있다. 결과적으로, 몰드 절연막(TS)의 식각율 및 플라즈마 처리 장치(100)의 식각 효율은 증가할 수 있다.

도 8 및 도 11을 참조하면, 박막증착장치는 채널 홀(200)의 내벽 상에 수직 절연체(140)와 제 1 반도체 패턴(130)을 형성한다(S30). 구체적으로, 채널 홀(200)의 내벽과 기판(W) 상에 수직 절연층과 제 1 반도체 층이 컨포멀하게 형성될 수 있다. 수직 절연층과 제 1 반도체 층은 플라즈마 보강 화학기상증착(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 증착될 수 있다.

수직 절연층은, 플래시 메모리 장치의 메모리 요소로서 사용되는 전하 저장층을 포함할 수 있다. 일례로, 전하 저장 층은 트랩 절연막 또는 도전성 나노 도트(conductive nano dots)를 포함하는 절연층일 수 있다. 이와 달리, 수직 절연층은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다. 일 예에 따르면, 수직 절연층은 차례로 적층된 블로킹 절연층, 전하 저장층 및 터널 절연층을 포함할 수 있다. 블로킹 절연층은 채널 홀(200)에 의해 노출된 희생막(151) 및 상부 절연막(110)의 측벽과 기판(W)의 상면을 덮을 수 있다. 블로킹 절연층은 일례로, 실리콘 산화물을 포함할 수 있다. 전하 저장 층은 트랩 절연층, 또는 도전성 나노 도트들을 포함하는 절연층을 포함할 수 있다. 예를 들어, 전하 저장 층은 실리콘 질화물, 실리콘 산화질화물, 실리콘-풍부 질화물(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩 층(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연층은 전하 저장 층보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있다. 예를 들어, 터널 절연층은 실리콘 산화물일 수 있다.

제 1 반도체 층은 수직 절연층 상에 형성될 수 있다. 예를 들어, 제 1 반도체 층은 다결정 실리콘, 단결정 실리콘, 또는 비정질 실리콘일 수 있다.

수직 절연층 및 제 1 반도체 층을 차례로 형성한 후, 상기 제 1 반도체 층 및 수직 절연층을 이방성 식각하여 기판(W)의 일부를 노출시킬 수 있다. 이에 따라, 채널 홀(200)의 내벽에 제 1 반도체 패턴(130) 및 수직 절연체(140)가 형성될 수 있다. 수직 절연체(140) 및 제 1 반도체 패턴(130)은 열린 양단을 갖는 원통 모양을 가질 수 있다. 제 1 반도체 층 및 수직 절연층을 이방성 식각하는 동안에 과식각(over-etching)의 결과로서, 기판(W)의 상면이 리세스될 수도 있다.

이에 더하여, 제 1 반도체 층 및 수직 절연층에 대한 이방성 식각의 결과로서, 몰드 절연막(TS)의 상면이 노출될 수 있다. 이에 따라, 수직 절연체(140) 및 제 1 반도체 패턴(130)은 채널 홀(200) 내에 국소적으로 형성될 수 있다.

도 8 및 도 12를 참조하면, 박막증착장치는 채널 홀(200) 내의 수직 절연체(140), 제 1 반도체 패턴(130) 및 기판(W) 상에 채널 구조체(CS)를 형성한다(S40). 채널 구조체(CS)는 제 2 반도체 패턴(135) 및 수직 절연 패턴(150)을 포함할 수 있다. 예를 들어, 제 2 반도체 패턴(135) 및 수직 절연 패턴(150)은 제 2 반도체 층 및 절연층의 박막 증착 방법 및 평탄화 방법에 의해 형성될 수 있다. 구체적으로, 제 2 반도체 층 및 절연층이 기판(W) 상에 차례로 형성될 수 있다. 제 2 반도체 층은 채널 홀(200)을 완전히 매립하지 않는 두께로, 상기 채널 홀(200) 내에 콘포멀하게 형성될 수 있다. 제 2 반도체 층은 원자층 증착(ALD) 또는 화학적 기상 증착(CVD) 기술들 중의 한가지를 사용하여 형성되는 반도체 물질(예를 들면, 다결정 실리콘, 단결정 실리콘, 또는 비정질 실리콘)일 수 있다. 절연층은 채널 홀(200)의 내부를 완전히 채우도록 형성될 수 있다. 절연층은 에스오지(SOG) 기술을 이용하여 형성되는 절연성 물질 및 실리콘 산화물 중의 한가지일 수 있다. 이 후, 제 2 반도체 층 및 절연층을 평탄화하여 몰드 절연막(TS)의 상면을 노출함으로써, 채널 홀(200) 내에 제 2 반도체 패턴(135) 및 수직 절연 패턴(150)이 국소적으로 형성될 수 있다.

제 2 반도체 패턴(135)은 상기 채널 홀(200) 내에 일단이 닫힌 상태의 파이프 형태(pipe-shaped), 일단이 닫힌 상태의 중공의 실린더 형태(hollow cylindrical shape), 또는 컵(cup) 모양으로 형성될 수 있다. 이와 달리, 제 2 반도체 패턴(135)은 상기 채널 홀(200)을 채우는 필라(pillar) 형태로 형성될 수도 있다.

수직 절연 패턴(150)은 채널 홀(200)의 내부를 채우도록 형성될 수 있다.

도 8 및 도 13을 참조하면, 식각 장치는 채널 홀들(200) 사이의 몰드 절연막(TS)의 일부를 식각하여 트렌치(210)를 형성한다(S50). 트렌치(210)는 기판(W)의 일부를 노출시킬 수 있다.

도 8 및 도 14를 참조하면, 식각 장치는 트렌치(210) 내에 노출된 희생막(151)을 제거하여 리세스 영역을 형성하고, 박막증착장치는 리세스 영역 내에 수평 절연체(180) 및 게이트 전극(155)을 형성한다(S60). 리세스 영역은 트렌치(210)로부터 수평적으로 연장되어 형성되는 갭 영역일 수 있으며, 수직 절연체(140) 및 상부 절연막(110)의 측벽을 부분적으로 노출시키도록 형성될 수 있다. 수평 절연체(180)는 리세스 영역의 내벽을 덮도록 형성될 수 있다.

게이트 전극(155)은 수평 절연체(180) 상의 리세스 영역의 전부를 채우도록 형성될 수 있다. 수평 절연체(180) 및 게이트 전극(155)을 형성하는 단계(S60)는 상기 리세스 영역들을 차례로 채우는 수평 층 및 게이트 층(예를 들어, 금속 층)을 차례로 형성한 후, 트렌치(210) 내에서 수평 층 및 게이트 층을 제거하는 단계를 포함할 수 있다. 수평 절연체들(180)은 정보 저장 층을 포함할 수 있다. 수평 절연체(180)는, 수직 절연체(140)와 유사하게, 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 일 실시예에 따르면, 수평 절연체(180)는 전하 트랩형 비휘발성 메모리 트랜지스터의 블로킹 유전 층을 포함할 수 있다.

차례로 적층된 게이트 전극(155) 및 상부 절연막(110)은 적층 구조체(SS)로 정의될 수 있다.

도 8 및 도 15를 참조하면, 확산(diffusion) 장치 또는 이온주입 장치를 이용하여 트렌치(210) 내의 기판(W) 상에 공통 소스 영역(120)을 형성한다(S70). 공통 소스 영역(120)은 이온 주입 공정을 통해 형성될 수 있고, 트렌치(210)에 의해 노출된 상기 기판(W) 내에 형성될 수 있다. 공통 소스 영역(120)은 기판(W)과 PN 접합을 구성할 수 있다. 일 예에 따르면, 공통 소스 영역들(120)의 각각은 서로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 공통 소스 영역들(120)의 각각은 서로 다른 전위를 가질 수 있도록 전기적으로 분리될 수 있다. 일 예에 따르면, 공통 소스 영역들(120)은, 서로 다른 복수의 공통 소스 영역들(120)을 포함하는, 독립적인 복수의 소스 그룹들을 구성할 수 있으며, 소스 그룹들의 각각은 서로 다른 전위를 갖도록 전기적으로 분리될 수 있다.

도 8 및 도 16을 참조하면, 박막증착장치 및 식각장치는 공통 소스 영역(120) 상의 트렌치(210) 내에 전극 분리 패턴(300)을 형성한다(S80). 전극 분리 패턴(300)은 실리콘 산화물, 실리콘 질화물 또는 실리콘 산질화물 중의 적어도 하나로 형성될 수 있다. 예를 들어, 전극 분리 패턴(300)은 포토리소그래피 공정 및 식각 공정에 의해 패터닝될 수 있다. 채널 구조체(CS)는 전극 분리 패턴(300)으로부터 노출될 수 있다.

도 8 및 도 17을 참조하면, 박막증착장치 및 식각장치는 제 1 반도체 패턴(130) 및 채널 구조체(CS) 상에 콘택 플러그(170), 및 비트 라인(BL)을 형성한다(S90). 콘택 플러그(170)는 제 1 반도체 패턴(130) 및 채널 구조체(CS)에 연결될 수 있다. 예를 들어, 콘택 플러그(170)는 제 1 반도체 패턴(130) 및 채널 구조체(CS)의 상부 영역을 리세스한 후, 상기 리세스된 영역 내에 채워진 도전 물질에 의해 형성될 수 있다.

비트 라인(BL)은 콘택 플러그(170)와 전극 분리 패턴(300) 상에 형성될 수 있다. 비트 라인(BL)은 콘택 플러그(170)를 통해 제 1 반도체 패턴(130) 및 제 2 반도체 패턴(135)에 전기적으로 연결될 수 있다.

이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

1. 챔버;
   상기 챔버 내에 배치되고, 기판을 수납하는 정전 척;
   상기 정전 척에 제 1 피크 펄스, 및 상기 제 1 피크 펄스보다 낮은 제 1 기저 펄스를 포함하는 소스 파워를 제공하여 상기 챔버 내에 플라즈마를 생성시키고, 상기 제 1 피크 펄스와 다른 제 2 피크 펄스 및 상기 제 1 기저 펄스보다 낮은 제 2 기저 펄스를 포함하는 바이어스 파워를 제공하여 상기 플라즈마를 상기 기판에 집중 및 가속시키는 파워 공급부;
   상기 제 1 및 제 2 피크 펄스들 각각의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 매쳐; 및
   상기 제 2 피크 펄스의 온 구간을 상기 제 1 피크 펄스의 온 구간보다 길게 증가시켜 상기 제 1 기저 펄스의 임피던스를 상기 플라즈마의 임피던스에 매칭시키는 튜닝 제어부를 포함하는 플라즈마 처리 장치.
   
2. 제 1 항에 있어서,
   상기 제 1 피크 펄스와 상기 제 1 기저 펄스는 제 1 펄스에 따라 주기적으로 반복되고,
   상기 제 2 피크 펄스와 상기 제 2 기저 펄스는 제 2 펄스에 따라 주기적으로 반복되고,
   상기 제 1 펄스 및 제 2 펄스의 각각은 5KHz의 펄스 주파수를 갖는 플라즈마 처리 장치.
   
3. 제 1 항에 있어서,
   상기 제 1 펄스는 제 2 펄스의 듀티 사이클보다 작은 듀티 사이클을 갖되,
   상기 제 1 펄스의 듀티 사이클은 70%인 플라즈마 처리 장치.
   
4. 제 3 항에 있어서,
   상기 제 2 피크 펄스의 온 구간은 상기 제 1 피크 펄스의 온 구간과 동일한 기준 펄스 구간을 포함하는 플라즈마 처리 장치.
   
5. 제 4 항에 있어서,
   상기 제 2 펄스의 듀티 사이클은 80%인 플라즈마 처리 장치.
   
6. 제 4 항에 있어서,
   상기 제 2 피크 펄스의 온 구간은 상기 기준 펄스 구간과 상기 제 2 기저 펄스의 오프 구간 사이의 펄스 하강 구간을 더 포함하되,
   상기 기준 펄스 구간은 140μsec이고,
   상기 펄스 하강 구간은 20μsec이고,
   상기 제 2 기저 펄스의 오프 구간은 40μsec인 플라즈마 처리 장치.
   
7. 제 4 항에 있어서,
   상기 제 2 펄스의 듀티 사이클은 72.5%인 플라즈마 처리 장치.
   
8. 제 4 항에 있어서,
   상기 제 2 피크 펄스의 온 구간은 상기 기준 펄스 구간과 상기 제 2 기저 펄스의 오프 구간 사이의 추가 연장 구간을 더 포함하되,
   상기 기준 펄스 구간은 140μsec이고,
   상기 추가 연장 구간은 5μsec이고,
   상기 제 2 기저 펄스의 오프 구간은 55μsec인 플라즈마 처리 장치.
   
9. 제 1 항에 있어서,
   상기 제 1 피크 펄스의 온 구간은 140μsec이고,
   상기 제 1 기저 펄스의 온 구간은 60μsec인 플라즈마 처리 장치.
   
10. 제 1 항에 있어서,
    상기 소스 파워는 60MHz의 주파수를 갖고,
    상기 바이어스 파워는 400KHz의 주파수를 갖는 플라즈마 처리 장치.
    

Images