KR20200115115A - 행 해머 완화의 호스트 지원을 위한 리프레시 커맨드 제어 - Google Patents
행 해머 완화의 호스트 지원을 위한 리프레시 커맨드 제어 Download PDFInfo
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Abstract
내부 행 해머 완화를 갖는 메모리 디바이스가 메모리 제어기에 결합된다. 메모리 제어기 또는 호스트는 추가적인 리프레시 사이클들 또는 리프레시 커맨드들을 전송함으로써 행 해머 완화를 지원할 수 있다. 여분의 리프레시 커맨드에 응답하여, 메모리 디바이스는 표준 데이터 무결성을 위한 리프레시 대신에 행 해머 완화를 위한 리프레시를 수행할 수 있다. 메모리 제어기는 메모리 디바이스에 전송된 활성화 커맨드들의 수를 추적할 수 있고, 임계 수의 활성화 커맨드들에 응답하여, 메모리 제어기는 추가적인 리프레시 커맨드를 전송한다. 여분의 리프레시 커맨드에 의해, 메모리 디바이스는, 단순히 어떤 시간 기간 동안 액세스되지 않았던 행을 리프레시하는 대신에, 잠재적인 공격자 행의 잠재적 희생 행들을 리프레시할 수 있다.
Description
설명은 일반적으로 컴퓨터 메모리 시스템에 관련되고, 더 구체적인 설명은 행 해머 이벤트(row hammer event)들의 완화와 관련된다.
컴퓨터 디바이스들의 크기가 계속 감소하고 그 용량 및 능력이 계속 증가함에 따라, 컴포넌트들을 제조하기 위해 사용되는 최소 디바이스 기하 구조(geometry)들은 계속 감소한다. 메모리 디바이스 기하 구조에서의 감소는 계속적인 시스템 스케일링을 가능하게 하지만, 이는 행 해머 또는 행 교란 이벤트로 인한 데이터 손실 잠재성을 초래한다. "행 해머"는 어떤 시간 기간 내에 타겟 행 또는 공격자 행(aggressor row)에의 반복된 액세스에 의해 야기되는 장애를 지칭한다. 공격자 행에의 액세스를 위한 반복된 활성화는 타겟/공격자 행에 인접하거나 근접한 희생 행에서의 장애를 야기할 수 있는데, 여기서 타겟 행의 반복된 활성화는 희생 행의 패스게이트에 걸친 전하의 이주(migration)를 야기하여, 희생 행의 비결정론적 상태를 초래한다. 행 해머는 DRAM(dynamic random access memory) 디바이스들에서 공지된 문제이다.
감소하는 디바이스 기하 구조에 의해, 행 해머 이벤트를 야기할 수 있는 특정 행에 대한 활성화의 횟수는 500K에서 300K로 되었고, 이제 100K에 있는 것으로 예상되고, 심지어 약 30K-50K 활성화의 범위까지 감소하고 있다. 행 해머 이벤트들이 더 적은 횟수의 활성화에 의해 야기됨에 따라, 리프레시 윈도우 내에서 더 많은 행들이 공격자들일 수 있고, 데이터 손실의 위험을 감소시키기 위해 더 많은 행 해머 완화가 필요하게 된다.
메모리 제어기에 의해 관리되는 전통적인 행 해머 완화는 메모리 제어기에 상당한 부담을 주고, 메모리 제어기와 DRAM 사이의 관리 조정은 메모리 버스 대역폭에 부담을 준다. 대부분의 DRAM 디바이스들은 이제 행 해머 리프레시를 수행하기 위해, 전형적으로 리프레시 사이클들을 "훔치기(stealing)"함으로써, 내부적으로 행 해머 완화를 다룬다. 따라서, DRAM 디바이스 자체가 메모리 제어기에 의해 발행되는 리프레시 사이클들이 행 해머 완화를 위해 얼마나 많이 사용될지를 결정한다.
그러나, 행 해머 임계값이 낮아짐에 따라, 메모리 디바이스는 디바이스에서 데이터 무결성을 손상시키지 않고서 합리적으로 취해질 수 있는 것보다 더 많은 리프레시를 훔칠 필요가 있을 것이다. 하나의 옵션은 리프레시 레이트를 증가시키는 것이다. 그러나, 리프레시 레이트를 증가시키는 것은, 심지어 행 해머 리프레시가 필요하지 않을 때에도, 전력 및 대역폭에 대해 메모리 서브시스템에 대한 지속적인 요건을 부여할 것이다. 따라서, 리프레시 레이트를 변경하는 것은 행 해머 상태들이 존재하지 않을 때 오버-리프레시(over-refreshing)의 위험 때문에 비효율적일 것이다.
이하의 설명은 구현의 예로서 주어진 도시들을 갖는 도면들에 대한 논의를 포함한다. 도면은 제한이 아닌 예로서 이해되어야 한다. 본 명세서에서 사용되는 바로는, 하나 이상의 예에 대한 참조는 본 발명의 적어도 하나의 구현에 포함된 특정의 특징, 구조, 또는 특성을 설명하는 것으로서 이해되어야 한다. 본 명세서에 등장하는 "하나의 예에서" 또는 "대안의 예에서"와 같은 문구들은 본 발명의 구현들의 예들을 제공하는데, 반드시 모두 동일한 구현을 가리키는 것은 아니다. 그러나, 그것들은 또한 반드시 상호 배타적인 것도 아니다.
도 1은 호스트 지원에 의해 행 해머 완화를 수행하는 시스템의 실시예의 블록도이다.
도 2는 행 해머 완화 리프레시를 위한 초과 외부 리프레시들에 대한 커맨드 시퀀싱의 예의 타이밍도이다.
도 3은 행 해머 완화를 지원하기 위한 호스트로부터의 여분의 외부 리프레시들이 구현될 수 있는 메모리 서브시스템의 예의 블록도이다.
도 4는 상이한 메모리 부분들에 대한 행 해머 완화 정보를 추적하는 다중 카운터의 예의 블록도이다.
도 5는 호스트 지원 행 해머 완화를 지원하는 시스템의 커맨드 진리표에서의 선택된 커맨드들의 예의 표현이다.
도 6은 호스트 지원 행 해머 완화를 위한 프로세스의 예의 흐름도이다.
도 7은 호스트 지원 행 해머 완화가 구현될 수 있는 메모리 서브시스템의 예의 블록도이다.
도 8은 호스트 지원 행 해머 완화가 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다.
도 9는 호스트 지원 행 해머 완화가 구현될 수 있는 모바일 디바이스의 예의 블록도이다.
일부 또는 모든 예들을 묘사할 수 있는 도면들의 비제한적인 설명들 및 다른 잠재적인 구현들을 포함하여, 특정 상세 사항들 및 구현들의 설명들이 뒤따라 온다.
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도 5는 호스트 지원 행 해머 완화를 지원하는 시스템의 커맨드 진리표에서의 선택된 커맨드들의 예의 표현이다.
도 6은 호스트 지원 행 해머 완화를 위한 프로세스의 예의 흐름도이다.
도 7은 호스트 지원 행 해머 완화가 구현될 수 있는 메모리 서브시스템의 예의 블록도이다.
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도 9는 호스트 지원 행 해머 완화가 구현될 수 있는 모바일 디바이스의 예의 블록도이다.
일부 또는 모든 예들을 묘사할 수 있는 도면들의 비제한적인 설명들 및 다른 잠재적인 구현들을 포함하여, 특정 상세 사항들 및 구현들의 설명들이 뒤따라 온다.
본 명세서에 설명된 바와 같이, 행 해머 완화는 호스트 지원되고 메모리 디바이스 관리된다. 메모리 디바이스는 내부 행 해머 완화를 수행하고, 메모리 제어기 또는 호스트는 추가적인 리프레시 사이클들 또는 리프레시 커맨드들을 전송함으로써 행 해머 완화를 지원할 수 있다. 시스템은 불필요한 리프레시를 위한 전력 및 대역폭의 사용을 방지하기 위해 추가적인 리프레시 사이클들을 전송할 필요성을 추적할 수 있다.
예를 들어, 메모리 제어기는 메모리 디바이스에 전송된 활성화 커맨드들의 수를 추적할 수 있고, 임계 수의 활성화 커맨드들에 응답하여, 메모리 제어기는 추가적인 리프레시 커맨드를 전송한다. 여분의 리프레시 커맨드에 응답하여, 메모리 디바이스는 표준 데이터 무결성을 위한 리프레시 대신에 행 해머 완화를 위한 리프레시를 수행할 수 있다. 여분의 리프레시 커맨드에 의해, 메모리 디바이스는, 단순히 어떤 시간 기간 동안 액세스되지 않았던 행을 리프레시하는 대신에, 잠재적인 공격자 행의 잠재적 희생 행들을 리프레시할 수 있다. 그러한 구현에서, 메모리 디바이스는 행 해머 완화를 수행하기 위해 쓸 수 있는 충분한 리프레시 사이클들을 가질 것이지만, 초과 사이클들은 단순히 리프레시 레이트를 증가시키는 대신에 여전히 효과적으로 온 디맨드(on demand)일 수 있다. 여분의 리프레시 커맨드들은 초과 리프레시 커맨드들로서 지칭될 수 있다. 일 예에서, 여분의 리프레시 커맨드들은 행 해머 문제들을 해결하도록 설계된 호스트로부터의 RFM(refresh management) 커맨드들로서 발행될 수 있다.
호스트 제어기 또는 메모리 제어기는, 행 해머 완화에 필요한 여분의 리프레시들을 보상하기 위해, 추가적인 리프레시 커맨드들을 메모리 디바이스들, 예를 들어, DRAM(dynamic random access memory) 디바이스들에 전송한다. 추가적인 리프레시 사이클들을 제공하는 것은 메모리 디바이스로 하여금 표준 리프레시 동작을 위한 충분한 리프레시 사이클들을 여전히 제공함으로써 데이터 무결성을 손상시키지 않고도 사이클들을 훔치는 것을 가능하게 할 수 있다. 일 예에서, 메모리 제어기는 얼마나 많은 활성화 커맨드들이 메모리 디바이스에 전송되었는지에 의해 전송할 여분의 리프레시 커맨드들의 수를 결정한다. 메모리 디바이스에 전송되는 활성화들의 수와 메모리 디바이스가 행 해머 완화를 수행하기 위해 훔칠 필요가 있는 리프레시들의 수 사이에 높은 상관 관계가 존재한다.
제공된 대로의 호스트 지원 행 해머 완화는 호스트 제어기에서의 TRR(target row refresh) 프로토콜들에 대한 필요성을 제거할 수 있다. TRR은 제어기가 그 자신의 모니터링에 의해 또는 메모리 디바이스로부터의 시그널링에 의해 잠재적인 행 해머 이벤트를 인식하게 될 때 발생한다. TRR에 의해, 제어기는 타겟 행을 표시하는 특정 리프레시 커맨드를 전송할 수 있고, 메모리 디바이스는 희생 행 또는 희생 행들을 리프레시할 것이다. 호스트 지원 행 해머 완화는 제어기가 TRR 커맨드에 대한 타겟 행을 알 것을 요구하지 않는다. 덧붙여, 호스트 지원 행 해머 완화는, 특정 타겟 행이 임계 수의 활성화의 대상인지에 관심 가질 것 없이, 일반적으로 활성화의 수를 봄으로써 행 해머 완화에 대한 필요성을 단순하게 근사화할 수 있다.
호스트 지원 행 해머 완화는 메모리 디바이스의 제어에 있어서 어떤 행들을 리프레시할지에 대해 이뤄질 결정을 남겨 놓는다. 리프레시의 내부 동작에서는 꽤 많은 마진이 있는 경향이 있고, 메모리 디바이스 제조자들은 단순히 최악 경우의 시나리오들에 대해 동작하는 것이 아니라, 그들 자신의 디바이스들에 대한 특정 능력들 및 필요성들을 알고 있다. 이러한 능력은 메모리 디바이스로 하여금 디바이스-특정적 또는 제조자-특정적 방식으로 행 해머 완화 및 리프레시 제어를 수행하는 것을 허용한다. 따라서, 예를 들어, DRAM 제조자들은 자신들이 데이터 무결성에 영향을 미치지 않고 얼마나 많은 리프레시들을 안전하게 훔칠 수 있는지를 알고 있고, 어떠한 완화이든지 간에 그들의 특정 디바이스들에 대해 이치에 맞는 것을 수행할 수 있다.
도 1(WAS 1)은 호스트 지원에 의해 행 해머 완화를 수행하는 시스템의 실시예의 블록도이다. 시스템(100)은 메모리 제어기(110)에 결합되는 메모리 디바이스(120)를 포함하며, 이 메모리 제어기는 호스트 제어기 또는 간단히 제어기라고도 지칭될 수 있다. 메모리 디바이스(120)는 메모리 셀들의 인접한 행들을 갖는 임의 유형의 메모리 기술을 포함할 수 있는데, 여기서 데이터는 워드라인 또는 그 등가물을 통해 접근 가능하다. 일 예에서, 메모리 디바이스(120)는 DRAM 기술을 포함한다. 메모리 디바이스(120)의 행들은 결정론적 상태를 유지하기 위해 리프레시될 필요가 있다.
메모리 디바이스(120)는 메모리 셀들 또는 스토리지 셀들의 어레이를 나타내는 메모리 어레이(130)를 포함한다. 메모리 셀은 데이터의 한 비트, 또는 다중 레벨 셀의 경우 다중 비트를 저장한다. 메모리 어레이(130)는 잠재적인 행 해머 상황들의 표현을 포함한다. 예를 위해, 메모리 어레이(130)는 뱅크(140) 및 뱅크(150)를 보여준다. 메모리 어레이(130)는 다중 뱅크를 포함할 수 있다는 것을 이해할 것이다. 일반적으로, 메모리의 뱅크 또는 서브 뱅크는 또 다른 뱅크 또는 서브 뱅크의 메모리 셀들과 별개로 어드레싱 가능한 메모리 셀들을 포함하고, 따라서 메모리 어레이(130)의 또 다른 부분과 병렬로 액세스 가능하다. 메모리 어레이(130)는 시스템(100)에 도시되지 않은 부분들을 포함할 수 있다.
메모리 디바이스(120)는 액세스 커맨드에 기초하여 열에 전하를 인가하는 회로를 나타내는 열 디코더(dec)(132)를 포함한다. 일 예에서, 회로는 CAS(column address strobe) 커맨드에 응답하여 열을 선택한다. 메모리 디바이스(120)는 메모리 액세스 커맨드에 기초하여 행들에 선택 전압들을 인가하는 회로를 나타내는 행 디코더(dec)(134)를 포함한다. 일 예에서, 회로는 RAS(row address strobe) 커맨드에 응답하여 행을 선택한다.
메모리 제어기(110)는 메모리 디바이스(120)에 대한 커맨드들을 생성하기 위한 커맨드 로직(112)을 포함한다. 커맨드들은 기입 커맨드들 또는 판독 커맨드들과 같은 커맨드들을 포함할 수 있다. 커맨드들은 활성화 커맨드들, 프리차지 커맨드들, 리프레시 커맨드들, 또는 다른 커맨드들을 또한 포함할 수 있다. 일 예에서, 메모리 제어기(110)는 메모리 디바이스(120)의 리프레시를 제어하기 위한 로직을 나타내는 리프레시 로직(172)을 포함한다. 리프레시 로직(172)은 메모리 디바이스(120)의 리프레시에 대한 필요성 및 리프레시 커맨드들의 전송을 추적하기 위한 레지스터 공간을 결정하기 위한 하나 이상의 카운터를 포함할 수 있다. 리프레시 커맨드들은 메모리 디바이스가 메모리 제어기(110)로부터의 클록 신호에 따라 계속 동작하는 외부 리프레시 커맨드들(예를 들어, REF, REFpb)을 포함할 수 있다. 리프레시 커맨드들은 메모리 디바이스가 메모리 제어기로부터의 클록 신호에 기초하는 대신에 내부 클록상에서 동작하는 셀프 리프레시 커맨드(예를 들어, SRE)를 포함할 수 있다. 외부 리프레시는 커맨드의 완료를 위한 특정 윈도우를 가지며, 셀프 리프레시는 메모리 디바이스가 비특정적 시간량 동안 내에 있을 수 있는 상태이다.
메모리 제어기(110)는 메모리 디바이스(120)에의 커맨드들의 시퀀스들의 스케줄링 및 전송을 관리하는 스케줄러(116)를 포함한다. 스케줄러(116)는 커맨드들의 순서뿐만 아니라 커맨드들에 대한 타이밍 요건들을 결정하기 위한 로직을 포함한다. 메모리 제어기(110)는 어떤 커맨드들을 전송할지에 대한 결정을 내려야만 한다. 이것은 또한 타이밍 요건들을 준수하는 것을 보장하기 위해 커맨드들의 순서에 대한 결정을 내릴 것이다. 스케줄러(116)는 메모리 제어기(110)가 커맨드들 및 타이밍에 관한 특정 결정들을 내리는 것을 가능하게 할 수 있다. 일 예에서, 스케줄러(116)는 리프레시 윈도우 동안에 얼마나 많은 외부 리프레시 커맨드들을 전송할지를 결정한다. 스케줄러(116)는 행 해머 완화를 가능하게 하기 위해 여분의 리프레시 커맨드를 생성할 수 있다.
일 예에서, 메모리 제어기(110)는 제어기가 임계 수의 활성화 커맨드들 또는 활성화들이 메모리 디바이스(120)에 전송되었을 때를 결정할 수 있게 하는 행 해머(row hammer, RH) 로직(174)을 포함한다. 예를 들어, 행 해머 로직(174)은 잠재적인 행 해머 상태들을 모니터링하는 하나 이상의 카운터 또는 다른 로직을 포함할 수 있다. 일 예에서, 행 해머 로직(174)은 활성화 카운터가 임계 수에 도달했을 때를 결정하기 위한 비교기를 포함한다. 일 예에서, 임계 수는, 레지스터(122)에서와 같이 모드 레지스터 또는 다른 레지스터 또는 구성에 의해 그런 것처럼 프로그램가능하다. 메모리 제어기(110)는 구성을 판독하고 그것을 레지스터에 저장하거나 또는 메모리 제어기(110)에 내부적으로 다른 디바이스에 저장할 수 있다(구체적으로 도시되지 않음).
메모리 제어기(110)는 I/O(input/output) 하드웨어(114)를 포함한다. I/O(114)는 메모리 제어기(110)가 하나 이상의 버스를 통해 메모리 디바이스(120)에 접속할 수 있게 하는 송수신기들 및 신호 라인 인터페이스 하드웨어를 나타낸다. I/O(114)는 메모리 제어기(110)가 메모리 디바이스(120)에 커맨드들을 전송할 수 있게 한다. 메모리 제어기(110)는 메모리 디바이스들(120)에 전송하기 위한 커맨드들의 시퀀스를 버퍼링하는 버퍼(176)를 포함한다. 일 예에서, 버퍼(176)는 스케줄러(116)의 일부이다. 스케줄러(116)는 커맨드들 및 전송할 커맨드들의 순서를 결정하고, 이것은 이후 I/O(114)를 통한 송신을 위해 버퍼(176)에 큐잉될 수 있다.
행 해머 상태의 예시를 위해, 메모리 어레이(130)는 뱅크(140) 내의 타겟 행(142)을 포함한다. 물리적으로 근접한 행 또는 물리적으로 인접한 행은 행에 대한 리프레시 동작 전의 시간 기간 내에 타겟 행(142)에 대한 반복된 액세스에 기초한 행에 저장된 하나 이상의 값의 의도하지 않은 프로그래밍 또는 교란으로부터 손해를 입을 수 있다. 희생 행(144)은 타겟 행(142)이 반복적으로 액세스될 때 행 해머를 겪는 행을 나타낸다. 희생 행(144)이 행 해머 이벤트의 위험에 처했을 때, 타겟 행(142)을 공격자 행이라고 지칭할 수 있다. 타겟 행(142)에 대한 희생 행인 뱅크(140) 내의 또 다른 행이 있을 수 있다.
일 예에서, 뱅크(140)는 또한 타겟 행(146)을 포함한다. 타겟 행(146)이 뱅크 경계에 또는 그 근처에 있다고 고려하자. 메모리 어레이(130) 내의 행들은 행들이 상이한 뱅크들에 있다 하더라도 상이하지 않은 간격을 가질 수 있다는 것을 이해할 것이다. 오히려, 하나의 뱅크를 또 다른 뱅크와 분리하는 것은 선택 또는 디코딩 하드웨어 요소들에 의해 정의될 수 있다. 따라서, 행들의 물리적 레이아웃의 아키텍처에 의존하여, 뱅크(150)의 경계상의 행은 또한 타겟 행(146)에 대한 액세스에 기초한 행 해머 이벤트에 대한 위험에 처할 수 있다. 일 예에서, 타겟 행에 대한 반복된 액세스는 다중 인접 행의 교란을 야기할 수 있다. 도시된 바와 같이, 타겟 행(146)은 행 해머 이벤트들을 뱅크(140)의 희생 행(148) 및 뱅크(150)의 희생 행(152) 둘 다에 초래할 수 있다.
메모리 디바이스(120)는 메모리 제어기(110)의 I/O(114)와 인터페이싱하기 위한 I/O(126)를 포함한다. I/O(126)는, 다른 커맨드들 중에서도, I/O(114)에의 대응하는 신호 라인들을 가져서 활성화 및 리프레시 커맨드들을 수신하도록 커맨드들 및 어드레스 정보를 수신한다. 일 예에서, I/O(126)는 데이터 버스에 대한 인터페이스를 포함하여 메모리 제어기(110)와 데이터를 교환한다.
메모리 디바이스(120)는 레지스터(122)를 포함하는데, 이것은 메모리 디바이스(120)의 동작에 관련된 구성 정보 또는 값들을 저장하는 하나 이상의 레지스터 또는 저장 위치를 나타낸다. 일 예에서, 레지스터(122)는 하나 이상의 모드 레지스터를 포함한다. 일 예에서, 레지스터(122)는 메모리 디바이스(120)에 내부적으로 리프레시의 인가를 제어하는 구성 정보를 포함한다. 일 예에서, 레지스터(122)는 행 해머 상태 전의 활성화들의 임계 수와 같은, 행 해머 동작에 관련된 정보를 포함한다.
메모리 디바이스(120)는 제어기(180)를 포함하는데, 이것은 메모리 디바이스에 국지적인 제어기를 나타낸다. 제어기(180)는 커맨드들에 응답하여 동작들을 실행하는 하드웨어 로직을 포함한다. 제어기(180)는 메모리 디바이스에서 하드웨어 로직 및 제어 동작들 및 동작들의 시퀀스들을 제어하기 위한 소프트웨어 또는 펌웨어 로직을 포함한다. 일 예에서, 제어기(180)는 리프레시 로직(160)을 포함한다. 일 예에서, 제어기(180)는 RH 카운터(124)를 포함한다. 제어기(180)는 I/O(126)를 관리한다.
일 예에서, 메모리 디바이스(120)는 메모리 어레이(130)의 리프레시를 관리하기 위한 메모리 디바이스(120) 내의 로직을 나타내는 리프레시 로직(160)을 포함한다. 일 예에서, 리프레시 로직(160)은 리프레시(ref) 카운터(162) 및 행 해머(RH) 로직(164)을 포함한다. 리프레시 카운터(162)는 리프레시될 행의 어드레스를 표시할 수 있다. 리프레시 카운터(162)는, 상이한 뱅크들 또는 서브 뱅크들이 리프레시에 대해 식별된 상이한 어드레스들을 가질 수 있으므로 다중 카운터를 나타낼 수 있다. 행 해머 로직(164)은 메모리 디바이스(120)가 행 해머 완화를 관리하는 것을 가능하게 한다. 행 해머 로직(164)은 하나 이상의 카운터, 리스트들 또는 잠재적인 공격자 행들, 또는 행 해머 완화를 수행하는 다른 로직을 포함할 수 있다. 일 예에서, 행 해머 완화는 활성화 커맨드를 수신하는 마지막 행 어드레스의 잠재적 희생 행들의 리프레시를 수행함으로써 발생한다. 이러한 접근법에 수반되는 휴리스틱(heuristic)은, 어떤 행이 해머링되고 있을 때, 그 행은 행 해머 완화를 위해 사용하기 위해 리프레시 커맨드를 수신하기 전에 그 어드레스가 활성화 커맨드를 방금 수신한 행일 가능성이 가장 크다는 것을 인식한다. 평균적으로, 그러한 접근법은 충분한 행 해머 완화 동작들이 수행된다면 잠재적 희생 행들을 리프레시할 것이다.
일 예에서, 메모리 디바이스(120)는 하나 이상의 행 해머(RH) 카운터(124)를 포함한다. 카운터(124)는 행 해머 검출 로직이거나 이를 포함할 수 있다. 일 예에서, 메모리 디바이스(120)는 잠재적인 행 해머 상태들을 검출하고 행 해머 이벤트와 연관된 위험을 완화하기 위한 동작들을 수행한다. 일 예에서, 카운터(124)는 반복적으로 액세스되고 있는 하나 이상의 행과 연관된 카운트를 유지한다. 예를 들어, 카운터(124)는 리프레시 윈도우 내에서 가장 높은 활성화 카운트들을 갖는 행들의 선택적 어드레스(addr) 리스트를 유지할 수 있다. 카운트들은 리프레시 후에 리셋될 수 있다.
행당 활성화들의 수를 추적하는 것은, 특정 메모리 디바이스들에서 뱅크당 1백만개 카운터 이상이 요구될 것이므로, 비실용적일 것이라는 점이 이해될 것이다. 메모리 디바이스는 전형적으로 휴리스틱을 이용하거나 또는 행 해머 완화를 적용할 확률들에 기초하여 수행한다. 모든 행들에 대한 활성화들을 추적하는 대신에, 선택된 행들만이 추적될 수 있다. 카운터가 임계 수에 도달할 때, 리프레시 로직(160)은 행 해머 리프레시를 수행할 수 있다. 그러한 구현에서, 새로운 행이 활성화될 때마다 가장 낮은 카운트가 교체될 수 있다. 일 예에서, 카운터(124)는 가장 높은 활성화 수를 갖는 행들의 리스트를 유지하고, 외부 리프레시 커맨드가 수신될 때 가장 높은 활성화 수를 갖는 행 또는 행들에 대한 행 해머 완화를 수행한다. 이와 같으므로, 리프레시 로직(160)은 행 해머 리프레시 완화를 수행하기 전에 임계 수에 도달할 때까지 반드시 대기해야 하는 것은 아니다.
또 다른 휴리스틱 기술은 활성화를 수신한 랜덤하게 선택된 행에 대해 행 해머 리프레시를 랜덤하게 할당하는 것이다. 그러한 구현은 최근에 활성화된 행의 어드레스를 선택적으로 저장하기 위한 카운터(124)만을 필요로 할 수 있다. 이론적으로, 반복적으로 활성화되는 행은 행 해머 완화 리프레시를 위해 랜덤하게 선택될 가능성이 더 높을 것이다. 따라서, 확률적인 견지에서, 해머링되고 있거나 반복적으로 액세스되는 행들은 또한 행 해머 완화를 위해 선택될 가능성이 더 많은 행들이다. 이러한 접근법의 로직 및 회로 요건들은 행들의 리스트를 유지하기 위해 요구되는 것보다 더 단순하지만, 행 해머 완화에 있어서 덜 정확하다.
리프레시 로직(160)은 메모리 어레이(130) 내의 행들의 리프레시를 제어하기 위한 메모리 디바이스(120) 내의 로직을 나타낸다. 리프레시 로직(160)은 메모리 제어기(110)의 리프레시 로직(172)에 의해 전송된 외부 리프레시 커맨드들에 응답한다. 리프레시 로직(160)은 메모리 디바이스(120)의 셀프 리프레시 동작 동안 리프레시의 동작을 제어한다. 리프레시 로직(160)은 스케줄링된 리프레시 동작들에 대한 행 어드레스들을 추적하기 위한 리프레시(ref) 카운터(162)를 포함한다. 스케줄링된 리프레시 동작들은 모든 행들이 리프레시 기간 내에 리프레시되는 것을 보장하기 위해 순차적 행들의 리프레시를 포함한다. 메모리 제어기(110)의 리프레시 로직(160)은 리프레시 요건들을 충족시키기 위해 충분한 리프레시 동작들이 메모리 디바이스(120)에 대해 스케줄링되는 것을 보장하는 것을 담당한다.
일 예에서, 리프레시 로직(172)은 리프레시 기간에 필요한 것보다 더 많은 리프레시 동작들을 스케줄링할 것이다. 설명된 바와 같이, 행 해머 로직(174)은, 메모리 디바이스(120)에 전송되는 활성화들의 수에 기초하여, 행 해머 완화를 위해 사용하기 위해 리프레시 로직(160)에 대한 여분의 또는 초과 리프레시들을 제공할 수 있다. 메모리 제어기(110)에 의해 제공되는 추가적인 행 해머 완화 리프레시들에 의해, 심지어 휴리스틱 접근법들도 행 해머링으로 인한 데이터 손실의 가능성을 상당히 감소시킬 것이라는 점이 이해될 것이다.
일 예에서, 리프레시 로직(160)은 행 해머 완화를 위한 리프레시 동작들을 제공하는 행 해머 로직(164)을 포함한다. 행 해머 완화는 행 교란을 회피하기 위한 잠재적 희생 행들의 리프레시를 지칭한다. 동작 시에, 카운터(124)는 행 해머 로직(164)에 타겟 행을 표시할 수 있고, 행 해머 로직은 리프레시 로직(160)에 의한 "리프레시 훔치기(refresh stealing)"를 트리거링할 수 있다. 리프레시 훔치기는 리프레시 로직(160)이 리프레시 카운터(162)에 표시된 행의 리프레시를 수행하는 대신에 표시된 타겟 행과 연관된 희생 행들의 리프레시를 수행하는 것을 지칭한다. 따라서, 행 해머 완화 리프레시 동작들은 리프레시 행 포인터 또는 카운터에 대하여 비순차적이다. 행 해머 완화는 전체 리프레시 동작 또는 리프레시 사이클의 모든 리프레시들, 또는 단순히 리프레시 동작의 하나 이상의 리프레시를 훔치는 것을 포함할 수 있다. (이하에 더 상세히 설명되는) 행 해머 리프레시로서 태깅되거나 표시되는 커맨드에 대해, 또는 리프레시 로직(160)이 리프레시 커맨드가 시간상 활성화 임계가 도달되는 것과 부합하는 것으로 결정할 때, 로직은 행 해머 완화를 위해 모든 사이클들을 사용하는 것이 안전하다고 결정할 수 있다.
외부 리프레시 커맨드에 응답하여, 메모리 디바이스(120)는 전형적으로 다중의 행의 리프레시를 수행한다. 리프레시 동작은 단일 리프레시 커맨드에 응답하여 리프레시될 모든 행들의 리프레시를 지칭한다. 리프레시 동작은 시간 tRFC(row refresh cycle time)를 가지며, 리프레시 기간 또는 리프레시 윈도우에서의 리프레시 동작들 사이에 tREFI(refresh interval time)의 평균 리프레시 간격이 있을 것이다. 리프레시 기간은 행에서의 데이터의 손실을 회피하기 위해 임의의 주어진 행의 리프레시들 사이의 시간을 지칭한다. 리프레시는 리프레시 커맨드에 응답하여 리프레시될 모든 행들 중 단일 행의 리프레시를 지칭할 수 있고, 단일 리프레시 동작이 다중 리프레시를 포함하기 때문에 tRFC보다 작은 시간을 가진다.
뱅크(140)에 도시된 것과 같이, 동일한 뱅크에 다중의 타겟 행이 있을 수 있다는 것이 이해될 것이다. 행 해머에 대한 크리티컬 수(critical number)가 감소함에 따라, 행 교란을 야기하는데 필요한 활성화들의 수가 계속 감소하기 때문에, 잠재적인 공격자 행들의 수는 증가할 것이다. 따라서, 리프레시 기간마다 필요한 행 해머 완화 동작들의 수는 계속 증가한다. 더 많은 행 해머 완화 동작들을 허용하기 위해, 메모리 제어기(110)는 얼마나 많은 활성화 커맨드들이 전송되었는가를 결정한 것에 구체적으로 기초하여 더 많은 외부 리프레시 커맨드들을 전송한다. 리프레시(외부적이든 또는 내부적이든)는 메모리 제어기 및 메모리 디바이스가 행에 대한 어떤 액세스도 없을 것이라는 것을 보장할 수 있는 유일한 시간이다. 상이한 뱅크들이 상이한 시간들에서 리프레시될 수 있고, 따라서 상이한 시간들에서의 액세스를 위해 이용불가능할 수 있다는 것을 이해할 것이다. 리프레시되지 않고 있는 뱅크들이 액세스될 수 있고, 따라서 스케줄러(116)는 상이한 뱅크들의 리프레시들의 스케줄링을 관리할 것이다.
메모리 제어기(110)의 행 해머 로직(174)은 추가적인 리프레시 커맨드들의 전송을 트리거링하기 위해 메모리 디바이스(120)로 전송되는 활성화 커맨드들의 수를 추적할 수 있다. 그러한 메커니즘은 메모리 디바이스(120)가 추가적인 리프레시들에 대한 필요성을 추적하도록 하고 메모리 제어기에 시그널링하려고 시도하는 것보다 훨씬 더 간단하다. 행 해머 로직(174)이 초과 리프레시들을 전송하기 위한 임계값들을 추적할 때, 동작은 활성화 임계값과 같은 구성가능한 파라미터들에 기초하여 수행될 수 있다. 이러한 접근법은 상이한 동작 조건들, 상이한 디바이스들 또는 제조자들, 또는 추가적인 행 해머 완화에 대한 필요성에 영향을 미칠 수 있는 다른 변수들에 대한 구성가능성을 가능하게 한다.
행 해머 로직(174)의 동작은 상이한 구현들에 대해 달라질 수 있다. 일 예에서, 행 해머 로직(174)은 시간 윈도우와 무관하게 프로그램가능 임계값에 도달했을 때마다 추가적인 리프레시 커맨드를 전송한다. 일 예에서, 행 해머 로직(174)은 특정 시간 세그먼트 내에 카운트에 도달했을 때에만 추가적인 리프레시를 전송한다. 예를 들어, 카운트는 각각의 정상 리프레시 기간에 대해 리셋될 수 있고, 카운트는 리프레시 윈도우 내에 임계값에 도달한다면 추가적인 외부 리프레시만을 트리거링할 것이다.
일 예에서, 추가적인 리프레시 커맨드를 전송하기 위한 관심 기간은 슬라이딩 윈도우이다. 슬라이딩 윈도우는 예를 들어, 리키 버킷 접근법(leaky bucket approach)의 사용에 의해 셋업될 수 있다. 리키 버킷 접근법에서, 행 해머 로직(174)은 각각의 활성화 커맨드에 응답하여 카운트를 감분시킬 수 있다(또는 이 접근법에 의존하여 증분할 수 있다). 감분 접근법에서, 카운트에서 0에 도달하는 것은 추가적인 리프레시의 전송을 트리거링할 수 있다. 일 예에서, 행 해머 로직(174)은 시간 기반으로 감분하여, 임의의 추가적인 리프레시 사이클들을 야기하지 않을 ㎲(microsecond)당 활성화들의 공칭 레이트를 낳을 것이다. 이러한 접근법에서, 공칭 레이트를 넘는 사이클들의 검출만이 행 해머 로직(174)이 여분의 리프레시들을 전송하게 야기할 것이다. 이러한 접근법은 단지 총 활성화들이 그렇게 한다기 보다는 특정적인 시간에 걸친 활성화들의 레이트만이 행 해머 이벤트를 트리거링할 것이라는 가정에 기초할 수 있다.
카운터 업 접근법(counter up approach)에서, 리프레시는, 예를 들어, 정상 리프레시 시간의 1/4 또는 1/2일 수 있는 서브리프레시 기간에 발생할 수 있다. 따라서, 각각의 고정 기간 행 해머 로직(174)은 여분의 리프레시 커맨드의 전송을 트리거링할 수 있다. 행 교란을 야기하는 100,000의 예를 고려하면, 행 해머 로직(174)은 80k 활성화, 또는 60k 활성화, 또는 행 교란 값보다 낮은 몇몇 다른 프로그램가능 카운트 후에 추가적인 리프레시 커맨드의 전송을 트리거링할 수 있다.
여분의 리프레시들을 전송하는 타이밍은 다수의 상이한 방식들 중 임의의 것으로 조절될 수 있다. 일 예에서, 여분의 리프레시들의 빈도는 프로그래밍가능성 또는 구성에 의해 조절된다. 일 예에서, 여분의 리프레시들의 빈도는 여분의 리프레시 모니터링이 수행되는 방식에 의존한다. 빈도는 모니터링 방법뿐만 아니라 프로그래밍가능성의 조합에 의해 조절될 수 있다. 전술한 바와 같이, 모니터링 방법은 시간 윈도우에 관계없이 활성화들의 임계 수, 또는 고정된 시간 윈도우 내의 활성화들의 수, 또는 슬라이딩 윈도우 내에서의 활성화들의 수의 검출에 응답하여 여분의 리프레시가 전송되는지에 의존한다. 일 예에서, 시간 기간은 리프레시 기간에서 고정되기보다는 프로그램가능하다. 일 예에서, 슬라이딩 윈도우는 프로그램가능하다. 리키 버킷 접근법의 일 예에서, 리키 버킷이 채워지는 레이트는 프로그램가능하다.
행 해머 완화 추적의 그래뉼래리티(granularity)는 구현에 의존할 수 있다. 추적의 그래뉼래리티는 이하에서 더 상세히 설명된다. 일반적으로, 그래뉼래리티는 모니터링이 수행되는 레벨에 의존한다. 일 예에서, 모니터링은 디바이스 레벨에서 수행된다. 일 예에서, 모니터링은 채널 레벨에서 수행된다. 일 예에서, 모니터링은 랭크(rank)에서 수행된다. 일 예에서, 모니터링은 뱅크 그룹에서 수행된다. 일 예에서, 모니터링은 뱅크에서 수행된다.
도 2는 행 해머 완화 리프레시를 위한 초과 외부 리프레시들에 대한 커맨드 시퀀싱의 예의 타이밍도이다. 도면(200)은 행 해머 완화를 갖는 리프레시에 대한 타이밍도를 나타낸다. 도면(200)은 호스트 또는 메모리 제어기와 연관된 메모리 디바이스들 사이의 다중의 인터커넥션뿐만 아니라 메모리 디바이스 내의 특정 내부 기능들을 나타낸다. 인터커넥션은 하나 이상의 신호 라인을 통해 제공된다.
CLK(210)는 시스템에 대한 클록을 나타내고, 클록(CK_t) 및 보수 클록(complement)(CK_c) 둘 모두가 도시되어 있다. 도면(200)의 예에 대해, 클록은 상승 에지를 나타내기 위한 화살표들을 갖는 실선 신호이다. 보수 클록은 점선으로 도시된다. CA(212)는 C/A 신호 라인들상에서 전송되는 C/A(command/address) 신호를 나타내고, 호스트에 의해 제공되는 커맨드 인코딩을 표시한다. CMD(216)는 커맨드 인코딩의 디코딩을 나타내고, 따라서 커맨드를 수행하기 위해 생성된 동작들에 대한 메모리 디바이스 내부의 신호를 나타낼 수 있다. RH CTR(214)은 메모리 제어기에 대한 행 해머 카운터를 나타낸다. 리프레시(218)는 메모리 디바이스 내의 리프레시의 동작을 나타낸다.
CA(212)는 (220)에서의 REF 커맨드를 도시한다. 리프레시 커맨드는 메모리 제어기로부터의 표준 외부 리프레시 커맨드를 나타낸다. (222)에서, 메모리 디바이스는 커맨드를 CMD(216)상의 외부(EXT) 리프레시 커맨드로서 해석하고, 리프레시를 구현하기 위해 (224)에서 내부 동작들을 생성한다. 리프레시(218)는 리프레시 커맨드들의 시퀀스를 도시하는데, 이것은 CTR0의 REF, 이어서 CTR1을 포함할 수 있고, 행들이 외부 리프레시 커맨드에 대응하여 리프레시될 때까지 계속 그렇게 포함할 수 있다. CTR0 및 CTR1은 어느 행을 리프레시할지를 표시하는 값을 나타내는데, 이것은 내부 리프레시 동작들을 추적하기 위한 카운터 또는 포인터일 수 있다. 구체적으로 도시되지 않은 일 예에서, 메모리 디바이스는 행 해머 완화 리프레시를 수행하기 위해 하나 이상의 리프레시 사이클을 훔칠 것이다.
파선(226)은 시간 브레이크(time break)를 나타낸다. CA(212)는 (228)에서의 ACT 커맨드를 도시한다. 일 예에서, ACT 커맨드에 이어서 행 해머 카운터(214)가 (230)에서 행 해머 증분(RH INCR)을 수행한다. 이 증분은 메모리 제어기에 의한 활성화 커맨드의 추적을 나타내지만, 행 해머 완화 추적의 구현에 의존하여 증분이 대안적으로 감분일 수 있다는 것이 이해될 것이다. 활성화 커맨드에 이어서 또한 CMD(216)상에서 (232)에서 활성화 커맨드를 실행하기 위한 하나 이상의 내부 동작이 따라온다. 일 예에서, 메모리 디바이스는 (234)에서 리프레시(218)에 대한 활성화 커맨드의 행 해머 영향을 또한 추적한다. 행 해머 추적은 활성화 커맨드에 수반되는 어드레스에 의해 표시된 행에 대해 활성화 커맨드를 실행하는 것에 더하여 이루어진다는 것을 이해할 것이다. 행 해머 완화에 대해 다중 카운터를 추적하는 시스템에서, 행 해머 추적은 카운터 정보를 갱신하는 것을 포함할 수 있다.
파선(236)은 시간 브레이크를 나타낸다. CA(212)는 (238)에서 후속 ACT 커맨드를 도시한다. 후속 활성화 커맨드가 (240)에서의 행 해머 카운터(214)에 대한 RH INCR, (242)에서의 CMD(216)상의 ACT, 및 (244)에서의 리프레시(218)상의 RH 추적에 의해 도시된 바와 동일한 동작들을 트리거링할 수 있다는 것이 관찰될 것이다. 이 섹션으로부터, 활성화 커맨드들이 수신될 때, 메모리 제어기는 그들을 추적할 수 있지만, 임계값에 도달하지 않는 한, 행 해머 완화를 트리거링하지 않을 수 있다는 것이 이해될 것이다.
파선(246)은 시간 브레이크를 나타낸다. 시간 브레이크 후에, CA(212)상에서 무엇이 발생할 수 있든지 간에, 일 예에서, 행 해머 검출에 대해 리키 버킷 접근법을 수행하는 시스템에서 시간 임계값에 도달한다. 시간에 도달한 것에 응답하여, 일 예에서, 메모리 제어기는 (248)에서 행 해머 카운터(214)에 대한 행 해머 감분(RH DECR)을 수행한다.
파선(250)은 시간 브레이크를 나타낸다. CA(212)는 (252)에서 후속 ACT 커맨드를 도시한다. 후속 활성화 커맨드는 행 해머 완화에 대한 임계값을 트리거링한다는 것이 관찰될 것이다. 따라서, (254)에서 RH INCR이 행 해머 카운터(254)에 대해 발생할 때, 메모리 제어기는 여분의 리프레시 커맨드를 트리거링하기로 결정한다. CA(212)상의 ACT에 응답하여, 메모리 디바이스는 (256)에서의 CMD(216)상에 도시된 바와 같이 활성화 동작들을 디코딩하고 (258)에서의 리프레시(218)상의 RH 추적은 내부 행 해머 추적을 수행한다. 임계 활성화 커맨드에 응답하여, 활성화 커맨드 후의 어떤 시점에서, CA(212)상에서 메모리 제어기는 (260)에서 행 해머 리프레시 커맨드(RH REF)를 전송한다. 행 해머 상태를 트리거링한 ACT 커맨드에 인접하여 도시되었지만, 리프레시 커맨드는 ACT 커맨드에 바로 인접하여 전송될 수 있거나 그렇지 않을 수 있다. 일 예에서, 예를 들어, 메모리 제어기 내의 로직이 상태를 검출하고, REF 커맨드를 스케줄링하고, 및 메모리 디바이스에의 전송을 위해 그것을 버퍼링함으로써, REF 커맨드가 ACT 커맨드에 인접하여 전송된다.
활성화 커맨드가 행 해머 완화를 트리거링하는 경우, CMD(216)는 (262)에서 메모리 디바이스에 의한 행 해머 완화(RH MIT) 선택을 도시한다. 행 해머 완화 선택은 메모리 디바이스가 리프레시를 위해 희생 행들을 선택하는 것을 포함할 수 있다. 희생 행 또는 행들의 선택에 응답하여, 메모리 디바이스는 (264)에서 리프레시(218)상의 RH REF로 표현되는 행 해머 완화 리프레시를 수행할 수 있다. 리프레시는 호스트가 메모리 디바이스에 액세스하려고 시도하지 않을 것이라는 것을 메모리 디바이스가 확신하게 될 유일한 시간이며, 이는 메모리 디바이스로 하여금 리프레시 카운터에 따라서 하는 대신에 행 해머 희생에 대한 리프레시를 수행하는 것을 허용한다. 따라서, 리프레시 사이클 동안 수행되는 행 해머 완화 리프레시는 메모리 디바이스에 의한 다른 동작 또는 메모리 제어기에 의한 시도된 액세스가 없는 것이 보장되는 동작들을 제공한다.
도 3은 행 해머 완화를 지원하기 위한 호스트로부터의 여분의 외부 리프레시들이 구현될 수 있는 메모리 서브시스템의 예의 블록도이다. 시스템(300)은 컴퓨팅 시스템의 요소들을 나타낸다. 시스템(300)은 시스템(100)을 포함할 수 있는 시스템의 예를 제공한다. 시스템(300)은 메모리 제어기(320) 및 메모리(330)를 갖는 메모리 서브시스템을 갖는 것으로 간주될 수 있다. 호스트(310)는 메모리 서브시스템을 제어하는 하드웨어 플랫폼을 나타낸다. 호스트(310)는 메모리(330)에 저장된 데이터에 대한 요청들을 생성하는 하나 이상의 프로세서(312)(예를 들어, CPU(central processing unit) 또는 GPU(graphics processing unit))를 포함한다.
호스트(310)는 프로세서 디바이스상으로 통합될 수 있는 메모리 제어기(320)를 포함한다. 메모리 제어기(320)는 메모리(330)에 접속하기 위한 I/O(input/output)(326)를 포함한다. I/O는 커넥터들, 신호 라인들, 드라이버들, 및 메모리 디바이스들을 호스트(310)에 인터커넥트하는 다른 하드웨어를 포함한다. I/O(326)는 커맨드(CMD) 버스(314)에 의해 표현된 커맨드 I/O, 및 DQ(data) 버스(구체적으로 도시되지 않음)에 의한 데이터 I/O를 포함할 수 있다. CMD 버스(314)는 메모리 제어기(320)가 활성화 커맨드들(ACT) 및 리프레시 커맨드들(REF)을 포함하는 커맨드들을 메모리(330)에 전송할 수 있게 하는 커맨드 신호 라인들을 포함한다.
메모리 제어기(320)는 프로세서(312)에 의한 동작들에 응답하여 메모리에 대한 커맨드들을 생성하는 커맨드(CMD) 로직(322)을 포함한다. 커맨드들은 (판독, 기입, 리프레시, 또는 다른 커맨드들과 같은) 데이터 액세스를 위한 커맨드들, 또는 (모드 레지스터 커맨드들과 같은) 구성을 위한 커맨드들일 수 있다. 메모리 제어기(320)는 동작들의 시퀀스로 커맨드들을 언제 전송할지를 스케줄링하는 스케줄러(324)를 포함한다. 스케줄러(324)는 I/O가 오류가 없을 가능성을 향상시키기 위한 공지된 타이밍에 따라 I/O를 위한 타이밍을 제어할 수 있다. 타이밍은 훈련을 통해 설정된다.
메모리(330)는 개별 메모리 디바이스들을 포함할 수 있거나, 메모리 모듈을 나타낼 수 있다. 시스템(300)은 메모리(330)에서의 메모리 디바이스들의 2개의 랭크, Rank[0] 및 Rank[1]을 도시한다. 랭크는 선택 라인(예를 들어, CS 신호 라인)을 공유하는 메모리 디바이스들의 컬렉션 또는 그룹을 지칭한다. 따라서, 랭크 내의 메모리 디바이스들은 동작들을 병행적으로 실행할 것이다. Rank[0] 및 Rank[1]은 N개의 DRAM 디바이스 또는 DRAM들을 포함하는 것으로 도시되어 있다. 전형적으로 다중 랭크를 갖는 시스템은 랭크들 각각에서 동일한 수의 DRAM을 가질 것이다.
Rank[0]의 DRAM[0] 및 Rank[1]의 DRAM[0]은 I/O(332), 제어(CTRL)(336), 및 레지스터들(REG)(334)을 포함하는 것으로 보여진다. 이러한 컴포넌트들은 다른 DRAM들에도 포함되는 것으로 이해될 것이다. I/O(332)는 메모리 제어기(320)의 I/O(326)와 필적하는 접속 하드웨어를 나타낸다. I/O(332)는 DRAM들의 메모리 제어기(320)에의 접속을 가능하게 한다. 레지스터(334)는, 모드 레지스터들과 같은 하나 이상의 구성 레지스터를 포함하는 DRAM 내의 하나 이상의 레지스터를 나타낸다. 레지스터(334)는 커맨드 및 데이터 신호 라인들상의 신호들에 응답하여 DRAM에 의한 동작 모드를 결정하는 정보 및 구성 정보를 저장할 수 있다. 일 예에서, DRAM들은 행 해머 완화 임계값을 표시하기 위한 프로그램가능 값을 저장하기 위한 레지스터(334)를 포함한다.
제어 로직(336)은 커맨드들 및 액세스 동작들을 디코딩하고 실행하기 위한 DRAM 내의 제어 컴포넌트들을 나타낸다. 제어(336)는 DRAM으로 하여금 메모리 제어기(320)에 의해 개시된 액세스를 실행하는 데 필요한 내부 동작들을 수행하도록 야기한다. 일 예에서, DRAM들은 행 해머(RH)로직(338)을 포함하며, 이 로직은 본 명세서에서 설명되는 것에 따른 행 해머 로직을 나타낸다. 일 예에서, 행 해머 로직(338)은 제어 로직(336)의 일부이다. 행 해머 로직(338)은 DRAM들이 행 해머 완화를 관리하기 위해 리프레시를 어떻게 수행할지를 결정할 수 있게 한다. 예를 들어, 행 해머 로직(338)은 행 해머 완화를 수행하기 위해 리프레시 사이클 훔치기를 제어할 수 있다.
일 예에서, 메모리 제어기(320)는 행 해머 완화에 대한 조건을 모니터링하기 위한 하나 이상의 행 해머 카운터(RH CTR)(328)를 포함한다. 일 예에서, 카운터들(328)은 메모리(330)에 전송되는 활성화 커맨드들의 수를 검출한다. 메모리(330)에 전송되도록 스케줄링된 커맨드들을 추적하는 것은 행 해머 완화를 위해 여분의 리프레시들이 필요할 수 있는 때에 대한 양호한 표시자일 수 있다.
일 예에서, 메모리 제어기(320)는 시스템(300)에서 원하는 추적 그래뉼래리티의 레벨을 제공하기에 충분한 다수의 카운터(328)를 포함한다. 가장 높은 그래뉼래리티는 채널이다. 시스템(300)은 제2 채널을 구체적으로 도시하지 않는다. 채널은 동일한 커맨드 버스에 접속하는 모든 메모리 디바이스들을 지칭한다. 커맨드 버스(314)는 모든 도시된 DRAM 디바이스들에 접속되고, 따라서 단일 채널인 것으로 가정된다.
DRAM 디바이스들은 다중 뱅크(뱅크[0:7])를 갖는 것으로 도시되어 있다. 8개의 뱅크는 하나의 예이고, 제한적이지 않다는 것을 이해할 것이다. 다른 시스템들은 4개의 뱅크, 16개의 뱅크, 32개의 뱅크, 또는 어떤 다른 수의 뱅크를 포함할 수 있다. 뱅크들의 이진 수는 어드레싱의 관점에서 더 간단하지만, 동작의 목적들을 위해 필요한 것은 아니고 임의 수의 뱅크들이 사용될 수 있다. 뱅크들(340)은 별개의 뱅크들로서 활용될 수 있고, 개별적으로 뱅크 번호에 의해 어드레싱 가능하다. 일 예에서, 뱅크들(340)은 BG0(뱅크 그룹 0)으로서의 뱅크[0:3] 및 BG1로서의 뱅크[4:7]과 같이 뱅크 그룹으로 조직된다. 뱅크 그룹들은 대안적으로 예를 들어 뱅크[0,2,4,6]를 갖는 BG0일 수 있거나, 또는 몇몇 다른 그룹화일 수 있다. 뱅크 그룹들은 전형적으로 별도로 액세스될 수 있고, 예를 들어, 동일한 뱅크 그룹의 뱅크들에 대한 연이은(back to back) 액세스들보다 더 짧은 액세스 시간들을 가능하게 할 수 있다.
더 낮은 레벨의 그래뉼래리티는 랭크 레벨일 수 있고, 여기서 각각의 랭크는 개별적으로 추적될 수 있다. 여분의 리프레시 커맨드는 임계 수의 활성화 커맨드들을 갖는 것으로 검출된 랭크에만 전송될 것이다. 또 다른 레벨의 그래뉼래리티는 메모리 디바이스 다이 또는 패키지에 대한 다이 또는 패키지 기반일 수 있다. 그러한 레벨은 시스템(300)에 대한 균형을 제공할 수 있는데, 그 이유는 메모리 제어기(320)에 의한 추적이 DRAM 디바이스들에 의해 수행되는 추적과 매칭될 것이기 때문이다. 이전과 같이, 여분의 리프레시들은 필요할 때, 그리고 여분의 리프레시들을 필요로 하는 것으로 검출된 디바이스(들)에게만 전송되는 것으로 제한될 수 있다.
더 낮은 레벨의 그래뉼래리티(더 미세한 그래뉼래리티)는 메모리(330)의 특정 DRAM 기술의 리프레시 커맨드들의 그래뉼래리티에 기초할 수 있다. 예를 들어, 상이한 DRAM 기술들은 뱅크 세트, 뱅크 그룹에 기초하여, 또는 뱅크별 기준으로 리프레시를 수행할 수 있다. 뱅크는 행 및 열 디코더들에 의해 함께 어드레싱되는 행들의 그룹을 지칭한다. 뱅크 그룹은 뱅크 그룹 어드레스에 기초하여 뱅크 그룹 디코더에 기초하여 함께 액세스될 수 있는 뱅크들의 그룹을 지칭한다. 뱅크 세트는 뱅크 그룹에서 공통 뱅크 어드레스를 갖는 뱅크 그룹들에 걸친 뱅크들의 식별을 지칭할 수 있다.
더 미세한 그래뉼래리티의 장점은 여분의 리프레시 커맨드들이 전체 칩 또는 채널이 아니라, 영향을 받은 영역에만 전송될 것이라는 점이다. 더 미세한 그래뉼래리티의 단점은 카운터들(328)과 같은 메모리 제어기(320)에서의 추가적인 추적 로직이다. 어느 그래뉼래리티 레벨이 사용되든지 간에, 여분의 리프레시 커맨드들은 활성화 임계값이 검출되는 특정 세그먼트에만 전송된다.
뱅크별 또는 뱅크 세트 리프레시를 허용하는 DRAM 디바이스들의 현재 구현에서, 공통 행 카운터가 있기 때문에, 특정 뱅크 또는 뱅크 세트에 대한 여분의 리프레시들은 정상적으로 허용되지 않는다. 설명된 행 해머 완화의 구현은 전형적인 규칙에 대한 예외를 요구할 수 있고, 여기서 DRAM은 특정한 뱅크 세트 또는 뱅크에 대한 추가적인 리프레시를 검출할 수 있고, 행 해머 완화를 위해 그것을 사용할 수 있다.
도 4는 상이한 메모리 부분들에 대한 행 해머 완화 정보를 추적하는 다중 카운터의 예의 블록도이다. 시스템(400)은 본 명세서에서의 임의의 예에 따른 메모리 제어기의 요소들을 나타낸다. 시스템(400)은 커맨드들을 스케줄링하고 메모리 디바이스에 전송하는 스케줄러(430)를 포함한다.
일 예에서, 시스템(400)은 다중의 행 해머 카운터(410)를 포함한다. 시스템(400)은 N개의 카운터를 도시하고, 여기서 N은 행 해머 상태들에 대해 추적될 요소들의 수를 나타내는 값이다. 예를 들어, 행 해머 완화에 대한 모니터링의 레벨이 메모리 디바이스 다이의 레벨에서 일어나면, N은 메모리 제어기에 접속된 디바이스 다이들의 수와 동일할 수 있다.
일 예에서, 시스템(400)은 행 해머 디코드(420)를 포함하고, 이것은 메모리의 어느 부분이 여분의 리프레시 커맨드를 전송할지를 카운터들(410)로부터 결정할 수 있다. 행 해머 디코드(420)는 스케줄러(430)가 잠재적 행 해머 상태를 표시하는 카운터에 대한 여분의 리프레시를 스케줄링하는 것을 보장할 수 있다. 추적되는 그래뉼래리티가 더 미세할수록, 메모리 제어기가 행 해머 완화 상태들을 식별하는 데에 필요하게 될 카운터들(410)이 더 많아질 것이라는 점이 이해될 것이다.
도 5는 호스트 지원 행 해머 완화를 지원하는 시스템의 커맨드 진리표에서의 선택된 커맨드들의 예의 표현이다. 커맨드 표(500)는 본 명세서에서의 임의의 설명에 따라 행 해머 완화 리프레시를 수행하는 메모리 디바이스에 대한 커맨드 인코딩의 예를 도시한다.
커맨드 표(500)에 대해, 커맨드 버스 신호들은 칩 선택을 위한 CS, 및 CA[0:13]으로서 식별되는 다중 CA(커맨드/어드레스) 신호들을 포함할 수 있다. CA 신호 라인들의 수는 묘사된 것보다 더 많거나 더 적을 수 있다. 신호 라인 값들에 대한 범례는 다음과 같을 수 있다: BG = 뱅크 그룹 어드레스; BA = 뱅크 어드레스; R = 행 어드레스; C = 열 어드레스; BC8 = 버스트 촙 8; MRA = 모드 레지스터 어드레스; OP=opcode; CID= 칩 식별자; CW= 제어 워드; H = 논리 하이; L = 논리 로우; X= Don't Care 또는 신호가 어떤 상태를 갖는지가 중요하지 않고, 신호는 플로팅될 수 있음; 및, V= 유효는 임의의 유효 신호 상태, 또는 더 구체적으로는 하이 또는 로우를 의미한다.
ACT는 메모리 어레이 액세스에서 사용될 수 있는 활성화 커맨드를 나타낸다. 전술한 바와 같이, 임계값과 같거나 그를 넘는 활성화들의 수는 행 해머 이벤트를 초래할 수 있다. 일 예에서, 메모리 제어기는 활성화들의 수를 카운트하고, 메모리 디바이스가 행 해머 완화를 수행할 수 있도록 추가적인 리프레시 사이클들을 제공하기 위해 여분의 리프레시 커맨드를 전송한다.
커맨드 표(500)는 모든 행들을 리프레시하기 위한 Refresh All 커맨드 REF를 포함한다. REF 커맨드는 메모리 디바이스로 하여금 리프레시 카운터에 표시된 행 어드레스에 따라 행들을 리프레시하게 야기한다. 일 예에서, 상기 설명된 것에 따라, 메모리 디바이스는 리프레시 카운터로부터 비순차적으로 행들을 리프레시하여 행 해머 이벤트로부터의 데이터 손실의 위험에 처한 희생 행들의 리프레시를 수행할 수 있다. 메모리 디바이스는 선택된 행의 랜덤화를 수행한다.
일 예에서, 커맨드 표(500)는 상이한 그룹들에서 동일한 뱅크를 리프레시하기 위한 동일 뱅크 리프레시 REFsb 커맨드를 포함한다. 일 예에서, 메모리 디바이스는 REF 또는 REFsb 커맨드들로부터 훔쳐진 리프레시 사이클들로서 행 해머 완화 리프레시를 수행할 수 있다. 일 예에서, 커맨드 표(500)는 메모리 디바이스가 저전력 상태에 진입하고 셀프 리프레시를 수행하게 야기하는 셀프 리프레시 엔트리 SRE 커맨드를 포함한다. SRE는 REF 또는 REFsb과는 별개의 타입의 커맨드라는 점이 이해될 것이다. REF 및 REFsb 커맨드들은 외부 리프레시 커맨드들로서 지칭될 수 있다.
일 예에서, 하나 이상의 리프레시 커맨드가 메모리 제어기에 의해 태깅되어 그것을 여분의 리프레시 또는 행 해머 리프레시 커맨드로서 마킹한다. 메모리 디바이스는 비트를 검출하고, 그로부터 리프레시 커맨드가 행 해머 완화를 위해 의도된 것을 결정할 수 있다. 일 예에서, 리프레시 커맨드는 행 해머 완화를 표시하기 위해 헤더 또는 다른 비트에 의해 확장될 수 있다. 커맨드 표(500)에 대해, 영역(510)에 의해 지정된 바와 같이, 커맨드 인코딩을 준수하기 위해 유효 신호만을 요구하는 비트들 CA8 및 CA9가 존재한다는 것이 관찰될 것이다. 이와 같으므로, 이러한 비트들은, 예를 들어, 메모리 제어기가 행 해머 완화 리프레시를 표시하기 위해 비트들 중 하나의 비트의 값을 설정하고 메모리 디바이스가 비트의 논리 값을 검출하여 그것이 표준 리프레시 커맨드인지 또는 행 해머 리프레시 커맨드인지를 결정하기 위해, 태그들로서 사용될 수 있다. 일 예에서, 메모리 디바이스 사양 하에서 허용 가능하지만 지도되지 않는 비트(예를 들어, DDR(double data rate) 표준들 하에서 CA8 및 CA9와 같은 것)에 정보를 갖도록 수정된 커맨드는 리프레시 관리 커맨드로 고려될 수 있다.
예시된 태깅은 단지 하나의 가능한 예라는 것이 이해될 것이다. 커맨드가 행 해머 완화를 위한 것으로서 태깅될 수 있는 다른 방식들이 있다.
도 6은 호스트 지원 행 해머 완화를 위한 프로세스의 예의 흐름도이다. 프로세스 600은 본 명세서에서의 임의의 예에 따라 호스트 지원 행 해머 완화를 갖는 시스템에 의해 구현될 수 있다.
일 예에서, 메모리 제어기는 (602)에서 메모리 디바이스에 전송할 활성화 커맨드가 있는지를 결정한다. 활성화 커맨드가 있다면(602에서 예 분기), 메모리 제어기는 (604)에서 카운터를 증분시킬 수 있다. 일 예에서, 활성화 커맨드가 검출되지 않으면(602에서 아니오 분기), 메모리 제어기는 카운터를 증분시키지 않는다.
활성화 커맨드를 체크한 후에, 일 예에서, 메모리 제어기는 (606)에서 타이머 타임아웃이 있는지를 결정한다. 일 예에서, 타이머 타임아웃이 있는 경우(606에서 예 분기), 메모리 제어기는 카운터를 감분시킨다. 이러한 구현은 행 해머 상태들을 체크하기 위해 슬라이딩 윈도우를 생성하는 리키 버킷 구현으로서 지칭될 수 있다. 리키 버킷 접근법에서, 활성화 커맨드의 검출은 카운터를 증분시키고, 타이머 타임아웃은 카운터를 감분시킨다. 감분은, 타이머 타임아웃의 빈도에 의존하여, 또는 더 느린 카운터에 대한 다중 유닛에 의해 단일 감분일 수 있다. 타이머 타임아웃이 검출되지 않으면(606에서 아니오 분기), 카운터는 변경되지 않는다.
일 예에서, 활성화 커맨드들 및 타이머 타임아웃들에 대해 체크한 후에, 메모리 제어기는, (608)에서, 카운터가 그 한계를 초과하는지를 결정할 수 있는데, 이는 임계값에 도달했다는 것을 나타낸다. 임계값에 도달한 경우, (610)에서, 일 예에서 메모리 제어기는 추가적인 리프레시 커맨드를 전송하고 카운터를 리셋한다. 일 예에서, 카운터가 임계값에 도달하지 못했다면, 메모리 시스템은 (602)에서 활성화 커맨드들을 계속 모니터링한다.
도 7은 호스트 지원 행 해머 완화가 구현될 수 있는 메모리 서브시스템의 예의 블록도이다. 시스템(700)은 컴퓨팅 디바이스 내의 메모리 서브시스템의 요소들 및 프로세서를 포함한다. 시스템(700)은 도 1의 시스템(100)의 예에 따를 수 있다.
일 예에서, 메모리 디바이스(740)는 행 해머 로직(780)을 포함하는데, 이것은 메모리 디바이스가 메모리 디바이스 내부에서 행 해머 완화를 관리할 수 있게 하는 행 해머 로직을 나타낸다. 일 예에서, 메모리 제어기(720)는 본 명세서에서 제공되는 임의의 예에 따라 호스트 지원 행 해머 완화를 제공하는 행 해머 로직(790)을 포함한다. 행 해머 로직(790)은, 메모리 디바이스(740)가 행 해머 로직(780)을 통해 잠재적 희생 행들의 리프레시를 수행할 수 있게 하기 위해 제어기가 여분의 리프레시 커맨드를 전송할 수 있게 한다.
일 예에서, 메모리 모듈(770)은 DIMM을 나타내고, 레지스터를 포함한다(예를 들어, RDIMM 또는 등록된 DIMM). 일 예에서, 메모리 모듈(770)은 개별적으로 어드레싱가능한 다중 버퍼를 포함한다. RDIMM에서, 레지스터는 C/A 버스를 버퍼링하지만, 데이터 라인들이 버퍼링될 수 있다. 본 명세서에 설명된 바와 같은 커맨드 버스 특정적 PDA 동작은 레지스터 또는 버퍼 또는 등록된 클록 디바이스를 갖거나 갖지 않는 시스템(700)에서 활용될 수 있다.
프로세서(710)는, 집합적으로 호스트 또는 메모리의 사용자로 지칭될 수 있는, 운영 체제(OS) 및 애플리케이션들을 실행할 수 있는 컴퓨팅 플랫폼의 처리 유닛을 나타낸다. OS 및 애플리케이션들은 메모리 액세스들을 낳는 동작들을 실행한다. 프로세서(710)는 하나 이상의 별개의 프로세서를 포함할 수 있다. 각각의 별개의 프로세서는 단일 처리 유닛, 멀티코어 처리 유닛, 또는 조합을 포함할 수 있다. 처리 유닛은 CPU(central processing unit)와 같은 주 프로세서, GPU(graphics processing unit)와 같은 주변 기기 프로세서, 또는 조합일 수 있다. 메모리 액세스들은 또한 네트워크 제어기 또는 하드 디스크 제어기와 같은 디바이스들에 의해 개시될 수 있다. 그러한 디바이스들은 일부 시스템들에서 프로세서와 통합되거나 버스(예를 들어, PCI 익스프레스)를 통해 프로세서에 부착되거나, 조합일 수 있다. 시스템(700)은 SOC(system on a chip)로서 구현되거나, 독립형 컴포넌트들로 구현될 수 있다.
메모리 디바이스들에 대한 지칭은 상이한 메모리 타입들에 적용될 수 있다. 메모리 디바이스들은 종종 휘발성 메모리 기술들을 참조한다. 휘발성 메모리는 디바이스에 대해 전력이 중단되면 그것의 상태(및 따라서 그 상에 저장되는 데이터)가 불확정적인 메모리이다. 비휘발성 메모리는 디바이스에 대해 전력이 중단되더라도 그것의 상태가 확정적인 메모리를 지칭한다. 동적 휘발성 메모리는 상태를 유지하기 위해 디바이스에 저장된 데이터를 리프레시할 것을 요구한다. 동적 휘발성 메모리의 일 예는 DRAM(dynamic random access memory), 또는 SDRAM(synchronous DRAM)과 같은 일부 변형을 포함한다. 본 명세서에 설명된 바와 같은 메모리 서브시스템은, DDR4(DDR 버전 4, JESD79, JEDEC에 의해 2012년 9월에 공개된 초기 사양), LPDDR4(저전력 DDR 버전 4, JESD209-4, 2014년 8월에 JEDEC에 의해 최초 공개됨), WIO2(Wide I/O 2(WideIO2)), JESD229-2(2014년 8월에 JEDEC에 의해 최초 공개됨), HBM(고 대역폭 메모리 DRAM, JESD235A, 2015년 11월에 JEDEC에 의해 최초 공개됨), DDR5(DDR 버전 5, JEDEC에 의해 현재 논의 중), LPDDR5(JEDEC에 의해 현재 논의 중), HBM2((HBM 버전 2), JEDEC에 의해 현재 논의 중), 또는 기타 또는 메모리 기술들의 조합들, 및 이러한 사양들의 파생들 또는 확장들에 기초한 기술들과 같은 다수의 메모리 기술과 양립될 수 있다.
휘발성 메모리에 대해 추가적으로 또는 대안적으로, 일 예에서, 메모리 디바이스들에 대한 지칭은 디바이스에 대해 전력이 중단되더라도 그 상태가 확정적인 비휘발성 메모리 디바이스를 지칭할 수 있다. 일 예에서, 비휘발성 메모리 디바이스는 NAND 또는 NOR 기술들과 같은 블록 어드레싱가능 메모리 디바이스이다. 따라서, 메모리 디바이스는 3차원 크로스포인트 메모리 디바이스, 다른 바이트 어드레싱가능 비휘발성 메모리 디바이스들, 또는 칼코게나이드 상 변화 재료(예를 들어, 칼코게나이드 글래스)를 사용하는 메모리 디바이스들과 같은 향후 세대의 비휘발성 디바이스들을 또한 포함할 수 있다. 일 예에서, 메모리 디바이스는 멀티-임계 레벨 NAND 플래시 메모리, NOR 플래시 메모리, 단일 또는 멀티-레벨 PCM(phase change memory) 또는 PCMS(phase change memory with a switch), 저항성 메모리, 나노와이어 메모리, FeTRAM(ferroelectric transistor random access memory), 멤리스터 기술을 포함하는 MRAM(magnetoresistive random access memory) 메모리, 또는 STT(spin transfer torque)-MRAM, 또는 위의 것들 중 임의의 것의 조합, 또는 다른 메모리일 수 있거나, 이들을 포함할 수 있다.
"RAM" 또는 "RAM 디바이스"를 참조하는 본 명세서에서의 설명들은 휘발성이든 비휘발성이든 간에, 랜덤 액세스를 허용하는 임의의 메모리 디바이스에 적용될 수 있다. "DRAM" 또는 "DRAM 디바이스"를 참조하는 설명은 휘발성 랜덤 액세스 메모리 디바이스를 지칭할 수 있다. 메모리 디바이스 또는 DRAM은 다이 자체, 하나 이상의 다이를 포함하는 패키징된 메모리 제품, 또는 둘 다를 지칭할 수 있다. 일 예에서, 리프레시될 필요가 있는 휘발성 메모리를 갖는 시스템은 비휘발성 메모리를 또한 포함할 수 있다.
메모리 제어기(720)는 시스템(700)에 대한 하나 이상의 메모리 제어기 회로 또는 디바이스를 나타낸다. 메모리 제어기(720)는 프로세서(710)에 의한 동작들의 실행에 응답하여 메모리 액세스 커맨드들을 생성하는 제어 로직을 나타낸다. 메모리 제어기(720)는 하나 이상의 메모리 디바이스(740)에 액세스한다. 메모리 디바이스들(740)은 위에 언급된 임의의 것에 따른 DRAM 디바이스들일 수 있다. 일 예에서, 메모리 디바이스들(740)은 상이한 채널들로서 조직되고 관리되며, 여기서 각각의 채널은 다중의 메모리 디바이스에 병렬로 결합되는 버스들 및 신호 라인들에 결합된다. 각각의 채널은 독립적으로 동작가능하다. 따라서, 각각의 채널은 독립적으로 액세스되고 제어되고, 타이밍, 데이터 전송, 커맨드 및 어드레스 교환들, 및 다른 동작들이 각각의 채널에 대해 개별적이다. 결합은 전기적 결합, 통신 결합, 물리적 결합, 또는 이들의 조합을 지칭할 수 있다. 물리적 결합은 직접 접촉을 포함할 수 있다. 전기적 결합은 컴포넌트들 사이의 전기적 흐름을 허용하거나, 컴포넌트들 사이의 시그널링을 허용하거나, 또는 둘 다를 허용하는 인터페이스 또는 인터커넥션을 포함한다. 통신적 결합은 컴포넌트들이 데이터를 교환하는 것을 가능하게 하는 유선 또는 무선을 포함하는 접속들을 포함한다.
일 예에서, 각각의 채널에 대한 설정들은 별개의 모드 레지스터들 또는 다른 레지스터 설정들에 의해 제어된다. 일 예에서, 비록 시스템(700)은 단일 제어기에 의해 관리되는 다중 채널을 갖거나 단일 채널상의 다중 제어기를 갖도록 구성될 수 있지만, 각각의 메모리 제어기(720)는 별개의 메모리 채널을 관리한다. 일 예에서, 메모리 제어기(720)는 동일한 다이 상에 구현되거나 프로세서와 동일한 패키지 공간에서 구현되는 로직과 같은, 호스트 프로세서(710)의 일부이다.
메모리 제어기(720)는 위에서 언급된 메모리 채널과 같은, 메모리 버스에 결합하기 위한 I/O 인터페이스 로직(722)을 포함한다. I/O 인터페이스 로직(722)(뿐만 아니라 메모리 디바이스(740)의 I/O 인터페이스 로직(742))은 핀들, 패드들, 커넥터들, 신호 라인들, 트레이스들, 또는 와이어들, 또는 디바이스들을 연결하기 위한 다른 하드웨어, 또는 이들의 조합을 포함할 수 있다. I/O 인터페이스 로직(722)은 하드웨어 인터페이스를 포함할 수 있다. 도시된 바와 같이, I/O 인터페이스 로직(722)은 신호 라인들에 대한 적어도 드라이버들/송수신기들을 포함한다. 흔히, 집적 회로 인터페이스 내의 와이어들은 디바이스들 사이의 신호 라인들 또는 트레이스들 또는 다른 와이어들에 인터페이싱하기 위해 패드, 핀, 또는 커넥터와 결합된다. I/O 인터페이스 로직(722)은 디바이스들 사이의 신호 라인들상에서 신호들을 교환하기 위한 드라이버들, 수신기들, 송수신기들, 또는 종단, 또는 다른 회로 또는 회로의 조합들을 포함할 수 있다. 신호들의 교환은 송신 또는 수신 중 적어도 하나를 포함한다. 메모리 제어기(720)로부터 메모리 디바이스(740)의 I/O(742)로 I/O(722)를 결합하는 것으로 도시되어 있지만, 메모리 디바이스들(740)의 그룹들이 병렬로 액세스되는 시스템(700)의 구현에서, 다중의 메모리 디바이스가 메모리 제어기(720)의 동일한 인터페이스에 대한 I/O 인터페이스들을 포함할 수 있다는 것을 이해할 것이다. 하나 이상의 메모리 모듈(770)을 포함하는 시스템(700)의 구현에서, I/O(742)는 메모리 디바이스 자체상의 인터페이스 하드웨어에 더하여 메모리 모듈의 인터페이스 하드웨어를 포함할 수 있다. 다른 메모리 제어기(720)는 다른 메모리 디바이스들(740)에 대한 별도의 인터페이스들을 포함할 것이다.
메모리 제어기(720)와 메모리 디바이스들(740) 사이의 버스는 메모리 제어기(720)를 메모리 디바이스들(740)에 결합하는 다중의 신호 라인으로서 구현될 수 있다. 버스는 전형적으로 적어도 클록(CLK)(732), 커맨드/어드레스(CMD)(734), 및 기입 데이터(DQ) 및 판독 데이터(DQ)(736), 및 0개 이상의 다른 신호 라인(738)을 포함할 수 있다. 일 예에서, 메모리 제어기(720)와 메모리 사이의 버스 또는 접속은 메모리 버스로 지칭될 수 있다. CMD를 위한 신호 라인들은 "C/A 버스"(또는 ADD/CMD 버스, 또는 커맨드들(C 또는 CMD) 및 어드레스(A 또는 ADD) 정보의 전송을 표시하는 일부 다른 지정)으로서 지칭될 수 있고, 및 기입 및 판독 DQ를 위한 신호 라인들은 "데이터 버스"로서 지칭될 수 있다. 일 예에서, 독립 채널들은 상이한 클록 신호들, C/A 버스들, 데이터 버스들, 및 다른 신호 라인들을 갖는다. 따라서, 독립적인 인터페이스 경로가 별개의 버스로 간주될 수 있다는 의미에서, 시스템(700)은 다중의 "버스"를 갖는 것으로 간주될 수 있다. 명시적으로 도시된 라인들에 더하여, 버스는 스트로브 시그널링 라인들, 경보 라인들, 보조 라인들, 또는 다른 신호 라인들 중 적어도 하나, 또는 조합을 포함할 수 있다는 것이 이해될 것이다. 직렬 버스 기술들이 메모리 제어기(720)와 메모리 디바이스들(740) 사이의 접속을 위해 사용될 수 있다는 것이 또한 이해될 것이다. 직렬 버스 기술의 예는 각각의 방향으로의 신호들의 단일 디퍼렌셜 쌍에 걸친 임베디드된 클록을 갖는 고속 데이터의 8B10B 인코딩 및 송신이다. 일 예에서, CMD(734)는 다중의 메모리 디바이스와 병렬로 공유되는 신호 라인들을 나타낸다. 일 예에서, 다중의 메모리 디바이스는 CMD(734)의 커맨드 신호 라인들을 인코딩하는 것을 공유하고, 각각은 개별 메모리 디바이스들을 선택하기 위한 개별 칩 선택(CS_n) 신호 라인을 갖는다.
시스템(700)의 예에서, 메모리 제어기(720)와 메모리 디바이스들(740) 사이의 버스는 보조 커맨드 버스 CMD(734) 및 기입 및 판독 데이터를 운반하기 위한 보조 버스, DQ(736)를 포함한다는 점이 이해될 것이다. 일 예에서, 데이터 버스는 판독 데이터에 대한 및 기입/커맨드 데이터에 대한 양방향 라인들을 포함할 수 있다. 또 다른 실시예에서, 보조 버스 DQ(736)는 호스트로부터 메모리로의 기입 및 데이터에 대한 단방향 기입 신호 라인들을 포함할 수 있고, 메모리로부터 호스트로의 판독 데이터에 대한 단방향 라인들을 포함할 수 있다. 선택된 메모리 기술 및 시스템 설계에 따라, 다른 신호들(738)은 스트로브 라인들 DQS와 같은 버스 또는 서브 버스를 수반할 수 있다. 시스템(700)의 설계, 또는 구현에 기초하여, 설계가 다중의 구현을 지원하는 경우에, 데이터 버스는 메모리 디바이스(740)당 더 많은 또는 더 적은 대역폭을 가질 수 있다. 예를 들어, 데이터 버스는 x32 인터페이스, x16 인터페이스, x8 인터페이스, 또는 다른 인터페이스를 갖는 메모리 디바이스들을 지원할 수 있다. 관례 "xW"에서, W는 메모리 제어기(720)와 데이터를 교환하기 위한 신호 라인들의 수를 나타내는, 메모리 디바이스(740)의 인터페이스의 인터페이스 크기 또는 폭을 지칭하는 정수이다. 메모리 디바이스들의 인터페이스 크기는 얼마나 많은 메모리 디바이스들이 시스템(700)에서의 채널당 동시에 사용될 수 있거나 동일한 신호 라인들에 병렬로 결합될 수 있는지에 대한 제어 인자이다. 일 예에서, 고 대역폭 메모리 디바이스들, 넓은 인터페이스 디바이스들, 또는 스택형 메모리 구성들, 또는 조합들은 x128 인터페이스, x256 인터페이스, x512 인터페이스, x1024 인터페이스, 또는 다른 데이터 버스 인터페이스 폭과 같은, 더 넓은 인터페이스들을 가능하게 할 수 있다.
일 예에서, 메모리 디바이스들(740) 및 메모리 제어기(720)는 버스트로 데이터 버스를 통해 데이터를 교환하거나, 연속적인 데이터 전송들의 시퀀스를 교환한다. 버스트는 다수의 전송 사이클에 대응하고, 이것은 버스 주파수와 관련된다. 일 예에서, 전송 사이클은 동일한 클록 또는 스트로브 신호 에지(예를 들어, 상승 에지에서)상에서 발생하는 전송들에 대한 전체 클록 사이클일 수 있다. 일 예에서, 시스템 클록의 사이클을 참조하는 매 클록 사이클은 다중 유닛 간격(UI들)으로 분리되고, 여기서 각각의 UI는 전송 사이클이다. 예를 들어, 더블 데이터 레이트 전송들은 클록 신호의 양쪽 에지(예를 들어, 상승 및 하강)상에서 트리거링된다. 버스트는 구성된 수의 UI들 동안 지속될 수 있는데, 이는 레지스터에 저장된 구성일 수 있거나, 또는 온 더 플라이로(on the fly) 트리거링될 수 있다. 예를 들어, 8개의 연속적인 전송 기간의 시퀀스는 버스트 길이 8(BL8)로 간주될 수 있고, 각각의 메모리 디바이스(740)는 각각의 UI상에서 데이터를 전송할 수 있다. 따라서, BL8 상에서 동작하는 x8 메모리 디바이스는 64 비트의 데이터(8개의 데이터 신호 라인 X 버스트상에서 라인당 전송되는 8개의 데이터 비트)를 전송할 수 있다. 이러한 간단한 예는 단지 예시이고 제한적이지 않다는 것을 이해할 것이다.
메모리 디바이스들(740)은 시스템(700)에 대한 메모리 리소스들을 나타낸다. 일 예에서, 각각의 메모리 디바이스(740)는 별개의 메모리 다이이다. 일 예에서, 각각의 메모리 디바이스(740)는 디바이스 또는 다이당 다중(예를 들어, 2개) 채널과 인터페이싱할 수 있다. 각각의 메모리 디바이스(740)는 디바이스의 구현에 의해 결정되는 대역폭(예를 들어, x16 또는 x8 또는 어떤 다른 인터페이스 대역폭)을 갖는 I/O 인터페이스 로직(742)을 포함한다. I/O 인터페이스 로직(742)은 메모리 디바이스들이 메모리 제어기(720)와 인터페이싱하는 것을 가능하게 한다. I/O 인터페이스 로직(742)은 하드웨어 인터페이스를 포함할 수 있고, 메모리 제어기의 I/O(722)에 따르지만, 메모리 디바이스 단부에 있을 수 있다. 일 예에서, 다중의 메모리 디바이스(740)는 동일한 커맨드 및 데이터 버스들에 병렬로 접속된다. 또 다른 예에서, 다중의 메모리 디바이스(740)는 동일한 커맨드 버스에 병렬로 접속되고, 상이한 데이터 버스들에 접속된다. 예를 들어, 시스템(700)은 병렬로 결합된 다중의 메모리 디바이스(740)로 구성될 수 있고, 각각의 메모리 디바이스는 커맨드에 응답하고, 각각의 내부에 있는 메모리 리소스들(760)에 액세스한다. 기입 동작에 대해, 개별 메모리 디바이스(740)는 전체 데이터 워드의 일부를 기입할 수 있고, 판독 동작에 대해, 개별 메모리 디바이스(740)는 전체 데이터 워드의 일부를 페치할 수 있다. 비제한적인 예들로서, 특정 메모리 디바이스는, 제각기, 판독 또는 기입 트랜잭션에 대한 128-비트 데이터 워드의 8개 비트, 또는 256-비트 데이터 워드의 8개 비트 또는 16개 비트(x8 또는 x16 디바이스에 대해 의존함)를 제공 또는 수신할 수 있다. 워드의 나머지 비트들은 다른 메모리 디바이스들에 의해 병렬로 제공되거나 수신될 것이다.
일 예에서, 메모리 디바이스들(740)은 컴퓨팅 디바이스의 마더보드 또는 호스트 시스템 플랫폼(예를 들어, 프로세서(710)가 배치되는 PCB(printed circuit board))상에 직접 배치된다. 일 예에서, 메모리 디바이스들(740)은 메모리 모듈들(770)로 조직화될 수 있다. 일 예에서, 메모리 모듈들(770)은 DIMM(dual inline memory module)들을 나타낸다. 일 예에서, 메모리 모듈들(770)은 호스트 시스템 플랫폼과는 별개의 회로, 별개의 디바이스, 또는 별개의 기판일 수 있는, 액세스 또는 제어 회로의 적어도 일부를 공유하기 위한 다중의 메모리 디바이스의 다른 조직을 나타낸다. 메모리 모듈들(770)은 다중의 메모리 디바이스(740)를 포함할 수 있고, 메모리 모듈들은 그들 상에 배치된 포함된 메모리 디바이스들에 대한 다중의 별개의 채널을 위한 지원을 포함할 수 있다. 또 다른 예에서, 메모리 디바이스들(740)은 예컨대 MCM(multi-chip-module), 패키지-온-패키지, TSV(through-silicon via)와 같은 기법들, 또는 다른 기법들 또는 조합들에 의해, 메모리 제어기(720)와 동일한 패키지 내에 통합될 수 있다. 유사하게, 일 예에서, 다중의 메모리 디바이스(740)가 메모리 모듈들(770) 내에 통합될 수 있고, 이들 자체는 메모리 제어기(720)와 동일한 패키지 내에 통합될 수 있다. 이들 및 다른 구현들에 대해, 메모리 제어기(720)는 호스트 프로세서(710)의 일부일 수 있다는 점이 이해될 것이다.
메모리 디바이스들(740)은 각각 메모리 리소스들(760)을 포함한다. 메모리 리소스들(760)은 데이터에 대한 메모리 위치들 또는 스토리지 위치들의 개별 어레이들을 나타낸다. 전형적으로, 메모리 리소스들(760)은 워드라인(행들) 및 비트라인(행 내의 개별 비트들) 제어를 통해 액세스되는 데이터의 행들로서 관리된다. 메모리 리소스들(760)은 메모리의 별개의 채널들, 랭크들, 및 뱅크들로서 조직될 수 있다. 채널들은 메모리 디바이스들(740) 내의 스토리지 위치들에 대한 독립적인 제어 경로들을 지칭할 수 있다. 랭크들은 다중의 메모리 디바이스에 걸친 공통 위치들(예를 들어, 상이한 디바이스들 내의 동일한 행 어드레스들)을 지칭할 수 있다. 뱅크들은 메모리 디바이스(740) 내의 메모리 위치들의 어레이들을 지칭할 수 있다. 일 예에서, 메모리의 뱅크들은 서브 뱅크들에 대한 공유 회로(예를 들어, 드라이버들, 신호 라인들, 제어 로직)의 적어도 일부를 갖는 서브 뱅크들로 분할되어, 별도의 어드레싱 및 액세스를 허용한다. 채널들, 랭크들, 뱅크들, 서브 뱅크들, 뱅크 그룹들, 또는 메모리 위치들의 다른 조직들, 및 조직들의 조합들은 물리적 리소스들에 대한 그들의 적용에 있어서 중첩될 수 있다는 것이 이해될 것이다. 예를 들어, 동일한 물리적 메모리 위치들은 랭크에 또한 속할 수 있는 특정 뱅크로서 특정 채널을 통해 액세스될 수 있다. 따라서, 메모리 리소스들의 조직은 배타적이기보다는 포괄적인 방식으로 이해될 것이다.
일 예에서, 메모리 디바이스들(740)은 하나 이상의 레지스터(744)를 포함한다. 레지스터(744)는 메모리 디바이스의 동작을 위한 구성 또는 설정들을 제공하는 하나 이상의 스토리지 디바이스 또는 스토리지 위치를 나타낸다. 일 예에서, 레지스터(744)는 제어 또는 관리 동작의 일부로서 메모리 제어기(720)에 의한 액세스를 위한 데이터를 저장하기 위해 메모리 디바이스(740)에 대한 스토리지 위치를 제공할 수 있다. 일 예에서, 레지스터(744)는 하나 이상의 모드 레지스터를 포함한다. 일 예에서, 레지스터(744)는 하나 이상의 다목적 레지스터를 포함한다. 레지스터(744) 내의 위치들의 구성은 상이한 "모드들"에서 동작하도록 메모리 디바이스(740)를 구성할 수 있으며, 여기서 커맨드 정보는 모드에 기초하여 메모리 디바이스(740) 내의 상이한 동작들을 트리거링할 수 있다. 추가적으로 또는 대안적으로, 상이한 모드들은 모드에 의존하여 어드레스 정보 또는 다른 신호 라인들로부터 상이한 동작을 또한 트리거링할 수 있다. 레지스터(744)의 설정들은 I/O 설정들(예를 들어, 타이밍, 종단 또는 ODT(on-die termination)(746), 드라이버 구성, 또는 다른 I/O 설정들)에 대한 구성을 표시할 수 있다.
일 예에서, 메모리 디바이스(740)는 I/O(742)와 연관된 인터페이스 하드웨어의 일부로서 ODT(746)를 포함한다. ODT(746)는 위에 언급된 바와 같이 구성될 수 있고, 특정 신호 라인들에 대한 인터페이스에 적용될 임피던스에 대한 설정들을 제공할 수 있다. 일 예에서, ODT(746)는 DQ 신호 라인들에 적용된다. 일 예에서, ODT(746)는 커맨드 신호 라인들에 적용된다. 일 예에서, ODT(746)는 어드레스 신호 라인들에 적용된다. 일 예에서, ODT(746)는 이전의 임의의 조합에 적용될 수 있다. ODT 설정들은 메모리 디바이스가 액세스 동작의 선택된 타겟인지 아니면 비-타겟 디바이스인지에 기초하여 변경될 수 있다. ODT(746) 설정들은 종단된 라인들상의 시그널링의 타이밍 및 반사들에 영향을 미칠 수 있다. ODT(746)에 걸친 신중한 제어는 적용된 임피던스 및 로딩의 개선된 매칭을 이용하여 더 고속의 동작을 가능하게 할 수 있다. ODT(746)는 I/O 인터페이스(742, 722)의 특정 신호 라인들에 적용될 수 있고, 반드시 모든 신호 라인들에 적용될 필요는 없다.
메모리 디바이스(740)는 제어기(750)를 포함하고, 이 제어기는 메모리 디바이스 내의 내부 동작들을 제어하기 위한 메모리 디바이스 내의 제어 로직을 나타낸다. 예를 들어, 제어기(750)는 메모리 제어기(720)에 의해 전송된 커맨드들을 디코딩하고, 커맨드들을 실행하거나 충족시키는 내부 동작들을 생성한다. 제어기(750)는 내부 제어기로 지칭될 수 있고, 호스트의 메모리 제어기(720)로부터 분리된다. 제어기(750)는 레지스터(744)에 기초하여 어떤 모드가 선택될지를 결정할 수 있고, 선택된 모드에 기초하여 메모리 리소스들(760)에의 액세스를 위한 동작들 또는 다른 동작들의 내부 실행을 구성할 수 있다. 제어기(750)는 선택된 모드에 대한 적절한 인터페이스를 제공하고 커맨드를 적절한 메모리 위치들 또는 어드레스들로 안내하기 위해 메모리 디바이스(740) 내의 비트들의 라우팅을 제어하기 위한 제어 신호들을 생성한다. 제어기(750)는 커맨드 및 어드레스 신호 라인들상에서 수신된 커맨드 인코딩을 디코딩할 수 있는 커맨드 로직(752)을 포함한다. 따라서, 커맨드 로직(752)은 커맨드 디코더일 수 있거나 이를 포함할 수 있다. 커맨드 로직(752)에 의해, 메모리 디바이스는 커맨드들을 식별하고 요청된 커맨드들을 실행하기 위한 내부 동작들을 생성할 수 있다.
메모리 제어기(720)를 다시 참조하면, 메모리 제어기(720)는 메모리 디바이스들(740)에 전송할 커맨드들을 생성하기 위한 로직 또는 회로를 나타내는 커맨드(CMD) 로직(724)을 포함한다. 커맨드들의 생성은 스케줄링 전의 커맨드, 또는 전송될 준비가 된 큐잉된 커맨드들의 준비를 지칭할 수 있다. 일반적으로, 메모리 서브시스템들에서의 시그널링은 메모리 디바이스들이 커맨드를 실행해야 하는 하나 이상의 메모리 위치를 표시하거나 선택하기 위해 커맨드 내의 또는 그와 동반되는 어드레스 정보를 포함한다. 메모리 디바이스(740)에 대한 트랜잭션들의 스케줄링에 응답하여, 메모리 제어기(720)는 메모리 디바이스(740)로 하여금 커맨드들을 실행하게 야기하기 위해 I/O(722)를 통해 커맨드들을 발행할 수 있다. 일 예에서, 메모리 디바이스(740)의 제어기(750)는 메모리 제어기(720)로부터 I/O(742)를 통해 수신되는 커맨드 및 어드레스 정보를 수신하고 디코딩한다. 수신된 커맨드 및 어드레스 정보에 기초하여, 제어기(750)는 커맨드들을 실행하기 위해 메모리 디바이스(740) 내의 로직 및 회로의 동작들의 타이밍을 제어할 수 있다. 제어기(750)는 타이밍 및 시그널링 요건들과 같은, 메모리 디바이스(740) 내의 표준들 또는 사양들을 준수할 책임이 있다. 메모리 제어기(720)는 액세스 스케줄링 및 제어에 의해 표준들 또는 사양들의 준수를 구현할 수 있다.
메모리 제어기(720)는 메모리 디바이스(740)에 전송할 트랜잭션들을 생성하고 순서화하는 로직 또는 회로를 나타내는 스케줄러(730)를 포함한다. 한 관점에서, 메모리 제어기(720)의 주 기능은 메모리 디바이스(740)에 대한 메모리 액세스 및 다른 트랜잭션들을 스케줄링하는 것이라고 말할 수 있다. 그러한 스케줄링은, 프로세서(710)에 의한 데이터에 대한 요청들을 구현하고 (예를 들어, 리프레시에 관련된 커맨드들에 의해 그런 것처럼) 데이터의 무결성을 유지하기 위해 트랜잭션들 자체를 생성하는 것을 포함할 수 있다. 트랜잭션들은 하나 이상의 커맨드를 포함할 수 있고, 클록 사이클들 또는 유닛 간격들과 같은 하나 또는 다중의 타이밍 사이클에 걸쳐 커맨드들 또는 데이터 또는 둘 다의 전송을 낳을 수 있다. 트랜잭션들은 판독 또는 기입 또는 관련 커맨드들 또는 조합과 같은 액세스를 위한 것일 수 있고, 다른 트랜잭션들은 구성, 설정들, 데이터 무결성, 또는 다른 커맨드들 또는 조합을 위한 메모리 관리 커맨드들을 포함할 수 있다.
메모리 제어기(720)는 전형적으로 시스템(700)의 성능을 향상시키기 위해 트랜잭션들의 선택 및 순서화를 허용하는 스케줄러(730)와 같은 로직을 포함한다. 따라서, 메모리 제어기(720)는 미처리 트랜잭션들 중 어느 것이 어느 순서로 메모리 디바이스(740)에 전송되어야 하는지를 선택할 수 있고, 이는 전형적으로 단순한 선입선출(first-in first-out) 알고리즘보다 훨씬 더 복잡한 로직으로 달성된다. 메모리 제어기(720)는 메모리 디바이스(740)에 대한 트랜잭션들의 송신을 관리하고, 트랜잭션과 연관된 타이밍을 관리한다. 일 예에서, 트랜잭션들은 결정론적 타이밍을 가지며, 이는 메모리 제어기(720)에 의해 관리될 수 있고 스케줄러(730)에 의해 트랜잭션들을 스케줄링하는 방법을 결정하기 위해 사용될 수 있다.
일 예에서, 메모리 제어기(720)는 리프레시(REF) 로직(726)을 포함한다. 리프레시 로직(726)은 휘발성이고 결정론적 상태를 유지하기 위해 리프레시될 필요가 있는 메모리 리소스들에 대해 사용될 수 있다. 일 예에서, 리프레시 로직(726)은 리프레시에 대한 위치, 및 수행할 리프레시의 타입을 표시한다. 리프레시 로직(726)은 메모리 디바이스(740) 내의 셀프 리프레시를 트리거링하거나, 또는 리프레시 커맨드들, 또는 조합을 전송함으로써 자동 리프레시 커맨드들로서 지칭될 수 있는 외부 리프레시들을 실행할 수 있다. 일 예에서, 시스템(700)은 뱅크당 리프레시들뿐만 아니라 모든 뱅크 리프레시들을 지원한다. 모든 뱅크 리프레시들은 병렬로 결합된 모든 메모리 디바이스들(740) 내의 뱅크들의 리프레시를 야기한다. 뱅크당 리프레시들은 지정된 메모리 디바이스(740) 내의 지정된 뱅크의 리프레시를 야기한다. 일 예에서, 메모리 디바이스(740) 내의 제어기(750)는 메모리 디바이스(740) 내의 리프레시를 적용하기 위한 리프레시 로직(754)을 포함한다. 일 예에서, 리프레시 로직(754)은 메모리 제어기(720)로부터 수신된 외부 리프레시에 따라 리프레시를 수행하기 위한 내부 동작들을 생성한다. 리프레시 로직(754)은 리프레시가 메모리 디바이스(740)에 안내될지와, 커맨드에 응답하여 어떤 메모리 리소스들(760)을 리프레시할지를 결정할 수 있다.
도 8은 호스트 지원 행 해머 완화가 구현될 수 있는 컴퓨팅 시스템의 예의 블록도이다. 시스템(800)은 본 명세서에서의 임의의 예에 따른 컴퓨팅 디바이스를 나타내고, 랩톱 컴퓨터, 데스크톱 컴퓨터, 태블릿 컴퓨터, 서버, 게임 또는 엔터테인먼트 제어 시스템, 임베디드 컴퓨팅 디바이스, 또는 다른 전자 디바이스일 수 있다. 시스템(800)은 시스템(100)에 따른 시스템의 예를 제공한다.
일 예에서, 메모리 서브시스템(820)은 본 명세서에서의 임의의 예에 따라 호스트 지원 행 해머 완화를 가능하게 하기 위한 행 해머 로직을 나타내는 행 해머 로직(890)을 포함한다. 행 해머 로직은 메모리 디바이스 내부의 행 해머 완화를 관리하기 위한 메모리 디바이스 내의 로직을 포함할 수 있다. 일 예에서, 행 해머 로직(890)은 본 명세서에 제공된 임의의 예에 따른 호스트 지원 행 해머 완화를 제공하는 메모리 제어기(822) 내의 행 해머 로직을 포함한다. 행 해머 로직(890)은 제어기가 여분의 리프레시 커맨드들을 전송할 수 있게 하여, 메모리(830)가 활성화 커맨드들의 수에 기초하여 잠재적 희생 행들의 리프레시를 수행할 수 있게 한다.
시스템(800)은 시스템(800)에 대한 명령어들의 처리 또는 실행을 제공하기 위해, 임의의 타입의 마이크로프로세서, CPU(central processing unit), GPU(graphics processing unit), 처리 코어, 또는 다른 처리 하드웨어, 또는 조합을 포함할 수 있는 프로세서(810)를 포함한다. 프로세서(810)는 시스템(800)의 전체 동작을 제어하고, 하나 이상의 프로그램가능 범용 또는 특수 목적 마이크로프로세서들, DSP들(digital signal processors), 프로그램가능 제어기들, ASIC들(application specific integrated circuits), PLD들(programmable logic devices), 또는 이러한 디바이스들의 조합일 수 있거나 이들을 포함할 수 있다.
일 예에서, 시스템(800)은, 메모리 서브시스템(820) 또는 그래픽 인터페이스 컴포넌트들(840)과 같은, 더 높은 대역폭 접속들을 필요로 하는 시스템 컴포넌트들에 대한 고속 인터페이스 또는 높은 처리량 인터페이스를 나타낼 수 있는, 프로세서(810)에 결합된 인터페이스(812)를 포함한다. 인터페이스(812)는 인터페이스 회로를 나타내고, 이는 독립형 컴포넌트일 수 있거나 프로세서 다이상으로 통합될 수 있다. 인터페이스(812)는 프로세서 다이상으로 회로로서 통합되거나 또는 SOC(system on a chip)상의 컴포넌트로서 통합될 수 있다. 존재하는 경우, 그래픽 인터페이스(840)는 시스템(800)의 사용자에게 시각적 디스플레이를 제공하기 위한 그래픽 컴포넌트들에 인터페이싱한다. 그래픽 인터페이스(840)는 독립형 컴포넌트일 수 있거나 또는 프로세서 다이 또는 SOC상으로 통합될 수 있다. 일 예에서, 그래픽 인터페이스(840)는 사용자에게 출력을 제공하는 HD(high definition) 디스플레이를 구동할 수 있다. 일 예에서, 디스플레이는 터치스크린 디스플레이를 포함할 수 있다. 일 예에서, 그래픽 인터페이스(840)는 메모리(830)에 저장된 데이터에 기초하여 또는 프로세서(810)에 의해 실행되는 동작들 또는 둘 다에 기초하여 디스플레이를 생성한다.
메모리 서브시스템(820)은 시스템(800)의 메인 메모리를 나타내고, 프로세서(810)에 의해 실행될 코드 또는 루틴을 실행하는 데에 이용될 데이터 값들을 위한 스토리지를 제공한다. 메모리 서브시스템(820)은 ROM(read-only memory), 플래시 메모리, DRAM과 같은 하나 이상의 다양한 RAM(random access memory), 또는 다른 메모리 디바이스들, 또는 이러한 디바이스들의 조합과 같은 하나 이상의 메모리 디바이스(830)를 포함할 수 있다. 메모리(830)는, 무엇보다도, 시스템(800)에서의 명령어들의 실행을 위한 소프트웨어 플랫폼을 제공하는 운영 체제(OS)(832)를 저장하고 호스팅한다. 또한, 애플리케이션들(834)은 메모리(830)로부터 OS(832)의 소프트웨어 플랫폼상에서 실행될 수 있다. 애플리케이션들(834)은 하나 이상의 기능의 실행을 수행하는 그들 자신의 동작 로직을 갖는 프로그램들을 나타낸다. 프로세스들(836)은 OS(832) 또는 하나 이상의 애플리케이션(834) 또는 조합에 보조 기능들을 제공하는 에이전트들 또는 루틴들을 나타낸다. OS(832), 애플리케이션들(834), 및 프로세스들(836)은 시스템(800)에 대한 기능들을 제공하기 위한 소프트웨어 로직을 제공한다. 일 예에서, 메모리 서브시스템(820)은 커맨드들을 생성하여 메모리(830)에 발행하는 메모리 제어기인 메모리 제어기(822)를 포함한다. 메모리 제어기(822)는 프로세서(810)의 물리적 부분 또는 인터페이스(812)의 물리적 부분일 수 있다는 점이 이해될 것이다. 예를 들어, 메모리 제어기(822)는, 프로세서 다이 또는 SOC상으로 통합되는 것과 같이, 프로세서(810)와 함께 회로상으로 통합되는 통합 메모리 제어기일 수 있다.
구체적으로 도시되지는 않았지만, 시스템(800)은, 메모리 버스, 그래픽 버스, 인터페이스 버스들, 또는 기타의 것과 같은, 디바이스들 사이의 하나 이상의 버스 또는 버스 시스템을 포함할 수 있다는 점이 이해될 것이다. 버스들 또는 다른 신호 라인들은 컴포넌트들을 함께 통신적으로 또는 전기적으로 결합하거나, 또는 컴포넌트들을 통신적으로 그리고 전기적으로 둘 다로 결합할 수 있다. 버스들은 물리적 통신 라인들, 포인트-투-포인트 접속들, 브리지들, 어댑터들, 제어기들, 또는 다른 회로 또는 조합을 포함할 수 있다. 버스들은, 예를 들어, 시스템 버스, PCI(Peripheral Component Interconnect) 버스, HyperTransport 또는 ISA(industry standard architecture) 버스, SCSI(small computer system interface) 버스, USB(universal serial bus), 또는 다른 버스, 또는 조합 중 하나 이상을 포함할 수 있다.
일 예에서, 시스템(800)은 인터페이스(812)에 결합될 수 있는 인터페이스(814)를 포함한다. 인터페이스(814)는 인터페이스(812)보다 저속 인터페이스일 수 있다. 일 예에서, 인터페이스(814)는 인터페이스 회로를 나타내고, 이는 독립형 컴포넌트들 및 집적 회로를 포함할 수 있다. 일 예에서, 다중의 사용자 인터페이스 컴포넌트 또는 주변기기 컴포넌트들, 또는 양자 모두가 인터페이스(814)에 결합된다. 네트워크 인터페이스(850)는 시스템(800)에게 하나 이상의 네트워크를 통해 원격 디바이스들(예를 들어, 서버들 또는 다른 컴퓨팅 디바이스들)과 통신하는 능력을 제공한다. 네트워크 인터페이스(850)는 Ethernet 어댑터, 무선 인터커넥션 컴포넌트들, 셀룰러 네트워크 인터커넥션 컴포넌트들, USB(universal serial bus), 또는 다른 유선 또는 무선 표준 기반 또는 독점적 인터페이스들을 포함할 수 있다. 네트워크 인터페이스(850)는 원격 디바이스와 데이터를 교환할 수 있는데, 이는 메모리에 저장된 데이터를 전송하거나 메모리에 저장될 데이터를 수신하는 것을 포함할 수 있다.
일 예에서, 시스템(800)은 하나 이상의 I/O(input/output) 인터페이스(들)(860)를 포함한다. I/O 인터페이스(860)는 사용자가 시스템(800)과 상호 작용하는 하나 이상의 인터페이스 컴포넌트(예를 들어, 오디오, 영숫자, 촉각/터치, 또는 다른 인터페이싱)를 포함할 수 있다. 주변 기기 인터페이스(870)는 앞에서 구체적으로 언급되지 않은 임의의 하드웨어 인터페이스를 포함할 수 있다. 주변 기기들은 일반적으로 시스템(800)에 의존적으로 접속하는 디바이스들을 지칭한다. 의존적 접속은 동작이 그 상에서 실행되고 사용자가 그와 상호 작용하는 소프트웨어 플랫폼 또는 하드웨어 플랫폼 또는 둘 모두를 시스템(800)이 제공하는 것이다.
일 예에서, 시스템(800)은 데이터를 비휘발성 방식으로 저장하기 위한 스토리지 서브시스템(880)을 포함한다. 일 예에서, 특정 시스템 구현들에서, 스토리지(880)의 적어도 특정 컴포넌트들이 메모리 서브시스템(820)의 컴포넌트들과 중첩될 수 있다. 스토리지 서브시스템(880)은, 하나 이상의 자기, 고체 상태, 또는 광학 기반 디스크들, 또는 조합과 같이, 비휘발성 방식으로 대량의 데이터를 저장하기 위한 임의의 종래의 매체일 수 있거나 이를 포함할 수 있는, 스토리지 디바이스(들)(884)를 포함한다. 스토리지(884)는 코드 또는 명령어들 및 데이터(886)를 지속적인 상태로 유지한다(즉, 시스템(800)에의 전력이 중단되더라도 값이 보유됨). 메모리(830)가 전형적으로 프로세서(810)에 명령어들을 제공하는 실행 또는 동작 메모리라 하더라도, 스토리지(884)는 일반적으로 "메모리"인 것으로 고려될 수 있다. 스토리지(884)는 비휘발성인 반면, 메모리(830)는 휘발성 메모리를 포함할 수 있다(즉, 시스템(800)에 전력이 중단되면, 데이터의 값 또는 상태가 불확정적이 됨). 일 예에서, 스토리지 서브시스템(880)은 스토리지(884)와 인터페이싱하기 위한 제어기(882)를 포함한다. 일 예에서, 제어기(882)는 인터페이스(814) 또는 프로세서(810)의 물리적 부분이거나, 또는 프로세서(810) 및 인터페이스(814) 양쪽 모두에서의 회로들 또는 로직을 포함할 수 있다.
전력 소스(802)는 시스템(800)의 컴포넌트들에 전력을 제공한다. 더 구체적으로, 전력 소스(802)는 시스템(800)의 컴포넌트들에 전력을 제공하기 위해 시스템(800)에서의 하나 또는 다중의 전원(804)에 전형적으로 인터페이싱한다. 일 예에서, 전원(804)은 벽 콘센트에 플러그하기 위한 AC-DC(교류-직류) 어댑터를 포함한다. 그러한 AC 전력은 재생가능 에너지(예를 들어, 태양열) 전력 소스(802)일 수 있다. 일 예에서, 전력 소스(802)는 외부 AC-DC 컨버터와 같은 DC 전력 소스를 포함한다. 일 예에서, 전력 소스(802) 또는 전원(804)은 충전 필드에의 근접을 통해 충전하는 무선 충전 하드웨어를 포함한다. 일 예에서, 전력 소스(802)는 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.
도 9는 호스트 지원 행 해머 완화가 구현될 수 있는 모바일 디바이스의 예의 블록도이다. 시스템(900)은 컴퓨팅 태블릿, 모바일 폰 또는 스마트 폰, 웨어러블 컴퓨팅 디바이스, 또는 다른 모바일 디바이스, 또는 임베디드 컴퓨팅 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 컴포넌트들 중 특정의 것들이 일반적으로 도시되며, 그러한 디바이스의 모든 컴포넌트들이 시스템(900)에 도시되지는 않는다는 것을 이해할 것이다. 시스템(900)은 시스템(100)에 따른 시스템의 예를 제공한다.
일 예에서, 메모리 서브시스템(960)은 리프레시를 필요로 하는 임의의 메모리(962)에 대해 본 명세서에서의 임의의 예에 따른 호스트 지원 행 해머 완화를 가능하게 하는 행 해머 로직을 나타내는 행 해머 로직(990)을 포함한다. 행 해머 로직은 메모리 디바이스 내부의 행 해머 완화를 관리하기 위한 메모리 디바이스 내의 로직을 포함할 수 있다. 일 예에서, 행 해머 로직(990)은 본 명세서에 제공된 임의의 예에 따른 호스트 지원 행 해머 완화를 제공하는 메모리 제어기(964) 내의 행 해머 로직을 포함한다. 행 해머 로직(990)은 메모리(962)가 활성화 커맨드들의 수에 기초하여 잠재적인 희생 행들의 리프레시를 수행하는 것을 가능하게 하기 위해 제어기가 여분의 리프레시 커맨드들을 전송하게 할 수 있다.
디바이스(900)는 시스템(900)의 주요 처리 동작들을 수행하는 프로세서(910)를 포함한다. 프로세서(910)는 마이크로프로세서, 애플리케이션 프로세서, 마이크로제어기, 프로그램가능 로직 디바이스, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(910)에 의해 수행되는 처리 동작들은 애플리케이션들 및/또는 디바이스 기능들이 그 상에서 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 시스템(900)을 또 다른 디바이스에 접속하는 것에 관련된 동작들, 또는 조합을 포함한다. 처리 동작들은 오디오 I/O, 디스플레이 I/O, 또는 다른 인터페이싱, 또는 조합에 관련된 동작들을 또한 포함할 수 있다. 프로세서(910)는 메모리에 저장된 데이터를 실행할 수 있다. 프로세서(910)는 메모리에 저장된 데이터를 기입 또는 편집할 수 있다.
일 예에서, 시스템(900)은 하나 이상의 센서(912)를 포함한다. 센서들(912)은 임베디드 센서들 또는 외부 센서들에 대한 인터페이스들, 또는 조합을 나타낸다. 센서들(912)은 시스템(900)이 시스템(900)이 구현되는 환경 또는 디바이스의 하나 이상의 조건을 모니터링하거나 검출할 수 있게 한다. 센서들(912)은 환경 센서들(예컨대, 온도 센서들, 모션 검출기들, 광 검출기들, 카메라들, 화학적 센서들(예를 들어, 일산화탄소, 이산화탄소, 또는 다른 화학적 센서들)), 압력 센서들, 가속도계들, 자이로스코프들, 의료용 또는 생리학 센서들(예를 들어, 바이오센서들, 심박수 모니터들, 또는 생리학적 속성들을 검출하기 위한 다른 센서들), 또는 다른 센서들, 또는 조합을 포함할 수 있다. 센서들(912)은 지문 인식 시스템들, 얼굴 검출 또는 인식 시스템들, 또는 사용자 특징들을 검출 또는 인식하는 다른 시스템들과 같은 생체인식 시스템들을 위한 센서들을 또한 포함할 수 있다. 센서들(912)은 광범위하게 이해되어야 하고, 시스템(900)으로 구현될 수 있는 다수의 상이한 타입의 센서들에 제한을 두지 않는다. 일 예에서, 하나 이상의 센서(912)는 프로세서(910)와 통합된 프론트엔드 회로를 통해 프로세서(910)에 결합된다. 일 예에서, 하나 이상의 센서(912)는 시스템(900)의 또 다른 컴포넌트를 통해 프로세서(910)에 결합된다.
일 예에서, 시스템(900)은 오디오 서브시스템(920)을 포함하고, 이는 오디오 기능들을 컴퓨팅 디바이스에 제공하는 것과 연관된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타낸다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 시스템(900)에 통합되거나, 시스템(900)에 접속될 수 있다. 일 예에서, 사용자는 프로세서(910)에 의해 수신되고 처리되는 오디오 커맨드들을 제공함으로써 시스템(900)과 상호작용한다.
디스플레이 서브시스템(930)은 사용자에게 제시하기 위한 시각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들)을 나타낸다. 일 예에서, 디스플레이는 사용자가 컴퓨팅 디바이스와 상호 작용하기 위한 촉각 컴포넌트들 또는 터치스크린 요소들을 포함한다. 디스플레이 서브시스템(930)은, 사용자에게 디스플레이를 제공하기 위해 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(932)를 포함한다. 일 예에서, 디스플레이 인터페이스(932)가 디스플레이에 관련된 적어도 일부 처리를 수행하는 프로세서(910)와는 별도인 (그래픽 프로세서와 같은) 로직을 포함한다. 일 예에서, 디스플레이 서브시스템(930)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치스크린 디바이스를 포함한다. 일 예에서, 디스플레이 서브시스템(930)은 사용자에게 출력을 제공하는 HD(high definition) 또는 UHD(ultra-high definition) 디스플레이를 포함한다. 일 예에서, 디스플레이 서브시스템은 터치스크린 디스플레이를 포함하거나 이를 구동한다. 일 예에서, 디스플레이 서브시스템(930)은 메모리에 저장된 데이터에 기초하여 또는 프로세서(910)에 의해 실행되는 동작들에 기초하여 또는 둘 다에 기초하여 디스플레이 정보를 생성한다.
I/O 제어기(940)는 사용자와의 상호작용과 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(940)는 오디오 서브시스템(920), 또는 디스플레이 서브시스템(930) 또는 둘 모두의 일부인 하드웨어를 관리하도록 동작할 수 있다. 추가적으로, I/O 제어기(940)는 사용자가 그를 통해 시스템과 상호작용할 수 있는, 시스템(900)에 접속되는 추가적인 디바이스들에 대한 접속 포인트를 예시한다. 예를 들어, 시스템(900)에 부착될 수 있는 디바이스들은 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 판독기들 또는 다른 디바이스들과 같은 특정 응용들에 사용하기 위한 다른 I/O 디바이스를 포함할 수 있다.
앞에서 언급된 바와 같이, I/O 제어기(940)는 오디오 서브시스템(920) 또는 디스플레이 서브시스템(930) 또는 둘 모두와 상호작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 시스템(900)의 하나 이상의 애플리케이션 또는 기능에 대한 입력 또는 커맨드를 제공할 수 있다. 추가적으로, 오디오 출력이 디스플레이 출력 대신에 또는 디스플레이 출력에 추가하여 제공될 수 있다. 또다른 예에서, 디스플레이 서브시스템이 터치스크린을 포함하면, 디스플레이 디바이스는 또한 적어도 부분적으로 I/O 제어기(940)에 의해 관리될 수 있는 입력 디바이스로서 작용한다. I/O 제어기(940)에 의해 관리되는 I/O 기능들을 제공하기 위해 시스템(900)상에 추가적인 버튼들 또는 스위치들이 또한 존재할 수 있다.
일 예에서, I/O 제어기(940)는 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 자이로스코프들, GPS(global positioning system), 또는 시스템(900)에 포함될 수 있는 다른 하드웨어, 또는 센서들(912)과 같은 디바이스들을 관리한다. 입력은 직접적 사용자 상호작용뿐만 아니라 시스템의 동작에 영향을 주는 시스템에 대한 환경적 입력의 제공(예컨대, 잡음 필터링, 휘도 검출을 위한 디스플레이 조절, 카메라를 위한 플래시의 적용, 또는 다른 특징)의 일부일 수 있다.
일 예에서, 시스템(900)은 배터리 전력 사용, 배터리의 충전, 및 절전 동작과 관련된 특징들을 관리하는 전력 관리(950)를 포함한다. 전력 관리(950)는 전력을 시스템(900)의 컴포넌트들에 제공하는 전력 소스(952)로부터의 전력을 관리한다. 일 예에서, 전력 소스(952)는 벽 콘센트에 플러그하기 위한 AC-DC(교류-직류) 어댑터를 포함한다. 그러한 AC 전력은 재생가능 에너지(예를 들어, 태양열, 모션 기반 전력)일 수 있다. 일 예에서, 전력 소스(952)는 외부 AC-DC 컨버터와 같은, DC 전력 소스에 의해 제공될 수 있는 DC 전력만을 포함한다. 일 예에서, 전력 소스(952)는 충전 필드에 대한 근접을 통해 충전하기 위한 무선 충전 하드웨어를 포함한다. 일 예에서, 전력 소스(952)는 내부 배터리 또는 연료 전지 소스를 포함할 수 있다.
메모리 서브시스템(960)은 시스템(900)에 정보를 저장하기 위한 메모리 디바이스(들)(962)를 포함한다. 메모리 서브시스템(960)은 비휘발성(메모리 디바이스에의 전력이 중단되더라도 상태가 변경되지 않음) 또는 휘발성(메모리 디바이스에의 전력이 중단되면 상태가 불확정적이 됨) 메모리 디바이스들, 또는 조합을 포함할 수 있다. 메모리(960)는 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터는 물론이고, 시스템(900)의 애플리케이션들 및 기능들의 실행과 관련된 (장기적이든 또는 일시적이든) 시스템 데이터도 저장할 수 있다. 일 예에서, 메모리 서브시스템(960)은 (시스템(900)의 제어의 일부인 것으로도 생각될 수 있고, 잠재적으로 프로세서(910)의 일부인 것으로 생각될 수 있는) 메모리 제어기(964)를 포함한다. 메모리 제어기(964)는 메모리 디바이스(962)에 대한 액세스를 제어하기 위한 커맨드들을 생성하고 발행하는 스케줄러를 포함한다.
접속(connectivity)(970)은 시스템(900)이 외부 디바이스들과 통신할 수 있게 하는 하드웨어 디바이스들(예를 들어, 무선 또는 유선 커넥터들 및 통신 하드웨어, 또는 유선 및 무선 하드웨어의 조합) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 외부 디바이스는, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들뿐만 아니라 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 기기들일 수 있다. 일 예에서, 시스템(900)은 메모리에 저장하기 위해 또는 디스플레이 디바이스상의 디스플레이를 위해 외부 디바이스와 데이터를 교환한다. 교환된 데이터는 데이터를 판독, 기입, 또는 편집하기 위해, 메모리에 이미 저장된 데이터, 또는 메모리에 저장될 데이터를 포함할 수 있다.
접속(970)은 다중의 상이한 타입의 접속을 포함할 수 있다. 일반화하기 위해, 셀룰러 접속(972) 및 무선 접속(974)을 갖는 시스템(900)이 도시되어 있다. 셀룰러 접속(972)은 일반적으로 GSM(global system for mobile communications) 또는 변형들 또는 파생들, CDMA(code division multiple access) 또는 변형들 또는 파생들, TDM(time division multiplexing) 또는 변형들 또는 파생들, LTE(long term evolution - "4G"라고도 지칭함), 또는 다른 셀룰러 서비스 표준들을 통해 제공되는 것과 같은, 무선 캐리어들(wireless carriers)에 의해 제공되는 셀룰러 네트워크 접속을 지칭한다. 무선 접속(974)은 셀룰러가 아닌 무선 접속을 지칭하고, 개인 영역 네트워크들(예컨대 블루투스), 로컬 영역 네트워크(예컨대 WiFi), 및/또는 광역 네트워크들(예컨대 WiMax), 또는 다른 무선 통신, 또는 조합을 포함할 수 있다. 무선 통신은 비-고체 매체를 통한 변조된 전자기 방사(modulated electromagnetic radiation)의 이용을 통하여 데이터를 전송하는 것을 지칭한다. 유선 통신은 고체 통신 매체(solid communication medium)를 통해 발생한다.
주변 기기 접속들(peripheral connections)(980)은 하드웨어 인터페이스들 및 커넥터들은 물론이고, 주변 기기 접속들을 행하기 위한 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)도 포함한다. 시스템(900)은 다른 컴퓨팅 디바이스들로의(982 "로") 주변 디바이스일 뿐만 아니라 그에 접속된 주변 디바이스들(984 "로부터")를 가질 수 있다는 것을 이해할 것이다. 디바이스(900)는 시스템(900)상의 콘텐츠를 관리하는 것(예를 들어, 다운로딩하는 것, 업로딩하는 것, 변경하는 것, 또는 동기화하는 것)과 같은 목적을 위해 다른 컴퓨팅 디바이스들에 접속하기 위한 "도킹(docking)" 커넥터를 흔히 갖는다. 추가적으로, 도킹 커넥터는 예를 들어, 시청각 또는 다른 시스템들에의 콘텐츠 출력을 시스템(900)이 제어하게 허용하는 특정한 주변 기기들에 시스템(900)이 접속하게 허용할 수 있다.
독점적 도킹 커넥터 또는 다른 독점적 접속 하드웨어에 더하여, 시스템(900)은 공통 또는 표준 기반 커넥터들을 통해 주변 기기 접속들(980)을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(이는 다수의 상이한 하드웨어 인터페이스들 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 DisplayPort, HDMI(High Definition Multimedia Interface), 또는 다른 타입을 포함할 수 있다.
일반적으로 본 명세서의 설명들과 관련하여, 일 예에서, DRAM(dynamic random access memory) 디바이스는 메모리의 다중의 행을 갖는 메모리 어레이; 및 다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는, 연관된 메모리 제어기로부터의 커맨드들을 수신하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 수신에 응답하여, 메모리 제어기는 리프레시 윈도우 내에 행들을 리프레시하는데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, DRAM 디바이스는 여분의 리프레시 커맨드에 응답하여 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시함 - 를 포함한다.
일 예에서, 임계 수의 활성화들의 수신은 특정 시간 윈도우 내에서의 임계 수의 활성화들의 수신을 포함한다. 일 예에서, 특정 시간 윈도우 내에서의 임계 수의 활성화들의 수신은 슬라이딩 윈도우를 포함하고, 여기서 각각의 활성화 커맨드는 카운트를 증가시키고 시간량은 카운트를 감소시킨다. 일 예에서, 임계 수의 활성화 커맨드들은 채널당 또는 랭크당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 임계 수의 활성화 커맨드들은 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시에 대한 것임을 표시하기 위한 태그를 갖는 리프레시 커맨드를 포함한다.
일반적으로 본 명세서의 설명들과 관련하여, 일 예에서, 메모리 제어기는: 메모리의 다중의 행을 갖는 메모리 디바이스에 전송하기 위한 커맨드들을 큐잉하는 버퍼; 메모리 디바이스에 대한 활성화 커맨드들의 수를 추적하는 카운터; 및 다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는 커맨드들을 메모리 디바이스에 전송하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 검출에 응답하여, I/O 하드웨어는 리프레시 윈도우 내에 행들을 리프레시하는 데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, 여분의 리프레시 커맨드는 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시하도록 메모리 디바이스를 트리거링함 - 를 포함한다.
일 예에서, 임계 수의 활성화들의 검출은 특정 시간 윈도우 내에서의 임계 수의 활성화들의 검출을 포함한다. 일 예에서, 특정 시간 윈도우 내에서의 임계 수의 활성화의 검출은 슬라이딩 윈도우를 포함하고, 여기서 각각의 활성화 커맨드는 카운터를 증가시키고 시간량은 카운터를 감소시킨다. 일 예에서, 임계 수의 활성화 커맨드들은 메모리 디바이스를 포함하는 다중의 메모리 디바이스의 랭크당 또는 채널당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 임계 수의 활성화 커맨드들은 메모리 디바이스의 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시에 대한 것임을 표시하기 위한 태그를 갖는 리프레시 커맨드를 포함한다.
일반적으로 본 명세서의 설명들과 관련하여, 일 예에서, 시스템은: 다중의 메모리 행을 갖는 다중의 DRAM(dynamic random access memory) 디바이스; 다중의 DRAM 디바이스에 결합된 메모리 제어기 - 메모리 제어기는 메모리 디바이스들에 대한 활성화 커맨드들의 수를 추적하기 위한 카운터를 포함함 -; 및 다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는 커맨드들을 메모리 디바이스들에 전송하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 검출에 응답하여, I/O 하드웨어는 리프레시 윈도우 내에 행들을 리프레시하는 데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, 여분의 리프레시 커맨드는 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시하도록 DRAM 디바이스를 트리거링함 - 를 포함한다.
일 예에서, 임계 수의 활성화들의 검출은 특정 시간 윈도우 내에서의 임계 수의 활성화들의 검출을 포함한다. 일 예에서, 특정 시간 윈도우 내에서의 임계 수의 활성화의 검출은 슬라이딩 윈도우를 포함하고, 여기서 각각의 활성화 커맨드는 카운터를 증가시키고 시간량은 카운터를 감소시킨다. 일 예에서, 임계 수의 활성화 커맨드들은 DRAM 디바이스들의 랭크당 또는 채널당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 임계 수의 활성화 커맨드들은 DRAM 디바이스당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 임계 수의 활성화 커맨드들은 특정 DRAM 디바이스의 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함한다. 일 예에서, 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시에 대한 것임을 표시하기 위한 태그를 갖는 리프레시 커맨드를 포함한다. 일 예에서, 시스템은: 메모리 제어기에 결합된 호스트 프로세서 디바이스; 호스트 프로세서에 통신가능하게 결합된 디스플레이; 호스트 프로세서에 통신가능하게 결합된 네트워크 인터페이스; 또는 시스템에 전력을 공급하기 위한 배터리 중 하나 이상을 포함한다.
본 명세서에 예시된 흐름도들은 다양한 프로세스 작용들의 시퀀스들의 예를 제공한다. 흐름도들은 소프트웨어 또는 펌웨어 루틴에 의해 실행될 동작들뿐만 아니라 물리적 동작들을 표시할 수 있다. 흐름도는 하드웨어 및/또는 소프트웨어로 구현될 수 있는 유한 상태 머신(FSM)의 상태들의 구현의 예를 도시할 수 있다. 특정 시퀀스 또는 순서로 도시되지만, 달리 명시되지 않는 한, 작용들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 단지 예들로서 이해되어야 하고, 프로세스는 상이한 순서로 수행될 수 있고, 일부 작용들은 병행적으로 수행될 수 있다. 추가적으로, 하나 이상의 작용이 생략될 수 있다; 따라서, 모든 구현들이 모든 작용들을 수행하는 것은 아니다.
다양한 동작 또는 기능이 본 명세서에 기술되어 있는 정도에 대해, 이들은 소프트웨어 코드, 명령어들, 구성, 및/또는 데이터로서 기술되거나 정의될 수 있다. 콘텐츠는 직접 실행가능물(executable)("객체" 또는 "실행가능" 형태), 소스 코드, 또는 차이 코드("델타" 또는 "패치" 코드)일 수 있다. 본 명세서에 설명된 소프트웨어 콘텐츠는 콘텐츠가 저장되어 있는 제조 물품(article of manufacture)을 통해, 또는 통신 인터페이스를 통해 데이터를 전송하기 위해 통신 인터페이스를 작동시키는 방법을 통해 제공될 수 있다. 머신 판독가능 스토리지 매체는 머신으로 하여금 설명된 기능들 또는 동작들을 수행하게 야기할 수 있고, 기록가능한/기록가능하지 않은 매체(예를 들어, ROM(read only memory), RAM(random access memory), 자기 디스크 스토리지 매체, 광 스토리지 매체, 플래시 메모리 디바이스 등)와 같은, 머신(예를 들어, 컴퓨팅 디바이스, 전자 시스템 등)에 의해 액세스 가능한 형태로 정보를 저장하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 메모리 버스 인터페이스, 프로세서 버스 인터페이스, 인터넷 접속, 디스크 제어기 등과 같은 또 다른 디바이스와 통신하기 위해 유선, 무선, 광학 등의 매체 중 임의의 것과 인터페이싱하는 임의의 메커니즘을 포함한다. 통신 인터페이스는 소프트웨어 콘텐츠를 기술하는 데이터 신호를 제공하기 위해 통신 인터페이스를 준비하도록 구성 파라미터들을 제공하고 및/또는 신호들을 전송함으로써 구성될 수 있다. 통신 인터페이스는 통신 인터페이스에 전송되는 하나 이상의 커맨드 또는 신호를 통해 액세스 될 수 있다.
본 명세서에 설명된 다양한 컴포넌트들은 설명된 동작 또는 기능을 수행하기 위한 수단일 수 있다. 본 명세서에 설명된 각각의 컴포넌트는 소프트웨어, 하드웨어, 또는 이들의 조합을 포함한다. 이러한 컴포넌트들은 소프트웨어 모듈들, 하드웨어 모듈들, 특수 목적 하드웨어(예를 들어, 주문형 하드웨어, ASIC들(application specific integrated circuits), DSP들(digital signal processors) 등), 임베디드 제어기들, 하드와이어드 회로 등으로서 구현될 수 있다.
본 명세서에 설명되는 것 외에도, 본 발명의 범위로부터 벗어나지 않고 다양한 수정들이 개시된 것 및 본 발명의 구현들에 대해 이루어질 수 있다. 따라서, 본 명세서에서의 도시들 및 예들은 예시적인 의미로 해석되고, 제한적인 의미로 해석되지 않아야 한다. 본 발명의 범위는 이하의 청구항들에 대한 참조에 의해서만 정의되어야 한다.
Claims (20)
- DRAM(dynamic random access memory) 디바이스로서:
다중의 메모리 행을 갖는 메모리 어레이; 및
다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는, 연관된 메모리 제어기로부터의 커맨드들을 수신하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 수신에 응답하여, 상기 메모리 제어기는 리프레시 윈도우 내에 상기 행들을 리프레시하는데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, 상기 DRAM 디바이스는 상기 여분의 리프레시 커맨드에 응답하여 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시함 - 를 포함하는 DRAM 디바이스. - 제1항에 있어서, 상기 임계 수의 활성화들의 수신은 특정 시간 윈도우 내에서의 상기 임계 수의 활성화들의 수신을 포함하는 DRAM 디바이스.
- 제2항에 있어서, 상기 특정 시간 윈도우 내에서의 상기 임계 수의 활성화들의 수신은 슬라이딩 윈도우를 포함하고, 각각의 활성화 커맨드는 카운트를 증가시키고 시간량은 상기 카운트를 감소시키는 DRAM 디바이스.
- 제1항에 있어서, 상기 임계 수의 활성화 커맨드들은 채널당 또는 랭크당 임계 수의 활성화 커맨드들을 포함하는 DRAM 디바이스.
- 제1항에 있어서, 상기 임계 수의 활성화 커맨드들은 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함하는 DRAM 디바이스.
- 제1항에 있어서, 상기 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시를 위한 것임을 표시하기 위한 태그를 갖는 상기 리프레시 커맨드를 포함하는 DRAM 디바이스.
- 메모리 제어기로서:
다중의 메모리 행을 갖는 메모리 디바이스에 전송하기 위한 커맨드들을 큐잉하는 버퍼;
상기 메모리 디바이스에 대한 활성화 커맨드들의 수를 추적하는 카운터; 및
다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는 상기 커맨드들을 상기 메모리 디바이스에 전송하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 검출에 응답하여, 상기 I/O 하드웨어는 리프레시 윈도우 내에 상기 행들을 리프레시하는 데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, 상기 여분의 리프레시 커맨드는 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시하도록 상기 메모리 디바이스를 트리거링함 - 를 포함하는 메모리 제어기. - 제7항에 있어서, 상기 임계 수의 활성화들의 검출은 특정 시간 윈도우 내에서의 상기 임계 수의 활성화들의 검출을 포함하는 메모리 제어기.
- 제8항에 있어서, 상기 특정 시간 윈도우 내에서의 상기 임계 수의 활성화들의 검출은 슬라이딩 윈도우를 포함하고, 각각의 활성화 커맨드는 상기 카운터를 증가시키고 시간량은 상기 카운터를 감소시키는 메모리 제어기.
- 제7항에 있어서, 상기 임계 수의 활성화 커맨드들은 상기 메모리 디바이스를 포함하는 다중의 메모리 디바이스의 채널당 또는 랭크당 임계 수의 활성화 커맨드들을 포함하는 메모리 제어기.
- 제7항에 있어서, 상기 임계 수의 활성화 커맨드들은 상기 메모리 디바이스의 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함하는 메모리 제어기.
- 제7항에 있어서, 상기 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시를 위한 것임을 표시하기 위한 태그를 갖는 상기 리프레시 커맨드를 포함하는 메모리 제어기.
- 시스템으로서:
다중의 메모리 행을 갖는 다중의 DRAM(dynamic random access memory) 디바이스; 및
상기 다중의 DRAM 디바이스에 결합된 메모리 제어기를 포함하고, 상기 메모리 제어기는:
상기 메모리 디바이스들에 대한 활성화 커맨드들의 수를 추적하는 카운터; 및
다중의 활성화 커맨드 및 다중의 리프레시 커맨드를 포함하는 커맨드들을 상기 메모리 디바이스들에 전송하기 위한 입력/출력(I/O) 하드웨어 - 임계 수의 활성화 커맨드들의 검출에 응답하여, 상기 I/O 하드웨어는 리프레시 윈도우 내에 상기 행들을 리프레시하는 데 필요한 리프레시 커맨드들의 수를 초과하는 여분의 리프레시 커맨드를 전송하고, 상기 여분의 리프레시 커맨드는 행 해머 리프레시를 수행하여 잠재적인 공격자 행의 잠재적인 희생 행들을 리프레시하도록 DRAM 디바이스를 트리거링함 - 를 포함하는 시스템. - 제13항에 있어서, 상기 임계 수의 활성화들의 검출은 특정 시간 윈도우 내에서의 상기 임계 수의 활성화들의 검출을 포함하는 시스템.
- 제14항에 있어서, 상기 특정 시간 윈도우 내에서의 상기 임계 수의 활성화의 검출은 슬라이딩 윈도우를 포함하고, 각각의 활성화 커맨드는 상기 카운터를 증가시키고 시간량은 상기 카운터를 감소시키는 시스템.
- 제13항에 있어서, 상기 임계 수의 활성화 커맨드들은 DRAM 디바이스들의 채널당 또는 랭크당 임계 수의 활성화 커맨드들을 포함하는 시스템.
- 제13항에 있어서, 상기 임계 수의 활성화 커맨드들은 DRAM 디바이스당 임계 수의 활성화 커맨드들을 포함하는 시스템.
- 제13항에 있어서, 상기 임계 수의 활성화 커맨드들은 특정 DRAM 디바이스의 뱅크당 또는 뱅크 그룹당 임계 수의 활성화 커맨드들을 포함하는 시스템.
- 제13항에 있어서, 상기 여분의 리프레시 커맨드는 리프레시 커맨드가 행 해머 리프레시를 위한 것임을 표시하기 위한 태그를 갖는 상기 리프레시 커맨드를 포함하는 시스템.
- 제13항에 있어서,
상기 메모리 제어기에 결합된 호스트 프로세서 디바이스;
호스트 프로세서에 통신가능하게 결합된 디스플레이;
호스트 프로세서에 통신가능하게 결합된 네트워크 인터페이스; 또는
상기 시스템에 전력을 공급하는 배터리 중 하나 이상을 추가로 포함하는 시스템.
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