KR20230088042A - 메모리 장치 - Google Patents

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KR20230088042A
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memory
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조성진
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삼성전자주식회사
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Abstract

메모리 장치가 제공된다. 상기 메모리 장치는 제1 엣지 메모리 블록, 제2 엣지 메모리 블록, 및 제1 엣지 메모리 블록과 제2 엣지 메모리 블록 사이에 배치된 복수의 메모리 블록을 포함하는 메모리 뱅크 어레이, 복수의 메모리 블록 사이에 각각 배치된 복수의 센스 앰프로, 각각의 복수의 센스 앰프는, 각각의 복수의 센스 앰프의 일측에 배치된 메모리 블록의 제1 비트 라인과 각각의 복수의 센스 앰프의 타측에 배치된 메모리 블록의 제1 상보 비트 라인을 연결하는 복수의 센스 앰프, 제1 엣지 메모리 블록의 제2 비트 라인과 제2 상보 비트 라인을 연결하는 제1 엣지 센스 앰프, 및 제2 엣지 메모리 블록의 제3 비트 라인과 제3 상보 비트 라인을 연결하는 제2 엣지 센스 앰프를 포함한다.

Description

메모리 장치{Memory device}
본 발명은 메모리 장치에 관한 것이다.
메모리의 집적도가 증가하면서 메모리에 포함된 다수의 워드 라인들 사이의 간격이 줄어들고 있다. 워드 라인 사이의 간격이 줄어들면서 인접한 워드 라인 사이의 커플링 효과가 증가하고 있다.
한편, 메모리 셀에 데이터가 입출력될 때마다 워드 라인이 활성화(액티브) 상태와 비활성화 상태 사이에서 토글하게 되는데 상술한 바와 같이 인접한 워드 라인 사이의 커플링 효과가 커지면서 자주 활성화되는 워드 라인에 인접한 워드 라인에 연결된 메모리 셀의 데이터가 손상되는 현상이 발생하고 있다. 이러한 현상을 로우 해머링(Row Hammering)이라고 하는데, 워드 라인 디스터번스(disturbance)로 인해 메모리 셀이 리프레쉬되기 전에 메모리 셀의 데이터가 손상되는 현상이 발생하여 문제가 되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 제1 엣지 메모리 블록, 제2 엣지 메모리 블록, 및 제1 엣지 메모리 블록과 제2 엣지 메모리 블록 사이에 배치된 복수의 메모리 블록을 포함하는 메모리 뱅크 어레이, 복수의 메모리 블록 사이에 각각 배치된 복수의 센스 앰프로, 각각의 복수의 센스 앰프는, 각각의 복수의 센스 앰프의 일측에 배치된 메모리 블록의 제1 비트 라인과 각각의 복수의 센스 앰프의 타측에 배치된 메모리 블록의 제1 상보 비트 라인을 연결하는 복수의 센스 앰프, 제1 엣지 메모리 블록의 제2 비트 라인과 제2 상보 비트 라인을 연결하는 제1 엣지 센스 앰프, 및 제2 엣지 메모리 블록의 제3 비트 라인과 제3 상보 비트 라인을 연결하는 제2 엣지 센스 앰프를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 복수의 제1 워드 라인과, 복수의 제1 워드 라인에 연결되어 데이터가 저장되는 복수의 제1 메모리 셀을 포함하는 복수의 메모리 블록, 복수의 제2 워드 라인과, 복수의 제2 워드 라인에 연결되어 각각의 복수의 제1 워드 라인이 활성화된 횟수가 저장되는 복수의 제2 메모리 셀을 포함하는 제1 엣지 메모리 블록과 제2 엣지 메모리 블록을 포함하는 메모리 뱅크 어레이, 및 액티브 커맨드에 응답하여, 액티브 커맨드의 로우 어드레스에 대응되는 제3 워드 라인과, 복수의 제2 메모리 중 제3 워드 라인이 활성화된 횟수가 저장된 메모리 셀이 연결된 워드 라인을 활성화하는 제어 로직을 포함하고, 제1 엣지 메모리 블록은 메모리 뱅크 어레이의 제1 엣지에 배치되고, 제2 엣지 메모리 블록은 메모리 뱅크 어레이의 제2 엣지에 배치된다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 메모리 장치는, 제1 엣지 메모리 블록, 제2 엣지 메모리 블록, 및 제1 엣지 메모리 블록과 제2 엣지 메모리 블록 사이에 배치된 복수의 메모리 블록을 포함하는 메모리 뱅크 어레이, 및 액티브 커맨드에 응답하여, 제1 엣지 메모리 블록 및 제2 엣지 메모리 블록 중 어느 하나에 저장된, 액티브 커맨드의 로우 어드레스에 대응되는 워드 라인이 활성화된 횟수를 업데이트하는 제어 로직을 포함하고, 제1 엣지 메모리 블록은 메모리 뱅크 어레이의 제1 엣지에 배치되고, 제2 엣지 메모리 블록은 메모리 뱅크 어레이의 제2 엣지에 배치된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다.
도 3은 도 2의 메모리 뱅크 어레이의 평면도이다.
도 4는 및 도 5는 도 3의 메모리 블록을 설명하기 위한 도면들이다.
도 6 내지 도 10은 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 11 및 도 12는 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 13은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 14는 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 15는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 16는 몇몇 실시예에 따른 메모리 모듈을 설명하기 위한 도면이다.
도 1은 몇몇 실시예에 따른 메모리 시스템을 설명하기 위한 블록도이다.
도 1을 참조하면, 몇몇 실시예에 따른 메모리 시스템(1)은 메모리 컨트롤러(10)와 메모리 장치(20)를 포함할 수 있다.
메모리 컨트롤러(10) 및 메모리 장치(20)의 각각은 상호간의 통신을 위한 인터페이스를 포함한다. 상기 인터페이스는 커맨드(CMD), 어드레스(ADDR), 클록 신호(CLK) 등을 전송하기 위한 컨트롤 버스(11) 및 데이터를 전송하기 위한 데이터 버스(12)를 통하여 연결될 수 있다. 커맨드(CMD)는 어드레스(ADDR)를 포함하는 것으로 간주될 수 있다. 메모리 컨트롤러(10)는 예를 들어, 리프레쉬 커맨드, 메모리 장치(20)의 모드 레지스터를 세팅하기 위한 커맨드 등을 메모리 장치(20)에 제공할 수 있다.
메모리 컨트롤러(10)는 메모리 장치(20)를 제어하기 위한 커맨드 (CMD)를 발생하고, 메모리 컨트롤러(10)의 제어에 따라 메모리 장치(20)에 데이터(DATA)가 기입되거나 메모리 장치(20)로부터 데이터(DATA)가 독출될 수 있다.
도 2는 도 1의 메모리 장치를 설명하기 위한 블록도이다.
도 2를 참조하면, 메모리 장치(20)는 제어 로직(210), 어드레스 레지스터(220), 뱅크 제어 로직(230), 로우 어드레스 멀티플렉서(240), 리프레쉬 카운터(242), 리프레쉬 어드레스 생성기(244), 칼럼 어드레스 래치(250), 로우 디코더(260), 칼럼 디코더(270), 메모리 셀 어레이(280), 센스 앰프부(285), 입출력 게이팅 회로(290), 및 데이터 입출력 버퍼(295)를 포함할 수 있다.
메모리 셀 어레이(280)는 복수의 메모리 뱅크 어레이(280a~280h)를 포함할 수 있다. 도 2에서는 8개의 메모리 뱅크 어레이(280a~280h)를 포함하는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
복수의 메모리 뱅크 어레이(280a~280h) 각각은 복수의 워드 라인(WL), 복수의 비트 라인(BL) 및 워드 라인(WL)과 비트 라인(BL)이 교차하는 지점에 형성되는 복수의 메모리 셀(MC)을 포함할 수 있다.
로우 어드레스 멀티플렉서(240)는 복수의 메모리 뱅크 어레이(280a~280h)에 각각 연결된 복수의 뱅크 로우 디코더(260a~260h)를 포함할 수 있다. 칼럼 디코더(270)는 복수의 메모리 뱅크 어레이(280a~280h)에 각각 연결된 복수의 칼럼 디코더들(270a~270h)을 포함할 수 있다. 센스 앰프부(285)는 복수의 메모리 뱅크 어레이(280a~280h)에 각각 연결된 복수의 센스 앰프들(285a~285h)을 포함할 수 있다.
어드레스 레지스터(220)는 메모리 컨트롤러(도 1의 10)로부터 뱅크 어드레스(BANK_ADDR), 로우 어드레스(ROW_ADDR) 및 칼럼 어드레스(COL_ADDR)를 포함하는 어드레스(ADDR)를 수신할 수 있다. 어드레스 레지스터(220)는 수신된 뱅크 어드레스(BANK_ADDR)를 뱅크 제어 로직(230)에 제공하고, 수신된 로우 어드레스(ROW_ADDR)를 로우 어드레스 멀티플렉서(240)에 제공하며, 수신된 칼럼 어드레스(COL_ADDR)를 칼럼 어드레스 래치(250)에 제공할 수 있다.
뱅크 제어 로직(230)은 뱅크 어드레스(BANK_ADDR)에 응답하여 뱅크 제어 신호들을 생성할 수 있다. 상기 뱅크 제어 신호들에 응답하여, 복수의 뱅크 로우 디코더(260a~260h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 로우 디코더가 활성화되고, 복수의 칼럼 디코더(270a~270h) 중 뱅크 어드레스(BANK_ADDR)에 상응하는 뱅크 칼럼 디코더가 활성화될 수 있다.
리프레쉬 카운터(242)는 제어 로직(210)의 제어에 따라서 타겟 로우 어드레스(REF_ADDR)를 순차적으로 출력할 수 있다.
로우 어드레스 멀티플렉서(240)는 어드레스 레지스터(220)로부터 로우 어드레스(ROW_ADDR)를 수신하고, 리프레쉬 어드레스 생성기(244)로부터 리프레쉬 로우 어드레스(RRA)를 수신할 수 있다. 로우 어드레스 멀티플렉서(240)는 로우 어드레스(ROW_ADDR) 또는 리프레쉬 로우 어드레스(RRA)를 로우 어드레스(RA)로서 선택적으로 출력할 수 있다. 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)는 복수의 뱅크 로우 디코더들(260a~260h)에 각각 인가될 수 있다.
복수의 뱅크 로우 디코더들(260a~260h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 로우 디코더는 로우 어드레스 멀티플렉서(240)로부터 출력된 로우 어드레스(RA)를 디코딩하여 상기 로우 어드레스에 상응하는 워드 라인을 활성화할 수 있다. 예를 들어, 상기 활성화된 뱅크 로우 디코더는 로우 어드레스에 상응하는 워드 라인에 워드 라인 구동 전압을 인가할 수 있다.
칼럼 어드레스 래치(250)는 어드레스 레지스터(220)로부터 칼럼 어드레스(COL_ADDR)를 수신하고, 수신된 칼럼 어드레스(COL_ADDR)를 일시적으로 저장할 수 있다. 칼럼 어드레스 래치(250)는, 버스트 모드에서, 수신된 칼럼 어드레스(COL_ADDR)를 점진적으로 증가시킬 수 있다. 칼럼 어드레스 래치(250)는 일시적으로 저장된 또는 점진적으로 증가된 칼럼 어드레스(COL_ADDR)를 복수의 칼럼 디코더(270a~270h)에 각각 인가할 수 있다.
복수의 칼럼 디코더들(270a~270h) 중 뱅크 제어 로직(230)에 의해 활성화된 뱅크 칼럼 디코더는 상응하는 입출력 게이팅 회로(290)를 통하여 뱅크 어드레스(BANK_ADDR) 및 칼럼 어드레스(COL_ADDR)에 상응하는 센스 앰프를 활성화시킬 수 있다.
입출력 게이팅 회로(290)는 입출력 데이터를 게이팅하는 회로들과 함께, 입력 데이터 마스크 로직, 복수의 메모리 뱅크 어레이들(280a~280h)로부터 출력된 데이터를 저장하기 위한 독출 데이터 래치들, 및 복수의 메모리 뱅크 어레이들(280a~280h)에 데이터를 기입하기 위한 기입 드라이버들을 포함할 수 있다.
복수의 메모리 뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에서 독출될 데이터(DQ)는 상기 하나의 뱅크 어레이에 상응하는 센스 앰프(285a~285h 중 하나)에 의해 감지되고, 상기 독출 데이터 래치들에 저장될 수 있다. 상기 독출 데이터 래치들에 저장된 데이터(DQ)는 데이터 입출력 버퍼(295)를 통하여 메모리 컨트롤러(10)로 제공될 수 있다.
복수의 메모리 뱅크 어레이들(280a~280h) 중 하나의 뱅크 어레이에 기입될 데이터(DQ)는 입출력 게이팅 회로(290)에 제공되고, 입출력 게이팅 회로(290)는 상기 기입 드라이버들을 통하여 상기 데이터를 상기 하나의 뱅크 어레이에 기입할 수 있다.
제어 로직(210)은 메모리 장치(20)의 동작을 제어할 수 있다. 예를 들어, 제어 로직(210)은 메모리 장치(20)가 기입 동작 또는 독출 동작을 수행하도록 제어 신호들을 생성할 수 있다. 제어 로직(210)은 메모리 컨트롤러(10)로부터 수신되는 커맨드(CMD)를 디코딩하는 커맨드 디코더(211) 및 모드 레지스터 세트(Mode Register Set; MRS)에 기초하여 메모리 장치(20)의 동작 모드를 설정하기 위한 모드 레지스터(212)를 포함할 수 있다.
메모리 장치(20)는 외부(예를 들면, 도 1의 메모리 컨트롤러(10))로부터 기입 커맨드(Write Command)이나 독출 커맨드(Read Command)를 수신하기 전에 액티브 커맨드(Activate Command)를 수신할 수 있다. 액티브 커맨드에 기초하여, 메모리 장치(20)의 워드 라인(WL)에 연결된 모든 메모리 셀들(MC)이 선택될 수 있다. 이후, 메모리 장치(20)가 기입 커맨드 또는 독출 커맨드를 수신하면, 복수의 비트 라인들(BL)이 선택될 수 있다. 선택된 비트 라인들(BL)에 연결된 메모리 셀들(MC)에서 데이터의 입출력이 수행될 수 있다.
한편, 메모리 셀(MC)은 예를 들어 DRAM 메모리 셀일 수 있다. 메모리 셀(MC)은 각각 하나의 워드 라인(WL) 및 하나의 비트 라인(BL)과 연결될 수 있다. 메모리 셀(MC)은 셀 커패시터를 통해 전하를 저장할 수 있다. 메모리 셀(MC)은 메모리 셀(MC)의 구조 상 누설 전류가 발생하기 때문에 셀 커패시터에 저장된 데이터가 소멸될 수 있다.
따라서 메모리 장치(20)는 메모리 셀(MC)에 저장된 데이터가 누설 전류에 의해 변경되는 것을 방지하기 위해, 메모리 셀(MC) 내에 데이터를 재충전하는 리프레쉬(refresh) 동작을 수행할 수 있다.
리프레쉬 동작은 오토 리프레쉬(auto refresh)와 셀프 리프레쉬(self refresh) 등이 있다. 오토 리프레쉬는 메모리 장치(100a)가 외부로부터 인가된 리프레쉬 커맨드에 따라 리프레쉬 동작을 수행하는 모드를 말하고, 셀프 리프레쉬는 외부로부터 인가된 리프레쉬 커맨드에 따라 자체적으로 내부 어드레스를 순차적으로 변화시키면서 리프레쉬 동작을 수행하는 모드를 말한다.
최근에는 노말 리프레쉬 동작 이외에도 로우 해머링(Row Hammering) 현상에 의해 데이터를 잃을 가능성이 높은 특정 워드 라인의 메모리 셀에 대하여 추가 리프레쉬 동작을 수행하고 있다. 로우 해머링 현상이란 높은 활성화 횟수로 인하여 해당 워드 라인 또는 인접한 워드 라인에 접속된 메모리 셀의 데이터가 손상되는 현상을 말한다.
이와 같은 로우 해머링 현상을 방지하기 위하여 소정 횟수 이상 활성화되는 워드 라인에 대하여 추가 리프레쉬 동작을 수행하고 있다. 이를 통상적으로 타겟 로우 리프레쉬(Target-Row Refresh : TRR) 동작이라 한다. 타겟 로우 리프레쉬 동작을 수행하기 위해서, 각각의 워드 라인이 활성화된 횟수가 카운팅될 수 있다.
몇몇 실시예에서, 메모리 셀 어레이(280)에 포함된 모든 워드 라인(WL) 각각이 활성화된 횟수는 메모리 셀 어레이(280)에 저장될 수 있다. 예를 들어, 제어 로직(210)은 액티브 커맨드에, 응답하여 액티브 커맨드에 포함된 로우 어드레스에 대응되는 워드 라인이 활성화된 횟수를 업데이트할 수 있다. 이에 따라 보다 이를 위해 제어 로직(210)은 복수의 제어 신호(CRA, CCA)를 생성할 수 있다. 이하 도 5를 참조하여 자세히 설명한다.
몇몇 실시예에서, 제어 로직(210)은 워드 라인(WL)이 활성화된 횟수가 임계값 이상인 경우, 해당 워드 라인(WL)에 대응되는 로우 어드레스(A_ADDR)를 리프레쉬 어드레스 생성기(244)에 제공할 수 있다. 리프레쉬 어드레스 생성기(244)는 로우 어드레스(A_ADDR)를 리프레쉬 로우 어드레스(RRA)로 출력할 수 있다. 이에 따라 로우 어드레스(A_ADDR)에 대해 리프레쉬 동작(즉, 타겟 리프레쉬 동작)이 수행될 수 있다. 상기 임계값은 각각의 워드 라인 별로 동일할 수도 있고 다를 수도 있다.
따라서 몇몇 실시예에 따른 메모리 장치(20)는 모든 워드 라인(WL) 각각이 활성화된 횟수를 저장하여 리프레쉬 동작을 수행하므로 신뢰성이 보다 향상될 수 있다.
도 3은 도 2의 메모리 뱅크 어레이의 평면도이다.
도 2의 메모리 뱅크 어레이(280a)와 로우 디코더(260a) 및 칼럼 디코드(270a)를 예로 들어 설명한다. 메모리 뱅크 어레이(280a)와 로우 디코더(260a) 및 칼럼 디코더(270a)에 대한 설명은 도 2의 메모리 뱅크 어레이(280b~280h)와 로우 디코더(260b~260h) 및 칼럼 디코드(270b~270h)에 대해서도 동일하게 적용될 수 있다.
도 3을 참조하면, 몇몇 실시예에 따른 메모리 장치에서 메모리 뱅크 어레이(280a)는 로우 디코더(260a)와 칼럼 디코더(270b) 사이에 배치될 수 있다. 로우 디코더(260a)와 칼럼 디코더(270b)는 메모리 뱅크 어레이(280a)를 둘러쌀 수 있다.
메모리 뱅크 어레이(280a)는 복수의 제1 센스 앰프부(SA), 제1 엣지 센스 앰프부(ESA1), 제2 엣지 센스 앰프부(ESA2), 복수의 매트(MAT1~MAT8), 제1 엣지 매트(EMAT1) 및 제2 엣지 매트(EMAT2)를 포함할 수 있다.
제1 엣지 매트(EMAT1)는 메모리 뱅크 어레이(280a)의 제1 엣지에 배치될 수 있다. 제2 엣지 매트(EMAT2)는 메모리 뱅크 어레이(280a)의 제2 엣지에 배치될 수 있다. 제1 엣지와 제2 엣지는 서로 반대될 수 있다. 즉, 제1 엣지 매트(EMAT1) 및 제2 엣지 매트(EMAT2)는 메모리 뱅크 어레이(280a)의 외곽에 배치된 매트일 수 있다.
제1 엣지 매트(EMAT1)는 일방향으로 배열된 복수의 제1 엣지 메모리 블록(EBLK11~EBLK1m)을 포함할 수 있다. 제2 엣지 매트(EMAT2)는 일방향으로 배열된 복수의 제2 엣지 메모리 블록(EBLK21~EBLK2m)을 포함할 수 있다.
복수의 매트(MAT1~MAT8)는 제1 엣지 매트(EMAT1)와 제2 엣지 매트(EMAT2) 사이에 배치될 수 있다. 도 3에서 8개의 매트(MAT1~MAT8)를 포함하는 것으로 도시하였으나, 이에 제한되는 것은 아니다.
제1 매트(MAT1)는 일방향으로 배열된 복수의 제1 메모리 블록(BLK11~BLK1m)을 포함할 수 있고, 제2 매트(MAT2)는 일방향으로 배열된 복수의 제2 메모리 블록(BLK21~BLK2m)을 포함할 수 있고, 제3 매트(MAT3)는 일방향으로 배열된 복수의 제3 메모리 블록(BLK31~BLK3m)을 포함할 수 있고, 제4 매트(MAT4)는 일방향으로 배열된 복수의 제4 메모리 블록(BLK41~BLK4m)을 포함할 수 있고, 제5 매트(MAT5)는 일방향으로 배열된 복수의 제5 메모리 블록(BLK51~BLK5m)을 포함할 수 있고, 제6 매트(MAT6)는 일방향으로 배열된 복수의 제6 메모리 블록(BLK61~BLK6m)을 포함할 수 있고, 제7 매트(MAT7)는 일방향으로 배열된 복수의 제7 메모리 블록(BLK71~BLK7m)을 포함할 수 있고, 제8 매트(MAT8)는 일방향으로 배열된 복수의 제8 메모리 블록(BLK81~BLK8m)을 포함할 수 있다.
제1 엣지 센스 앰프부(ESA1)는 제1 엣지 매트(EMAT1)의 일측에 배치될 수 있다. 제1 엣지 센스 앰프부(ESA1)는 제1 엣지 매트(EMAT1)와 칼럼 디코더(270a) 사이에 배치될 수 있다. 제1 엣지 센스 앰프부(ESA1)는 일방향으로 배열된 복수의 제1 엣지 센스 앰프부(ESA11~ESA1m)를 포함할 수 있다. 제1 엣지 센스 앰프부(ESA1)는 제1 엣지 매트(EMAT1)와 연결될 수 있다.
제2 엣지 센스 앰프부(ESA2)는 제2 엣지 매트(EMAT2)의 타측에 배치될 수 있다. 제2 엣지 센스 앰프부(ESA2)는 일방향으로 배열된 복수의 제2 센스 앰프부(ESA21~ESA2m)를 포함할 수 있다. 제2 엣지 센스 앰프부(ESA2)는 제2 엣지 매트(EMAT2)와 연결될 수 있다.
복수의 센스 앰프부(SA)는 복수의 매트(MAT1~MAT8) 사이에 배치될 수 있다. 복수의 센스 앰프부(SA)는 서로 이웃하는 매트(MAT1~MAT8) 사이에 배치될 수 있다. 센스 앰프부(SA)는 제1 엣지 매트(EMAT1)와, 제1 엣지 매트(EMAT1)와 이웃하는 매트(MAT1) 사이에 배치될 수 있다. 센스 앰프부(SA)는 제2 엣지 매트(EMAT2)와, 제2 엣지 매트(EMAT2)와 이웃하는 매트(MAT8) 사이에 배치될 수 있다.
각각의 센스 앰프부(SA)는 일방향으로 배열된 복수의 센스 앰프부(SA1~SAm)를 포함할 수 있다. 각각의 센스 앰프부(SA)는 센스 앰프부(SA)의 일측에 배치된 매트(MAT1~MAT8) 및 타측에 배치된 매트(MAT1~MAT8)와 연결될 수 있다. 서로 이웃하는 매트(MAT1~MAT8)는 그 사이에 배치된 센스 앰프부(SA)를 공유할 수 있다. 예를 들어, 제1 메모리 블록(BLK11)과 제2 메모리 블록(BLK21)은 그 사이에 배치된 제1 센스 앰프부(SA1)를 공유할 수 있다.
제1 엣지 매트(EMAT1)와, 제1 엣지 매트(EMAT1)와 이웃하는 제1 매트(MAT1)는 그 사이에 배치된 센스 앰프부(SA)를 공유할 수 있다. 예를 들어 제1 엣지 메모리 블록(BLK11)과 제1 메모리 블록(BLK11)은 그 사이에 배치된 제1 센스 앰프부(SA1)를 공유할 수 있다. 제2 엣지 매트(EMAT2)와, 제2 엣지 매트(EMAT2)와 이웃하는 제2 매트(MAT2)는 그 사이에 배치된 센스 앰프부(SA)를 공유할 수 있다. 예를 들어 제2 엣지 메모리 블록(BLK21)과, 제2 엣지 메모리 블록(BLK21)과 이웃하는 제8 메모리 블록(BLK81)은 그 사이에 배치된 센스 앰프부(SA)를 공유할 수 있다.
도 4는 및 도 5는 도 3의 메모리 블록을 설명하기 위한 도면들이다.
도 4 및 도 5는 도 3에서 제1 내지 제8 메모리 블록(BLK11~BLK81), 제1 엣지 메모리 블록(EBLK1) 및 제2 엣지 메모리 블록(EBLK2)을 예로 들어 설명한다. 제1 내지 제8 메모리 블록(BLK11~BLK81), 제1 엣지 메모리 블록(EBLK1) 및 제2 엣지 메모리 블록(EBLK2)에 대한 설명은 도 3의 나머지 제1 내지 제8 메모리 블록, 나머지 제1 엣지 메모리 블록 및 나머지 제2 엣지 메모리 블록에 대해서도 동일하게 적용될 수 있다.
도 4 및 도 5를 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 메모리 뱅크 어레이는 폴디드(folded) 비트 라인 구조를 갖는 메모리 블록과 오픈(open) 비트 라인 구조를 갖는 메모리 블록을 포함할 수 있다.
구체적으로, 제1 엣지 센스 앰프부(ESA11)는 제1 엣지 메모리 블록(EBLK11)에 포함된 복수의 제1 비트 라인(BL1) 및 복수의 제1 상보 비트 라인(BL1)과 연결될 수 있다. 제1 엣지 센스 앰프부(ESA11)는 각각의 제1 엣지 메모리 블록(BLK11)에 포함되는 메모리 셀에 대해 리드 또는 라이트 동작을 수행할 수 있다.
제1 엣지 센스 앰프부(ESA11)는 복수의 제1 엣지 센스 앰프(ESA111~ESA11n)를 포함할 수 있다. 각각의 제1 엣지 센스 앰프(ESA111~ESA11n)는 각각의 제1 비트 라인(BL1) 및 각각의 제1 상보 비트 라인(BLB1)과 연결될 수 있다.
즉, 제1 엣지 센스 앰프부(ESA11)에 연결된 복수의 제1 비트 라인(BL1) 및 복수의 제1 상보 비트 라인(BLB1)은 폴디드 비트 라인 구조를 가질 수 있다.
센스 앰프부(SA1)는 센스 앰프부(SA1)의 일측에 배치된 메모리 블록(BLK11~BLK81)에 포함된 복수의 제2 비트 라인(BL2) 및 센스 앰프부(SA1)의 타측에 배치된 복수의 제2 상보 비트 라인(BLB2)과 연결될 수 있다. 센스 앰프부(SA1)는 복수의 센스 앰프(SA11~SA1l)를 포함할 수 있다. 각각의 센스 앰프(SA11~SA1l)는 각각의 제2 비트 라인(BL) 및 각각의 제2 상보 비트 라인(BLB2)과 연결될 수 있다.
예를 들어, 제1 엣지 메모리 블록(EBLK11)과 제1 메모리 블록(BLK1) 사이의 센스 앰프(SA11)는, 제1 엣지 메모리 블록(EBLK11)에 포함된 제2 상보 비트 라인(BLB2) 및 제1 메모리 블록(BLK11)에 포함된 제2 비트 라인(BL2)과 연결될 수 있다. 제1 메모리 블록(BLK11) 및 제2 메모리 블록(BLK21) 사이의 센스 앰프(SA11)는, 제1 메모리 블록(BLK11)에 포함된 제2 상보 비트 라인(BLB2) 및 제2 메모리 블록(BLK21)에 포함된 제2 비트 라인(BL)과 연결될 수 있다. 제1 메모리 블록(BLK11) 및 제2 메모리 블록(BLK21) 사이의 센스 앰프(SA11)는, 제1 메모리 블록(BLK11)에 포함되는 메모리 셀 및 제2 메모리 블록(BLK21)에 포함되는 메모리 셀에 대해 리드 또는 라이트 동작을 수행할 수 있다. 이 때, l은 n보다 클 수 있다. n은 l의 2배일 수 있다.
즉, 센스 앰프부(SA1)에 연결된 복수의 제2 비트 라인(BL2) 및 복수의 제2 상보 비트 라인(BLB2)은 오픈 비트 라인 구조를 가질 수 있다.
제2 엣지 센스 앰프부(ESA21)는 제2 엣지 메모리 블록(EBLK21)에 포함된 복수의 제3 비트 라인(BL3) 및 복수의 제3 상보 비트 라인(BLB3)과 연결될 수 있다. 제2 엣지 센스 앰프부(ESA21)는 제2 엣지 메모리 블록(EBLK21)에 포함되는 메모리 셀에 대해 리드 또는 라이트 동작을 수행할 수 있다.
제2 엣지 센스 앰프부(ESA21)는 복수의 제2 엣지 센스 앰프(ESA211~ESA21n)를 포함할 수 있다. 각각의 제2 엣지 센스 앰프(ESA211~ESA21n)는 각각의 제3 비트 라인(BL3) 및 각각의 제3 상보 비트 라인(BLB3)과 연결될 수 있다.
즉, 제2 엣지 센스 앰프부(ESA21)에 연결된 복수의 제3 비트 라인(BL3) 및 복수의 제3 상보 비트 라인(BLB3)은 폴디드 비트 라인 구조를 가질 수 있다.
메모리 뱅크 어레이가 오픈 비트 라인 구조를 갖는 경우, 메모리 뱅크 어레이의 엣지에 배치되는 메모리 블록에 포함된 비트 라인은 데이터가 저장되지 않는 더미 비트 라인이 된다. 즉, 메모리 뱅크 어레이가 오픈 비트 라인 구조를 갖는 경우, 메모리 장치는 구조의 특성에 따라 불필요한 매트(도 3의 제1 및 제2 엣지 매트(EMAT1, EMAT2))를 포함할 수 있다.
몇몇 실시예에 따른 메모리 장치에서 메모리 뱅크 어레이의 엣지에 배치되는 제1 엣지 메모리 블록(EBLK11)은 폴디드 비트 라인 구조를 갖는 제1 비트 라인(BL1)과 제1 상보 비트 라인(BLB1)을 포함하고, 제2 엣지 메모리 블록(EBLK21)은 폴디드 비트 라인 구조를 갖는 제3 비트 라인(BL3)과 제3 상보 비트 라인(BLB13)을 포함할 수 있다. 제1 내지 제8 메모리 블록(BLK11~BLK81)에 포함된 메모리 셀은 데이터가 저장될 수 있고, 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)에 포함된 메모리 셀은 각각의 워드 라인이 활성화된 횟수가 저장될 수 있다. 즉, 몇몇 실시예에 따른 메모리 장치는 종래의 더미 영역을 각각의 워드 라인이 활성화된 횟수를 저장하는 영역으로 활용할 수 있다. 따라서 메모리 장치의 면적이 크게 증가하지 않더라도 모든 워드 라인 각각이 활성화된 횟수를 저장할 수 있다.
또한 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)은 별도의 제1 엣지 센스 앰프부(ESA11) 및 제2 엣지 센스 앰프부(ESA21)를 통해 리드 동작 및 라이트 동작이 가능하다. 따라서, 제1 내지 제8 메모리 블록(BLK11~BLK81)에 포함된 메모리 셀에 대한 리드 또는 라이트 동작은 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)에 포함된 메모리 셀에 대한 리드 또는 라이트 동작과 독립적으로 수행될 수 있다. 즉, 제1 내지 제8 메모리 블록(BLK11~BLK81)에 포함된 메모리 셀에 대한 리드 또는 라이트 동작은 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)에 포함된 메모리 셀에 대한 리드 또는 라이트 동작과 동시에 수행될 수 있다. 이에 따라 각각의 워드 라인 별 활성화된 횟수의 저장으로 인한 메모리 장치의 대역폭(bandwidth)의 저하를 방지할 수 있다.
도 6 내지 도 10은 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다.
도 6을 참조하면, 제어 로직(210)은 액티브 커맨드에 응답하여, 액티브 커맨드에 포함된 로우 어드레스(RA)에 대응되는 워드 라인(WL(RA))을 활성화할 수 있다. 뱅크 로우 디코더(260a)는 로우 어드레스(RA)에 대응되는 워드 라인(WL(RA))을 활성화할 수 있다.
제어 로직(210)은 각각의 워드 라인이 활성화된 횟수가 저장된 메모리 뱅크 어레이 내 주소를 저장할 수 있다. 제어 로직(210)은 액티브 커맨드에 응답하여, 워드 라인(WL(RA))이 활성화된 횟수(CV)가 저장된 주소에 대응되는 워드 라인(WL(CRA))을 활성화할 수 있다.
예를 들어, 워드 라인(WL(RA))이 활성화된 횟수(CV)는 제1 엣지 메모리 블록(EBLK11)의 메모리 셀(CMC)에 저장될 수 있다. 메모리 셀(CMC)은 워드 라인(WL(CRA)) 및 비트 라인(BL(CCA))에 연결될 수 있다. 워드 라인(WL(CRA))은 로우 어드레스(CRA)에 대응될 수 있고, 비트 라인(BL(CCA))은 칼럼 어드레스(CCA)에 대응될 수 있다. 제어 로직(210)은 액티브 커맨드에 응답하여 로우 어드레스(CRA)를 뱅크 로우 디코더(260a)에 제공할 수 있다. 뱅크 로우 디코더(260a)는 로우 어드레스(CRA)에 대응되는 워드 라인(WL(CRA))을 활성화할 수 있다.
제어 로직(210)은 활성화된 횟수(CV)가 저장된 칼럼 어드레스(CCA)를 뱅크 칼럼 디코더(270a)에 제공할 수 있다. 뱅크 칼럼 디코더(270a)는 칼럼 어드레스(CCA)에 대응되는 비트 라인(BL(CCA))을 선택할 수 있다. 제1 엣지 센스 앰프(ESA11)는 워드 라인(WL(CRA)) 및 비트 라인(BL(CCA))에 연결된 메모리 셀(CMC)로부터 활성화된 횟수(CV)를 리드할 수 있다. 제어 로직(210)은 제1 엣지 센스 앰프(ESA11)로부터 활성화된 횟수(CV)를 제공받을 수 있다.
제어 로직(210)은 활성화된 횟수(CV)를 업데이트할 수 있다. 제어 로직(210)은 예를 들어 활성화된 횟수(CV)를 1 증가하여 활성화된 횟수(CV')를 생성할 수 있다.
제어 로직(210)은 활성화된 횟수(CV')를 메모리 셀(CMC)에 다시 라이트할 수 있다. 제어 로직(210)은 활성화된 횟수(CV')를 제1 엣지 센스 앰프(ESA11)에 제공할 수 있다. 제1 엣지 센스 앰프(ESA11)는 워드 라인(WL(CRA)) 및 비트 라인(BL(CCA))에 연결된 메모리 셀(CMC)에 활성화된 횟수(CV')를 라이트할 수 있다.
도 7을 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)과 이웃하지 않는 메모리 블록(BLK21~BLK71)에 포함된 워드 라인이 활성화된 횟수는, 제1 엣지 메모리 블록(EBLK11)에 포함된 메모리 셀 또는 제2 엣지 메모리 블록(EBLK21)에 포함된 메모리 셀에 저장될 수 있다. 즉, 각각의 워드 라인이 활성화된 횟수는, 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21) 중 상기 워드 라인이 포함된 메모리 블록(BLK11~BLK81)과 이웃하지 않는 엣지 메모리 블록(EBLK11, EBLK21)에 저장될 수 있다.
예를 들어, 제5 메모리 블록(BLK51)에 포함된 워드 라인(WL(RA)))이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)에 포함된 메모리 셀(CMC)에 저장될 수 있다.
액티브 커맨드에 응답하여, 액티브 커맨드에 포함된 로우 어드레스(RA)에 대응되는 워드 라인(WL(RA)), 및 워드 라인(WL(RA))이 활성화된 횟수가 저장된 주소에 대응되는 워드 라인(WL(CRA))이 활성화될 수 있다. 워드 라인(WL(RA))이 활성화된 횟수가 저장된 주소에 대응되는 비트 라인(BL(CCA))이 선택되고, 메모리 셀(CMC)로부터 활성화된 횟수가 리드될 수 있다. 활성화 횟수가 업데이트되고, 업데이트된 활성화 횟수는 메모리 셀(CMC)에 라이트될 수 있다.
이 때 워드 라인(WL(CRA))과 워드 라인(WL(RA))은 각각 서로 이웃하지 않는 제1 엣지 메모리 블록(EBLK11)과 제5 메모리 블록(BLK51)에 포함되기 때문에, 워드 라인(WL(CRA))과 워드 라인(WL(RA))이 동시에 활성화되더라도 디스터번스가 발생하지 않는다. 따라서 몇몇 실시예에서, 워드 라인(WL(CRA))은 워드 라인(WL(RA))과 동시에 활성화될 수 있다.
마찬가지로 제2 내지 제4 메모리 블록(BLK21~BLK41)과 제6 및 제7 메모리 블록(BLK61, BLK71)에 포함된 각각의 워드 라인이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11) 또는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있다.
도 8 및 도 9를 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 제1 엣지 메모리 블록(EBLK11) 또는 제2 엣지 메모리 블록(EBLK21)에 이웃하는 메모리 블록(BLK11, BLK81)에 포함된 워드 라인이 활성화된 횟수는, 상기 메모리 블록(BLK11, BLK81)과 이웃하지 않는 제1 엣지 메모리 블록(EBLK11) 또는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있다.
예를 들어, 도 8을 참조하면, 제2 엣지 메모리 블록(EBLK21)과 이웃한 제8 메모리 블록(BLK81)에 포함된 워드 라인(WL(RA))이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)에 포함된 메모리 셀(CMC)에 저장될 수 있다.
예를 들어, 도 9를 참조하면, 제1 엣지 메모리 블록(EBLK11)과 이웃한 제1 메모리 블록(BLK11)에 포함된 워드 라인(WL(RA))이 활성화된 횟수는 제2 엣지 메모리 블록(EBLK21)에 포함된 메모리 셀(CMC)에 저장될 수 있다.
이 때 워드 라인(WL(CRA))과 워드 라인(WL(RA))은 각각 서로 이웃하지 않는 제1 엣지 메모리 블록(EBLK11)과 제8 메모리 블록(BLK81)에 포함되기 때문에, 앞서 설명한 바와 같이, 워드 라인(WL(CRA))과 워드 라인(WL(RA))이 동시에 활성화되더라도 디스터번스가 발생하지 않는다. 따라서 몇몇 실시예에서, 워드 라인(WL(CRA))은 워드 라인(WL(RA))과 동시에 활성화될 수 있다.
또한 제1 엣지 메모리 블록(EBLK11) 및 제2 엣지 메모리 블록(EBLK21)은 별도의 제1 엣지 센스 앰프(ESA11) 및 제2 엣지 센스 앰프(ESA21)에 각각 연결되므로, 제1 및 제2 엣지 메모리 블록(EBLK11, EBLK21)의 메모리 셀에 대한 리드 또는 라이트 동작은 제1 및 제8 메모리 블록(BLK11, BLK81)에 포함된 메모리 셀에 대한 리드 또는 라이트 동작과 독립적으로 수행될 수 있다.
제2 내지 제7 메모리 블록(BLK21~BLK71) 내 각각의 워드 라인이 활성화된 횟수는 앞서 설명한 바와 같이, 제1 엣지 메모리 블록(EBLK11) 또는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있다.
도 10을 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 제1 엣지 메모리 블록(EBLK11)에 포함된 워드 라인이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)에 포함된 메모리 셀에 저장될 수 있다.
예를 들어, 제1 엣지 메모리 블록(EBLK11)에 포함된 워드 라인(WL(RA))이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)에 포함된 메모리 셀(CMC)에 저장될 수 있다. 메모리 셀(CMC)은 워드 라인(WL(CRA)) 및 비트 라인(BL(CCA))에 연결될 수 있다. 이 때 워드 라인(WL(CRA))은 워드 라인(WL(RA))과 동일할 수 있다. 즉, 제1 엣지 메모리 블록(EBLK11)에 포함된 워드 라인이 활성화된 횟수는, 상기 워드 라인에 연결된 메모리 셀에 저장될 수 있다.
마찬가지로, 제2 엣지 메모리 블록(EBLK21)에 포함된 워드 라인이 활성화된 횟수는, 상기 워드 라인에 연결된 메모리 셀에 저장될 수 있다.
앞서 설명한 바와 같이, 제1 메모리 블록(BLK11) 내 각각의 워드 라인이 활성화된 횟수는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있고, 제8 메모리 블록(BLK81) 내 각각의 워드 라인이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)에 저장될 수 있고, 제2 내지 제7 메모리 블록(BLK21~BLK71) 내 각각의 워드 라인이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11) 또는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있다.
도 11 및 도 12는 몇몇 실시예에 따른 메모리 장치의 동작을 설명하기 위한 도면들이다. 설명의 편의 상, 도 6 내지 도 10을 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
도 11을 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 어느 하나의 메모리 블록(BLK11~BLK81)에 포함된 각각의 워드 라인이 활성화된 횟수는, 하나의 엣지 메모리 블록(EBLK11, EBLK21)에 저장될 수 있다.
예를 들어, 제5 메모리 블록(BLK51)은 복수의 워드 라인(WL5)을 포함할 수 있다. 제1 엣지 메모리 블록(EBLK11)은 복수의 워드 라인(WL1)을 포함할 수 있다. 각각의 워드 라인(WL5)이 활성화된 횟수는 복수의 워드 라인(WL1)에 연결된 메모리 셀(CMC(WL5))에 저장될 수 있다.
도 12를 참조하면, 몇몇 실시예에 따른 메모리 장치에서, 어느 하나의 메모리 블록(BLK11~BLK81)에 포함된 각각의 워드 라인이 활성화된 횟수의 일부는 제1 엣지 메모리 블록(EBLK11)에 저장될 수 있고, 나머지 일부는 제2 엣지 메모리 블록(EBLK21)에 저장될 수 있다.
예를 들어, 제5 메모리 블록(BLK51)은 복수의 워드 라인(WL5)을 포함할 수 있다. 제1 엣지 메모리 블록(EBLK11)은 복수의 워드 라인(WL1)을 포함할 수 있다. 제2 엣지 메모리 블록(EBLK21)은 복수의 워드 라인(WL2)을 포함할 수 있다. 복수의 워드 라인(WL5) 중 일부(WL5_1) 각각이 활성화된 횟수는 제1 엣지 메모리 블록(EBLK11)의 메모리 셀(CMC1(WL5_1))에 저장될 수 있다. 복수의 워드 라인(WL5) 중 나머지(WL5_2) 각각이 활성화된 횟수는 제2 엣지 메모리 블록(EBLK21)의 메모리 셀(CMC_1(WL5_2))에 저장될 수 있다.
워드 라인(WL5_1)과 워드 라인(WL5_2)은 제5 메모리 블록(BLK51) 내 다양하게 배치될 수 있다. 예를 들어, 워드 라인(WL5_1)과 워드 라인(WL5_2)은 제5 메모리 블록(BLK51) 내 교대로 배치될 수 있다. 예를 들어, 워드 라인(WL5_1)은 제5 메모리 블록(BLK51)의 일측에 배치될 수 있고, 워드 라인(WL5_2)은 제5 메모리 블록(BLK51)의 타측에 배치될 수 있으나, 이에 제한되는 것은 아니다.
제1 내지 제4 메모리 블록(BLK11~BLK41) 및 제6 내지 제8 메모리 블록(BLK61~BLK81)에 포함된 각각의 워드 라인이 활성화된 횟수는 도 11과 같이 저장될 수도 있고, 도 12와 같이 저장될 수도 있다.
도 13은 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 13을 참조하면, 반도체 패키지(1000)는 적층형 메모리 장치(1100), 시스템 온 칩(1200), 인터포저(1300), 및 패키지 기판(1400)을 포함할 수 있다. 적층형 메모리 장치(1100)는 버퍼 다이(1110) 및 코어 다이들(1120~1150)을 포함할 수 있다.
코어 다이들(1120~1150) 각각은 메모리 셀 어레이를 포함할 수 있다. 코어 다이들(1120~1150)은 도 1 내지 도 12를 참조하여 설명한 메모리 장치(20)를 포함할 수 있다. 버퍼 다이(1110)는 물리 계층(1111) 및 직접 접근 영역(DAB, 1112)을 포함할 수 있다. 물리 계층(1111)은 시스템 온 칩(1200)의 물리 계층(1210)과 인터포저(1300)를 통해 전기적으로 연결될 수 있다. 적층형 메모리 장치(1100)는 물리 계층(1111)을 통해 시스템 온 칩(1200)으로부터 신호들을 수신하거나, 또는 시스템 온 칩(1200)으로 신호들을 전송할 수 있다.
직접 접근 영역(1112)은 시스템 온 칩(1200)을 통하지 않고 적층형 메모리 장치(1100)를 테스트할 수 있는 접근 경로를 제공할 수 있다. 직접 접근 영역(1112)은 외부의 테스트 장치와 직접 통신할 수 있는 도전 수단(예를 들어, 포트 또는 핀)을 포함할 수 있다. 직접 접근 영역(1112)을 통해 수신된 테스트 신호 및 데이터는 TSV들을 통해 코어 다이들(1120~1150)로 전송될 수 있다. 코어 다이들(1120~1150)의 테스트를 위해 코어 다이들(1120~1150)로부터 독출된 데이터는 TSV들 및 직접 접근 영역(1112)을 통해 테스트 장치로 전송될 수 있다. 이에 따라, 코어 다이들(1120~1150)에 대한 직접 접근 테스트가 수행될 수 있다.
버퍼 다이(1110)와 코어 다이들(1120~1150)은 TSV들(1101) 및 범프들(1102)을 통해 서로 전기적으로 연결될 수 있다. 버퍼 다이(1110)는 시스템 온 칩(1200)으로부터 채널 별로 할당된 범프들(1102)을 통해 각각의 채널로 제공되는 신호들을 수신할 수 있다. 예를 들어, 범프들(1102)은 마이크로 범프들일 수 있다.
시스템 온 칩(1200)은 적층형 메모리 장치(1100)를 이용하여 반도체 패키지(1000)가 지원하는 어플리케이션들을 실행할 수 있다. 예를 들어, 시스템 온 칩(1200)은 CPU(Central Processing Unit), AP(Application Processor), GPU(Graphic Processing Unit), NPU(Neural Processing Unit), TPU(Tensor Processing Unit), VPU(Vision Processing Unit), ISP(Image Signal Processor) 및 DSP(Digital Signal Processor) 중 적어도 하나의 프로세서를 포함하여 특화된 연산들을 실행할 수 있다.
시스템 온 칩(1200)은 물리 계층(1210) 및 메모리 컨트롤러(1220)를 포함할 수 있다. 물리 계층(1210)은 적층형 메모리 장치(1100)의 물리 계층(1111)과 신호들을 송수신하기 위한 입출력 회로들을 포함할 수 있다. 시스템 온 칩(1200)은 물리 계층(1210)을 통해 물리 계층(1111)으로 다양한 신호들을 제공할 수 있다. 물리 계층(1111)으로 제공된 신호들은 물리 계층(1111)의 인터페이스 회로들 및 TSV들(1101)을 통해 코어 다이들(1120~1150)로 전달될 수 있다.
메모리 컨트롤러(1220)는 적층형 메모리 장치(1100)의 전반적인 동작을 제어할 수 있다. 메모리 컨트롤러(1220)는 물리 계층(1210)을 통해 적층형 메모리 장치(1100)를 제어하기 위한 신호들을 적층형 메모리 장치(1100)로 전송할 수 있다. 메모리 컨트롤러(1220)는 도 1의 메모리 컨트롤러(10)에 대응할 수 있다.
인터포저(1300)는 적층형 메모리 장치(1100)와 시스템 온 칩(1200)을 연결할 수 있다. 인터포저(1300)는 적층형 메모리 장치(1100)의 물리 계층(1111)과 시스템 온 칩(1200)의 물리 계층(1210) 사이를 연결하고, 도전성 물질들을 이용하여 형성되는 물리적 경로들을 제공할 수 있다. 이에 따라, 적층형 메모리 장치(1100) 및 시스템 온 칩(1200)은 인터포저(1300) 상에 적층되어 서로 신호들을 송수신할 수 있다.
패키지 기판(1400) 상부에는 범프들(1103)이 부착되고, 하부에는 솔더볼(1104)이 부착될 수 있다. 예를 들어, 범프들(1103)은 플립-칩 범프들일 수 있다. 인터포저(1300)는 범프들(1103)을 통해 패키지 기판(1400) 상에 적층될 수 있다. 반도체 패키지(1000)는 솔더볼(1104)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다. 예를 들어, 패키지 기판(1400)은 인쇄 회로 기판(PCB, Printed Circuit Board)일 수 있다.
도 14는 몇몇 실시예에 따른 반도체 패키지의 구현 예시에 대한 도면이다.
도 14를 참조하면, 반도체 패키지(2000)는 복수의 적층형 메모리 장치들(2100) 및 시스템 온 칩(2200)을 포함할 수 있다. 적층형 메모리 장치들(2100)과 시스템 온 칩(2200)은 인터포저(2300) 상에 적층되고, 인터포저(2300)는 패키지 기판(2400) 상에 적층될 수 있다. 반도체 패키지(2000)는 패키지 기판(2400) 하부에 부착된 솔더볼(2001)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호들을 송수신할 수 있다.
적층형 메모리 장치들(2100) 각각은 HBM 표준을 기반으로 구현될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 적층형 메모리 장치들(2100) 각각은 GDDR, HMC, 또는 Wide I/O 표준을 기반으로 구현될 수 있다. 적층형 메모리 장치들(2100) 각각은　도 13의 적층형 메모리 장치(1100)에 대응할 수 있다.
시스템 온 칩(2200)은 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서 및 복수의 적층형 메모리 장치들(2100)을 제어하기 위한 복수의 메모리 컨트롤러들을 포함할 수 있다. 시스템 온 칩(2200)은 메모리 컨트롤러를 통해 대응하는 적층형 메모리 장치와 신호들을 송수신할 수 있다. 시스템 온 칩(2200)은 도 13의 시스템 온 칩(1200)에 대응할 수 있다.
도 15는 몇몇 실시예에 따른 반도체 패키지에 대한 도면이다.
도 15를 참조하면, 반도체 패키지(3000)는 적층형 메모리 장치(3100), 호스트 다이(3200), 및 패키지 기판(3300)을 포함할 수 있다. 적층형 메모리 장치(3100)는 버퍼 다이(3110) 및 코어 다이들(3120~3150)을 포함할 수 있다. 버퍼 다이(3110)는 호스트 다이(3200)와 통신하기 위한 물리 계층(3111)을 포함하고, 코어 다이들(3120~3150) 각각은 메모리 셀 어레이를 포함할 수 있다.
호스트 다이(3200)는 적층형 메모리 장치(3100)와 통신하기 위한 물리 계층(3210) 및 적층형 메모리 장치(3100)의 전반적인 동작을 제어하기 위한 메모리 컨트롤러(3220)를 포함할 수 있다. 또한, 호스트 다이(3200)는 반도체 패키지(3000)의 전반적인 동작을 제어하고, 반도체 패키지(3000)가 지원하는 어플리케이션을 실행하기 위한 프로세서를 포함할 수 있다. 예를 들어, 호스트 다이(3200)는 CPU, AP, GPU, NPU 등의 적어도 하나의 프로세서를 포함할 수 있다.
적층형 메모리 장치(3100)는 TSV들(3001)을 기반으로 호스트 다이(3200) 상에 배치되어, 호스트 다이(3200) 상에 수직으로 적층될 수 있다. 이에 따라, 버퍼 다이(3110), 코어 다이들(3120~3150), 및 호스트 다이(3200)는 인터포저 없이 TSV들(3001)과 범프들(3002)을 통해 서로 전기적으로 연결될 수 있다. 예를 들어, 범프들(3002)은 마이크로 범프들일 수 있다.
패키지 기판(3300) 상부에는 범프들(3003)이 부착되고, 하부에는 솔더볼(3004)이 부착될 수 있다. 예를 들어, 범프들(3003)은 플립-칩 범프들일 수 있다. 호스트 다이(3200)는 범프들(3003)을 통해 패키지 기판(3300) 상에 적층될 수 있다. 반도체 패키지(3000)는 솔더볼(3004)을 통해 외부의 다른 패키지 또는 반도체 장치들과 신호를 송수신할 수 있다.
도 16는 몇몇 실시예에 따른 메모리 모듈을 설명하기 위한 도면이다.
도 16을 참고하면, 몇몇 실시예에 따른 메모리 모듈은 복수의 메모리 장치(4100), 메모리 컨트롤러(4200) 및 메모리 입출력 핀들(4300)을 포함할 수 있다. 메모리 모듈은 전자 장치에 장착될 수 있다.
CPU는 DDR(Double Data Rate), LPDDR(Low Power DDR) 등과 같은 통신 규약에 따라 메모리 모듈(4000)을 제어할 수 있다. 예를 들어, 메모리 모듈(4000)에 저장된 데이터를 읽기 위하여, CPU는 커맨드 및 어드레스를 메모리 모듈(4000)로 전송한다.
메모리 장치(4100)는 CPU의 제어에 따라 데이터를 기입하거나 또는 기입된 데이터를 출력할 수 있다. 메모리 장치(4100)는 DRAM(Dynamic Random Access Memory), SDRAM 중 적어도 하나일 수 있다. 메모리 장치(4100)의 적어도 일부는 도 1 내지 도 12를 참조하여 설명한 메모리 장치(20)에 대응될 수 있다.
메모리 장치(4100)는 메모리 컨트롤러(4200)로부터 제공된 신호에 응답하여, 통하여 데이터(DQ)를 통신할 수 있다. 몇몇 실시예에 따라 메모리 장치(4100)는 데이터 통신을 위한 데이터 버퍼들(미도시)을 더 포함할 수 있으며, 데이터 버퍼들(미도시)은 데이터 스트로브 신호들(DQS)과 동기되어, 메모리 컨트롤러(720)와 데이터(DQ)를 주고받을 수 있다.
메모리 컨트롤러(4200)는 몇몇 실시예에 따라 메모리 장치(4100)에 대해 DIMM(Dual In-line Memory Module), RDIMM(Registered DIMM), LRDIMM(Load Reduced DIMM), UDIMM등과 같은 메모리 모듈의 표준들 중 하나에 따라 통신할 수 있다.
메모리 컨트롤러(4200)는 몇몇 실시예에 따라 메모리 입출력 핀들(4300)을 통해 메모리 모듈(4000)의 커맨드/어드레스(CA) 및 클럭 신호(CK)를 수신하고, 수신된 신호들을 복수의 메모리 장치(4100)에 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 메모리 컨트롤러 20: 메모리 장치
MAT1~MAT8: 제1 내지 제8 매트
EMAT1, EMAT2: 제1 및 제2 엣지 매트
SA: 센스 앰프부
ESA1, ESA2: 제1 및 제2 엣지 센스 앰프부

Claims (10)

  1. 제1 엣지 메모리 블록, 제2 엣지 메모리 블록, 및 상기 제1 엣지 메모리 블록과 상기 제2 엣지 메모리 블록 사이에 배치된 복수의 메모리 블록을 포함하는 메모리 뱅크 어레이;
    상기 복수의 메모리 블록 사이에 각각 배치된 복수의 센스 앰프로, 각각의 상기 복수의 센스 앰프는, 상기 각각의 복수의 센스 앰프의 일측에 배치된 메모리 블록의 제1 비트 라인과 상기 각각의 복수의 센스 앰프의 타측에 배치된 메모리 블록의 제1 상보 비트 라인을 연결하는 상기 복수의 센스 앰프;
    상기 제1 엣지 메모리 블록의 제2 비트 라인과 제2 상보 비트 라인을 연결하는 제1 엣지 센스 앰프; 및
    상기 제2 엣지 메모리 블록의 제3 비트 라인과 제3 상보 비트 라인을 연결하는 제2 엣지 센스 앰프를 포함하는 메모리 장치.
  2. 제 1항에 있어서,
    상기 복수의 메모리 블록의 복수의 워드 라인 각각이 활성화된 횟수를 상기 제1 엣지 메모리 블록 및 상기 제2 엣지 메모리 블록 중 적어도 일부에 저장하는 제어 로직을 더 포함하는 메모리 장치.
  3. 제 2항에 있어서,
    상기 제어 로직은, 상기 복수의 메모리 블록 중 어느 하나의 메모리 블록의 상기 복수의 워드 라인 중 일부 각각이 활성화된 횟수를 상기 제1 엣지 메모리 블록에 저장하고,
    상기 복수의 워드 라인 중 나머지 각각이 활성화된 횟수를 상기 제2 엣지 메모리 블록에 저장하는 메모리 장치.
  4. 제 2항에 있어서,
    상기 제어 로직은, 각각의 상기 복수의 워드 라인에 대한 액티브 커맨드에 기초하여 상기 활성화된 횟수를 상기 제1 엣지 메모리 블록 및 상기 제2 엣지 메모리 블록 중 적어도 일부에 저장하는 메모리 장치.
  5. 제 2항에 있어서,
    리프레쉬 커맨드에 응답하여 리프레쉬 어드레스를 생성하는 리프레쉬 생성기를 더 포함하고,
    상기 리프레쉬 생성기는, 상기 활성화된 횟수에 기초하여 상기 리프레쉬 어드레스를 출력하는 메모리 장치.
  6. 복수의 제1 워드 라인과, 상기 복수의 제1 워드 라인에 연결되어 데이터가 저장되는 복수의 제1 메모리 셀을 포함하는 복수의 메모리 블록,
    복수의 제2 워드 라인과, 상기 복수의 제2 워드 라인에 연결되어 각각의 상기 복수의 제1 워드 라인이 활성화된 횟수가 저장되는 복수의 제2 메모리 셀을 포함하는 제1 엣지 메모리 블록과 제2 엣지 메모리 블록을 포함하는 메모리 뱅크 어레이; 및
    액티브 커맨드에 응답하여, 상기 액티브 커맨드의 로우 어드레스에 대응되는 제3 워드 라인과, 상기 복수의 제2 메모리 중 상기 제3 워드 라인이 활성화된 횟수가 저장된 메모리 셀이 연결된 워드 라인을 활성화하는 제어 로직을 포함하고,
    상기 제1 엣지 메모리 블록은 상기 메모리 뱅크 어레이의 제1 엣지에 배치되고,
    상기 제2 엣지 메모리 블록은 상기 메모리 뱅크 어레이의 제2 엣지에 배치되는 메모리 장치.
  7. 제 6항에 있어서,
    상기 복수의 메모리 블록 사이에 배치된 센스 앰프와,
    상기 제1 엣지 메모리 블록에 포함된 복수의 제2 비트 라인 및 복수의 제2 상보 비트 라인에 연결된 제2 센스 앰프와,
    상기 제2 엣지 메모리 블록에 포함된 복수의 제3 비트 라인 및 복수의 제3 상보 비트 라인에 연결된 제3 센스 앰프를 더 포함하고,
    상기 제1 센스 앰프는, 상기 제1 센스 앰프의 일측에 배치된 메모리 블록의 복수의 제1 비트 라인과 상기 제1 센스 앰프의 타측에 배치된 메모리 블록의 복수의 제1 상보 비트 라인을 연결하는 메모리 장치.
  8. 제 6항에 있어서,
    상기 복수의 제2 메모리 셀은 상기 복수의 제1 워드 라인 중 일부 각각이 활성화된 횟수가 저장되고,
    상기 복수의 제3 메모리 셀은 상기 복수의 제1 워드 라인 중 나머지 각각이 활성화된 횟수가 저장되는 메모리 장치.
  9. 제 6항에 있어서,
    상기 제어 로직은, 상기 제3 워드 라인과, 상기 제3 워드 라인이 활성화된 횟수가 저장된 메모리 셀이 연결된 워드 라인을 동시에 활성화하는 메모리 장치.
  10. 제 9항에 있어서,
    상기 제3 워드 라인은, 상기 제1 엣지 메모리 블록 및 상기 제2 엣지 메모리 블록과 이웃하지 않는 메모리 블록에 포함된 상기 복수의 제1 워드 라인 중 하나인 메모리 장치.
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