KR20200088519A - 선택적 증착에 의한 실리사이드 막들 - Google Patents

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Abstract

실리사이드 막들을 형성하기 위한 방법들이 개시된다. 실리콘 표면들 상에 금속-함유 막들을 선택적으로 증착하는 방법들이 개시되며, 그 금속-함유 막들이 추가로 프로세싱되어 실리사이드 막들이 형성된다. 본 개시내용의 특정 실시예들은, 유전체 상에는 금속 층을 형성하지 않으면서, FinFET 구조들 상에 실리사이드 막들을 형성하는 것에 관한 것이다.

Description

선택적 증착에 의한 실리사이드 막들
[0001] 본 개시내용의 실시예들은 실리사이드 막들을 형성하기 위한 방법들에 관한 것이다. 더 구체적으로, 본 개시내용의 실시예들은 실리콘 표면들 상에 막들을 선택적으로 증착하는 방법들에 관한 것이며, 그 막들이 추가로 프로세싱되어 실리사이드 막들이 형성된다.
[0002] 핀 전계 효과 트랜지스터(Fin Field Effect Transistor)(FinFET으로 또한 알려져 있음)는 최신 프로세서들의 설계에서 사용되는 비-평면 또는 3차원 트랜지스터의 하나의 타입이다. 이전의 평면 설계들의 경우와 같이, 핀 전계 효과 트랜지스터는 전형적으로, SOI(silicon on insulator) 기판 상에 형성된다. 그러나, FinFET 설계들은 또한 전도성 채널을 사용하며, 이 전도성 채널은 절연체의 레벨 위로 상승되어, 게이트 전극으로 지칭되는 핀(fin)과 같은 형상의 얇은 실리콘-기반 구조를 생성한다. 이러한 핀-형상 전극은 다수의 게이트들이 단일 트랜지스터 상에서 동작할 수 있게 한다. FinFET 디바이스들은 또한, 메인스트림(mainstream) CMOS 기술보다 상당히 더 빠른 스위칭 시간들 및 더 높은 전류 밀도를 갖는다.
[0003] 새로운 FinFET 설계들이 계속 요구되고 있다. 구체적으로, 설계 옵션(option)들의 확장 세트를 가능하게 하기 위한 새로운 재료들 및 표면 조성들이 필요하다. 선택적 증착이 가능성을 보였는데, 이는 선택적 증착이 선택된 표면들 상으로의 막들의 증착을 가능하게 하고, 통합 체계(integration scheme)들을 단순화할 수 있는 잠재성을 갖기 때문이다.
[0004] 재료들의 선택적 증착은 다양한 방식들로 달성될 수 있다. 예컨대, 일부 프로세스는 단지 표면들의 표면 케미스트리(chemistry)에만 기반하여 그 표면들에 대한 고유 선택비(selectivity)를 가질 수 있다. 이들 프로세스들은 상당히 희소(rare)하고, 일반적으로, 금속들 및 유전체들과 같이 매우 상이한 표면 에너지들을 갖는 표면들을 가질 필요가 있다. FinFET들, 및 표면들이 유사한(예컨대, SiO2 대 SiN) 다른 경우들에서, 하나의 표면과 선택적으로 반응하고 다른 표면과는 반응하지 않는 표면 처리들을 이용하여 후속 증착 프로세스 동안 임의의 표면 반응들을 효과적으로 차단함으로써, 표면들이 선택적으로 차단될 필요가 있다. 그러나, 일부 증착 전구체들은 현재의 기술들에 의해 효과적으로 차단되지 않는다.
[0005] 따라서, 특정 표면들 상의 증착을 억제하면서 다른 표면들 상에 막들을 선택적으로 증착하기 위한 재료들 및 방법들이 본 기술분야에서 계속 요구되고 있다.
[0006] 본 개시내용의 하나 이상의 실시예들은 기판 프로세싱 방법에 관한 것이며, 그 방법은 제1 반도체 표면 및 제2 유전체 표면을 포함하는 기판을 제공하는 단계를 포함한다. 제1 표면에 비하여 제2 표면 상에 차단 층을 선택적으로 형성하기 위해, 차단 화합물에 기판이 노출된다. 제2 표면에 비하여 제1 표면 상에 Ti-함유 층을 선택적으로 증착하기 위해, 티타늄 전구체에 기판이 노출된다. 티타늄 및 실리콘을 포함하는 개질된 제1 표면을 형성하기 위해, 기판이 가열된다.
[0007] 본 개시내용의 부가적인 실시예들은 기판 프로세싱 방법에 관한 것이며, 그 방법은 제1 반도체 표면 및 제2 유전체 표면을 포함하는 기판을 제공하는 단계를 포함한다. 제2 표면 상에 차단 층을 선택적으로 형성하기 위해, 차단 화합물에 기판이 노출된다. 제2 표면에 비하여 제1 표면 상에 Ti-함유 층을 선택적으로 증착하기 위해, 티타늄 전구체에 기판이 노출된다. 제2 표면에 비하여 제1 표면 상에 Ge-함유 층을 선택적으로 증착하기 위해, 게르마늄 전구체에 기판이 노출된다. 티타늄, 게르마늄, 및 실리콘을 포함하는 개질된 제1 표면을 형성하기 위해, 기판이 가열된다.
[0008] 본 개시내용의 추가적인 실시예들은 기판 프로세싱 방법에 관한 것이며, 그 방법은 제1 실리콘 표면 및 제2 실리콘 산화물 표면을 포함하는 기판을 제공하는 단계를 포함한다. 제2 표면 상에 차단 층을 선택적으로 형성하기 위해, 차단 화합물에 기판이 노출된다. 제2 표면에 비하여 제1 표면 상에 Ti-함유 층을 선택적으로 증착하기 위해, 티타늄 전구체에 기판이 노출된다. 제2 표면에 비하여 제1 표면 상에 Si-함유 층을 선택적으로 증착하기 위해, 실리콘 전구체에 기판이 노출된다. TiSi2를 필수적으로 포함하는 개질된 제1 표면을 형성하기 위해, 기판이 가열된다.
[0009] 본 개시내용의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면에 예시되어 있다. 그러나, 첨부된 도면은 본 개시내용의 단지 전형적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0010] 도 1은 본 개시내용의 하나 이상의 실시예에 따른 선택적 증착 프로세스를 예시한다.
[0011] 도 2는 본 개시내용의 하나 이상의 실시예에 따른, 반도체 표면 상의 티타늄 함유 층의 선택적 증착을 위한 예시적인 프로세스 시퀀스를 예시한다.
[0012] 첨부된 도면들에서, 유사한 컴포넌트들 및/또는 피처(feature)들은 동일한 참조 라벨을 가질 수 있다. 추가로, 동일한 타입의 다양한 컴포넌트들은 참조 라벨 뒤에 대시 및 제2 라벨이 후속되게 함으로써 구별될 수 있으며, 그 제2 라벨은 유사한 컴포넌트들을 구별한다. 본 명세서에서 제1 참조 라벨만이 사용된 경우, 설명은, 제2 참조 라벨과 무관하게, 동일한 제1 참조 라벨을 갖는 유사한 컴포넌트들 중 임의의 하나에 적용가능하다.
[0013] 본 개시내용의 여러 예시적인 실시예들을 설명하기 전에, 본 개시내용이 다음의 설명에서 제시되는 구성 또는 프로세스 단계들의 세부사항들로 제한되지 않는다는 것이 이해되어야 한다. 본 개시내용은 다른 실시예들이 가능하고, 그리고 다양한 방식들로 실시 또는 수행될 수 있다.
[0014] 본 개시내용의 실시예들은, 반도체 표면들 상에 TiSi 막들을 형성하지만 유전체 표면들 상에는 형성하지 않는, 기판들을 프로세싱하기 위한 방법들을 제공한다. 다양한 실시예들의 프로세스는 기판의 부분들 상에 막들을 형성하기 위해 선택적 증착을 사용하며, 그 막들은 추가로 프로세싱된다.
[0015] 본원에서 사용되는 바와 같이, "기판 표면"은 막 프로세싱이 수행되는, 임의의 기판 부분, 또는 기판 상에 형성된 재료 표면 부분을 지칭한다. 예컨대, 프로세싱이 수행될 수 있는 기판 표면은, 애플리케이션에 따라, 재료들, 이를테면 실리콘, 실리콘 산화물, 실리콘 질화물, 도핑된 실리콘, 게르마늄, 갈륨 비소, 유리, 사파이어, 및 임의의 다른 재료들, 이를테면 금속들, 금속 질화물들, 금속 합금들, 및 다른 전도성 재료들을 포함한다. 기판들은 반도체 웨이퍼들을 포함한다(그러나 이에 제한되지는 않음). 기판들은 기판 표면을 폴리싱, 에칭, 환원, 산화, 히드록실화, 어닐링, UV 경화, e-빔 경화, 및/또는 베이킹하기 위한 전처리 프로세스에 노출될 수 있다. 기판 그 자체의 표면에 대해 직접적인 막 프로세싱에 부가하여, 본 발명에서, 개시되는 막 프로세싱 단계들 중 임의의 단계는 또한, 아래에서 더 상세히 개시되는 바와 같이 기판 상에 형성된 하층에 대해 수행될 수 있고, "기판 표면"이라는 용어는, 문맥상 표시되는 바와 같이, 그러한 하층을 포함하도록 의도된다. 따라서, 예컨대, 막/층 또는 부분적인 막/층이 기판 표면 상에 증착된 경우, 새롭게 증착된 막/층의 노출된 표면이 기판 표면이 된다. 기판들은 다양한 치수들, 이를테면 200 mm 또는 300 mm의 직경 웨이퍼들을 가질 수 있을 뿐만 아니라 직사각형 또는 정사각형 판유리(pane)들을 가질 수 있다. 일부 실시예들에서, 기판은 강성 불연속 재료를 포함한다.
[0016] 본원에서 사용되는 바와 같은 "원자 층 증착"은 기판 표면 상에 재료의 층을 증착하기 위한 2개 이상의 증착 가스들의 기판에 대한 순차적인 노출을 지칭한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, "반응성 화합물", "반응성 가스", "반응성 종", "전구체", "프로세스 가스", "증착 가스" 등과 같은 용어들은, 화학 반응(예컨대, 치환, 제거, 첨가, 산화, 환원) 시에, 기판 표면, 또는 기판 표면 상의 재료와 반응할 수 있는 종을 갖는 물질을 의미하기 위해 상호 교환가능하게 사용된다. 기판, 또는 기판의 일부는 프로세싱 챔버의 반응 구역 내로 도입되는 2개 이상의 반응성 화합물들에 순차적으로 노출된다. 시간-도메인 프로세스에서, 각각의 반응성 화합물에 대한 노출은, 각각의 화합물이 기판 표면과 반응한 후에 프로세싱 챔버로부터 퍼징될 수 있게 하기 위해, 일정 시간 지연만큼 분리된다. 공간적 프로세스에서, 기판 표면 또는 기판 표면 상의 재료의 상이한 부분들은, 기판 상의 임의의 주어진 포인트가 하나 초과의 반응성 화합물에 실질적으로 동시에 노출되지 않도록, 2개 이상의 반응성 화합물들에 동시에 노출된다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 이와 관련하여 사용되는 "실질적으로"라는 용어는, 당업자에 의해 이해될 바와 같이, 확산으로 인해 기판의 작은 부분이 다수의 반응성 가스들에 동시에 노출될 수 있는 가능성이 있고 이 동시 노출은 의도된 것이 아님을 의미한다.
[0017] 시간-도메인 프로세스의 일 양상에서, 제1 반응성 가스(즉, 제1 전구체 또는 또는 화합물 A)가 반응 구역 내로 펄싱된 후에 제1 시간 지연이 후속된다. 다음으로, 제2 전구체 또는 화합물 B가 반응 구역 내로 펄싱된 후에 제2 지연이 후속된다. 각각의 시간 지연 동안, 퍼지 가스, 이를테면 아르곤이, 반응 구역을 퍼징하거나, 또는 다른 방식으로, 반응 구역으로부터 임의의 잔여 반응성 화합물, 또는 반응 부산물들을 제거하기 위해, 프로세싱 챔버 내로 도입된다. 대안적으로, 퍼지 가스는, 반응성 화합물들의 펄스들 사이의 시간 지연 동안 퍼지 가스만이 유동하도록, 증착 프로세스 전체에 걸쳐 연속적으로 유동할 수 있다. 대안적으로, 반응성 화합물들은 기판 표면 상에 원하는 분자 층 또는 층 두께가 형성될 때까지 펄싱된다. 어느 시나리오에서나, 화합물 A, 퍼지 가스, 화합물 B, 및 퍼지 가스를 펄싱하는 프로세스가 하나의 사이클이다. 사이클은 화합물 A 또는 화합물 B 중 어느 하나로 시작할 수 있고, 미리 결정된 두께를 갖는 막을 달성할 때까지, 사이클의 각각의 순서를 계속할 수 있다.
[0018] 공간적 프로세스의 실시예에서, 제1 반응성 가스 및 제2 반응성 가스는 반응 구역에 동시에 전달되지만, 불활성 가스 커튼 및/또는 진공 커튼에 의해 분리된다. 기판은, 기판 상의 임의의 주어진 포인트가 제1 반응성 가스 및 제2 반응성 가스에 노출되게 그러나 동시에 노출되지는 않게, 가스 전달 장치에 대하여 이동된다.
[0019] 본 개시내용의 하나 이상의 실시예들은 유리하게, 기판을 프로세싱하는 방법들을 제공하며, 그 방법들은 유전체 표면(예컨대, 실리콘 산화물) 상에 실질적으로 증착되지 않게 하면서 반도체 표면(예컨대, 실리콘) 상에 막을 선택적으로 증착하는 단계를 포함한다. 일부 실시예들에서, 선택적 증착은 유리하게, 차단된 표면을 형성하기 위해 유전체 표면과 선택적으로 반응하는 차단 화합물을 활용하는 선택적 표면 차단 단계를 조합함으로써 달성된다. 증착은 차단되지 않은 상태로 유지되는 다른 기판 표면들 상에서 진행된다.
[0020] 본 개시내용의 하나 이상의 실시예의 일반적인 표면 메커니즘은, 유전체 표면들을 차단한 후에, 그 유전체 표면들 상의 막들의 증착을 막거나 또는 최소화하면서 반도체 표면들 상에 이들 막들을 증착하기 위해 수행될 수 있다. 임의의 특정한 동작 이론에 의해 구속됨 없이, 본원에서 설명되는 차단 화합물들은, 본원에서 설명되는 전구체들과 함께 사용될 때, 유전체 표면과 전구체들의 반응을 방지하는 것으로 여겨진다.
[0021] 일부 실시예들에서, 유전체 표면 기들은 차단 분자들과 반응될 수 있으며, 그 차단 분자들은 -OH 종결들과 반응성을 갖고, -H 종결들과는 반응성을 갖지 않는다. 이들 분자들은 증기 상 전달을 통해, 용액 형태로, 또는 니트(neat) 형태로 기판들에 도입될 수 있다. 선택적 표면 차단 후에, 반도체 표면 상에 선택적으로 막들을 성장시키기 위해, ALD 또는 CVD 프로세스들이 이용될 수 있다.
[0022] 도 1 및 도 2를 참조하면, 본 개시내용의 하나 이상의 실시예들은 기판 프로세싱의 방법(200)에 관한 것이다. 방법은 제1 재료(20) 및 제2 재료(30)를 포함하는 기판을 제공하는 단계를 포함한다. 이러한 방식으로 사용되는 바와 같이, "기판을 제공함"이라는 용어는 기판이 프로세싱을 위한 (예컨대, 프로세싱 챔버 내의 ) 포지션에 배치됨을 의미한다. 일부 실시예들에서, 제1 재료(20)는 반도체를 포함하고, 제1 재료(20)는 반도체 표면(25)을 갖는다. 일부 실시예들에서, 제2 재료(30)는 유전체를 포함하고, 제2 재료(30)는 유전체 표면(35)을 갖는다. 이와 관련하여, 반도체 표면(25)은 제1 반도체 표면으로 지칭될 수 있다. 유사하게, 유전체 표면(35)은 제2 유전체 표면으로 지칭될 수 있다. 본 개시내용이 다수의 유전체 표면들을 요구하는 것으로 이해되지 않아야 한다.
[0023] 제1 재료(20)는 임의의 적합한 반도체 재료일 수 있다. 일부 실시예들에서, 제1 재료(20)는 실리콘을 필수적으로 포함한다. 본 명세서 및 첨부된 청구항들에서 사용되는 바와 같이, 명시된 조성을 "필수적으로 포함하는" 재료는 재료의 약 95%, 98%, 또는 99% 이상이 명시된 조성인 것을 의미한다.
[0024] 제2 재료(30)는 임의의 적합한 유전체 재료일 수 있다. 일부 실시예들에서, 제2 재료(30)는 실리콘 산화물을 포함한다. 일부 실시예들에서, 제2 재료(30)는 SiO2를 필수적으로 포함한다. 이와 관련하여 사용되는 바와 같이, 실리콘 산화물은 실리콘 및 산소를 포함하는 임의의 적합한 재료이다. 일부 실시예들에서, 제2 표면(35)은 실리콘 및 산소를 필수적으로 포함한다. 일부 실시예들에서, 제2 표면(35)의 재료는 화학량론적 실리콘 산화물이다. 일부 실시예들에서, 제2 표면(35)에서의 실리콘 대 산소의 비율은 약 1:2이다. 일부 실시예들에서, 실리콘 대 산소 원자들의 비율은 비-화학량론적 비율이다. 일부 실시예들에서, 제2 표면(35)에서의 실리콘 대 산소의 비율은 1:2 미만이다. 일부 실시예들에서, 제2 표면(35)에서의 실리콘 대 산소의 비율은 1:2 초과이다.
[0025] 도 1은 본원에서 설명되는 하나 이상의 실시예들에 따른, 3D(three dimensional) 구조들이 상부에 형성되어 있는 기판(10)의 개략적인 단면도를 예시한다. 일부 실시예들에서, 기판(10)은 베이스 재료 층으로부터 연장된 3D 구조들을 포함한다. 일부 실시예들에서, 베이스 재료 층은 유전체 재료, 이를테면, 산화물들, 질화물들 등일 수 있다. 예컨대, 기판(10)은 실리콘-온-인슐레이터(silicon-on-insulator) 기판일 수 있다. 본원에서 설명되는 실시예들은 일반적으로 300 mm 원형 기판을 참조하여 이루어지지만, 다양한 다른 기판 치수들이 본원에서 설명되는 실시예들로부터 이익을 얻을 수 있다는 것이 고려된다.
[0026] 기판의 3D 구조들은 다양한 패터닝 및 에칭 프로세스들에 의해 베이스 재료 층 상에 형성될 수 있다. 일부 실시예들에서, 3D 구조들은 CMOS(complementary metal-oxide semiconductor) 트랜지스터들에서 FinFET(fin field-effect transistor)들로서 구현하는 데 적합한 치수들로 형성될 수 있지만, 다른 트랜지스터 타입들, 기판 피처들, 및 피처들이 없는 기판 표면들이 또한, 본원에서 설명되는 실시예들로부터 이익을 얻을 수 있다. 일부 실시예들에서, 3D 구조들은 현재의 기술 노드들 및 첨단(advanced) 기술 노드들, 이를테면 10 nm-미만 노드에서의 활용에 적합할 수 있고 그러한 활용에 적절한 치수들을 가질 수 있다.
[0027] 3D 구조들은 베이스 재료 층과 동일한 재료일 수 있거나, 또는 베이스 재료 층과 상이한 재료일 수 있다(도 1에 예시된 바와 같음). 일부 실시예들에서, 3D 구조들은 실리콘으로 형성될 수 있다. 일부 실시예들에서, 3D 구조들은 베이스 재료 층으로부터 연장되어 트렌치(trench)들에 의해 이격된다.
[0028] 202에서, 제1 표면(25) 및 제2 표면(35)을 포함하는 기판(10)이 차단 화합물에 노출된다. 차단 화합물은 제1 표면(25)과는 반응하지 않으면서 제2 표면(35)과 반응할 수 있는 임의의 적합한 화합물일 수 있다. 차단 화합물은 제2 표면(35) 상에 차단 층(40)을 형성하기 위해 제2 표면(35)과 반응한다.
[0029] 일부 실시예들에서, 차단 화합물은 일반식 R3Si-X의 화합물을 포함하며, 여기서, 각각의 R은 독립적으로 C1-C4 알킬이고, X는 이탈 기이다. 이와 관련하여 사용되는 바와 같이, C1-C4 알킬은 1개 내지 4개의 탄소 원자들을 갖는 포화 탄소 사슬들을 의미한다. 일부 실시예들에서, 이들 탄소 사슬들은 선형이다. 일부 실시예들에서, 이들 탄소 사슬들은 분지형이다. 일부 실시예들에서, 각각의 R은 메틸이다. 일부 실시예들에서, X는 할로겐화물, 아지드, 아미노, 하이드라지드, 시안화물, 또는 이소시아네이트 기들로부터 선택된다.
[0030] 일부 실시예들에서, X는 선형 C1-6 알킬 또는 분지형 C1-4 알킬 기들을 갖는 일차, 이차, 또는 삼차 아민을 포함한다. 일부 실시예들에서, X는 최대 6-원자 고리를 갖는 시클릭 아민이다. 일부 실시예들에서, X는 시클릭 피롤릴 기(-N(CH2)4)를 포함한다. 일부 실시예들에서, X는 시클릭 피롤리딘 기(-N(CH)4)를 포함한다. 일부 실시예들에서, 차단 화합물은 트리메틸실릴피롤리딘((CH3)3SiN(CH2)4)을 포함한다. 일부 실시예들에서, 차단 화합물은 트리메틸실릴피롤리딘을 필수적으로 포함한다. 트리메틸실릴피롤리딘은 화학식 I의 화합물이다:
Figure pct00001
[0031] 이러한 방식으로 사용되는 바와 같이, "~를 필수적으로 포함함"이라는 용어는, 몰 기준으로, 차단 화합물의 반응성 성분(불활성, 희석, 또는 캐리어 종을 포함하지 않음)의 약 95%, 98%, 또는 99% 이상이 명시된 종인 것을 의미한다.
[0032] 차단 층은 임의의 적합한 온도로 형성될 수 있다. 일부 실시예들에서, 기판은 약 200 ℃ 내지 약 500 ℃의 범위, 약 250 ℃ 내지 약 450 ℃의 범위, 약 250 ℃ 내지 약 400 ℃의 범위, 또는 약 300 ℃ 내지 약 450 ℃의 범위의 온도로 유지된다. 일부 실시예들에서, 기판은 약 450 ℃ 이하, 약 400 ℃ 이하, 약 375 ℃ 이하, 약 350 ℃ 이하, 약 300 ℃ 이하, 또는 약 250 ℃ 이하의 온도로 유지된다. 일부 실시예들에서, 기판은 약 200 ℃ 이상, 약 225 ℃ 이상, 약 250 ℃ 이상, 약 300 ℃ 이상, 또는 약 350 ℃ 이상의 온도로 유지된다.
[0033] 204에서, 차단 층(40)의 형성 후에, 제1 표면(25) 상의 금속 층(50)의 선택적 증착이 수행될 수 있다. 금속 층(50)은 당업자에게 알려져 있는 임의의 적합한 증착 기법에 의해 증착될 수 있다. 적합한 기법들은 화학 기상 증착, 원자 층 증착, 또는 물리 기상 증착을 포함한다(그러나 이에 제한되지는 않음). 일부 실시예들에서, 금속 층(50)은 티타늄을 포함하고, 금속 층(50)은 원자 층 증착에 의해 증착된다.
[0034] 아래의 설명은 기판(10) 상에 금속 층을 증착하기 위한 일반적인 프로세스를 개시한다. 일부 실시예들에서, 금속은 티타늄이고, 금속 층은 티타늄-함유 층(50)이다. 일부 실시예들에서, 금속 층은 티타늄과 합금된 부가적인 금속을 더 포함한다.
[0035] 일부 실시예들에서, 게르마늄이 티타늄과 합금된다. 일부 실시예들에서, 게르마늄이 티타늄과 개별적으로 증착되어 이중층(bi-layer) 막이 생성된다.
[0036] 제1 표면(25) 및 차단 층(40)을 포함하는 기판(10)이 금속 전구체에 노출된다. 일부 실시예들에서, 금속 전구체가 제1 표면(25) 상에 화학흡착되어 제1 표면(25) 상에 금속 종의 층이 증착된다. 이들 실시예들에서, 제1 표면(25) 상의 금속 종의 층은 시약(reagent)과 반응하여 금속 막을 형성한다. 일부 실시예들에서, 금속 전구체 및 시약은 동시에 기판(10)에 노출되고, 그리고 반응하여 제1 표면(25) 상에 금속 막을 형성한다. 일부 실시예들에서, 금속 전구체 및 시약은 각각, 개별적으로 기판(10)에 노출된다. 일부 실시예들에서, 금속 전구체 및 시약은 동시에 기판(10)에 노출된다. 일부 실시예들은 시간-도메인 ALD 프로세스를 통해 금속 막(50)을 증착한다. 일부 실시예들은 공간적 ALD 프로세스를 통해 금속 막(50)을 증착한다.
[0037] 금속 막은 금속-함유 재료들을 설명하는 데 사용되는 일반적인 용어이다. 일부 실시예들에서, 금속 막은 순수 금속 막이다. 이와 관련하여 사용되는 바와 같이, "순수 금속 막"은, 수소를 제외하고, 원자 기준으로, 금속 원자들이 금속 막의 약 98%, 99%, 또는 99.5% 이상인 것을 의미한다. 일부 실시예들에서, 금속 막은 다른 원자들을 포함한다. 일부 실시예들에서, 금속 막은 산소, 질소, 탄소, 실리콘, 붕소, 또는 게르마늄 중 하나 이상을 포함한다.
[0038] 금속 전구체는 시약과 반응하여 금속 막(50)을 형성할 수 있는 임의의 적합한 화합물일 수 있다. 일부 실시예들에서, 금속 전구체는 적어도 하나의 아민 리간드를 포함한다. 일부 실시예들에서, 금속 전구체는 화학식 M(NR'2)a의 화합물을 포함하며, 여기서, 각각의 R'는 독립적으로 H, C1-C4 알킬, 또는 트리메틸실릴이고, a는 1 이상이다. 이와 관련하여 사용되는 바와 같이, C1-C4 알킬은 1개 내지 4개의 탄소 원자들을 갖는 포화 탄소 사슬들을 의미한다. 일부 실시예들에서, 이들 탄소 사슬들은 선형이다. 일부 실시예들에서, 이들 탄소 사슬들은 분지형이다.
[0039] 일부 실시예들에서, R'는 에틸 기들을 필수적으로 포함한다. 일부 실시예들에서, R'는 메틸 기들을 필수적으로 포함한다. 일부 실시예들에서, 단일 리간드 내의 R' 기들은 동일하다(예컨대, N(CH3)2). 일부 실시예들에서, 단일 리간드 내의 R' 기들은 상이하다(예컨대, N(CH3)(C2H5)). 일부 실시예들에서, 금속 전구체는 테트라키스(에틸메틸아미도)티타늄을 필수적으로 포함한다. 이러한 방식으로 사용되는 바와 같이, "~를 필수적으로 포함함"이라는 용어는, 몰 기준으로, 금속 전구체의 반응성 성분(불활성, 희석, 또는 캐리어 종을 포함하지 않음)의 약 95%, 98%, 또는 99% 이상이 명시된 종인 것을 의미한다.
[0040] 일부 실시예들에서, 금속 전구체는 적어도 하나의 할로겐화물 리간드를 포함한다. 일부 실시예들에서, 금속 전구체는 임의의 금속 할로겐화물들을 함유하지 않는다. 일부 실시예들에서, 막은 티타늄을 포함하고, 금속 전구체는 임의의 TiCl4를 함유하지 않는다.
[0041] 일부 실시예들에서, 금속 전구체는 적어도 하나의 옥소 리간드(oxo ligand)를 포함한다. 일부 실시예들에서, 옥소 리간드는 일반식 -OR*로 이루어지며, 여기서 R*은 C1-C8 알킬 기이다. 일부 실시예들에서, 적어도 하나의 옥소 리간드는 메톡시, 에톡시, 프로폭시, 이소프로폭시, 부톡시, t-부톡시, 및 에틸헥실옥시로 구성된 그룹으로부터 선택된다.
[0042] 금속 전구체의 금속은 임의의 적합한 금속일 수 있다. 일부 실시예들에서, 금속 전구체의 금속은 Ti, Zr, Hf, 또는 Ta로부터 선택된다. 일부 실시예들에서, 금속 전구체는 Ti를 함유하는 화합물들을 필수적으로 포함한다. 이와 관련하여, 금속 전구체는 티타늄 전구체로 지칭될 수 있다. 일부 실시예들에서, 금속 전구체는 Zr을 함유하는 화합물들을 필수적으로 포함한다. 일부 실시예들에서, 금속 전구체는 Hf를 함유하는 화합물들을 필수적으로 포함한다. 일부 실시예들에서, 금속 전구체는 Ta를 함유하는 화합물들을 필수적으로 포함한다.
[0043] 시약은 금속 전구체와 반응하여 금속 막(50)을 형성할 수 있는 임의의 적합한 화합물일 수 있다. 일부 실시예들에서, 시약은 금속 전구체와 별개로 기판에 노출된다. 적합한 시약들은, 금속, 금속 질화물, 금속 실리사이드, 및/또는 금속 보라이드 막들을 제조하기 위해, 수소, 암모니아, 하이드라진, 하이드라진 유도체들, 실란들, 할로실란들, 폴리실란들, 보란들, 할로보란들, 및 다른 공-시약(co-reagent)들을 포함할 수 있다(그러나 이에 제한되지는 않음). 적합한 시약들은 또한, 금속 또는 금속 산화물 막들을 제조하기 위해, 산소, 오존, 물, 및 다른 산소계 시약들을 포함할 수 있다(그러나 이에 제한되지는 않음). 일부 실시예들에서, 금속 막(50)을 형성하기 위해 시약들의 플라즈마들이 사용된다. 일부 실시예들에서, 시약의 플라즈마는 원격으로 생성된다. 일부 실시예들에서, 시약은 수소, 암모니아, 또는 물 중 하나 이상을 포함한다.
[0044] 일부 실시예들에서, 시약은 수소를 필수적으로 포함하고, 금속 막은 순수 금속 막이다. 일부 실시예들에서, 시약은 암모니아를 필수적으로 포함하고, 금속 막은 금속 질화물 막이다. 일부 실시예들에서, 시약은 물을 필수적으로 포함하고, 금속 막은 금속 산화물 막이다. 이러한 방식으로 사용되는 바와 같이, "~를 필수적으로 포함함"이라는 용어는, 몰 기준으로, 시약(불활성, 희석, 또는 캐리어 종을 포함하지 않음)의 약 95%, 98%, 또는 99% 이상이 명시된 성분인 것을 의미한다. 이와 관련하여 사용되는 바와 같이, 순수 금속 막은 금속 원자들을 필수적으로 포함하는 임의의 막이다. 이와 관련하여 사용되는 바와 같이, 금속 질화물 막은 금속 및 질소 원자들을 포함하는 임의의 막이다. 이와 관련하여 사용되는 바와 같이, 금속 산화물 막은 금속 및 산소 원자들을 포함하는 임의의 막이다. 금속 이외의 원자들(예컨대, 금속 질화물들 또는 금속 산화물들)을 포함하는 막들은 화학량론적 비율의 원자들로 구성될 수 있거나 또는 화학량론적 비율의 원자들로 구성되지 않을 수 있다.
[0045] 206에서, 제1 표면 상에 게르마늄-함유 층이 증착된다. 게르마늄-함유 층의 증착은 선택적인 프로세스이다. 일부 실시예들에서, 제1 표면 상에 티타늄-함유 층이 증착되고, 그리고 제1 표면 상에 게르마늄-함유 층이 또한 증착된다. 일부 실시예들에서, 티타늄-함유 층이 먼저 증착된다. 일부 실시예들에서, 게르마늄-함유 층이 먼저 증착된다.
[0046] 게르마늄-함유 층은 임의의 적합한 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 게르마늄-함유 층은 금속 층에 대해 위에서 설명된 프로세스와 유사한 프로세스(여기서, 게르마늄이 금속임)에 의해 증착된다.
[0047] 208에서, 제1 표면 상에 실리콘-함유 층이 증착된다. 실리콘-함유 층의 증착은 선택적인 프로세스이다. 일부 실시예들에서, 제1 표면 상에 티타늄-함유 층이 증착되고, 그리고 제1 표면 상에 실리콘-함유 층이 또한 증착된다. 일부 실시예들에서, 티타늄-함유 층이 먼저 증착된다. 일부 실시예들에서, 실리콘-함유 층이 먼저 증착된다.
[0048] 실리콘-함유 층은 임의의 적합한 프로세스에 의해 증착될 수 있다. 일부 실시예들에서, 실리콘-함유 층은 금속 층에 대해 위에서 설명된 프로세스와 유사한 프로세스(여기서, 실리콘이 금속임)에 의해 증착된다. 일부 실시예들에서, 실리콘 전구체에 기판을 노출시킴으로써, 실리콘-함유 층이 증착된다. 일부 실시예들에서, 기판은 또한, 반응물에 노출된다. 일부 실시예들에서, 실리콘-함유 층은 제1 표면과 차단 층 둘 모두 상에 증착된다. 일부 실시예들에서, 실리콘-함유 층은 PVD 및/또는 CVD에 의해 증착될 수 있다. 일부 실시예들에서, 실리콘-함유 층은 비정질이다. 일부 실시예들에서, 실리콘-함유 층은 다결정질이다. 일부 실시예들에서, 실리콘-함유 층은 에피택셜 증착된다.
[0049] 210에서, 금속 막(50)의 형성 후에, 기판이 가열되어, 개질된 제1 표면(60)이 형성된다. 이론에 의해 구속됨 없이, 기판을 가열하는 것은 금속 층이 반도체 재료의 표면(즉, 제1 표면(25)) 내로 혼입(incorporate)되게 하는 것으로 여겨진다. 일부 실시예들에서, 개질된 제1 표면(60)은 실리사이드를 포함한다. 일부 실시예들에서, 개질된 제1 표면(60)은 티타늄 및 실리콘을 포함한다. 일부 실시예들에서, 개질된 제1 표면(60)은 TiSi2를 필수적으로 포함한다.
[0050] 일부 실시예들에서, 프로세스(210)는 어닐링 프로세스를 포함한다. 일부 실시예들에서, 개질된 제1 표면(60)은 TiSi-C49를 포함한다. 일부 실시예들에서, 개질된 제1 표면(60)을 형성하는 것은, TiSi-C49를 형성하기 위해, 약 500 ℃ 내지 약 700 ℃의 범위의 온도로 기판을 어닐링하는 것을 포함한다. 일부 실시예들에서, 어닐링 프로세스는 약 1분 초과 동안 수행된다. 일부 실시예들에서, 개질된 제1 표면(60)을 형성하는 것은, TiSi-C49를 형성하기 위해, 약 800 ℃ 내지 약 1000 ℃의 범위의 온도까지 기판을 레이저 어닐링하는 것을 포함한다. 일부 실시예들에서, 레이저 어닐링 프로세스는 밀리초 레이저 어닐링이다.
[0051] 일부 실시예들에서, 개질된 제1 표면(60)은 TiSi-C54를 포함한다. 일부 실시예들에서, 개질된 제1 표면(60)을 형성하는 것은, TiSi-C54를 형성하기 위해, 약 700 ℃ 내지 약 900 ℃의 범위의 온도로 기판을 어닐링하는 것을 포함한다. 일부 실시예들에서, 어닐링 프로세스는 약 1분 초과 동안 수행된다. 일부 실시예들에서, 개질된 제1 표면(60)을 형성하는 것은, TiSi-C54를 형성하기 위해, 약 1000 ℃ 내지 약 1200 ℃의 범위의 온도까지 기판을 레이저 어닐링하는 것을 포함한다. 일부 실시예들에서, 레이저 어닐링 프로세스는 밀리초 레이저 어닐링이다.
[0052] 본원의 개시내용이 특정 실시예들을 참조하여 설명되었지만, 이들 실시예들이 단지, 본 개시내용의 애플리케이션들 및 원리들을 예시할 뿐이라는 것이 이해될 것이다. 본 개시내용의 사상 및 범위로부터 벗어나지 않으면서, 본 개시내용의 방법 및 장치에 대해 다양한 변형들 및 변화들이 이루어질 수 있다는 것이 당업자에게 자명할 것이다. 따라서, 본 개시내용이 첨부된 청구항들 및 이들의 등가물들의 범위 내에 있는 변형들 및 변화들을 포함하도록 의도된다.

Claims (15)

  1. 제1 반도체 표면 및 제2 유전체 표면을 포함하는 기판을 제공하는 단계;
    상기 제1 표면에 비하여 상기 제2 표면 상에 차단 층을 선택적으로 형성하기 위해, 차단 화합물에 상기 기판을 노출시키는 단계;
    상기 제2 표면에 비하여 상기 제1 표면 상에 Ti-함유 층을 선택적으로 증착하기 위해, 티타늄 전구체에 상기 기판을 노출시키는 단계; 및
    티타늄 및 실리콘을 포함하는 개질된(modified) 제1 표면을 형성하기 위해, 상기 기판을 가열하는 단계
    를 포함하는,
    선택적 증착 방법.
  2. 제1 항에 있어서,
    상기 기판은 finFET 구조를 포함하는,
    선택적 증착 방법.
  3. 제2 항에 있어서,
    상기 finFET 구조는 실리콘 표면들을 포함하는 소스 및 드레인 단자(terminal)들을 포함하는,
    선택적 증착 방법.
  4. 제1 항에 있어서,
    상기 차단 화합물은 일반식 R3Si-X의 차단제를 포함하며, 각각의 R은 독립적으로 C1-C4 알킬이고, X는 임의의 이탈 기인,
    선택적 증착 방법.
  5. 제4 항에 있어서,
    상기 차단제는 화학식 I의 화합물을 필수적으로 포함하며, 상기 화학식 I은,
    Figure pct00002
    인,
    선택적 증착 방법.
  6. 제5 항에 있어서,
    상기 기판은 약 250 ℃ 내지 약 450 ℃의 범위의 온도로 상기 차단 화합물에 노출되는,
    선택적 증착 방법.
  7. 제1 항에 있어서,
    상기 티타늄 전구체는 적어도 하나의 할로겐화물 리간드를 포함하는 종을 포함하는,
    선택적 증착 방법.
  8. 제1 항에 있어서,
    상기 티타늄 전구체는 적어도 하나의 아민 리간드를 포함하는 종을 포함하는,
    선택적 증착 방법.
  9. 제8 항에 있어서,
    상기 아민 리간드는 일반식 -NR2로 이루어지며, 각각의 R은 독립적으로 H, C1-C4 알킬 기, 또는 트리메틸 실릴 기로부터 선택되는,
    선택적 증착 방법.
  10. 제9 항에 있어서,
    상기 티타늄 전구체는 테트라키스(에틸메틸아미도)티타늄을 필수적으로 포함하는,
    선택적 증착 방법.
  11. 제1 항에 있어서,
    상기 티타늄 전구체는 적어도 하나의 옥소 리간드(oxo ligand)를 포함하는 종을 포함하는,
    선택적 증착 방법.
  12. 제1 항에 있어서,
    상기 티타늄 전구체에 상기 기판을 노출시키는 단계는, 반응물에 상기 기판을 개별적으로 노출시키는 단계를 더 포함하는,
    선택적 증착 방법.
  13. 제12 항에 있어서,
    플라즈마에 상기 기판을 노출시키는 단계를 더 포함하는,
    선택적 증착 방법.
  14. 제1 항에 있어서,
    상기 Ti-함유 층은 티타늄 합금을 포함하는,
    선택적 증착 방법.
  15. 제1 항에 있어서,
    상기 개질된 제1 표면은 TiSi2를 필수적으로 포함하는,
    선택적 증착 방법.
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