KR20200080232A - 고체 촬상 장치, 및 전자 기기 - Google Patents

고체 촬상 장치, 및 전자 기기 Download PDF

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KR20200080232A
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trench
dti
memory
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테츠야 우치다
료지 스즈키
요시하루 쿠도우
히로유키 모리
하루미 타나카
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소니 세미컨덕터 솔루션즈 가부시키가이샤
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Abstract

본 기술은, Dark 특성의 악화를 억제할 수 있게 하는 고체 촬상 장치, 및 전자 기기에 관한 것이다. 광전변환을 행하는 광전변환부와, 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 광전변환부와 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고, 반도체 기판의 깊이 방향에서, 제1의 트렌치는, 광전변환부보다도 높게 형성되어 있다. 또는 반도체 기판의 깊이 방향에서, 제1의 트렌치는, 광전변환부보다도 낮게 형성되고, 전하 유지부보다도 높게 형성되어 있다. 본 기술은, 예를 들면, 이면 조사형 CMOS 이미지 센서에 적용할 수 있다.

Description

고체 촬상 장치, 및 전자 기기
본 기술은, 고체 촬상 장치, 및 전자 기기에 관한 것으로, 특히, 각 화소 사이에 형성한 화소 사이 차광벽의 측벽에 P형 고상(固相) 확산층과 N형 고상 확산층을 형성하여 강전계(强電界) 영역을 이루어, 전하를 유지시킴에 의해 각 화소의 포화 전하량(Qs)을 향상시키게 한 고체 촬상 장치, 및 전자 기기에 관한 것이다.
종래, 고체 촬상 장치의 각 화소의 포화 전하량(Qs)을 향상시키는 것을 목적으로 하여, 각 화소 사이에 형성한 트렌치의 측벽에 P형 확산층과 N형 확산층을 형성하여 강전계 영역을 이루어, 전하를 유지시키는 기술이 알려져 있다(예를 들면, 특허 문헌 1 참조).
특허 문헌 1 : 특개2015-162603호 공보
그렇지만, 특허 문헌 1이 개시하는 구조에서는 Si(실리콘) 기판의 광입사측의 피닝이 약체화(弱體化)되어, 발생한 전하가 포토 다이오드에 유입하여 Dark 특성이 악화하고, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 할 가능성이 있다.
본 기술은 이와 같은 상황을 감안하여 이루어진 것으로, Dark 특성의 악화를 억제할 수 있게 하는 것이다.
본 기술의 한 측면의 제1의 고체 촬상 장치는, 광전변환을 행하는 광전변환부와, 상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고, 상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제1의 전자 기기는, 고체 촬상 장치가 탑재된 전자 기기에 있어서, 상기 고체 촬상 장치는, 광전변환을 행하는 광전변환부와, 상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고, 상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제2의 고체 촬상 장치는, 광전변환을 행하는 광전변환부와, 상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고, 상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제2의 전자 기기는, 고체 촬상 장치가 탑재된 전자 기기에 있어서, 상기 고체 촬상 장치는, 광전변환을 행하는 광전변환부와, 상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고, 상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제1의 고체 촬상 장치에서는, 광전변환을 행하는 광전변환부와, 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 광전변환부와 전하 유지부 사이에 형성된 트렌치가 구비되고, 반도체 기판의 깊이 방향에서, 트렌치는, 광전변환부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제1의 전자 기기에서는, 상기 제1의 고체 촬상 치가 구비되어 있다.
본 기술의 한 측면의 제2의 고체 촬상 장치에서는, 광전변환을 행하는 광전변환부와, 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와, 반도체 기판에, 광전변환부와 전하 유지부 사이에 형성된 트렌치가 구비되고, 반도체 기판의 깊이 방향에서, 트렌치는, 광전변환부보다도 낮게 형성되고, 전하 유지부보다도 높게 형성되어 있다.
본 기술의 한 측면의 제2의 전자 기기에서는, 상기 제2의 고체 촬상 장치가 구비되어 있다.
본 기술에 의하면, Dark 특성의 악화를 억제할 수 있다.
또한, 여기에 기재된 효과는 반드시 한정되는 것이 아니고, 본 개시 중에 기재된 어느 하나의 효과라도 좋다.
도 1은 촬상 장치의 구성례를 도시하는 도면.
도 2는 촬상 소자의 구성례를 도시하는 도면.
도 3은 본 기술이 적용된 화소의 제1의 구성례를 도시하는 수직 방향 단면도.
도 4는 본 기술이 적용된 화소의 제1의 실시의 형태의 표면측의 평면도.
도 5는 화소의 회로도.
도 6은 DTI(82) 주변의 제조 방법을 설명하기 위한 도면.
도 7은 본 기술이 적용된 화소의 제2의 구성례를 도시하는 수직 방향 단면도.
도 8은 본 기술이 적용된 화소의 제3의 구성례를 도시하는 수직 방향 단면도.
도 9는 본 기술이 적용된 화소의 제4의 구성례를 도시하는 수직 방향 단면도.
도 10은 본 기술이 적용된 화소의 제5의 구성례를 도시하는 수직 방향 단면도.
도 11은 본 기술이 적용된 화소의 제6의 구성례를 도시하는 수직 방향 단면도.
도 12는 본 기술이 적용된 화소의 제7의 구성례를 도시하는 수직 방향 단면도.
도 13은 본 기술이 적용된 화소의 제8의 구성례를 도시하는 수직 방향 단면도.
도 14는 본 기술이 적용된 화소의 제9의 구성례를 도시하는 수직 방향 단면도.
도 15는 본 기술이 적용된 화소의 제10의 구성례를 도시하는 수직 방향 단면도.
도 16은 본 기술이 적용된 화소의 제11의 구성례를 도시하는 수직 방향 단면도와 평면도.
도 17은 본 기술이 적용된 화소의 제12의 구성례를 도시하는 수직 방향 단면도와 평면도.
도 18은 본 기술이 적용된 화소의 제13의 구성례를 도시하는 수직 방향 단면도.
도 19는 본 기술이 적용된 화소의 제14의 구성례를 도시하는 수평 방향 평면도.
도 20은 본 기술이 적용된 화소의 제14의 구성례를 도시하는 수직 방향 단면도.
도 21은 2화소에서 트랜지스터를 공유하는 경우의 구성례를 도시하는 평면도.
도 22는 화소의 제조에 관해 설명하기 위한 도면.
도 23은 본 기술이 적용된 화소의 제15의 구성례를 도시하는 수직 방향 단면도.
도 24는 본 기술이 적용된 화소의 제16의 구성례를 도시하는 수평 방향 평면도.
도 25는 본 기술이 적용된 화소의 제16의 구성례를 도시하는 수직 방향 단면도.
도 26은 본 기술이 적용된 화소의 제17의 구성례를 도시하는 수평 방향 평면도.
도 27은 본 기술이 적용된 화소의 제17의 구성례를 도시하는 수직 방향 단면도.
도 28은 본 기술이 적용된 화소의 제18의 구성례를 도시하는 수평 방향 평면도.
도 29는 본 기술이 적용된 화소의 제18의 구성례를 도시하는 수직 방향 단면도.
도 30은 본 기술이 적용된 화소의 제19의 구성례를 도시하는 수평 방향 평면도.
도 31은 본 기술이 적용된 화소의 제19의 구성례를 도시하는 수직 방향 단면도.
도 32는 본 기술이 적용된 화소의 제19의 구성례를 도시하는 수직 방향 단면도.
도 33은 본 기술이 적용된 화소의 제20의 구성례를 도시하는 수평 방향 단면도.
도 34는 본 기술이 적용된 화소의 제20의 구성례를 도시하는 수평 방향 단면도.
도 35는 본 기술이 적용된 화소의 제20의 구성례를 도시하는 수직 방향 단면도.
도 36은 본 기술이 적용된 화소의 제20의 다른 구성례를 도시하는 수평 방향 단면도.
도 37은 본 기술이 적용된 화소의 제20의 다른 구성례를 도시하는 수직 방향 단면도.
도 38은 본 기술이 적용된 화소의 제20의 다른 구성례를 도시하는 수평 방향 단면도.
도 39는 본 기술이 적용된 화소의 제20의 다른 구성례를 도시하는 수직 방향 단면도.
도 40은 본 기술이 적용된 화소의 제21의 구성례를 도시하는 수평 방향 단면도.
도 41은 본 기술이 적용된 화소의 제21의 구성례를 도시하는 수평 방향 단면도.
도 42는 본 기술이 적용된 화소의 제21의 다른 구성례를 도시하는 수평 방향 단면도.
도 43은 본 기술이 적용된 화소의 제21의 다른 구성례를 도시하는 수평 방향 단면도.
도 44는 본 기술이 적용된 화소의 제22의 구성례를 도시하는 수평 방향 단면도.
도 45는 본 기술이 적용된 화소의 제22의 구성례를 도시하는 수평 방향 단면도.
도 46은 본 기술이 적용된 화소의 제22의 다른 구성례를 도시하는 수평 방향 단면도.
도 47은 본 기술이 적용된 화소의 제22의 다른 구성례를 도시하는 수평 방향 단면도.
도 48은 본 기술이 적용된 화소의 제23의 구성례를 도시하는 수평 방향 단면도.
도 49는 본 기술이 적용된 화소의 제23의 구성례를 도시하는 수직 방향 단면도.
도 50은 본 기술이 적용된 화소의 제23의 구성례를 도시하는 수직 방향 단면도.
도 51은 본 기술이 적용된 화소의 제23의 구성례를 도시하는 수직 방향 단면도.
도 52는 본 기술이 적용된 화소의 제23의 다른 구성례를 도시하는 수직 방향 단면도.
도 53은 본 기술이 적용된 화소의 제24의 구성례를 도시하는 수평 방향 단면도.
도 54는 본 기술이 적용된 화소의 제24의 구성례를 도시하는 수직 방향 단면도.
도 55는 PD로부터 메모리에의 광의 누입에 관해 설명하기 위한 도면.
도 56은 트렌치 사이의 거리에 관해 설명하기 위한 도면.
도 57은 본 기술이 적용된 화소의 제24의 다른 구성례를 도시하는 수평 방향 단면도.
도 58은 본 기술이 적용된 화소의 제24의 다른 구성례를 도시하는 수직 방향 단면도.
도 59는 본 기술이 적용된 화소의 제24의 다른 구성례를 도시하는 수평 방향 단면도.
도 60은 본 기술이 적용된 화소의 제24의 다른 구성례를 도시하는 수직 방향 단면도.
도 61은 중공부의 구성에 관해 설명하기 위한 도면.
도 62는 본 기술이 적용된 화소의 제24의 다른 구성례를 도시하는 수직 방향 단면도.
도 63은 강전계 영역에 관해 설명하기 위한 도면.
도 64는 본 기술이 적용된 화소의 제25의 구성례를 도시하는 수평 방향 단면도.
도 65는 본 기술이 적용된 화소의 제26의 구성례를 도시하는 수평 방향 단면도.
도 66은 본 기술이 적용된 화소의 제27의 구성례를 도시하는 수평 방향 단면도.
도 67은 본 기술이 적용된 화소의 제27의 구성례를 도시하는 수직 방향 단면도.
도 68은 본 기술이 적용된 화소의 제23의 구성례를 도시하는 수직 방향 단면도.
도 69는 도 48에 도시된 제23의 구성례에 대응하는 평면도.
도 70은 본 기술이 적용된 화소의 제24의 구성례를 도시하는 수직 방향 단면도.
도 71은 본 기술이 적용된 화소의 제25의 구성례를 도시하는 수직 방향 단면도.
도 72는 본 기술이 적용된 화소의 제26의 구성례를 도시하는 수직 방향 단면도.
도 73은 2화소에서 FD 등을 공유하는 경우의 구성례를 도시하는 평면도.
도 74는 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성례의 개요를 도시하는 도면.
도 75는 적층형의 고체 촬상 장치(23020)의 제1의 구성례를 도시하는 단면도.
도 76은 적층형의 고체 촬상 장치(23020)의 제2의 구성례를 도시하는 단면도.
도 77은 적층형의 고체 촬상 장치(23020)의 제3의 구성례를 도시하는 단면도.
도 78은 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 다른 구성례를 도시하는 단면도.
도 79는 체내 정보 취득 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 80은 차량 제어 시스템의 개략적인 구성의 한 예를 도시하는 블록도.
도 81은 차외 정보 검출부 및 촬상부의 설치 위치의 한 예를 도시하는 설명도.
이하, 본 기술을 실시하기 위한 최선의 형태(이하, 실시의 형태라고 칭한다)에 관해, 도면을 참조하면서 상세히 설명한다.
본 기술은, 촬상 장치에 적용할 수 있기 때문에, 여기서는, 촬상 장치에 본 기술을 적용한 경우를 예로 들어 설명을 행한다. 또한 여기서는, 촬상 장치를 예로 들어 설명을 계속하지만, 본 기술은, 촬상 장치에의 적용으로 한정되는 것이 아니고, 디지털 스틸 카메라나 비디오 카메라 등의 촬상 장치, 휴대 전화기 등의 촬상 기능을 갖는 휴대 단말 장치, 화상 판독부에 촬상 장치를 이용하는 복사기 등, 화상 취입부(광전변환부)에 촬상 장치를 이용하는 전자 기기 전반에 대해 적용 가능하다. 또한, 전자 기기에 탑재되는 모듈형상의 형태, 즉 카메라 모듈을 촬상 장치로 하는 경우도 있다.
도 1은, 본 개시의 전자 기기의 한 예인 촬상 장치의 구성례를 도시하는 블록도이다. 도 1에 도시하는 바와 같이, 촬상 장치(10)는, 렌즈군(11) 등을 포함하는 광학계, 촬상 소자(12), 카메라 신호 처리부인 DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17), 및, 전원계(18) 등을 갖고 있다.
그리고, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 조작계(17), 및, 전원계(18)가 버스 라인(19)을 통하여 상호 접속된 구성으로 되어 있다. CPU(20)는, 촬상 장치(10) 내의 각 부분을 제어한다.
렌즈군(11)은, 피사체로부터의 입사광(상광)을 취입하여 촬상 소자(12)의 촬상면상에 결상한다. 촬상 소자(12)는, 렌즈군(11)에 의해 촬상면상에 결상된 입사광의 광량을 화소 단위로 전기 신호로 변환하여 화소 신호로서 출력한다. 이 촬상 소자(12)로서, 이하에 설명하는 화소를 포함하는 촬상 소자(이미지 센서)를 이용할 수 있다.
표시부(15)는, 액정 표시부나 유기 EL(electro l㎛inescence) 표시부 등의 패널형 표시부로 이루어지고, 촬상 소자(12)에서 촬상된 동화 또는 정지화를 표시한다. 기록부(16)는, 촬상 소자(12)에서 촬상된 동화 또는 정지화를, 비디오 테이프나 DVD(Digital Versatile Disk) 등의 기록 매체에 기록한다.
조작계(17)는, 유저에 의한 조작하에, 본 촬상 장치가 갖는 다양한 기능에 관해 조작 지령을 발한다. 전원계(18)는, DSP 회로(13), 프레임 메모리(14), 표시부(15), 기록부(16), 및, 조작계(17)의 동작 전원이 되는 각종의 전원을, 이들 공급 대상에 대해 적절히 공급한다.
<촬상 소자의 구성>
도 2는, 촬상 소자(12)의 구성례를 도시하는 블록도이다. 촬상 소자(12)는, CMOS(Complementary Metal Oxide Semiconductor) 이미지 센서로 할 수 있다.
촬상 소자(12)는, 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44), 및 시스템 제어부(45)를 포함하여 구성된다. 화소 어레이부(41), 수직 구동부(42), 칼럼 처리부(43), 수평 구동부(44), 및 시스템 제어부(45)는, 도시하지 않은 반도체 기판(칩)상에 형성되어 있다.
화소 어레이부(41)에는, 입사광량에 응한 전하량의 광전하를 발생하여 내부에 축적하는 광전변환 소자를 갖는 단위화소(예를 들면, 도 3의 화소(50))가 행렬형상으로 2차원 배치되어 있다. 또한, 이하에서는, 입사광량에 응한 전하량의 광전하를, 단지 「전하」라고 기술하고, 단위화소를, 단지 「화소」라고 기술하는 경우도 있다.
화소 어레이부(41)에는 또한, 행렬형상의 화소 배열에 대해 행마다 화소 구동선(46)이 도면의 좌우 방향(화소행의 화소의 배열 방향)에 따라 형성되고, 열마다 수직 신호선(47)이 도면의 상하 방향(화소열의 화소의 배열 방향)에 따라 형성되어 있다. 화소 구동선(46)의 일단은, 수직 구동부(42)의 각 행에 대응하는 출력단에 접속되어 있다.
촬상 소자(12)는 또한, 신호 처리부(48) 및 데이터 격납부(49)를 구비하고 있다. 신호 처리부(48) 및 데이터 격납부(49)에 관해서는, 촬상 소자(12)와는 다른 기판에 마련된 외부 신호 처리부, 예를 들면 DSP(Digital Signal Processor)나 소프트웨어에 의한 처리라도 좋고, 촬상 소자(12)와 같은 기판상에 탑재하여도 좋다.
수직 구동부(42)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 화소 어레이부(41)의 각 화소를, 전 화소 동시 또는 행 단위 등으로 구동하는 화소 구동부이다. 이 수직 구동부(42)는, 그 구체적인 구성에 관해서는 도시를 생략하지만, 판독 주사계와, 소출(掃出) 주사계 또는, 일괄 소출, 일괄 전송을 갖는 구성으로 되어 있다.
판독 주사계는, 단위화소로부터 신호를 판독하기 위해, 화소 어레이부(41)의 단위화소를 행 단위로 차례로 선택 주사한다. 행 구동(롤링 셔터 동작)인 경우, 소출에 관해서는, 판독 주사계에 의해 판독 주사가 행하여지는 판독 행에 대해, 그 판독 주사보다도 셔터 스피드의 시간분만큼 선행하여 소출 주사가 행하여진다. 또한, 글로벌 노광(글로벌 셔터 동작)인 경우는, 일괄 전송보다도 셔터 스피드의 시간분만큼 선행하여 일괄 소출이 행하여진다.
이 소출에 의해, 판독 행의 단위화소의 광전변환 소자로부터 불필요한 전하가 소출된다(리셋된다). 그리고, 불필요 전하가 소출(리셋)에 의해, 이른바 전자 셔터 동작이 행하여진다. 여기서, 전자 셔터 동작이란, 광전변환 소자의 광전하를 버리고, 새롭게 노광을 시작하는(광전하의 축적을 시작하는) 동작인 것을 말한다.
판독 주사계에 의한 판독 동작에 의해 판독되는 신호는, 그 직전의 판독 동작 또는 전자 셔터 동작 이후에 입사한 광량에 대응하는 것이다. 행 구동인 경우는, 직전의 판독 동작에 의한 판독 타이밍 또는 전자 셔터 동작에 의한 소출 타이밍부터, 금회의 판독 동작에 의한 판독 타이밍까지의 기간이, 단위화소에서의 광전하의 축적 기간(노광 기간)이 된다. 글로벌 노광인 경우는, 일괄 소출부터 일괄 전송까지의 기간이 축적 기간(노광 기간)이 된다.
수직 구동부(42)에 의해 선택 주사된 화소행의 각 단위화소로부터 출력되는 화소 신호는, 수직 신호선(47)의 각각을 통하여 칼럼 처리부(43)에 공급된다. 칼럼 처리부(43)는, 화소 어레이부(41)의 화소열마다, 선택행의 각 단위화소로부터 수직 신호선(47)를 통하여 출력되는 화소 신호에 대해 소정의 신호 처리를 행함과 함께, 신호 처리 후의 화소 신호를 일시적으로 유지한다.
구체적으로는, 칼럼 처리부(43)는, 신호 처리로서 적어도, 노이즈 제거 처리, 예를 들면 CDS(Correlated Double Sampling ; 상관 이중 샘플링) 처리를 행한다. 이 칼럼 처리부(43)에 의한 상관 이중 샘플링에 의해, 리셋 노이즈나 증폭 트랜지스터의 임계치 편차 등의 화소 고유의 고정 패턴 노이즈가 제거된다. 또한, 칼럼 처리부(43)에 노이즈 제거 처리 이외에, 예를 들면, AD(아날로그 디지털) 변환 기능을 갖게 하여, 신호 레벨을 디지털 신호로 출력하는 것도 가능하다.
수평 구동부(44)는, 시프트 레지스터나 어드레스 디코더 등에 의해 구성되고, 칼럼 처리부(43)의 화소열에 대응하는 단위 회로를 순번대로 선택한다. 이 수평 구동부(44)에 의한 선택 주사에 의해, 칼럼 처리부(43)에서 신호 처리된 화소 신호가 순번대로 신호 처리부(48)에 출력된다.
시스템 제어부(45)는, 각종의 타이밍 신호를 생성하는 타이밍 제너레이터 등에 의해 구성되고, 타이밍 제너레이터에서 생성된 각종의 타이밍 신호를 기초로 수직 구동부(42), 칼럼 처리부(43), 및 수평 구동부(44) 등의 구동 제어를 행한다.
신호 처리부(48)는, 적어도 가산 처리기능을 가지며, 칼럼 처리부(43)로부터 출력되는 화소 신호에 대해 가산 처리 등의 여러가지의 신호 처리를 행한다. 데이터 격납부(49)는, 신호 처리부(48)에서의 신호 처리에 있어서, 그 처리에 필요한 데이터를 일시적으로 격납한다.
<단위화소의 구조>
다음에, 화소 어레이부(41)에 행렬형상으로 배치되어 있는 단위화소(50)의 구체적인 구조에 관해 설명한다. 이하에 설명하는 화소(50)에 의하면, Si(실리콘) 기판(도 3에서는, Si 기판(70))의 광입사측의 피닝이 약체화되어, 발생한 전하가 포토 다이오드(도 3에서는, PD(71))에 유입하여 Dark 특성이 악화하고, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 할 가능성을 저감시킬 수 있다.
<제1의 실시의 형태에서의 화소의 구성례>
도 3은, 본 기술이 적용된 화소(50)의 제1의 실시의 형태에서의 화소(50a)의 수직 방향의 단면도이고, 도 4는, 화소(50a)의 표면측의 평면도이다. 또한, 도 3은, 도 4 중의 선분(X-X')의 위치에 대응하는 것이다.
이하에 설명하는 화소(50)는, 이면 조사형인 경우를 예로 들어 설명을 행하지만, 표면 조사형에 대해서도 본 기술을 적용할 수가 있다.
도 3에 도시한 화소(50)는, Si 기판(70)의 내부에 형성된 각 화소의 광전변환 소자인 PD(포토 다이오드)(71)를 갖는다. PD(71)의 광입사측(도면 중, 하측이고, 이면측이 된다)에는, P형 영역(72)이 형성되고, 그 P형 영역(72)의 더욱 하층에는, 평탄화막(73)이 형성되어 있다. 이 P형 영역(72)과 평탄화막(73)의 경계를, 이면 Si 계면(75)이라고 한다.
평탄화막(73)에는, 차광막(74)이 형성되어 있다. 차광막(74)은, 인접하는 화소에의 광의 누입을 방지하기 위해 마련되고, 인접하는 PD(71)의 사이에 형성되어 있다. 차광막(74)은, 예를 들면, W(텅스텐) 등의 금속재로 이루어진다.
평탄화막(73)상으로서, Si 기판(70)의 이면측에는, 입사광을 PD(71)에 집광시키는 OCL(온 칩 렌즈)(76)이 형성되어 있다. OCL(76)은, 무기 재료로 형성할 수 있고, 예를 들면, SiN, SiO, SiOxNy(단, 0<x≤1, 0<y≤1이다)를 사용할 수 있다.
도 3에서는 도시하지 않지만, OCL(76)상에 커버 유리나, 수지 등의 투명판이 접착되어 있는 구성으로 할 수도 있다. 또한, 도 3에서는 도시하지 않지만, OCL(76)과 평탄화막(73)의 사이에 컬러 필터층을 형성한 구성으로 하여도 좋다. 또한 그 컬러 필터층은, 복수의 컬러 필터가 화소마다 마련되어 있고, 각 컬러 필터의 색은, 예를 들면, 베이어 배열에 따라 나열되어 있도록 구성할 수 있다.
PD(71)의 광입사측의 역측(도면 중, 상측이고, 표면측이 된다)에는, 액티브 영역(Pwell)(77)이 형성되어 있다. 액티브 영역(77)에는, 화소 트랜지스터 등을 분리하는 소자 분리 영역(이하, STI(Shallow Trench Isolation)라고 칭한다)(78)이 형성되어 있다.
Si 기판(70)의 표면측(도면 상측)이고, 액티브 영역(77)상에는, 배선층(79)이 형성되어 있고, 이 배선층(79)에는, 복수의 트랜지스터가 형성되어 있다. 도 3에서는, 전송 트랜지스터(80)가 형성되어 있는 예를 도시하였다. 전송 트랜지스터(게이트)(80)는, 종형 트랜지스터로 형성되어 있다. 즉, 전송 트랜지스터(게이트)(80)는, 종형 트랜지스터 트렌치(81)가 개구되고, 그곳에 PD(71)로부터 전하를 판독하기 위한 전송 게이트(TG)(80)가 형성되어 있다.
또한, Si 기판(70)의 표면측에는 앰프(AMP) 트랜지스터, 선택(SEL) 트랜지스터, 리셋(RST) 트랜지스터 등의 화소 트랜지스터가 형성되어 있다. 이들의 트랜지스터의 배치에 관해서는, 도 4를 참조하여 설명하고, 동작에 관해서는, 도 5의 회로도를 참조하여 설명한다.
화소(50a) 사이에는, 트렌치가 형성되어 있다. 이 트렌치를, DTI(Deep Trench Isolation)(82)라고 기술한다. 이 DTI(82)는, 인접하는 화소(50a) 사이에, Si 기판(70)을 깊이 방향(도면 중 종방향이고, 표면부터 이면으로의 방향)으로 관통하는 형상으로 형성된다. 또한, DTI(82)는, 인접하는 화소(50a)에 불필요한 광이 누설되지 않도록, 화소 사이의 차광벽으로서도 기능한다.
PD(71)와 DTI(82) 사이에는, DTI(82)측부터 PD(71)를 향하여 차례로 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있다. P형 고상 확산층(83)은, DTI(82)에 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있다. N형 고상 확산층(84)은, DTI(82)에 따라 Si 기판(70)의 P형 영역(72)에 접할 때까지 형성되어 있다.
또한, 고상 확산층이란, 불순물 도핑에 의한 P형층과 N형층의 형성을, 후술하는 제법에 의해 형성한 층을 가리키는데, 본 기술에서는 고상 확산에 의한 제법으로 한정되지 않고, 이온 주입 등의 다른 제법에 의해 생성된 P형층과 N형층을 DTI(82)와 PD(71) 사이에 각각 마련하여도 좋다. 또한, 실시의 형태에서의 PD(71)는 N형 영역으로 구성되어 있다. 광전변환은, 이들 N형 영역의 일부, 또는 전부에서 행하여진다.
P형 고상 확산층(83)은 이면 Si 계면(75)에 접할 때까지 형성되어 있지만, N형 고상 확산층(84)은 이면 Si 계면(75)에 접하지 않고, N형 고상 확산층(84)과 이면 Si 계면(75)의 사이에 간격이 마련되어 있다.
이와 같은 구성에 의해, P형 고상 확산층(83)과 N형 고상 확산층(84)의 PN 접합 영역은 강전계 영역을 이루어, PD(71)에 발생된 전하를 유지하도록 되어 있다. 이와 같은 구성에 의하면, DTI(82)에 따라 형성한 P형 고상 확산층(83)과 N형 고상 확산층(84)이 강전계 영역을 이루어, PD(71)에 발생된 전하를 유지할 수 있다.
가령, N형 고상 확산층(84)이, DTI(82)에 따라 Si 기판(70)의 이면 Si 계면(75)에 접할 때까지 형성되어 있던 경우, 광의 입사면측인 Si 기판(70)의 이면 Si 계면(75)과 N형 고상 확산층(84)이 접하는 부분에서, 전하의 피닝이 약체화되어 버리기 때문에, 발생한 전하가 PD(71)에 유입하여 Dark 특성이 악화하여 버려, 예를 들면, 백점이 생기거나, 암전류가 발생하거나 하여 버릴 가능성이 있다.
그렇지만, 도 3에 도시한 화소(50a)에서는, N형 고상 확산층(84)이, Si 기판(70)의 이면 Si 계면(75)과는 접하지 않는 구성으로 되고, DTI(82)에 따라 Si 기판(70)의 P형 영역(72)에 접하는 형성으로 되어 있다. 이와 같은 구성으로 함으로써, 전하의 피닝이 약체화되어 버리는 것을 막을 수 있고, 전하가 PD(71)에 유입하여 Dark 특성이 악화하여 버리는 것을 막는 것이 가능해진다.
또한, 도 3에 도시한 화소(50a)는, DTI(82)의 내벽에, SiO2로 이루어지는 측벽막(85)이 형성되고, 그 내측에는 폴리실리콘으로 이루어지는 충전제(86)가 매입되어 있다.
제1의 실시의 형태에서의 화소(50a)는, 이면측에 P형 영역(72)이 마련되어 있고, PD(71) 및 N형 고상 확산층(84)이 이면 Si 계면(75) 부근에 존재하지 않는 구성으로 되어 있다. 이에 의해, 이면 Si 계면(75) 부근에서의 피닝의 약체화가 생기지 않기 때문에, 발생한 전하가 PD(71)에 유입하여 Dark 특성이 악화하여 버리는 것을 억제할 수 있다.
또한, DTI(82)에 관해서는, 측벽막(85)에 채용한 SiO2의 대신에 SiN을 채용하여도 좋다. 또한, 충전제(86)에 채용한 폴리실리콘 대신에 도핑 폴리실리콘을 사용하여도 좋다. 도핑 폴리실리콘을 충전한 경우, 또는, 폴리실리콘을 충전한 후에 N형 불순물 또는 P형 불순물을 도핑한 경우에는, 그곳에 부(負)바이어스를 인가하면, DTI(82)의 측벽의 피닝을 강화할 수 있기 때문에, Dark 특성을 더욱 개선할 수 있다.
도 4, 도 5를 참조하여, 화소(50a)에 형성되어 있는 트랜지스터의 배치와, 각 트랜지스터의 동작에 관해 설명한다. 도 4는, 화소 어레이부(41)(도 2)에 배치되어 있는 3×3의 9화소(50a)를 표면측(도 3에서, 도면 중 상측)에서 본 때의 평면도이고, 도 5는, 도 4에 도시한 각 트랜지스터의 접속 관계를 설명하기 위한 회로도이다.
도 4 중, 하나의 사각형은, 1화소(50a)를 나타낸다. 도 4에 도시한 바와 같이, DTI(82)는, 화소(50a)(화소(50a)에 포함되는 PD(71))를 둘러싸도록 형성되어 있다. 또한, 화소(50a)의 표면측에는, 전송 트랜지스터(게이트)(80), FD(플로팅 디퓨전)(91), 리셋 트랜지스터(92), 증폭 트랜지스터(93), 및 선택 트랜지스터(94)가 형성되어 있다.
PD(71)는, 수광한 광량에 응한 전하(신호 전하)를 생성하고, 또한, 축적한다. PD(71)는, 애노드 단자가 접지되어 있음과 함께, 캐소드 단자가 전송 트랜지스터(80)를 통하여, FD(91)에 접속되어 있다.
전송 트랜지스터(80)는, 전송 신호(TR)에 의해 온 된 때, PD(71)에서 생성된 전하를 판독하고, FD(91)에 전송한다.
FD(91)는, PD(71)로부터 판독된 전하를 유지한다. 리셋 트랜지스터(92)는, 리셋 신호(RST)에 의해 온 된 때, FD(91)에 축적되어 있는 전하가 드레인(정전압원(Vdd))에 배출됨으로써, FD(91)의 전위를 리셋한다.
증폭 트랜지스터(93)는, FD(91)의 전위에 응한 화소 신호를 출력한다. 즉, 증폭 트랜지스터(93)는, 수직 신호선(33)을 통하여 접속되어 있는 정전류원으로서의 부하 MOS(부도시)와 소스 팔로워 회로를 구성하고, FD(91)에 축적되어 있는 전하에 응한 레벨을 나타내는 화소 신호가, 증폭 트랜지스터(93)로부터 선택 트랜지스터(94)와 수직 신호선(47)을 통하여 칼럼 처리부(43)(도 2)에 출력된다.
선택 트랜지스터(94)는, 선택 신호(SEL)에 의해 화소(31)가 선택된 때 온 되어, 화소(31)의 화소 신호를, 수직 신호선(33)을 통하여 칼럼 처리부(43)에 출력한다. 전송 신호(TR), 선택 신호(SEL), 및 리셋 신호(RST)가 전송되는 각 신호선은, 도 2의 화소 구동선(46)에 대응한다.
화소(50a)는, 이상과 같이 구성할 수 있지만, 이 구성으로 한정되는 것이 아니고, 그 밖의 구성을 채용할 수도 있다.
<DTI(82) 주변의 제조 방법>
도 6은, DTI(82) 주변의 제조 방법을 설명하기 위한 도면이다.
Si 기판(70)에 DTI(82)를 개구하는데 즈음하여서는, 도 6의 A에 도시되는 바와 같이, Si 기판(70z)상의 DTI(82)를 형성하는 위치 이외를 SiN과 SiO2를 사용한 하드 마스크로 덮고, 하드 마스크에 의해 덮이지 않은 부분을 드라이 에칭에 의해 Si 기판(70)의 소정의 깊이까지 수직 방향으로 홈이 개구된다.
다음에, 개구된 홈의 내측에 N형의 불순물인 P(인)를 포함하는 SiO2막을 성막하고 나서 열처리를 행하여, SiO2막으로부터 Si 기판(70)측에 P(인)를 도핑(이하, 고상 확산이라고 칭한다)시킨다.
다음에, 도 6의 B에 도시되는 바와 같이, 개구한 홈의 내측에 성막한 P를 포함하는 SiO2막을 제거하고 나서, 재차 열처리를 행하여, P(인)를 Si 기판(70)의 내부에 까지 확산시킴에 의해, 현재 상태의 홈의 형상에 셀프 얼라인된 N형 고상 확산층(84)이 형성된다. 이 후, 드라이 에칭에 의해 홈의 저부가 에칭됨에 의해, 깊이 방향으로 연장된다.
다음에, 도 6의 C에 도시되는 바와 같이, 연장한 홈의 내측에 P형의 불순물인 B(붕소)를 포함하는 SiO2막이 성막되고 나서 열처리가 행하여져서, SiO2막부터 Si 기판(70)측으로 B(붕소)가 고상 확산됨에 의해, 연장된 홈의 형상에 셀프얼라인된 P형 고상 확산층(83)이 형성된다.
이 후, 홈의 내벽에 성막되어 있는 B(붕소)를 포함하는 SiO2막이 제거된다.
다음에 도 6의 D에 도시되는 바와 같이, 개구되어 있는 홈의 내벽에 SiO2로 이루어지는 측벽막(85)을 성막하고, 폴리실리콘을 충전하여 DTI(82)를 형성한다. 그 후, 화소 트랜지스터나 배선이 형성된다. 그 후, 이면측부터 Si 기판(70)이 박막화된다. 이 박막화된 때, DTI(82)의 저부는 P형 고상 확산층(83)을 포함하여 동시에 박막화된다. 이 박막화는, N형 고상 확산층(84)에 달하지 않는 깊이까지 행하는 것으로 한다.
이상의 공정을 경유함에 의해, 이면 Si 계면(75)에 접하지 않는 N형 고상 확산층(84)과, 이면 Si 계면(75)에 접하여 있는 P형 고상 확산층(83)으로 이루어지는 강전계 영역을 PD(71)에 인접하여 형성할 수 있다.
<제2의 실시의 형태>
도 7은, 본 기술이 적용된 제2의 실시의 형태에서의 화소(50b)의 수직 방향의 단면도이다.
제2의 실시의 형태에서는, DTI(82)가 STI(78)에 형성되어 있는 점이, 제1의 실시의 형태와 다르고, 그 밖의 구성은 제1의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다. 이 후의 화소(50)의 설명에서도, 제1의 실시의 형태에서의 화소(50b)와 같은 부분에는, 동일한 부호를 붙이고, 그 설명은 적절히 설명을 생략한다.
도 7에 도시한 화소(50b)에서는, 액티브 영역(77)에 형성되어 있는 STI(78b)가, DTI(82b)가 형성된 부분까지 형성(화소(50b)의 단부까지 형성)되어 있다. 그리고, 그 STI(78b)의 하부에 DTI(82b)가 형성되어 있다.
환언하면, DTI(82b)가 형성되어 있는 부분에, STI(78b)가 형성되고, STI(78b)와 DTI(82b)가 접하는 위치에, STI(78b)와 DTI(82b)가 형성되어 있다.
이와 같은 형성으로 함으로써, STI(78b)와 DTI(82b)를 다른 위치에 형성하는 경우(예를 들면, 제1의 실시의 형태에서의 화소(50a)(도 3))와 비교하여, 화소(50b)를 소형화하는 것이 가능해진다.
또한 제2의 실시의 형태에서의 화소(50b)에 의해서도, 제1의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과를 얻을 수 있다.
<제3의 실시의 형태>
도 8은, 본 기술이 적용된 제3의 실시의 형태에서의 화소(50c)의 수직 방향의 단면도이다.
제3의 실시의 형태에서는, DTI(82c)의 측벽에 부의 고정 전하를 갖는 막(101)이 형성되고, 그 내측에 충전제(86c)로서 SiO2가 충전되어 있는 점이 제1, 제2의 실시의 형태에서의 화소(50a), 화소(50b)와 다르다.
제1의 실시의 형태에서의 화소(50a)는, DTI(82)의 측벽에 SiO2의 측벽막(85)이 형성되고, 폴리실리콘이 충전되어 있는 구성으로 되어 있는 것에 대해 제3의 실시의 형태에서의 화소(50c)는, DTI(82c)의 측벽에 부의 고정 전하를 갖는 막(101)이 형성되고, 그 내측에 SiO2가 충전되어 있다.
DTI(82c)의 측벽에 형성한 부의 고정 전하를 갖는 막(101)은, 예를 들면, 산화하프늄(HfO2)막, 산화알루미늄(Al2O3)막, 산화지르코늄(ZrO2)막, 산화탄탈(Ta2O5)막, 또는 산화티탄(TiO2)막으로 형성할 수 있다. 상기한 종류의 막은, 절연 게이트형 전계 효과 트랜지스터의 게이트 절연막 등에 사용되고 있는 실적이 있고, 그때문에, 성막 방법이 확립되어 있기 때문에 용이하게 성막할 수 있다.
성막 방법으로서는, 예를 들면, 화학 기상 성장법, 스퍼터링법, 원자층 증착법 등을 들 수 있는데, 원자층 증착법을 이용하면, 성막 중에 계면준위를 저감하는 SiO2층을 동시에 1㎚ 정도 형성할 수 있기 때문에 알맞다.
또한, 상기 이외의 재료로서는, 산화란탄(La2O3), 산화프라세오디뮴(Pr2O3), 산화세륨(CeO2), 산화네오디늄(Nd2O3), 산화프로메튬(Pm2O3), 산화사마륨(Sm2O3), 산화유로퓸(Eu2O3), 산화가돌리늄(Gd2O3), 산화테르븀(Tb2O3), 산화디스프로슘(Dy2O3), 산화홀뮴(Ho2O3), 산화에르븀(Er2O3), 산화툴륨(Tm2O3), 산화이테르븀(Yb2O3), 산화루테튬(Lu2O3), 산화이트륨(Y2O3) 등을 들 수 있다.
또한, 상기 부의 고정 전하를 갖는 막(101)은, 질화하프늄막, 질화알루미늄막, 산질화하프늄막 또는 산질화알루미늄막으로 형성하는 것도 가능하다.
상기 부의 고정 전하를 갖는 막(101)은, 절연성을 손상시키지 않는 범위에서, 막 중에 실리콘(Si)이나 질소(N)가 첨가되어 있어도 좋다. 그 농도는, 막의 절연성이 손상되지 않는 범위에서 적절히 결정된다. 단, 백점 등의 화상 결함을 발생시키지 않도록 하기 위해, 상기 실리콘이나 질소 등의 첨가물은, 상기 부의 고정 전하를 갖는 막(101)의 표면, 즉 상기 PD(71)측과는 반대측의 면에 첨가되어 있는 것이 바람직하다. 이와 같이, 실리콘(Si)이나 질소(N)가 첨가됨에 의해, 막의 내열성이나 프로세스 가운데에서의 이온 주입의 저지 능력을 올리는 것이 가능해진다.
제3의 실시의 형태에서는, DTI(82)의 트렌치 측벽의 피닝을 강화하는 것이 가능하다. 따라서, 예를 들면, 제1의 실시의 형태에서의 화소(50a)와 비교한 때, 화소(50c)에 의하면, Dark 특성이 악화하는 것을 보다 확실하게 막는 것이 가능해진다.
제3의 실시의 형태에서의 DTI(82)를 형성하기 위해, 도 6의 D에 도시된 상태에서 이면측을, 충전제(86)로서 충전된 폴리실리콘이 노출할 때까지 연마된 후에, 포토레지스트와 웨트 에칭에 의해 홈 내부의 충전제(86)(폴리실리콘)와 측벽막(85)(SiO2)을 제거하고, 막(101)을 성막하고 나서 SiO2를 홈에 충전하면 좋다.
또한, 충전제로서 SiO2 대신에, 홈의 내부를 W(텅스텐) 등의 금속재로 충전하여도 좋다. 이 경우, 경사 방향에서의 입사광에 대한 DTI(82)에서의 광투과가 억제되기 때문에 혼색을 개선할 수 있다.
<제4의 실시의 형태>
도 9는, 본 기술이 적용된 제4의 실시의 형태에서의 화소(50d)의 수직 방향의 단면도이다.
제4의 실시의 형태에서는, DTI(82)에 따라 형성되어 있는 N형 고상 확산층(84d)이, Si 기판(70)의 깊이 방향으로 농도 구배를 갖고 있는 점이, 제1의 실시의 형태에서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시의 형태에서의 화소(50a)와 마찬가지이다.
제1의 실시의 형태에서의 화소(50a)의 N형 고상 확산층(84)의 N형의 불순물의 농도는, 깊이 방향에 관계없이, 일정한 농도로 되어 있었음에 대해, 제4의 실시의 형태에서의 화소(50d)의 N형 고상 확산층(84d)의 N형의 불순물의 농도는, 깊이 방향에 의존한 다른 농도로 되어 있다.
즉, 화소(50d)의 N형 고상 확산층(84d)의 표면측에 가까운 N형 고상 확산층(84d-1)은, N형의 불순물의 농도가 진하고, 이면측에 가까운 N형 고상 확산층(84d-2)은, N형의 불순물의 농도가 엷게 형성되어 있다.
제4의 실시의 형태에서의 화소(50d)는, 제1의 실시의 형태에서의 화소(50a)와 같은 효과가 얻어짐에 더하여, N형 고상 확산층(84d)에 농도 구배를 마련함에 의해, 이면측의 포텐셜이 얕아지고, 전하를 판독하기 쉽게 할 수 있다는 새로운 효과를 얻을 수도 있다.
N형 고상 확산층(84d)에 농도 구배를 마련하려면, 예를 들면, DTI(82)의 홈을 개구한 때에 홈의 측벽에 에칭 데미지가 들어가기 때문에, 그 데미지량에 의한 고상 확산 도핑량의 차이를 이용할 수 있다.
또한, N형 고상 확산층(84d)에 농도 구배를 마련하는 대신에, 표면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도를 엷게 하고, 이면측에 가까운 P형 고상 확산층(83d)의 P형 불순물의 농도가 진해지도록 형성하도록 하여도 좋다. 이 경우에도, N형 고상 확산층(84d)에 농도 구배를 마련한 경우와 같은 효과를 얻을 수 있다.
또한, N형 고상 확산층(84d)과 P형 고상 확산층(83d)의 양방에, 각각 농도 구배를 갖게 하여도 좋다.
<제5의 실시의 형태>
도 10은, 본 기술이 적용된 제5의 실시의 형태에서의 화소(50e)의 수직 방향의 단면도이다.
제5의 실시의 형태에서의 화소(50e)는, DTI(82e)의 내벽에 형성되어 있는 SiO2로 이루어지는 측벽막(85e)이, 제1의 실시의 형태에서의 화소(50e)의 측벽막(85)과 비교하여 두껍게 형성되어 있는 점이 제1의 실시의 형태와 다르고, 그 밖의 구성은 제1의 실시의 형태와 마찬가지이다.
SiO2는, Si에 비교하여 광의 굴절율이 낮기 때문에, Si 기판(70)에 입사한 입사광은, 스넬의 법칙에 따라 반사하여 인접 화소(50)에 광이 투과한 것이 억제되는데, 측벽막(85)의 막두께가 얇으면 스넬의 법칙이 완전하게 성립되지 않고 투과광이 증가하여 버릴 가능성이 있다.
제5의 실시의 형태에서의 화소(50e)의 측벽막(85e)의 막두께는, 두껍게 형성되어 있기 때문에, 스넬의 법칙으로부터의 괴리를 적게 할 수 있고, 입사광의 측벽막(85e)에서의 반사가 증가하여 인접 화소(50e)로의 투과를 줄일 수 있다. 따라서, 제5의 실시의 형태에서의 화소(50e)는, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, 경사 입사광에 기인하는 인접 화소(50e)로의 혼색을 억제할 수 있다는 효과도 얻을 수 있다.
<제6의 실시의 형태>
도 11은, 본 기술이 적용된 제6의 실시의 형태에서의 화소(50f)의 수직 방향의 단면도이다.
제6의 실시의 형태에서의 화소(50f)는, PD(71)와 이면 Si 계면(75)의 사이의 영역(111)에 P형 불순물을 도핑함에 의해, Si 기판(70)에서의 P형 불순물의 농도가 표면측보다도 이면측이 진해지도록 농도 구배가 마련되어 있는 점이, 제1의 실시의 형태의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시의 형태의 화소(50a)와 마찬가지이다.
제1의 실시의 형태의 화소(50a)는, 도 3을 재차 참조하면, Si 기판(70)에 농도 구배가 없고, 이면 Si 계면(75)과의 사이에, P형 영역(72)이 형성되어 있다. 제6의 실시의 형태에서의 화소(50f)는, Si 기판(70)에 농도 구배가 마련되어 있다. 그 농도 구배는, P형 불순물의 농도가 표면측보다도 이면측(P형 영역(111)측)이 진해지는 농도 구배로 되어 있다.
이와 같은 농도 구배를 갖는 제6의 실시의 형태에서의 화소(50f)에 의하면, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, 제1의 실시의 형태에서의 화소(50a)보다도, 전하를 판독하기 쉽게 된다는 새로운 효과를 얻을 수 있다.
<제7의 실시의 형태>
도 12는, 본 기술이 적용된 제7의 실시의 형태에서의 화소(50g)의 수직 방향의 단면도이다.
제7의 실시의 형태에서의 화소(50g)는, 제1의 실시의 형태에서의 화소(50a)와 비교하여, Si 기판(70)의 두께가 두껍게 되어 있고, Si 기판(70)의 두께가 두꺼워짐에 수반하여, DTI(82) 등이 깊게 형성되어 있는 점이, 화소(50a)와 다르다.
제7의 실시의 형태에서의 화소(50g)는, Si 기판(70g)이 두껍게 형성되어 있다. Si 기판(70g)이 두껍게 형성되어 있음에 수반하여, PD(71g)의 면적(체적)이 증가하고, DTI(82g)도 깊게 형성된다. 또한 DTI(82g)가 깊게 형성됨에 수반하여, P형 고상 확산층(83g)과 N형 고상 확산층(84g)도 깊게(넓게) 형성된다.
P형 고상 확산층(83g)과 N형 고상 확산층(84g)이 넓게 됨으로써, P형 고상 확산층(83g)과 N형 고상 확산층(84g)으로 구성되는 PN 접합 영역의 면적이 넓게 된다. 따라서, 제7의 실시의 형태에서의 화소(50g)는, 제1의 실시의 형태에서의 화소(50g)와 같은 효과를 얻을 수 있음에 더하여, 제1의 실시의 형태에서의 화소(50a)보다도, 더욱 포화 전하량(Qs)을 증가시킬 수 있다.
<제8의 실시의 형태>
도 13은, 본 기술이 적용된 제8의 실시의 형태에서의 화소(50h)의 수직 방향의 단면도이다.
제8의 실시의 형태에서의 화소(50h)는, 도 12에 도시한 제7의 실시의 형태에서의 화소(50g)와 같이, Si 기판(70g)의 깊이 방향의 길이가 연장된 화소로 되어 있다.
또한 화소(50r)에서는, PD(71)에 대해, 그 이면측에 이온 주입에 의해 P형 영역(121-1), N형 영역(122), 및 P형 영역(121-2)이 형성되어 있다. P형 영역(121-1), N형 영역(122), 및 P형 영역(121-2)으로 형성된 PN 접합부에는, 강전계가 생기기 때문에, 전하를 유지할 수 있다.
따라서, 제8의 실시의 형태에서의 화소(50h)는, 제7의 실시의 형태에서의 화소(50g)와 같은 효과가 얻어짐에 더하여, 더욱 포화 전하량(Qs)을 증가시킬 수 있다.
<제9의 실시의 형태>
도 14는, 본 기술이 적용된 제9의 실시의 형태에서의 화소(50i)의 수직 방향의 단면도이다.
제9의 실시의 형태에서의 화소(50i)는, Si 기판(70)의 표면측에 MOS 커패시터(131) 및 화소 트랜지스터(부도시)가 형성되어 있는 점이, 제1의 실시의 형태에서의 화소(50a)와 다르고, 그 밖의 구성은, 제1의 실시의 형태에서의 화소(50a)와 마찬가지이다.
통상, PD(71)의 포화 전하량(Qs)을 크게 하여도, 변환효율을 내리지 않으면 수직 신호선(VSL)(도 2에 도시한 수직 신호선(47))의 진폭 리밋으로 출력이 제한되어 버려, 증가된 포화 전하량(Qs)을 모두 살리는 것이 곤란하다.
PD(71)의 변환효율을 내리기 위해서는, FD(91)(도 4)에 용량을 부가할 필요가 있다. 그래서, 제9의 실시의 형태에서의 화소(50i)는, MOS 커패시터(131)가 FD(91)(도 11에서는 부도시)에 부가하는 용량으로서 추가된 구성으로 되어 있다.
제9의 실시의 형태에서의 화소(50i)는, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, FD(91)에 MOS 커패시터(131)를 부가함에 의해, PD(71)의 변환효율을 내릴 수가 있어서, 증가된 포화 전하량(Qs)을 모두 살릴 수 있는 구성으로 할 수 있다.
<제10의 실시의 형태>
도 15는, 본 기술이 적용된 제10의 실시의 형태에서의 화소(50j)의 수직 방향의 단면도이다.
제10의 실시의 형태에서의 화소(50j)는, 액티브 영역(77)에 형성되어 있는 웰콘택트부(151)에 2개의 콘택트(152)가 형성되고, 콘택트(152)는, Cu 배선(153)과 접속되어 있는 점이 제1의 실시의 형태에서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시의 형태에서의 화소(50a)와 마찬가지이다.
이와 같이, 웰콘택트부(151)를 구비하는 구성으로 할 수도 있다. 또한, 도 15에서는, 2개의 콘택트(152)가 형성되어 있는 예를 도시하였지만, 웰콘택트부(151)에 2 이상의 콘택트(152)를 형성하여도 좋다.
제10의 실시의 형태에서의 화소(50j)에 의하면, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, 중결함(重缺陷) 수율을 개선할 수 있다.
<제11의 실시의 형태>
도 16은, 본 기술이 적용된 제11의 실시의 형태에서의 화소(50k)의 수직 방향 단면도와 평면도를 도시한다.
제11의 실시의 형태에서의 화소(50k)는, 종형 트랜지스터 트렌치(81k)가 화소(50k)의 중앙에 개구되고 전송 트랜지스터(게이트)(80k)가 형성되어 있는 점이, 제1의 실시의 형태에서의 화소(50a)와 다르고, 그 밖의 구성은 제1의 실시의 형태에서의 화소(50a)와 마찬가지이다.
도 16에 도시한 화소(50k)는, 전송 트랜지스터(게이트)(80k)가, PD(71)의 각 외주로부터 등거리에 위치한 상태로 형성되어 있다. 따라서, 제11의 실시의 형태에서의 화소(50k)에 의하면, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, 전송 트랜지스터(게이트)가 PD(71)의 각 외주로부터 등거리에 존재하게 되기 때문에, 전하의 전송을 개선할 수 있다.
<제12의 실시의 형태>
도 17은, 본 기술이 적용된 제12의 실시의 형태에서의 화소(50m)의 수직 방향 단면도와 평면도를 도시한다.
제12의 실시의 형태에서의 화소(50m)는, 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있는 점이, 제1의 실시의 형태에서의 화소(50a)와 다르고, 기타의 점은 마찬가지로 구성되어 있다.
제1의 실시의 형태에서의 화소(50a)(도 3)는, 전송 트랜지스터(80)가 1개의 종형 트랜지스터 트렌치(81)를 구비하는 구성으로 되어 있지만, 제12의 실시의 형태에서의 화소(50m)는, 전송 트랜지스터(80m)가 2개의 종형 트랜지스터 트렌치(81-1, 81-2)에 의해 형성되어 있다.
이와 같이, 2개의 종형 트랜지스터 트렌치(81-1, 81-2)를 구비하는 구성으로 함으로써, 전송 트랜지스터(80k)의 전위를 바꾸었던 때의 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)에 끼여진 영역의 포텐셜의 추종성이 향상한다. 따라서, 변조도(變調度)를 올릴 수 있다. 이 결과, 전하의 전송 효율을 개선할 수 있다.
또한, 제1의 실시의 형태에서의 화소(50a)와 같은 효과도 얻어진다.
또한, 여기서는, 전송 트랜지스터(80k)가, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)를 구비한 예를 나타내어 설명을 행하였지만, 각 화소 영역에 2개 이상의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다.
또한, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2)가 동일한 크기(길이, 굵기)로 형성되어 있는 예를 나타내었지만, 복수의 종형 트랜지스터 트렌치(81)가 형성된 경우, 다른 크기의 종형 트랜지스터 트렌치(81)가 형성되도록 하여도 좋다. 예를 들면, 2개의 종형 트랜지스터 트렌치(81-1)와 종형 트랜지스터 트렌치(81-2) 중, 일방을 타방보다도 길게 형성하거나, 일방을 타방보다도 굵게 형성하거나 하여도 좋다.
<제13의 실시의 형태>
도 18은, 본 기술이 적용된 제13의 실시의 형태에서의 화소(50n)의 수직 방향의 단면도이다.
제13의 실시의 형태에서의 화소(50n)는, 차광막(74)의 구성이, 제1의 실시의 형태에서의 화소(50a)와 다르고, 다른 구성은 마찬가지로 되어 있다.
제13의 실시의 형태에서의 화소(50n)는, DTI(82n)의 상측과 하측에, 각각 차광막(74n-1)과 차광막(74n-2)이 형성되어 있다. 제1의 실시의 형태에서의 화소(50a)(도 3)는, DTI(82)의 이면측(도면 하측)에, 그 이면측을 덮는 차광막(74)이 형성되어 있는데, 화소(50n)(도 18)는, 그 차광막(74)과 같은 금속재(예를 들면, 텅스텐)에 의해, DTI(82n)의 내부가 충전되어 있음과 함께, Si 기판(70)의 표면측(도면 상측)도 덮여 있다.
즉, 각 화소 영역의 이면 이외(광입사면 이외)가 금속재로 둘러싸여진 구성으로 되어 있다. 단, 화소(50n)를, 화소(50n)의 이면 이외를 금속재로 둘러싼 구성으로 한 경우, 차광막(74n-2)의, 전송 트랜지스터(80n)가 위치하는 부분은 개구되어, 외부와의 접속용의 단자가 형성되는 등, 필요한 부분에는, 적절히 개구 부분이 마련되어 있다.
또한, 차광막(74) 등에는, 텅스텐(W) 이외의 금속재를 사용하여도 좋다.
제13의 실시의 형태에서의 화소(50n)에 의하면, 입사광이 인접 화소(50n)에 누출되는 것을 막을 수 있기 때문에 혼색을 억제할 수 있다.
또한, 이면측부터 입사하여 광전변환되지 않고 표면측에 도달한 광은, 금속재(차광막(74n-2))에 의해 반사되어 재차 PD(71)에 입사되는 구성으로 할 수 있다. 따라서, 제13의 실시의 형태에서의 화소(50n)에서는, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, PD(71)의 감도를 보다 향상시킬 수 있다.
<제14의 실시의 형태>
도 19는, 본 기술이 적용된 제14의 실시의 형태에서의 화소(50p)의 수평 방향의 평면도이고, 도 20은, 도 19에 도시한 화소(50p)의 선분(A-A')으로 절단한 때의 화소(50p)의 수직 방향의 단면도이다.
제14의 실시의 형태에서의 화소(50p)는, 상술한 화소(50)(예를 들면, 여기서는, 화소(50a)라고 한다)를 구비함과 함께, 전하 유지 영역(이하에 나타내는 메모리(211)에 해당)를 구비한다. 전하 유지 영역을 마련함으로써, 글로벌 셔터를 실현할 수 있다.
제1 내지 제14의 실시의 형태에서의 화소(50a 내지 50p)는, 이면 조사 방식의 센서이다. 일반적으로, CMOS 이미지 센서는, 각 화소를 순차 판독하는 롤링 셔터 방식이기 때문에, 노광 타이밍의 차이에 의해 화상의 왜곡이 생길 가능성이 있다.
이 왜곡이 생기는 것에 대한 대책으로서, 화소 내에 전하 유지부를 마련함에 의한, 전화소 동시 판독 글로벌 셔터 방식이 제안되어 있다. 글로벌 셔터 방식에 의하면, 전하 유지부에 전화소 동시 판독을 행한 후, 순차 판독이 가능해지기 때문에, 노광 타이밍을 각 화소 공통으로 할 수 있고, 화상의 왜곡을 억제할 수 있다.
도 20에 도시하는 바와 같이, PD(71p)(광전변환부)와 메모리(211)(전하 유지부)를 동일한 기판상에 마련한 경우, PD(71p)로부터 누출한 광이 메모리(211)에 침입하여 버릴 가능성이 있고, 그와 같은 일이 일어나면, 위상(僞像)이 발생할 가능성이 있다.
이와 같은 것을 막기 위해, 도 20에 도시한 바와 같이, PD(71p)와 메모리(211) 사이의 일부의 기판이 패이고, 그 패여진 부분에 광을 차폐하는 재료가 매입된다. 이 패여진 부분 및 패여진 부분에 매입된 재료를, DTI(201)로서 나타내고 있다.
화소(50p)는, Si 기판(70p) 내에 PD(71p)와 메모리(211)가 형성되어 있다. 메모리(211)는, PD(71p)와 같이 N형의 불순물 농도가 높은 영역으로 되어 있다. 메모리(211)는, PD(71p)에서 광전변환된 전하를 일시적으로 유지하는 전하 유지부로서 마련되어 있다.
화소(50p)는, 다른 실시의 형태, 예를 들면, 도 3에 도시한 화소(50a)와 같이, Si 기판(70p)의 깊이 방향으로 관통되도록 형성되어 있는 DTI(82p)로 둘러싸여 있다. 도 20에 도시한 화소(50p)에서는, 우측에 DTI(82p-1)가 형성되고, 좌측에 DTI(82p-2)가 형성되어 있는데, 도 19의 평면도에 도시한 바와 같이, DTI(82p)는, 화소(50a)(PD(71p)와 메모리(211)를 포함하는 영역)를 둘러싸도록 형성되어 있다.
이 화소(50a)를 둘러싸도록 형성되어 있는 DTI(82p)에는, 다른 실시의 형태와 같이, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되고, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있음으로써, 강전계 영역이 형성되어 있다. 따라서, 상기한 실시의 형태와 같이, Dark 특성이 악화하는 것을 막을 수 있다는 효과를 얻을 수 있다.
PD(71p)와 메모리(211)의 사이에는, Si 기판(70p)을 깊이 방향으로 비관통으로 형성되어 있는 DTI(201)가 마련되어 있다. 이 DTI(201)는, 화소(50p)를 둘러싸도록 형성되어 있는 DTI(82p)와 다르고, 비관통으로 형성되어 있다. 환언하면, PD(71p)와 메모리(211)의 사이에 형성되어 있는 DTI(201)는, 그 상부(도면 중 상부)에 Pwell 영역(77)이 남는 상태로 패임이 행하여진 트렌치로 되어 있다.
이 비관통으로 형성되어 있는 DTI(201)상에는, 판독 게이트(213)가 형성되어 있다. 판독 게이트(213)는, 종형 트랜지스터 트렌치(214)를 구비하는 구성으로 되고, 이 종형 트랜지스터 트렌치(214)는, PD(71p)의 내부에 달하는 위치까지 형성되어 있다. 즉, PD(71p)로부터 전하를 판독하는 판독 게이트(213)는, PD(71p)에 대해 수직 방향과 수평 방향으로 형성되고, 수직 방향으로 형성되어 있는 판독 게이트(213)(종형 트랜지스터 트렌치(214))는, PD(71p)에 접하도록 형성되어 있다.
또한, 여기서는, 종형 트랜지스터 트렌치(214)는, PD(71p)의 내부까지 달하는 트렌치으로서 설명을 계속하지만, 종형 트랜지스터 트렌치(214)와, PD(71p)는, 접하는 정도로 형성되어 있어도 좋고, 접하지 않는(거리가 조금 있는) 상태로 형성되어 있어도 좋다. 이것은 다른 종형 트랜지스터 트렌치도 마찬가지이다.
판독 게이트(213)에 인접하는 영역에, 기록 게이트(216)가 형성되어 있다. 기록 게이트(216)에는, 종형 트랜지스터 트렌치(217)를 구비하는 구성으로 되고, 이 종형 트랜지스터 트렌치(217)는, 메모리(211)의 내부에 달하는(접하는) 위치까지 형성되어 있다.
판독 게이트(213)에 의해, PD(71p)에 축적된 전하가 판독되고, 기록 게이트(216)에 의해, 판독된 전하가, 메모리(211)에 기록되는 구성으로 되어 있다. 이와 같은 처리를 가능하게 하기 위해, 환언하면, 판독 게이트(213)나 기록 게이트(216)를 형성하는 영역을 마련하기 위해, DTI(201)는, Si 기판(70p)을 관통하지 않는 형상으로 되어 있다.
기록 게이트(216)에 인접하는 영역에, 판독 게이트(220)가 형성되어 있다. 판독 게이트(220)는, 종형 트랜지스터 트렌치(219)를 구비하는 구성으로 되고, 이 종형 트랜지스터 트렌치(219)는, 메모리(211)의 내부에 달하는(접하는) 위치까지 형성되어 있다.
판독 게이트(220)에 의해, 메모리(211)에 기록된(축적된) 전하가 판독되어, 증폭 트랜지스터(93)(도 19)에 전송된다. 도 19를 참조하면, 판독 게이트(220)와 증폭 트랜지스터(93)는, FD 배선(232)에 의해 접속되어 있다. 또한, 증폭 트랜지스터(93)는, N+확산층(222)과 접속되어 있다.
N+확산층(222)은, 블루밍을 억제하기 위해 마련되어 있는 영역이고, N형의 불순물의 농도가 높은 영역으로 되어 있다. N+확산층(222)은, 도 20을 참조하면, PD(71p)의 우상측(右上側)에 형성되어 있다. PD(71p)의 우상측은, STI(78)가 형성되어 있고, 메모리(211)가 있는 측과는 반대측에 위치하는 영역이다. 여기서는, N+확산층(222)은, 축적 영역(메모리(211))로부터 떨어진 위치에 형성되어 있는 예를 도시하고 있는데, 축적 영역의 근처에 형성되어 있어도 좋다. 또한 N+확산층(222)은, 전압(VDD)에 바이어스되어 있다.
PD(71p)와 메모리(211)의 사이에, DTI(201)를 마련함으로써, PD(71p)로부터 메모리(211)에 전하가 유입하는 것을 막을 수 있다. 그렇지만, PD(71p)가 포화하면, DTI(201)의 상부에 Pwell 영역(77)이 있기 때문에, PD(71p)로부터 메모리(211)에 전하가 유출되어 버릴 가능성이 있다. PD(71p)가 포화한 때에, 그와 같은 PD(71p)로부터 메모리(211)에 전하가 유입하는 일이 없도록, N+확산층(222)이 형성되어 있다.
PD(71p)가 포화한 경우, PD(71p)의 전하는, PD(71p)의 상부에 형성되어 있는 N+확산층(222)에 흐른다. 따라서, PD(71p)가 포화한 때에, PD(71p)로부터 메모리(211)에 전하가 흐르는 것을 막을 수 있다.
도 20에 도시한 바와 같이, 화소(50p)의 PD(71p)와 메모리(211)는, Si 기판(70p)의 표면을 사용하지 않는 매입형으로 되어 있다. PD(71p)와 메모리(211)를 매입형으로 함으로써, 보다 블루밍을 억제하는 구성으로 할 수 있다.
PD(71p)와 메모리(211)가 매입형으로 되어 있는 경우, 도 20 중 상하 방향을 높이 방향으로 하였을 때, PD(71p)의 높이를 높이(H1), 메모리(211)의 높이를 높이(H2), DTI(201)의 높이를 높이(H3)라고 하면, 이하와 같은 관계가 충족된다.
PD(71p)의 높이(H1) < DTI(201)의 높이(H3)
메모리(211)의 높이(H2) < DTI(201)의 높이(H3)
화소(50p)는, 상기한 바와 같이, 매입형의 PD(71p)와 메모리(211)를 갖기 때문에, PD(71p)로부터의 전하의 판독은, 종형 트랜지스터 트렌치(214)를 구비하는 판독 게이트(213)에서 행하여진다. 또한, 판독 게이트(213)는, DTI(201)의 위를 통과하여, 메모리(211)에 전하를 전송하는 구성으로 되어 있다.
또한, 화소(50p)에는, PD(71p)가 포화한 때에, PD(71p)로부터의 전하가, 메모리(211)에 유입하는 일이 없도록, N+확산층(222)이 형성되어 있다.
PD(71p)는, 매입형으로 형성되고, 또한, 주위가 DTI(82p)에 의해 둘러싸여 있는 구성으로 되어 있기 때문에, 전하가, 상방(도 20에서 상측, 입사면의 반대측) 이외로는 블루밍하지 않는 구성으로 되어 있다. 또한, 그 블루밍할 가능성이 있는 방향에는, 전압(VDD)에 바이어스되어 있는 N+확산층(222)이 형성되어 있기 때문에, PD(71p)로부터 넘쳐진 전하는, N+확산층(222)에 흘러서, 블루밍이 발생하지 않도록 할 수 있다.
또한, 도 19에 도시한 바와 같이, N+확산층(222)은, 리셋 트랜지스터(92)와 접속되어 있고, 리셋 트랜지스터(92)를 대기시에 온으로 하여 둠에 의해, N+확산층(222)에 흘러 온 전하를 배출할 수 있다.
이와 같이, 화소(50p)에 의하면, 제1의 실시의 형태에서의 화소(50a)와 같은 효과가 얻어짐에 더하여, 블루밍을 억제할 수 있는 효과도 얻어진다.
또한 도 19를 참조하여, 화소(50p)의 구성에 관해 설명을 가한다. 도 19는, 화소(50p)의 배선층측(광입사면의 반대측)에서 본 때의 평면도이다. 도 19에서는, 화소 어레이부(41)(도 2)에 배치되어 있는 2×2의 4화소를 도시하고 있다. 4화소 중의 1화소(50p)에 주목하면, 도 19에서, 화소(50p)의 좌측은, 메모리(211)가 배치되어 있는 영역이고, 우측은, PD(71p)가 배치되어 있는 영역이다.
PD(71p)상에는, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있다. 또한, PD(71p)와 메모리(211)를 넘도록, 또 비관통으로 형성되어 있는 DTI(201)상에, 판독 게이트(213)가 형성되어 있다.
메모리(211)상에는, 기록 게이트(216)와 판독 게이트(220)가 형성되어 있다. 또한 상기한 바와 같이, 판독 게이트(220), 증폭 트랜지스터(93), 및 N+확산층(222)은, FD 배선(232)로 접속되어 있다. 이 FD 배선(232)은, 비관통으로 형성되어 있는 DTI(201)상을 넘도록 형성되어 있다.
또한, 화소(50p)는, Si 기판(70p)을 관통하여 형성되어 있는 DTI(82P)(DTI(82p-1나 82p-2))에 의해 둘러싸여진 구성으로 되어 있다. 즉, 화소(50p)는, 완전히 분리한 완전 분리 구조로 되어 있다.
도 20을 참조하여, 화소(50p)의 이면측(광입사측)의 구성에 관해 설명을 가한다. 화소(50p)의 이면측에는, 차광막(74)이 형성되어 있다. DTI(82p-1) 내에 형성되어 있는 충전제(86)와 차광막(74-1)은, 접속되어 있다. 예를 들면, 차광막(74-1)을 텅스텐(W) 등의 금속재로 형성하고, 충전제(86)도 차광막(74-1)을 형성하고 있는 금속재로 형성하고, 충전제(86)와 차광막(74-1)을 일체 구성(연속적으로 구성)으로 하여도 좋다. 이하의 설명에서는, 충전제(86)와 차광막(74)은, 동일한 재료로 연속적으로 구성되어 있다고 하여 설명을 계속한다.
DTI(82p-2) 내의 충전제(86), 차광막(74-2), DTI(201) 내의 충전제도, 동일한 재료로 연속적으로 형성되어 있다. 차광막(74-2)은, 메모리(211)의 광입사면측에 형성되어 있다. 따라서, 메모리(211)는, 차광막(74-2)에 의해, 광입사면측부터 광이 입사하지 않도록 구성되고, DTI(82p-2)와 DTI(201)에 의해, 인접하는 화소(50p)(PD(71p))로부터의 미광(迷光)이 입사하지 않도록 구성되어 있다.
이와 같이, 메모리(211)에는 광이 입사하지 않게 구성되어 있는 한편으로, PD(71p)에는, 광을 입사시키기 위한 개구부가 마련되어 있다. 이 개구부의 중심(PD(71p)의 횡방향의 중심)과 맞도록, OCL(76)이 형성되어 있다.
또한, 화소(50p)가, 상면 위상차 검출용(ZAF) 화소로서 이용되는 경우, PD(71p)의 개구 부분은, 그 반분이 차광막(74)으로 차광된 형상이 되고, 차광막(74)에 초점이 맞도록 OCL(76)의 높이와 곡률이 조정된다.
이와 같이, 화소(50p)를 구성함으로써, 상기한 바와 같이, 제1의 실시의 형태에서의 화소(50a)와 같은 효과가 얻어짐에 더하여, 블루밍을 억제할 수 있는 효과도 얻어진다.
여기서는, 각 화소(50p)에서, 선택 트랜지스터(94) 등의 각 트랜지스터를 구비하는 경우를 예로 들어 설명을 계속하지만, 도 21에 도시하는 바와 같이, 복수의 화소(50p)에서 소정의 트랜지스터를 공유하는 구성으로 한 경우에도, 본 기술을 적용할 수 있다. 한 예로서, 도 21을 참조하여, 종방향으로 배치되어 있는 2화소(50p)에서, 리셋 트랜지스터(92)와 선택 트랜지스터(94)를 공유하는 경우를 설명한다.
도 21에서는, 화소 어레이부(41)(도 2)에 배치되어 있는 2×2의 4화소를 도시하고 있다. 종방향으로 배치되어 있는 화소(50p-1)와 화소(50p-2)가, 공유 화소로 되어 있다.
화소(50p-1)상의 PD(71P-1)상에는, 증폭 트랜지스터(93-1), 선택 트랜지스터(94), 웰콘택트부(231-1), 및 N+확산층(222-1)이 형성되어 있다. 화소(50p-1)상의 PD(71P-1)와 메모리(211-1)에 걸치도록 판독 게이트(213-1)가 형성되어 있다. 또한, 화소(50p-1)상의 메모리(211-1)상에는, 기록 게이트(216-1)와 판독 게이트(220-1)가 형성되어 있다.
화소(50p-2)상의 PD(71P-2)상에는, 증폭 트랜지스터(93-2), 리셋 트랜지스터(92), 웰콘택트부(231-2), 및 N+확산층(222-2)이 형성되어 있다. 화소(50p-21)상의 PD(71P-2)와 메모리(211-2)에 걸치도록 판독 게이트(213-2)가 형성되어 있다. 또한, 화소(50p-2)상의 메모리(211-2)상에는, 기록 게이트(216-2)와 판독 게이트(220-2)가 형성되어 있다.
화소(50p-2)의 증폭 트랜지스터(93-2), 화소(50p-2)의 N+확산층(222-2), 화소(50p-1)의 증폭 트랜지스터(93-1), 화소(50p-1)의 N+확산층(222-1), 화소(50p-1)의 판독 게이트(220-1), 및 화소(50p-2)의 판독 게이트(220-2)는, FD 배선(241)으로 접속되어 있다.
이와 같이, 2화소에서 리셋 트랜지스터(92)와 선택 트랜지스터(94)와 공유하는 구성으로 하여도 좋다.
도 21에 도시한 예는 한 예이고, 예를 들면, 증폭 트랜지스터(93)는, 화소(50p-1)와 화소(50p-2)의 각각에 형성되어 있는 예를 도시하였지만, 공유되는 구성으로 하고, 하나의 증폭 트랜지스터(93)가, 화소(50p-1) 또는 화소(50p-2)의 어느 일방에 형성되어 있는 구성으로 하여도 좋다.
또한, 1개의 증폭 트랜지스터(93)가, 화소(50p-1) 또는 화소(50p-2)의 어느 일방에 형성되어 있는 구성으로 한 경우, 그 증폭 트랜지스터(93)를 배치하는 영역을 크게 취하기 위해, 큰 증폭 트랜지스터(93)를 형성하도록 하여도 좋다.
또한 리셋 트랜지스터(92)와 증폭 트랜지스터(93-2)의 위치를 교체한 배치로 하여도 좋다.
도 21에 도시한 바와 같이, 증폭 트랜지스터(93)를 2개 형성한 경우, 또는 큼직한 증폭 트랜지스터(93)를 1개 형성하는 경우, 랜덤 노이즈를 억제할 수 있다.
또한 도 21에 도시한 바와 같이, 복수의 화소에서 소정의 트랜지스터를 공유하는 구성으로 함으로써, 화소 사이즈를 축소할 수 있고, 촬상 장치의 소형화를 실현할 수 있다.
<화소(50p)의 제조에 관해>
도 22를 참조하여, 화소(50p)의 제조에 관해 간편하게 설명을 가한다.
공정 S101에서, Si 기판(70p)이 준비되고, 그 Si 기판(70p)상에 트렌치가 형성되고, DTI(82p)에 해당하는 부분이 형성된다. 형성된 DTI(82p)에, P형 불순물이 고상 확산의 프로세스로 도핑됨으로써, P형 고상 확산층(83)이 형성된다.
이 도핑(P형 고상 확산층(83)의 형성)은, 고상 확산이 아니라도, 경사 이온 주입이나 플라즈마 도핑으로 행하는 것도 가능하다. 또한, DTI(82p)의 형성 전에 표면에서 레지스트 마스크를 이용한 복수회의 이온 주입을 행함에 의해 P형 불순물층을 미리 형성하여 두는 방법을 이용하여도 좋다.
이 공정 S101에서 고상 확산 등의 처리는, 예를 들면, 도 6을 참조하여 설명한 고상 확산에 관한 처리를 적용할 수 있다.
공정 S102에서, DTI(82p) 내에, SiO2막이 형성된 후, 폴리실리콘(242)이 충전된다. 그 후, 종형 트랜지스터 트렌치(214, 217, 219)를 구비하는 판독 게이트(213), 기록 게이트(216), 및 판독 게이트(220)가 각각 형성된다. 그리고, 입사면측(도면 중 하측)로부터 Si 기판(70p)이 연마되고, 예를 들면 4㎛ 정도의 막두께가 될 때까지, 박육화된다.
공정 S103에서, Si 기판(70p)의 광입사면측(공정 S102에서 트랜지스터가 형성된 면과 역면)부터 에칭이 행하여짐으로써, DTI(201)(비관통으로 형성된 DTI)가 형성된다. 그 후, DTI(82p)에 충전되어 있던 폴리실리콘(242)이 제거된다. 여기까지의 처리에 의해, DTI(82p), DTI(201)의 어느 쪽에도, 충전제가 충전되지 않은 상태가 된다.
DTI(82p)와 DTI(201)에, 텅스텐 등의 금속재가 충전된다. 또한, 이 금속재에 의해, Si 기판(70p)의 광입사면측에, 막(금속막이라고 기술하다)이 형성된다. Si 기판(70p)의 광입사면측에 형성된 금속막 중, PD(71p)의 입사면측의 금속막이 에칭 등의 처리가 실행됨에 의해 제거됨으로써, PD(71p)의 개구부가 형성된다. 그 후, PD(71p), 메모리(211), 컬러 필터, OCL(76) 등이 형성된다.
이와 같이, 화소(50p)를 둘러싸고, Si 기판(70p)을 관통하는 DTI(82p)와, PD(71p)와 메모리(211) 사이에 비관통으로 형성된 DTI(201)가, 다른 타이밍에서 형성된다.
통상, 고상 확산에 의한 처리는, 고온에서 행하여지는데, 그와 같은 고온에서의 처리(공정 S101)의 후에, 차광막(74)이 되는 금속막이 형성(공정 S103)되기 때문에, 금속막이 고온에 조사되는 일 없이 처리를 행할 수 있다.
이와 같이, 제14의 실시의 형태에서의 화소(50p)에서는, PD(71p)의 측면은, DTI(82)로 둘러싸여 있는 구성으로 되어 있기 때문에, PD(71p)로부터 메모리(211)에 전하가 유입하는 것을 막을 수 있고, 메모리(211)에의 블루밍을 억제할 수 있다.
또한, PD(71p)의 상부에, N+확산층(222)을 형성하였기 때문에, PD(71p)가 포화한 때에, PD(71p)로부터 넘쳐 나온 전하를, N+확산층(222)에서 수취할 수 있는 구성으로 되어, PD(71p)가 포화한 때라도, PD(71p)로부터 메모리(211)에 전하가 유입하는 것을 막을 수 있고, 메모리(211)에의 블루밍을 억제할 수 있다.
또한, PD(71p)와 메모리(211)의 측면에 형성되어 있는 DTI(82p)에는, p형 고상 확산층(83p)과 N형 고상 확산층(84p)에 의한 강전계 영역이 형성되어 있기 때문에, PD(71p)나 메모리(211)의 용량을 증가시킬 수 있고, 포화 신호량(Qs)를 확보하는 것이 가능해진다.
<제15의 실시의 형태>
도 23은, 본 기술이 적용된 제15의 실시의 형태에서의 화소(50q)의 수직 방향의 단면도이다.
제15의 실시의 형태에서는, DTI(82)가 STI(78)에 형성되어 있는 점이, 제14의 실시의 형태와 다르고, 그 밖의 구성은 제14의 실시의 형태와 마찬가지이고, 같은 부분에는, 동일한 부호를 붙이고, 적절히 설명을 생략한다.
도 23에 도시한 화소(50q)에서는, 액티브 영역(77)에 형성되어 있는 STI(78q)가, DTI(82q)가 형성되는 부분까지 형성(화소(50q)의 단부까지 형성)되어 있다. 그리고, 그 STI(78q)의 하부에 DTI(82q)가 형성되어 있다.
환언하면, DTI(82q)가 형성되어 있는 부분에, STI(78q)가 형성되고, STI(78q)와 DTI(82q)가 접하는 위치에, STI(78q)와 DTI(82q)가 형성되어 있다.
이와 같은 형성으로 함으로써, STI(78q)와 DTI(82q)를 다른 위치에 형성하는 경우(예를 들면, 제14의 실시의 형태에서의 화소(50p)(도 20))와 비교하여, 화소(50q)를 소형화하는 것이 가능해진다.
또한 제15의 실시의 형태에서의 화소(50q)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다.
<제16의 실시의 형태>
도 24는, 본 기술이 적용된 제16의 실시의 형태에서의 화소(50r)의 수평 방향의 평면도이고, 도 25는, 도 24에 도시한 화소(50r)의 선분(A-A')으로 절단한 때의 화소(50r)의 수직 방향의 단면도이다.
상기한 제14, 제15의 실시의 형태에서는, 매입형의 PD(71)와 매입형의 메모리(211)인 경우를 예로 든 설명을 행하였지만, PD(71)와 메모리(211)의 어느 일방이 매입형이고, 타방이 매입형이 아닌 화소(50)에 대해서도, 본 기술을 적용할 수 있다. 도 16의 실시의 형태에서의 화소(50r)는, PD(71r)가 매입형으로 형성되고, 메모리(211r)는 매입형이 아니게 형성되어 있다.
도 25에 도시한 화소(50r)의 메모리(211r)는, Si 기판(70)의 표면도 사용되어 형성되어 있다. 이와 같은 구성으로 함으로써, 게이트 직하의 Si 기판(70r) 표면 부근에 전하를 축적할 수 있게 되어, 메모리(211r)의 용량을 크게 하는 것이 가능해진다.
화소(50r)에서, 도 25 중 상하 방향을 높이 방향으로 하였을 때, PD(71r)의 높이를 높이(H1), 메모리(211r)의 높이를 높이(H2), DTI(201)의 높이를 높이(H3)라고 하면, 이하와 같은 관계가 충족된다.
PD(71r)의 높이(H1) < DTI(201)의 높이(H3) < 메모리(211r)의 높이(H2)
이와 같이 메모리(211r)를, 매입형이 아닌 메모리(211r)로 함으로써, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 할 수 있다. 즉, 도 25에 도시한 바와 같이, 메모리(211r)에 PD(71r)로부터 판독된 전하를 기록하는 기록 게이트(216r)는, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 형성되어 있다. 또한, 이 기록 게이트(216r)는, 메모리(211r)로부터의 전하를 판독하는 메모리 게이트도 겸하고 있다.
또한, 메모리(211r)의 상방에는, 전송 트랜지스터 게이트(261)도 형성되어 있다. 평면에서는, 도 25에 도시하는 바와 같이, 메모리(211r)가 형성되어 있는 영역의 단측(端側)에, 전송 트랜지스터 게이트(261)는 형성되어 있다.
도 24에 도시한 바와 같이, 화소(50r)의 PD(71r)상에는, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있다. 또한, PD(71r)와 메모리(211r)를 넘도록, DTI(201)상에는, 판독 게이트(213)가 형성되어 있다. 메모리(211r)상에는, 기록 게이트(216r)와 전송 트랜지스터 게이트(261)가 형성되어 있다.
도 25에 도시한 바와 같이, 화소(50r)는, N+확산층(222)이 형성되어 있기 때문에, PD(71r)가 포화한 때에, PD(71r)로부터의 전하가, 메모리(211r)에 유입하는 일이 없다.
제16의 실시의 형태에서의 화소(50r)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다.
<제17의 실시의 형태>
도 26은, 본 기술이 적용된 제17의 실시의 형태에서의 화소(50s)의 수평 방향의 평면도이고, 도 27은, 도 26에 도시한 화소(50s)의 선분(A-A')으로 절단한 때의 화소(50s)의 수직 방향의 단면도이다.
제17의 실시의 형태에서의 화소(50s)는, 상기한 제14의 실시의 형태에서의 화소(50p)에, 전송 게이트(271)를 추가한 점에서 다르고, 다른 구성은 제14의 실시의 형태에서의 화소(50p)와 마찬가지로 되어 있다.
도 27에 도시한 화소(50p)를 참조하면, 화소(50p)의 표면측(도면 중 상측)에는, PD(71s)로부터의 전하를 판독하는 판독 게이트(213), 판독된 전하를 메모리(211s)에 전송하는 전송 게이트(271), 전송된 전하를 메모리(211s)에 기록하는 기록 게이트(216), 및 메모리(211s)에 기록된 전하를 판독하는 판독 게이트(220)가 형성되어 있다.
이들의 게이트 중, 판독 게이트(213), 기록 게이트(216), 및 판독 게이트(220)는, 각각 종형 트랜지스터 트렌치(214), 종형 트랜지스터 트렌치(217), 및 종형 트랜지스터 트렌치(219)를 구비하는 구성으로 되어 있다.
이와 같은 게이트의 배치에 관해, 또한, 도 26의 평면도로 되돌아와, 설명을 가한다. 도 26에 도시한 바와 같이, 화소(50s)의 PD(71s)상에는, 리셋 트랜지스터(92), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있다. 또한, PD(71s)와 메모리(211s)를 넘도록, DTI(201s-1)상에는, 판독 게이트(213)가 형성되어 있다.
또한, PD(71s)와 메모리(211s) 사이에 존재하는 Pwell 영역(77)상에는, 전송 게이트(271)가 형성되어 있다. 이 전송 게이트(271)는, DTI(201s-2)상을 넘도록 형성되어 있다. 또한, PD(71s)와 메모리(211s) 사이에 존재하는 Pwell 영역(77)에는, N+확산층(272)(도 26)도 형성되어 있다.
메모리(211s)상에는, 기록 게이트(216), 판독 게이트(220), 및 증폭 트랜지스터(93)가 형성되어 있다.
도 26, 도 27에 도시한 화소(50r)를 참조하면, PD(71s)와 메모리(211s) 사이에는, DTI(201s-1)와 DTI(201s-2)가 형성되고, 이 DTI(201s-1)와 DTI(201s-2)의 사이는, Pwell 영역(77)으로 되어 있다.
여기서는, DTI(201s-1)와 DTI(201s-2)의 2개의 DTI가 형성되어 있는 경우를 예시하였지만, DTI(201s-1)와 DTI(201s-2)의 어느 일방의 DTI만이 형성되어 있는 구성으로 하는 것도 가능하다. 또한, DTI(201s-1)와 DTI(201s-2)는, 동일 형상으로 형성하여도 좋지만, 다른 형상, 예를 들면, 일방을 타방보다 굵게 형성하거나, 일방을 타방보다 높게 형성하거나 하는 것도 가능하다.
또한, 도 26, 도 27에 도시한 화소(50r)의 게이트의 배치 위치, 형상, 크기 등은 한 예이고, 다른 배치 위치, 형상, 크기 등이라도 좋다. 예를 들면, 전송 게이트(271)를, 도시한 길이보다도 길게 하고, 판독 게이트(213)를 짧게 한 형상 등이라도 좋다.
도 27을 참조하면, DTI(201s-1), DTI(201s-2), 및 DTI(82s-2)는, 차광막(74s-2)을 통하여 접속되고, 연속적으로 형성되어 있다. 이와 같이, 제17의 실시의 형태에서의 화소(50s)에서도, PD(71p)는, 매입형으로 형성되고, 또한, 주위가 DTI(82p)와 DTI(201s)에 의해 둘러싸여 있는 구성으로 되어 있기 때문에, 전하가, 상방(도 27에서 상측, 입사면의 반대측) 이외로는 블루밍하지 않는 구성으로 되어 있다.
또한, 그 블루밍할 가능성이 있는 방향에는, 전압(VDD)에 바이어스되어 있는 N+확산층(222)이 형성되어 있기 때문에, PD(71s)로부터 넘쳐진 전하는, N+확산층(222)에 흘러서, 블루밍이 발생하지 않도록 할 수 있다.
또한, PD(71s)로부터 메모리(211s)까지 DTI(201s-1)와 DTI(201s-2)의 2개의 DTI가 형성되어 있다. 이에 의해, 메모리(211s)에의 스미어 억제 효과를 높이는 것이 가능해진다. 또한, 2개의 DTI를 형성함으로써, 블루밍이 발생할 가능성을, 1개의 DTI일 때와 비교하여 낮게 하는 것이 가능하다.
또한, 전송 게이트(271)를 마련함으로써, 보다 확실하게, PD(71s)로부터 메모리(211)에 전하를 이동시킬 수 있다. 화소(50s)에서는, PD(71s)로부터 판독된 전하는, 일단, 전송 게이트(271z) 아래, 또는 전송 게이트(271z) 아래와 메모리(211s)의 양방에 유지된다. 그 후 판독 게이트(213)를 오프로 한 후, 전송 게이트(271z) 아래로부터 메모리(211s)에 모든 전하가 이동된다.
이 메모리(211s)에의 전하의 이동시에, 판독 게이트(213)가 오프로 되어 있기 때문에, PD(71s)에 전하가 역류하여 버리는 것을 막을 수 있다. 따라서, 화소(50s)에 의하면, PD(71s)로부터 메모리(211)에 전하를 보다 확실하게 이동시킬 수 있다.
제17의 실시의 형태에서의 화소(50s)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제17의 실시의 형태에서의 화소(50s)에 의하면, PD(71s)로부터 메모리(211)에 전하를 보다 확실하게 이동시킬 수 있다.
<제18의 실시의 형태>
도 28은, 본 기술이 적용된 제18의 실시의 형태에서의 화소(50t)의 수평 방향의 평면도이고, 도 29는, 도 28에 도시한 화소(50t)의 선분(A-A')으로 절단한 때의 화소(50t)의 수직 방향의 단면도이다.
제18의 실시의 형태에서의 화소(50t)는, 제16의 실시의 형태에서의 화소(50r)와 제17의 실시의 형태에서의 화소(50s)를 조합시킨 구성으로 되어 있다. 즉, 제18의 실시의 형태에서의 화소(50t)는, 제16의 실시의 형태에서의 화소(50r)와 같이, 메모리(211t)가 매입형이 아닌 구성으로 되고, 제17의 실시의 형태에서의 화소(50s)와 같이, 전송 게이트(271)를 구비하는 구성으로 되어 있다.
화소(50t)의 메모리(211t)는, Si 기판(70)의 표면도 사용되어 형성되어 있다. 이와 같은 구성으로 함으로써, 게이트 직하의 Si 기판(70t) 표면 부근에도 전하를 축적할 수 있게 되고, 메모리(211t)의 용량을 크게 하는 것이 가능해진다.
화소(50t)에서, 도 29 중 상하 방향을 높이 방향으로 하였을 때, PD(71t)의 높이를 높이(H1), 메모리(211t)의 높이를 높이(H2), DTI(201)의 높이를 높이(H3)라고 하면, 이하와 같은 관계가 충족된다.
PD(71t)의 높이(H1) < DTI(201)의 높이(H3) < 메모리(211t)의 높이(H2)
이와 같이 메모리(211t)를, 매입형이 아닌 메모리(211t)로 함으로써, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 할 수 있다. 즉, 도 29에 도시한 바와 같이, 메모리(211t)에 PD(71t)로부터 판독된 전하를 전송하는 전송 게이트(271)와 메모리 게이트(281)는, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 형성되어 있다. 메모리 게이트(281)는, 메모리(211t)로부터의 전하의 기록과 판독을 행하는 게이트이다.
전송 게이트(271)를 마련함으로써, PD(71t)로부터 판독된 전하는, 일단, 전송 게이트(271z) 아래, 또는 전송 게이트(271z) 아래와 메모리(211t)의 양방에 유지된다. 그 후 판독 게이트(213)를 오프로 한 후, 전송 게이트(271z) 아래로부터 메모리(211t)에 모든 전하가 이동된다. 따라서, 보다 확실하게, PD(71s)로부터 메모리(211)에 전하를 이동시킬 수 있다.
도 28에 도시한 바와 같이, 화소(50t)의 PD(71t)상에는, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있다. 또한, PD(71t)와 메모리(211t)를 넘도록, DTI(201t-1)상에는, 판독 게이트(213)가 형성되어 있다.
또한, PD(71t)와 메모리(211t) 사이에 존재하는 Pwell 영역(77)상에는, 전송 게이트(271)가 형성되어 있다. 이 전송 게이트(271)는, DTI(201t-2)상을 넘도록 형성되어 있다. 또한, PD(71t)와 메모리(211t) 사이에 존재하는 Pwell 영역(77)에는, N+확산층(272)도 형성되어 있다. 메모리(211t)상에는, 메모리 게이트(281)와 전송 트랜지스터 게이트(261)가 형성되어 있다.
도 25에 도시한 바와 같이, 화소(50t)는, N+확산층(222)이 형성되어 있기 때문에, PD(71t)가 포화한 때에, PD(71t)로부터의 전하가, 메모리(211t)에 유입하는 일이 없다.
제18의 실시의 형태에서의 화소(50t)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제18의 실시의 형태에서의 화소(50t)에 의하면, PD(71t)로부터 메모리(211t)에 전하를 보다 확실하게 이동시킬 수 있다.
<제19의 실시의 형태>
도 30은, 본 기술이 적용된 제19의 실시의 형태에서의 화소(50u)의 수평 방향의 평면도이고, 도 31은, 도 30에 도시한 화소(50u)의 선분(A-A')으로 절단한 때의 화소(50u)의 수직 방향의 단면도이고, 도 32는, 도 30에 도시한 화소(50u)의 선분(B-B')으로 절단한 때의 화소(50u)의 수직 방향의 단면도이다.
상기한 제14 내지 제18의 실시의 형태에서는, 매입형의 PD(71)인 경우를 예로 든 설명을 행하였지만, PD(71)가 매입형이 아닌 화소(50)에 대해서도, 본 기술을 적용할 수 있다. 도 30 내지 도 32에 도시한 화소(50u)는, PD(71u)가 매입형이 아니게 형성되고, 메모리(211r)는 매입형으로 형성되어 있다.
도 31에 도시한 화소(50u)의 PD(71u)는, Si 기판(70)의 표면도 사용되어 형성되어 있다. 이와 같은 구성으로 함으로써, 전계를 확보하여 포화 신호량(Qs)를 향상시킬 수 있다.
화소(50u)에서, 도 31 중 상하 방향을 높이 방향으로 하였을 때, PD(71u)의 높이를 높이(H1), 메모리(211u)의 높이를 높이(H2), DTI(201)의 높이를 높이(H3)라고 하면, 이하와 같은 관계가 충족된다.
메모리(211u)의 높이(H2) < DTI(201)의 높이(H3) < PD(71u)의 높이(H1)
이와 같이 PD(71u)를, 매입형이 아닌 PD(71u)로 함으로써, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 할 수 있다. 즉, 도 31에 도시한 바와 같이, PD(71u)로부터 전하를 판독하는 판독 게이트(291)는, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 형성되어 있다.
메모리(211u)는, 매입형으로 형성되어 있기 때문에, 기록 게이트(216)는, 종형 트랜지스터 트렌치(217)를 구비하고, 판독 게이트(220)는, 종형 트랜지스터 트렌치(219)를 구비하는 구성으로 되어 있다.
화소(50u)는, PD(71u)가 포화한 때에, PD(71u)로부터의 전하가, 메모리(211u)에 유입하는 일이 없도록, N+확산층(293)이 형성되어 있다. 이 N+확산층(293)은, 도 32에 도시하는 바와 같이, 앰프 게이트(292)의 근방이고, DTI(201)와 앰프 게이트(292) 사이에 형성되어 있다. 이 경우, N+확산층(293)은, 증폭 트랜지스터(93)의 드레인에 형성되어 있다.
또한, 도 30의 평면도에 도시한 바와 같이, 리셋 트랜지스터(92)의 드레인에도, N+확산층(222u)이 형성되어 있다. N+확산층(293)과 N+확산층(222u)은, 전압(VDD)에 바이어스되어 있다.
화소(50u)에서는, PD(71u)가 포화한 때, N+확산층(293)이나 N+확산층(222u)에 전하가 유입하기 때문에, 또한, PD(71u)의 주위는, DTI(82u)나 DTI(201)에 의해 둘러싸여 있는 구성으로 되어 있기 때문에, 블루밍이 발생하지 않도록 할 수 있다.
화소(50u)의 평면에서, 도 30에 도시한 바와 같이, 판독 게이트(291)가, PD(71u)와 메모리(211u)를 넘도록, DTI(201)상에 형성되어 있다. 또한, 메모리(211u)상에는, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있다. 또한, 상기한 바와 같이, 리셋 트랜지스터(92)의 드레인은, N+확산층(222u)이 되고, 증폭 트랜지스터(93)의 드레인은, N+확산층(293)으로 되어 있다.
이와 같이, 화소(50u)는, N+확산층(222u)나 N+확산층(293)이 형성되어 있기 때문에, PD(71u)가 포화한 때에, PD(71u)로부터의 전하가, 메모리(211u)에 유입하는 일이 없다.
화소(50u)는, 상기한 화소(50), 예를 들면 화소(50p)(도 20)와 같은 제조 공정(예를 들면, 도 22를 참조하여 설명한 공정)으로 제조할 수 있다. 제조할 때, 화소(50u)의 N+확산층(293)(N+확산층(222u))은, 이하에 도시하는 바와 같은 위치에 형성된다.
화소(50u)인 경우, PD(71u)와의 사이에, STI가 형성되어 있지 않기 때문에, 이 부분의 포텐셜 배리어가 낮아지지 않도록, N+확산층(293)(N+확산층(222u))과 PD(71u)와의 거리는, 어느 정도 떨어진 위치로 할 필요가 있다.
한편으로, N+확산층(293)(N+확산층(222u))과 PD(71u)와의 거리를 너무 취하면, 포텐셜 배리어가 너무 높아져서, 블루밍처(先)로서 기능하지 않게 될 가능성이 있다. N+확산층(293)(N+확산층(222u))과 PD(71u)와의 거리는, 이와 같은 것이 고려되어 설정된다. 한 예로서, N+확산층(293)(N+확산층(222u))과 PD(71u)와의 거리는, 0.2㎛∼1㎛ 정도로 설정할 수 있다.
제19의 실시의 형태에서의 화소(50u)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다.
또한, 도시는 하지 않지만, 제19의 실시의 형태와 제14 내지 제18의 실시의 형태를 조합시키는 것도 가능하다.
예를 들면, 제15의 실시의 형태(도 23)와 제19의 실시의 형태를 조합시켜, STI(78)에, DTI(82)를 형성한 구성으로 할 수도 있다. 또한, 제17의 실시의 형태(도 27)와, 제19의 실시의 형태를 조합시켜, 전송 게이트(271)에 해당하는 게이트가, 판독 게이트(291)(도 31)와 기록 게이트(216) 사이에 형성되어 있는 구성으로 하는 것도 가능하다.
<제20의 실시의 형태>
도 33은, 본 기술이 적용된 제20의 실시의 형태에서의 화소(50v)의 수평 방향의 평면도이고, 도 34는, 도 33에 도시한 화소(50v)에서의 PD(71v)와 메모리(211v)의 위치 관계를 도시하는 도면이고, 도 35는, 도 33에 도시한 화소(50v)의 선분(A-A')으로 절단한 때의 화소(50v)의 수직 방향의 단면도이다.
제20의 실시의 형태는, 상기한 제14 내지 제19의 실시의 형태의 어느 것에 대해서도 적용할 수 있다. 즉, 이하에 설명하는 제20의 실시의 형태는, PD(71)와 메모리(211)가, 양방 모두 매입형으로 형성되어 있는 경우에 대해서도 적용할 수 있고, PD(71)와 메모리(211)의 일방이 매입형으로 형성되어 있는 경우에도 적용할 수 있다.
여기서는, PD(71)가, 매입형으로 형성되고, 메모리(211)가, 매입형이 아닌 경우를 예로 들어 설명을 계속한다.
제20의 실시의 형태에서의 화소(50v)는, 제18의 실시의 형태에서의 화소(50t)(도 28, 도 29)와 기본적인 구성은 마찬가지이기 때문에, 그 상세한 설명은 생략한다. 제20의 실시의 형태에서의 화소(50v)는, 제18의 실시의 형태에서의 화소(50t)와 같이, 전송 게이트(271v)를 구비하는 구성으로 되어 있는데, 화소(50v)의 전송 게이트(271v)는, 화소(50t)의 전송 게이트(271)보다도 길게 형성되어 있다.
도 33을 참조하면, 전송 게이트(271v)는, DTI(82v-2)가 형성되어 있는 변에 따라, 판독 게이트(213)와 메모리 게이트(281)의 부분을 제외한 부분에 형성되어 있다. 이와 같이, 전송 게이트(271v)를 길게 형성함으로써, PD(71v)와 메모리(211v)를 떨어진 위치에 배치할 수 있다. 이에 관해, 도 34를 참조하여 설명한다.
도 34는, 화소(50v)의 수평 방향의 평면도이고, PD(71v)와 메모리(211v)의 위치를 도시한 도면이다. PD(71v)는, 화소(50v)의 도면 중 우상측에, 4각형상으로 형성되어 있다. 도 33을 합쳐서 참조하면, PD(71v)는, 리셋 트랜지스터(92), 증폭 트랜지스터(93), 선택 트랜지스터(94), 및 웰콘택트부(231)가 형성되어 있는 영역에 형성되어 있다.
메모리(211v)는, 화소(50v)의 도면 중 하측에, 4각형상으로 형성되어 있다. 도 33을 합쳐서 참조하면, 메모리(211v)는, 메모리 게이트(281v)의 직하에 형성되어 있다.
PD(71v)는, DTI(201) 이외의 부분은, Si 기판(70)을 관통하도록 형성된 DTI(82v)로 둘러싸여 있다. 이 DTI(82v)로 둘러싸여 있는 부분은, PD(71v)로부터 메모리(211v)에 광이 누설되는 것을 막을 수 있는 구조로 되어 있다.
DTI(201)는, Si 기판(70)을 비관통으로 형성되어 있다. 이 DTI(201)의 부분, 환언하면, 비관통의 부분의 Pwell 영역(77)을 통하여, PD(71v)로부터 메모리(211v)에 광이 누설될 가능성이 있다. 그렇지만, PD(71v)로부터, DTI(201v)를 통과하고, 전송 게이트(271v)의 직하의 Pwell 영역(77)을 통과하고, 메모리(211v)에 달하는 거리는 길고, 또한 DTI(201v)의 부근에는, 메모리(211v)는 형성되어 있지 않기 때문에, PD(71v)로부터 메모리(211v)에 광이 누설되는 것을 막을 수 있다.
즉, 제20의 실시의 형태에서의 화소(50v)는, PD(71v)와 메모리(211v)가 떨어진 위치에 배치되어 있기 때문에, 상기한 실시의 형태보다도, 미광 성분을 억제할 수 있다.
도 35에 도시한 화소(50v)의 수직 방향의 단면도를 참조한다. 여기서는, 메모리(211v)는, 매입형이 아닌 구조를 예로 들어 설명하고 있기 때문에, 도 35에 도시한 바와 같이, 메모리(211v)는, Si 기판(70)의 표면도 사용되어 형성되어 있다. 이와 같은 구성으로 함으로써, 게이트 직하의 Si 기판(70v) 표면 부근에도 전하를 축적할 수 있게 되고, 메모리(211v)의 용량을 크게 하는 것이 가능해진다.
또한, 도 29에 도시한 화소(50t)와 같이, 메모리(211v)에 PD(71v)로부터 판독된 전하를 전송하는 전송 게이트(271)와 메모리 게이트(281)는, 종형 트랜지스터 트렌치를 갖지 않는 게이트로 형성되어 있다. 전송 게이트(271v)를 마련함으로써, PD(71v)로부터 판독된 전하는, 일단, 전송 게이트(271v) 아래, 또는 전송 게이트(271v) 아래와 메모리(211v)의 양방에 유지된다. 그 후 판독 게이트(213)를 오프로 한 후, 전송 게이트(271v) 아래로부터 메모리(211v)에 모든 전하가 이동된다. 따라서, 보다 확실하게, PD(71v)로부터 메모리(211v)에 전하를 이동시킬 수 있다.
도 33 내지 도 35에 도시한 화소(50v)에서는, DTI(201v)가 1개만 형성되어 있는 경우를 예시하였지만, 예를 들면, 도 28, 도 29에 도시한 바와 같이, DTI(201t-1)와 DTI(201t-2)에 해당하는 DTI(201v-1)와 DTI(201v-2)의 2개의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제20의 실시의 형태에서의 화소(50v)도, N+확산층(222)이 형성되어 있기 때문에, PD(71v)가 포화한 때에, PD(71v)로부터의 전하가, 메모리(211v)에 유입하는 일이 없다.
제20의 실시의 형태에서의 화소(50v)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제20의 실시의 형태에서의 화소(50v)에 의하면, PD(71v)로부터 메모리(211v)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제20의 실시의 형태에서의 화소(50v)에 의하면, 미광 성분을 보다 억제할 수 있다.
<제20-2의 실시의 형태>
도 33 내지 도 35를 참조하여 설명한 실시의 형태를, 제20-1의 실시의 형태라고 한다. 제20-1의 실시의 형태에서의 화소(50v)는, PD(71v)와 메모리(211v)가 떨어진 위치에 배치되어 있기 때문에, 전송 게이트(271v)가 길게 형성되어 있다. 전송 게이트(271v)가 길게 형성됨에 의해, 전송 효율이 저하될 가능성이 있다.
PD(71v)로부터 메모리(211v)에의 전하의 전송 효율을 향상시키기 위해, 도 36, 도 37에 도시하는 바와 같은 다단(多段)의 전송 게이트를 마련하여도 좋다. 도 36, 도 37에 도시하는 화소(50v')를, 제20-2의 실시의 형태로 하고, 제20-1의 실시의 형태에서의 화소(50v)와 구별하기 위해, 화소(50v)와 다른 부분에는 대시를 붙여서 기술한다.
도 36은, 본 기술이 적용된 제20-2의 실시의 형태에서의 화소(50v')의 수평 방향의 평면도이고, 도 37은, 도 36에 도시한 화소(50v')의 선분(A-A')으로 절단한 때의 화소(50v')의 수직 방향의 단면도이다.
화소(50v')의 전송 게이트(271v')는, 전송 게이트(271v'-1)와 전송 게이트(271v'-2)의 2단 구성으로 되어 있는 점이, 도 33에 도시한 화소(50v)와 다르고, 기타 부분은 동일하다.
이와 같이, 전송 게이트(271v')를 다단으로 구성함으로써, PD(71v)로부터 메모리(211v)에 전하를 전송하는 거리가 길다란 구성이라도, 전송 효율이 악화하는 것을 방지한 전송을 행하는 것이 가능해진다.
또한, 여기서는, 전송 게이트(271v')가 2단인 경우를 예로 들어 설명하였지만, 2단 이상으로 구성되어 있어도 좋다.
도 36, 도 37에 도시한 화소(50v')에서는, DTI(201v')가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제20-2의 실시의 형태에서의 화소(50v')도, N+확산층(222)이 형성되어 있기 때문에, PD(71v)가 포화한 때에, PD(71v)로부터의 전하가, 메모리(211v)에 유입하는 일이 없다.
제20-2의 실시의 형태에서의 화소(50v')에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제20-2의 실시의 형태에서의 화소(50v')에 의하면, PD(71v)로부터 메모리(211v)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제20-2의 실시의 형태에서의 화소(50v')에 의하면, 미광 성분을 보다 억제할 수 있다.
<제20-3의 실시의 형태>
화소(50v)의 또 다른 구성에 관해 설명한다. 도 38은, 본 기술이 적용된 제20-3의 실시의 형태에서의 화소(50v")의 수평 방향의 평면도이고, 도 39는, 도 38에 도시한 화소(50v")의 선분(B-B')으로 절단한 때의 화소(50v")의 수직 방향의 단면도이다. 화소(50v")의 선분(A-A')으로 절단한 때의 화소(50v")의 수직 방향의 단면도는, 도 35에 도시한 단면도가 된다.
제20-3의 실시의 형태에서의 화소(50v")는, 제20-1의 실시의 형태에서의 화소(50v)와 기본적인 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다. 제20-3의 실시의 형태에서의 화소(50v")는, 제20-1의 실시의 형태에서의 화소(50v)에, 드레인 배출부(273)가 추가되어 있는 점이 다르고, 기타의 부분은 동일하다.
드레인 배출부(273)는, 전송 게이트(271v")가 형성되어 있는 영역과 DTI(82v-3)와의 사이의 영역에 형성되어 있다. 도 39에 도시한 단면도를 참조하면, 드레인 배출부(273)는, N+확산층(222)(도 35)과 같은 구성으로 되어 있고, N형의 불순물의 농도가 높은 영역이 되고, 양측에 STI(78")가 형성되어 있다. 또한, 드레인 배출부(273)는, Si 기판(70z) 내에 형성되어 있는 N+층(274)과 접속되어 있다.
이 N+층(274)은, 전송 게이트(271v")에는 접촉하지 않도록 형성되어 있다. 환언하면, 전송 게이트(271v")가 형성되어 있는 Si 기판(70)의 표면측의 영역을 피하도록 N+층(274)은, 형성되어 있다.
또한, 드레인 배출부(273)는, 전압(VDD)에 바이어스되어 있다. N+층(274)에 축적된 전하는, 드레인 배출부(273)에 전압(VDD)이 인가됨에 의해, 드레인 배출부(273)로부터 배출되는 구성으로 되어 있다.
이와 같이, 드레인 배출부(273)를 마련함으로써, PD(71v")에 입사된 입사광이, 비관통으로 형성되어 있는 DTI(201v)로부터, 전송 게이트(271v")가 형성되어 있는 측에 누입되었다고 하여도, N+층(274)에서 광전변환되고, 광전변환된 전하를 드레인 배출부(273)로부터 배출할 수 있다. 따라서, 미광 성분을 억제할 수 있다.
도 38에 도시한 화소(50v")는, 제20-1의 실시의 형태의 화소(50v)(도 33)에 대해, 드레인 배출부(273)를 추가한 경우를 예로 들어 설명하였지만, 제20-2의 실시의 형태의 화소(50v')(도 36)에 대해 드레인 배출부(273)를 추가한 구성으로 하여도 좋다. 즉, 드레인 배출부(273)를 추가한 구성으로 하고, 다단의 전송 게이트(271v")가 형성되어 있는 구성으로 할 수도 있다.
또한, 도 38에 도시한 화소(50v")에서는, DTI(201v')가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제20-3의 실시의 형태에서의 화소(50v")도, N+확산층(222)이 형성되어 있기 때문에, PD(71v)가 포화한 때에, PD(71v)로부터의 전하가, 메모리(211v)에 유입하는 일이 없다.
제20-3의 실시의 형태에서의 화소(50v")에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제20-3의 실시의 형태에서의 화소(50v")에 의하면, PD(71v)로부터 메모리(211v)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제20-3의 실시의 형태에서의 화소(50v")에 의하면, 미광 성분을 보다 억제할 수 있다.
<제21의 실시의 형태>
도 40은, 본 기술이 적용된 제21의 실시의 형태에서의 화소(50w)의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 40에 도시한 화소(50w)의 선분(A-A')으로 절단한 때의 화소(50w)의 수직 방향의 단면도는, 도 35에 도시한 단면도가 된다. 도 41은, 도 40에 도시한 화소(50w)의 수평 방향의 평면도이고, 광입사면 측에서 본 때의 도면이다.
제21의 실시의 형태는, 상기한 제14 내지 제19의 실시의 형태의 어느 것에 대해서도 적용할 수 있다. 즉, 이하에 설명하는 제21의 실시의 형태는, PD(71)와 메모리(211)가, 양방 모두 매입형으로 형성되어 있는 경우에 대해서도 적용할 수 있고, PD(71)와 메모리(211)의 일방이 매입형으로 형성되어 있는 경우에도 적용할 수 있다.
여기서는, PD(71)가, 매입형으로 형성되고, 메모리(211)가, 매입형이 아닌 경우를 예로 들어 설명을 계속한다.
제21의 실시의 형태에서의 화소(50w)는, 제20의 실시의 형태에서의 화소(50v)(도 33)와 기본적인 구성은 마찬가지이기 때문에, 그 상세한 설명은 생략한다. 제21의 실시의 형태에서의 화소(50w)는, 제20의 실시의 형태에서의 화소(50v)와 같이, 전송 게이트(271w)를 구비하는 구성으로 되어 있는데, 화소(50w)의 전송 게이트(271w)는, 화소(50v)의 전송 게이트(271v)보다도 길게 형성되어 있다. 또한, 화소(50w)의 판독 게이트(213w)는, 화소(50v)의 판독 게이트(213)보다도 길게 형성되어 있다.
도 40을 참조하면, 전송 게이트(271w)는, DTI(82w-2)가 형성되어 있는 변에 따라서, 또한, 메모리 게이트(281w)측에 일방의 선단이 직하로 구부러지는 형상으로 형성되어 있다. 전송 게이트(271w)는, L자형으로 형성되어 있다. 또한 판독 게이트(213w)도, L자형으로 형성되어 있다. 판독 게이트(213w)는, DTI(82w-5)가 형성되어 있는 변에 따라서, 또한, PD(71w)측으로 일방의 선단이 직하로 구부러지는 형상으로 형성되어 있다.
도 41을 참조하면, 화소(50w)의 광입사면측에는, 차광막(275)이 형성되어 있다. 차광막(275)은, 화소(50w) 중, PD(71w)가 형성되어 있는 영역 이외의 영역에 형성되어 있다. 환언하면, 메모리(211w)나 전송 게이트(271w)가 형성되어 있는 영역상은, 차광막(275)이 형성되어 있다. 입사광이, 메모리(211w)에는 입사하지 않도록, 차광막(275)이 메모리(211w)상에 형성되어 있다.
도 41에 도시하는 바와 같이, PD(71w)는, 화소(50w)의 도면 중 우상측의 차광막(275)이 형성되지 않은 영역에 형성되어 있다. 메모리(211w)는, 화소(50w)의 도면 중 하측에, 4각형상으로 형성되어 있다.
또한 도시는 하고 있지 않지만, 다른 실시의 형태에서의 화소(50)도 PD(71z) 이외의 부분은 차광막(275)으로 덮여, 메모리 등에 미광 성분이 입사하지 않는 구성으로 되어 있다.
PD(71w)는, DTI(201w) 이외의 부분은, Si 기판(70)을 관통하도록 형성된 DTI(82w)로 둘러싸여 있다. 이 DTI(82w)로 둘러싸여 있는 부분은, PD(71w)로부터 메모리(211w)에 광이 누설되는 것을 막을 수 있는 구조로 되어 있다.
DTI(201w)는, Si 기판(70)을 비관통으로 형성되어 있다. 이 DTI(201w)의 부분부터, PD(71w)에 입사한 광이, PD(71w) 이외의 영역에 누설될 가능성이 있다. 그렇지만, PD(71w)로부터, DTI(201w)를 통과하고, 전송 게이트(271w)의 아래의 Pwell 영역(77)을 통과하고, 메모리(211w)에 달하는 거리는 길고, 또한 DTI(201w)의 근방에는, 메모리(211w)는 형성되어 있지 않기 때문에, PD(71w)로부터 메모리(211w)에 광이 누설되는 것을 막을 수 있다.
DTI(201w)는, 메모리(211w)의 장변과 평행하게 되는 위치에 형성되어 있다. 이와 같은 위치에 형성되어 있기 때문에, 입사광이 PD(71w)에 대해 경사 방향으로 입사하여 DTI(201w)의 비관통의 부분부터 광이 누설되었다고 하여도, 그 광은, DTI(82w-5)측으로 가서, 메모리(211w)까지 돌아 들어가 달할 가능성은 낮은 구조로 되어 있다.
제21의 실시의 형태에서의 화소(50w)는, PD(71w)와 메모리(211w)가 떨어진 위치에 배치되어 있기 때문에, 미광 성분을 억제할 수 있다.
도 40에 도시한 화소(50w)에서는, DTI(201w)가 1개만 형성되어 있는 경우를 예시하였지만, 예를 들면, 도 28, 도 29에 도시한 바와 같이, DTI(201t-1)와 DTI(201t-2)에 해당하는 DTI(201w-1)와 DTI(201w-2)의 2개의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제21의 실시의 형태에서의 화소(50w)도, N+확산층(222)이 형성되어 있기 때문에, PD(71w)가 포화한 때에, PD(71w)로부터의 전하가, 메모리(211w)에 유입하는 일이 없다.
제21의 실시의 형태에서의 화소(50w)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제21의 실시의 형태에서의 화소(50w)에 의하면, PD(71w)로부터 메모리(211w)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제21의 실시의 형태에서의 화소(50w)에 의하면, 미광 성분을 보다 억제할 수 있다.
<제21-2의 실시의 형태>
도 40을 참조하여 설명한 실시의 형태를, 제21-1의 실시의 형태라고 한다. 제21-1의 실시의 형태에서의 화소(50w)는, PD(71w)와 메모리(211w)가 떨어진 위치에 배치되어 있기 때문에, 전송 게이트(271w)가 길게 형성되어 있다. 전송 게이트(271w)가 길게 형성됨에 의해, 전송 효율이 저하될 가능성이 있다.
PD(71w)로부터 메모리(211w)에의 전하의 전송 효율을 향상시키기 위해, 도 42에 도시하는 바와 같은 다단의 전송 게이트를 마련하여도 좋다. 도 42에 도시하는 화소(50w')를, 제21-2의 실시의 형태로 하고, 제21-1의 실시의 형태에서의 화소(50w)와 구별하기 위해, 화소(50w)와 다른 부분에는 대시를 붙여서 기술한다.
도 42는, 본 기술이 적용된 제21-2의 실시의 형태에서의 화소(50w')의 수평 방향의 평면도이다. 도 42에 도시한 화소(50w')의 선분(A-A')으로 절단한 때의 화소(50w')의 수직 방향의 단면도는, 도 37에 도시한 단면도가 된다.
화소(50w')의 전송 게이트(271w')는, 전송 게이트(271w'-1)와 전송 게이트(271w'-2)의 2단 구성이 되어 있는 점이, 도 40에 도시한 화소(50w)와 다르고, 기타의 부분은 동일하다.
이와 같이, 전송 게이트(271w')를 다단으로 구성함으로써, PD(71w)로부터 메모리(211w)에 전하를 전송하는 거리가 길다란 구성이라도, 전송 효율이 악화하는 것을 막은 전송을 행하는 것이 가능해진다.
또한, 여기서는, 전송 게이트(271w')가 2단인 경우를 예로 들어 설명하였지만, 2단 이상으로 구성되어 있어도 좋다.
도 42에 도시한 화소(50w')에서는, DTI(201w')가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제21-2의 실시의 형태에서의 화소(50w')도, N+확산층(222)이 형성되어 있기 때문에, PD(71w)가 포화한 때에, PD(71w)로부터의 전하가, 메모리(211w)에 유입하는 일이 없다.
제21-2의 실시의 형태에서의 화소(50w')에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제21-2의 실시의 형태에서의 화소(50w')에 의하면, PD(71w)로부터 메모리(211w)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제21-2의 실시의 형태에서의 화소(50w')에 의하면, 미광 성분을 보다 억제할 수 있다.
<제21-3의 실시의 형태>
화소(50w)의 또 다른 구성에 관해 설명한다. 도 43은, 본 기술이 적용된 제21-3의 실시의 형태에서의 화소(50w")의 수평 방향의 평면도이다. 화소(50w")의 선분(A-A')으로 절단한 때의 화소(50w")의 수직 방향의 단면도는, 도 35에 도시한 단면도가 된다. 도 43에 도시한 화소(50w")의 선분(B-B')으로 절단한 때의 화소(50w")의 수직 방향의 단면도는, 도 39에 도시한 단면도가 된다.
제21-3의 실시의 형태에서의 화소(50w")는, 제21-1의 실시의 형태에서의 화소(50w)와 기본적인 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다. 제21-3의 실시의 형태에서의 화소(50w")는, 제21-1의 실시의 형태에서의 화소(50w)에, 드레인 배출부(273w)가 추가되어 있는 점이 다르고, 기타의 부분은 동일하다.
드레인 배출부(273w)는, 전송 게이트(271w")가 형성되어 있는 영역과 DTI(82w-3)와의 사이의 영역에 형성되어 있다. 제20-3의 실시의 형태에서의 화소(50v")와 같이, 도 39를 참조하여 설명한 바와 같이, 드레인 배출부(273w)는, N+확산층(222)(도 35)와 같은 구성으로 되어 있고, N형의 불순물의 농도가 높은 영역이 되고, 양측에 STI(78")가 형성되어 있다. 또한, 드레인 배출부(273)는, Si 기판(70z) 내에 형성되어 있는 N+층(274)과 접속되어 있다.
이 N+층(274)은, 전송 게이트(271w")에는 접촉하지 않도록 형성되어 있다. 환언하면, 전송 게이트(271w")가 형성되어 있는 Si 기판(70)의 표면측의 영역을 피하도록 N+층(274)은, 형성되어 있다.
또한, 드레인 배출부(273w)는, 전압(VDD)에 바이어스되어 있다. N+층(274)에 축적된 전하는, 드레인 배출부(273w)에 전압(VDD)이 인가됨에 의해, 드레인 배출부(273w)로부터 배출되는 구성으로 되어 있다.
이와 같이, 드레인 배출부(273w)를 마련함으로써, PD(71w")에 입사된 입사광이, 비관통으로 형성되어 있는 DTI(201w)로부터, 전송 게이트(271w")가 형성되어 있는 측으로 누입되었다고 하여도, N+층(274)에서 광전변환되고, 광전변환된 전하를 드레인 배출부(273w)로부터 배출할 수 있다. 따라서, 미광 성분을 억제할 수 있다.
도 43에 도시한 화소(50V")는, 제21-1의 실시의 형태의 화소(50w)(도 40)에 대해, 드레인 배출부(273w)를 추가한 경우를 예로 들어 설명하였지만, 제21-2의 실시의 형태의 화소(50w')(도 42)에 대해 드레인 배출부(273w)를 추가한 구성으로 하여도 좋다. 즉, 드레인 배출부(273w)를 추가한 구성으로 하고, 다단의 전송 게이트(271w")가 형성되어 있는 구성으로 할 수도 있다.
또한, 도 43에 도시한 화소(50w")에서는, DTI(201w)가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제21-3의 실시의 형태에서의 화소(50w")도, N+확산층(222)이 형성되어 있기 때문에, PD(71w)가 포화한 때에, PD(71w)로부터의 전하가, 메모리(211w)에 유입하는 일이 없다.
제21-3의 실시의 형태에서의 화소(50w")에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제21-3의 실시의 형태에서의 화소(50w")에 의하면, PD(71w)로부터 메모리(211w)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제21-3의 실시의 형태에서의 화소(50w")에 의하면, 미광 성분을 보다 억제할 수 있다.
<제22의 실시의 형태>
도 44는, 본 기술이 적용된 제22의 실시의 형태에서의 화소(50x)의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 44에 도시한 화소(50x)의 선분(A-A')으로 절단한 때의 화소(50x)의 수직 방향의 단면도는, 도 35에 도시한 단면도가 된다.
제22의 실시의 형태는, 상기한 제14 내지 제19의 실시의 형태의 어느 것에 대해서도 적용할 수 있다. 즉, 이하에 설명하는 제22의 실시의 형태는, PD(71)와 메모리(211)가, 양방 모두 매입형으로 형성되어 있는 경우에 대해서도 적용할 수 있고, PD(71)와 메모리(211)의 일방이 매입형으로 형성되어 있는 경우에도 적용할 수 있다.
여기서는, PD(71)가, 매입형으로 형성되고, 메모리(211)가, 매입형이 아닌 경우를 예로 들어 설명을 계속한다.
제22의 실시의 형태에서의 화소(50x)는, 제21의 실시의 형태에서의 화소(50w)(도 40)와 기본적인 구성은 마찬가지이기 때문에, 그 상세한 설명은 생략한다. 제22의 실시의 형태에서의 화소(50x)는, 제21의 실시의 형태에서의 화소(50w)와 같이, 전송 게이트(271x)를 구비하는 구성으로 되어 있는데, 화소(50x)의 전송 게이트(271x)는, 화소(50w)의 전송 게이트(271w)보다도 길게 형성되어 있다.
또한, 제22의 실시의 형태에서의 화소(50x)의 PD(71w)는, 제21의 실시의 형태에서의 화소(50w)의 PD(71w)보다도 수광면이 크게 형성되어 있다. PD(71x)가 크게 형성되어 있기 때문에, PD(71x)의 1변에 따르도록 형성되어 있는 전송 게이트(271x)도 길게 형성되어 있다. 제22의 실시의 형태에서의 화소(50x)의 PD(71w)는, 제21의 실시의 형태에서의 화소(50w)의 PD(71w)보다도 수광면이 크게 형성되어 있기 때문에, PD(71w)보다도 감도를 향상시킬 수 있다.
도 44를 참조하면, 전송 게이트(271x)는, DTI(82x-2)가 형성되어 있는 변에 따라 형성되어 있다. 판독 게이트(213x)는, L자형으로 형성되고, DTI(82x-6)가 형성되어 있는 변에 따라서, 또한, PD(71x)측에 일방의 선단이 직하로 구부러지는 형상으로 형성되어 있다.
도 45에, 화소(50x)를 상하로 배치한 때의 도면을 도시한다. 화소(50x-1)와 화소(50x-2)를 상하로 배치한 때, 좌우 대칭으로 한 화소(50x)가 상하로 배치된 구성이 된다. 예를 들면, 화소(50x-1)의 전송 게이트(271x-1)는 도면 중 좌측에 배치되고, 화소(50x-2)의 전송 게이트(271x-2)는 도면 중 우측에 배치되어 있다.
화소(50x-1)의 PD(71x-1)와 화소(50x-2)의 PD(71x-2) 사이에, 화소(50x-1)의 메모리 게이트(281x-1)(메모리(211x-1)), 화소(50x-1)의 전송 게이트(261x-1), 및 화소(50x-2)의 판독 게이트(213x-2)가, 직선상에 배치되어 있다.
도 44를 재차 참조하면, PD(71x)는, DTI(201x) 이외의 부분은, Si 기판(70)을 관통하도록 형성된 DTI(82x)로 둘러싸여 있다. 이 DTI(82x)로 둘러싸여 있는 부분은, PD(71x)로부터 메모리(211x)에 광이 누설되는 것을 막을 수 있는 구조로 되어 있다.
DTI(201x)는, Si 기판(70)을 비관통으로 형성되어 있다. 이 DTI(201x)의 부분에서, PD(71x)에 입사한 광이, PD(71x) 이외의 영역에 누설될 가능성이 있다. 그렇지만, PD(71x)로부터, DTI(201x)를 통과하고, 전송 게이트(271x)의 아래의 Pwell 영역(77)을 통과하고, 메모리(211x)에 달하는 거리는 길고, 또한 DTI(201x)의 부근에는, 메모리(211x)는 형성되어 있지 않기 때문에, PD(71x)로부터 메모리(211x)에 광이 누설되는 것을 막을 수 있다.
DTI(201x)는, 메모리(211x)의 장변과 평행하게 되는 위치에 형성되어 있다. 이와 같은 위치에 형성되어 있기 때문에, 입사광이 PD(71x)에 대해 경사 방향으로 입사하고, DTI(201x)의 비관통의 부분에서 광이 누설되었다고 하여도, 그 광은, DTI(82x-6)측에 가서, 메모리(211x)까지 돌아 들어가 달할 가능성은 낮은 구조로 되어 있다.
제22의 실시의 형태에서의 화소(50x)는, PD(71x)와 메모리(211x)가 떨어진 위치에 배치되어 있기 때문에, 미광 성분을 억제할 수 있다.
제22의 실시의 형태에서의 화소(50x)는, PD(71x)와 메모리(211x)가, 제21의 실시의 형태에서의 화소(50w)(도 40)의 구성보다도 떨어진 위치에 배치되어 있기 때문에, 제21의 실시의 형태에서의 화소(50w)보다도, 미광 성분을 억제할 수 있다. 또한, 제21의 실시의 형태에서의 화소(50w)의 PD(71w)보다도, 제22의 실시의 형태에서의 화소(50x)의 PD(71w)는, 수광면적이 넓게 구성되어 있기 때문에, 제21의 실시의 형태에서의 화소(50w)보다도 감도를 향상시킬 수 있다.
도 44에 도시한 화소(50x)에서는, DTI(201x)가 1개만 형성되어 있는 경우를 예시하였지만, 예를 들면, 도 28, 도 29에 도시한 바와 같이, DTI(201t-1)와 DTI(201t-2)에 해당하는 DTI(201x-1)와 DTI(201x-2)의 2개의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제22의 실시의 형태에서의 화소(50x)도, N+확산층(222)이 형성되어 있기 때문에, PD(71x)가 포화한 때에, PD(71x)로부터의 전하가, 메모리(211x)에 유입하는 일이 없다.
제22의 실시의 형태에서의 화소(50x)에 의해서도, 제14의 실시의 형태에서의 화소(50a)와 같은 효과, 즉, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제22의 실시의 형태에서의 화소(50x)에 의하면, PD(71x)로부터 메모리(211x)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제22의 실시의 형태에서의 화소(50x)에 의하면, 미광 성분을 보다 억제할 수 있다.
<제22-2의 실시의 형태>
도 44를 참조하여 설명한 실시의 형태를, 제22-1의 실시의 형태라고 한다. 제22-1의 실시의 형태에서의 화소(50x)는, PD(71x)와 메모리(211x)가 떨어진 위치에 배치되어 있기 때문에, 전송 게이트(271x)가 길게 형성되어 있다. 전송 게이트(271x)가 길게 형성됨에 의해, 전송 효율이 저하될 가능성이 있다.
PD(71x)로부터 메모리(211x)에의 전하의 전송 효율을 향상시키기 위해, 도 46에 도시하는 바와 같은 다단의 전송 게이트를 마련하여도 좋다. 도 46에 도시하는 화소(50x')를, 제22-2의 실시의 형태로 하고, 제22-1의 실시의 형태에서의 화소(50x)와 구별하기 위해, 화소(50x)와 다른 부분에는 대시를 붙여서 기술한다.
도 46은, 본 기술이 적용된 제22-2의 실시의 형태에서의 화소(50x')의 수평 방향의 평면도이다. 도 46에 도시한 화소(50x')의 선분(A-A')으로 절단한 때의 화소(50x')의 수직 방향의 단면도는, 도 37에 도시한 단면도가 된다.
화소(50x')의 전송 게이트(271x')는, 전송 게이트(271x'-1)와 전송 게이트(271x'-2)의 2단 구성이 되어 있는 점이, 도 44에 도시한 화소(50x)와 다르고, 기타의 부분은 동일하다.
이와 같이, 전송 게이트(271x')를 다단으로 구성함으로써, PD(71x)로부터 메모리(211x)에 전하를 전송하는 거리가 길다란 구성이라도, 전송 효율이 악화하는 것을 방지한 전송을 행하는 것이 가능해진다.
또한, 여기서는, 전송 게이트(271x')가 2단인 경우를 예로 들어 설명하였지만, 2단 이상으로 구성되어 있어도 좋다.
도 46에 도시한 화소(50x')에서는, DTI(201x')가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제22-2의 실시의 형태에서의 화소(50x')도, N+확산층(222)이 형성되어 있기 때문에, PD(71x)가 포화한 때에, PD(71x)로부터의 전하가, 메모리(211x)에 유입하는 일이 없다.
제22-2의 실시의 형태에서의 화소(50x')에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제22-2의 실시의 형태에서의 화소(50x')에 의하면, PD(71x)로부터 메모리(211x)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제22-2의 실시의 형태에서의 화소(50x')에 의하면, 미광 성분을 보다 억제할 수 있다.
<제22-3의 실시의 형태>
화소(50x)의 또 다른 구성에 관해 설명한다. 도 47은, 본 기술이 적용된 제22-3의 실시의 형태에서의 화소(50x")의 수평 방향의 평면도이다. 화소(50x")의 선분(A-A')으로 절단한 때의 화소(50x")의 수직 방향의 단면도는, 도 35에 도시한 단면도가 된다. 도 47에 도시한 화소(50x")의 선분(B-B')으로 절단한 때의 화소(50x")의 수직 방향의 단면도는, 도 39에 도시한 단면도가 된다.
제22-3의 실시의 형태에서의 화소(50x")는, 제22-1의 실시의 형태에서의 화소(50x)와 기본적인 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다. 제22-3의 실시의 형태에서의 화소(50x")는, 제22-1의 실시의 형태에서의 화소(50x)에, 드레인 배출부(273x)가 추가되어 있는 점이 다르고, 기타의 부분은 동일하다.
드레인 배출부(273x)는, 전송 게이트(271x")가 형성되어 있는 영역과 DTI(82x-3)와의 사이의 영역에 형성되어 있다. 제20-3의 실시의 형태에서의 화소(50v")와 같이, 도 39를 참조하여 설명한 바와 같이, 드레인 배출부(273x)는, N+확산층(222)(도 35)와 동일한 구성으로 되어 있고, N형의 불순물의 농도가 높은 영역이 되고, 양측에 STI(78")가 형성되어 있다. 또한, 드레인 배출부(273x)는, Si 기판(70z) 내에 형성되어 있는 N+층(274)과 접속되어 있다.
또한, 드레인 배출부(273x)는, 전압(VDD)에 바이어스되어 있다. N+층(274)에 축적된 전하는, 드레인 배출부(273x)에 전압(VDD)이 인가됨에 의해, 드레인 배출부(273x)로부터 배출되는 구성으로 되어 있다.
이와 같이, 드레인 배출부(273x)를 마련함으로써, PD(71x")에 입사된 입사광이, 비관통으로 형성되어 있는 DTI(201x)로부터, 전송 게이트(271x")가 형성되어 있는 측으로 누입되었다고 하여도, N+층(274)에서 광전변환되고, 광전변환된 전하를 드레인 배출부(273x)로부터 배출할 수 있다. 따라서, 미광 성분을 억제할 수 있다.
도 47에 도시한 화소(50x")는, 제22-1의 실시의 형태의 화소(50x)(도 44)에 대해, 드레인 배출부(273x)를 추가한 경우를 예로 들어 설명하였지만, 제22-2의 실시의 형태의 화소(50x')(도 46)에 대해 드레인 배출부(273x)를 추가한 구성으로 하여도 좋다. 즉, 드레인 배출부(273x)를 추가한 구성으로 하고, 다단의 전송 게이트(271x")가 형성되어 있는 구성으로 할 수도 있다.
또한, 도 47에 도시한 화소(50x")에서는, DTI(201x')가 1개만 형성되어 있는 경우를 예시하였지만, 2 이상의 비관통의 DTI가 형성되어 있도록 구성하는 것도 가능하다.
제22-3의 실시의 형태에서의 화소(50x")도, N+확산층(222)이 형성되어 있기 때문에, PD(71x)가 포화한 때에, PD(71x)로부터의 전하가, 메모리(211x)에 유입하는 일이 없다.
제22-3의 실시의 형태에서의 화소(50x")에 의해서도, Dark 특성이 악화하는 것을 막을 수 있다는 효과나, 블루밍을 억제하는 효과를 얻을 수 있다. 또한, 제22-3의 실시의 형태에서의 화소(50x")에 의하면, PD(71x)로부터 메모리(211x)에 전하를 보다 확실하게 이동시킬 수 있다. 또한, 제22-3의 실시의 형태에서의 화소(50x")에 의하면, 미광 성분을 보다 억제할 수 있다.
또한, 상기한 실시의 형태에 있어서, DTI(82)의 측벽에는 P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되어 있는 경우를 예로 들어 설명하였지만, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성되지 않은 화소(50)에 대해서도 본 기술을 적용할 수 있다. 즉, 본 기술은, 고상 확산층을 갖고 있지 않는 화소에 대해서도 적용 가능하다.
또한, DTI(82)는, Si 기판을 관통한 트렌치로 형성되어 있지만, 트렌치 내에는, 차광 재료가 매입되고, 차광벽으로서 기능하도록 구성하는 것도 가능하다.
<제23-1의 실시의 형태>
도 48은, 본 기술이 적용된 제23-1의 실시의 형태에서의 화소(50y)의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 49는, 도 48에 도시한 화소(50y)의 선분(A-A')으로 절단한 때의 화소(50y)의 수직 방향의 단면도이다. 도 50은, 도 48에 도시한 화소(50y)의 선분(B-B')으로 절단한 때의 화소(50y)의 수직 방향의 단면도이다. 도 51은, 도 48에 도시한 화소(50y)의 선분(C-C')으로 절단한 때의 화소(50y)의 수직 방향의 단면도이다.
제23의 실시의 형태(제23-1, 23-2의 실시의 형태)는, 상기한 제14 내지 제22의 실시의 형태의 어느 것에 대해서도 적용할 수 있다. 즉, 이하에 설명하는 제23의 실시의 형태는, PD(71)와 메모리(211)가, 양방 모두 매입형으로 형성되어 있는 경우에 대해서도 적용할 수 있고, PD(71)와 메모리(211)의 일방이 매입형으로 형성되어 있는 경우에도 적용할 수 있다.
제23-1의 실시의 형태에서의 화소(50y)는, 제14의 실시의 형태에서의 화소(50p)(도 19, 도 20)와, 기본점(基本点)의 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 적절히 생략한다.
화소(50y)는, 화소(50p)에 반사 방지막(301)이 추가된 점이 다르다. 또한, 도 48 내지 도 51에 도시한 화소(50y)는, 판독 게이트(213)가, 2개로 나눠진 구성으로 되어 있는 점이, 화소(50p)와 다르다. 또한, 도 48 내지 도 51에 도시한 화소(50y)는, 판독 게이트(213) 등의 각 게이트가, 2개의 종형 트랜지스터 트렌치를 갖는 구성으로 되어 있는 점도 화소(50p)와 다르다.
도 49에 도시한 화소(50y)의 단면도를 참조하면, Pwell 영역(77)의 상층(배선층측)에, 반사 방지막(301)이 형성되어 있다. 도 48에 도시한 화소(50y)의 평면도를 참조하면, 반사 방지막(301)은, 판독 게이트(213y), 전송 게이트(271y), 기록 게이트(216y), 및 판독 게이트(220y)가 배치되어 있는 영역으로, 비관통으로 형성되어 있는 DTI(201)상을 포함하는 영역에, 형성되어 있다.
Si 기판(70)과 배선층(79)(도 49에서는 부도시)의 계면 부근에서, 반사가 일어날 가능성이 있다. PD(71y)에 입사한 광이, 비관통의 DTI(201y)이고, Si 기판(70)과 배선층(79)의 계면 부근에서 반사하고, 메모리(211y)측에 입사하여 버릴 가능성이 있다. 계면 부근에서의 반사를 방지하고, 메모리(211y)에의 광의 누입을 억제하기 위해, 계면 부근에 반사 방지막(301)이 형성되어 있다.
반사 방지막(301)의 재료로서는, 질화실리콘(SiN), 산화하프늄(HfO2), 산화알루미늄(Al2O3), 산화지르코늄(ZrO2), 산화탄탈(Ta2Ta5), 산화티탄(TiO2), 산화란탄(La2O3), 산화프라세오디뮴(Pr2O3), 산화세륨(CeO2), 산화네오디늄(Nd2O3), 산화프로메튬(Pm2O3), 산화사마륨(Sm2O3), 산화유로퓸(Eu2O3), 산화가돌리늄(Gd2O3), 산화테르븀(Tb2O3), 산화디스프로슘(Dy2O3), 산화홀뮴(Ho2O3), 산화툴륨(Tm2O3), 산화이테르븀(Yb2O3), 산화루테튬(Lu2O3), 산화이트륨(Y2O3) 등을 사용할 수 있다.
반사 방지막(301)이 형성되어 있음으로써, 계면 부근에서의 반사를 억제할 수 있다.
반사 방지막(301)을 마련함으로써, 계면 부근에서의 전하의 전송 효율이 저하될 가능성이 있기 때문에, 도 49, 도 50에 도시한 바와 같이 PD(71y)로부터 전하를 판독하고, 메모리(211y)에 전하를 전송한 게이트를, 2개로 나눈 구성으로 한다. 여기서, 비교를 위해, 도 20을 재차 참조한다. 도 20에 도시한 화소(50p)는, PD(71p)로부터 전하를 판독하고, 메모리(211)에 전송하는 게이트는, 종형 트랜지스터 트렌치(214)를 구비한 판독 게이트(213)로 구성되어 있다.
도 49에 도시한 화소(50y)의 구성은, PD(71y)로부터의 전하를 판독하는 판독 게이트(213y-1)와, 판독된 전하를 메모리(211y)에 전송하는 전송 게이트(271y-1)로 구성되어 있다. 판독 게이트(213y-1)는, 종형 트랜지스터 트렌치(214y)를 구비하는 구성으로 되어 있다.
화소(50p)의 판독 게이트(213)에 해당하는 게이트는, 화소(50y)에서는, 판독 게이트(213y-1)와 전송 게이트(271y-1)로부터 구성되어 있다. 이와 같이, PD(71y)로부터 전하를 판독하는 게이트와 전송하는 게이트를 별개로 마련함으로써, 측면을 이용한 전하의 전송을 행할 수 있게 되고, 계면 부근에 반사 방지막(301)을 형성하는 경우라도, 전송 효율을 떨어뜨리는 일 없이 전송을 할 수가 있다.
또한 도 48에 도시한 바와 같이, 판독 게이트(213y), 전송 게이트(271y), 기록 게이트(216y), 및 판독 게이트(220y)는, 각각 2개씩 형성되어 있다. 환언하면, 판독 게이트(213y), 전송 게이트(271y), 기록 게이트(216y), 및 판독 게이트(220y)를 1조(組)로 한 경우, 이들의 판독이나 기록에 관한 게이트가 2조 형성되어 있다.
이와 같이 판독이나 기록에 관한 게이트가 2조 형성되어 있음으로써, 판독이나 기록에 관한 효율을 높인 것이 가능해진다.
또한, 여기서는, 판독 게이트(213y-1)와 전송 게이트(271y-1)를 구비하는 경우를 예로 들어 설명을 계속하지만, 반사 방지막(301)의 재료나 반사 방지막(301)을 형성하는 부분(예를 들면, 게이트 직하에는 형성하지 않는다) 등을 적절하게 설계함으로써, 도 20에 도시한 화소(50p)와 같이, 하나의 판독 게이트(213)를 갖는 구성으로 하는 것도 가능하다. 또한, 판독이나 기록에 관한 게이트가 2조 형성되어 있는 경우를 예로 들어 설명을 계속하지만, 1조인 경우나, 2조 이상인 경우라도 본 기술을 적용할 수 있다.
도 49를 참조하면, 전송 게이트(271y-1)는, 비관통의 DTI(201y)상에 배치되고, 그 패여짐의 깊이는, 종형 트랜지스터 트렌치(214y, 217y, 219y)보다도 얕게 형성되어 있다.
도 49에 굵은 화살표로 도시한 바와 같이, PD(71y)에 입사하여 온 광이, 전송 게이트(271y-1)의 저부에 닿아 반사하는 광이 있다. 이 반사한 광은, DTI(201y)에 닿아 PD(71y) 내로 되돌아온다. 비관통으로 형성되어 있는 DTI(201y)의 부분이 있어도, 전송 게이트(271y)가 형성되어 있는 부분에서는, PD(71y)로부터 메모리(211y)에 광이 누입되는 것은 억제되어 있다.
또한, 도 50을 참조하면, 게이트가 형성되지 않은 부분은, PD(71y)에 입사하여 온 광이, 비관통으로 형성되어 있는 DTI(201z)부근에 도달하였다고 하여도, 반사 방지막(301)이 형성되어 있음에 의해, 계면 부근에서의 반사는 억제되기 때문에, 메모리(211y)에 광이 누설되는 것을 억제할 수 있다.
또한, 도 51을 참조하면, 전송 게이트(271y-1)와 전송 게이트(271y-2) 사이에 PD(71y)측부터의 광이 들어갔다고 하여도, 반사 방지막(301)이 형성되어 있음에 의해, 계면 부근에서 광의 반사는 발생하지 않고, 광은 배선층(79)측으로 빠져나가기 때문에, PD(71y)측부터 메모리(211)측에 광이 누입되는 것을 막을 수 있다.
이와 같이, PD(71y)측부터 메모리(211y)에 광이 누설된 것을 억제할 수 있기 때문에, PLS(Parasitic Light Sensitivity)를 개선할 수 있다.
<제23-2의 실시의 형태>
화소(50y)의 다른 구성에 관해 설명한다. 도 52는, 본 기술이 적용된 제23-2의 실시의 형태에서의 화소(50y')의 수직 방향의 단면도이다. 도 52에 도시한 단면도는, 도 48에 도시한 화소(50y)의 선분(A-A')으로 절단한 때의 단면도이다. 또한, 제23-2의 실시의 형태에서의 화소(50y')의 구성에서, 도 48에 도시한 화소(50y)의 선분(B-B')으로 절단한 때의 단면은, 도 50에 도시한 화소(50y)의 단면도와 마찬가지로 된다.
제23-2의 실시의 형태에서의 화소(50y')는, 제23-1의 실시의 형태에서의 화소(50y)와 기본적인 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 생략한다. 제23-2의 실시의 형태에서의 화소(50y')는, 제23-1의 실시의 형태에서의 화소(50y)의 각 게이트가 Si 기판(70)에 매입된 구성으로 되어 있는 점이 다르고, 기타의 점은 동일하다.
도 49를 재차 참조하면, 예를 들면, 판독 게이트(213y-1)는, PD(71y)에 대해 수직 방향과 수평 방향으로 형성되고, 수직 방향으로 형성되어 있는 판독 게이트(213y-1)(종형 트랜지스터 트렌치(214y))는, PD(71y)에 접하도록 형성되어 있다.
도 52를 참조하면, 예를 들면, 판독 게이트(213y'-1)는, PD(71y')에 대해 수직 방향으로 형성되고, 수직 방향으로 형성되어 있는 판독 게이트(213y'-1)(종형 트랜지스터 트렌치(214y)에 해당하는 부분)는, PD(71y)에 접하도록 형성되어 있다.
이와 같이, 판독 게이트(213y'-1)는, Si 기판(70z) 내에 매입되어 형성되어 있다. 또한, 매입되어 형성되어 있는 판독 게이트(213y'-1)에는 콘택트가 접속되어 있지만, 도 52에는 도시하고 있지 않다.
전송 게이트(271y'), 기록 게이트(216y'), 및 판독 게이트(220y')도, 판독 게이트(213y')와 같이, Si 기판(70)에 매입되어 형성되어 있다. 환언하면, 판독 게이트(213y'), 전송 게이트(271y'), 기록 게이트(216y'), 및 판독 게이트(220y')는, 종형 트랜지스터 트렌치에 해당하는 부분으로 구성되어 있다.
제23-2의 실시의 형태와 같이, 게이트를 Si 기판(70)에 매입하여 형성하는 실시의 형태는, 상기한 제1 내지 제22의 실시의 형태의 화소(50)에 대해서도 적용할 수 있다. 이와 같은 구성에서는, PD(71y')로부터 메모리(211y')에의 전하의 전송은, Si 기판(70)의 표면을 이용하지 않고, 매입으로 형성되어 있는 게이트의 측면이 이용되어 행하여진다.
이와 같은 게이트를 갖는 화소(50y')는, Si 기판(70)에 매입형의 게이트를 형성하기 위한 패여짐을 형성하고, 전면(全面)에 폴리실리콘을 성막하고, 에치백함으로써 형성할 수 있다.
제23-2의 실시의 형태에서도, 제23-1의 실시의 형태와 같이, Si 기판(70)상의 게이트가 형성되어 있는 영역 부근으로, 비관통의 DTI(201y')상을 포함하는 영역에는, 반사 방지막(301y')이 형성되어 있다.
따라서, 제23-1의 실시의 형태에서의 화소(50y)와 같이, 제23-2의 실시의 형태에서의 화소(50y')에서도, 계면 부근에서 광의 반사는 발생하지 않고, PD(71y')측부터 메모리(211y')측에 광의 누입되는 것을 막을 수 있다.
또한, 게이트의 저부에서 반사한 광에 의한 영향도 저감시킬 수 있다. 도 51을 재차 참조하면, 예를 들면, PD(71y)로부터의 광이, 반사 방지막(301)을 투과하고, 판독 게이트(213y-1)의 저부(PD(71y)에 대해 수평 방향으로 형성되어 있는 부분)에 닿은 경우, 저부에서 반사하고, PD(71y)에 광이 되돌아오거나, 메모리(211y)측으로 누입되거나 할 가능성이 있다.
제23-2의 실시의 형태에서의 화소(50y')(도 52)는, PD(71y')에 대해 수평 방향으로 형성되어 있는 부분이 없기 때문에, 판독 게이트(213y')의 저부에 광이 닿는 일은 없고, 투과되기 때문에, PD(71y')에 광이 되돌아오거나, 메모리(211y')측으로 누입되거나 하는 것을 없앨 수 있다. 따라서, 보다 PLS를 개선할 수 있다.
이와 같이, PD(71y)측부터 메모리(211y)에 광이 누설되는 것을 억제할 수 있기 때문에, PLS를 개선할 수 있다.
<제24-1의 실시의 형태>
도 53은, 본 기술이 적용된 제24-1의 실시의 형태에서의 화소(50z)의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 54는, 도 53에 도시한 화소(50z)의 선분(A-A')으로 절단한 때의 화소(50z)의 수직 방향의 단면도이다.
제23의 실시의 형태는, 상기한 제14 내지 제23의 실시의 형태의 어느 것에 대해서도 적용할 수 있다. 즉, 이하에 설명하는 제24의 실시의 형태는, PD(71)와 메모리(211)가, 양방 모두 매입형으로 형성되어 있는 경우에 대해서도 적용할 수 있고, PD(71)와 메모리(211)의 일방이 매입형으로 형성되어 있는 경우에도 적용할 수 있다.
제24의 실시의 형태에서의 화소(50z)는, 제14의 실시의 형태에서의 화소(50p)(도 19, 도 20)와, 기본점의 구성은 마찬가지이기 때문에, 같은 부분에는 동일한 부호를 붙이고, 그 설명은 적절히 생략한다.
화소(50z)는, 판독 게이트(213z)가, 비관통의 DTI(201z)의 근처에 배치되어 있는 점이, 화소(50p)와 다르고, 기타의 점은 마찬가지이다. 도 54를 참조하면, 판독 게이트(213z)의 종형 트랜지스터 트렌치(214z)는, DTI(201z)에 접하지 않지만, 가능한 한 가까운 위치에 배치되어 있다. 또한, 도 53의 평면도를 참조하면 판독 게이트(213z)는, 비관통의 DTI(201z)의 개구부(도면 중 종방향 길이)보다도 길게 형성되어 있다.
판독 게이트(213z)(의 종형 트랜지스터 트렌치(214z))를, 비관통의 DTI(201z)의 근방에 형성함으로써, 종형 트랜지스터 트렌치(214z)를, PD(71z)로부터 메모리(211z)에 누출된 광을 차광하는 차광벽으로서 기능시킬 수 있다. 이에 관해, 도 55를 참조하여 설명한다.
도 55는, 제14의 실시의 형태에서의 화소(50p)이고, 도 20에 도시한 화소(50p)의 단면도이다. 도 55를 참조하면, PD(71p)측부터, 비관통의 DTI(201)의 비관통의 부분에 광이 도달하면, Si 기판(70)의 계면이나, 판독 게이트(213p)에 의해 반사하여, 메모리(211p)측에 누입되어 버릴 가능성이 있다.
도 54에 도시한 바와 같이, 비관통의 DTI(201z)와 종형 트랜지스터 트렌치(214z)와의 사이를, 가능한 한 접근하여 형성함으로써, PD(71p)측부터 DTI(201)의 비관통의 부분에 광이 도달하는 일 없이, 종형 트랜지스터 트렌치(214z)에 닿기 때문에, 메모리(211)측에 도달한 것을 막을 수 있다.
종형 트랜지스터 트렌치(214z)는, 도 53에 도시하는 바와 같이, 비관통의 DTI(201)의 길이, 환언하면, 관통의 DTI(82) 중 게이트를 마련하기 위해 비관통으로 형성되어 있는 부분(이하, 개구부라고 기술한다)의 길이보다도 길게 형성되어 있다. 환언하면, 종형 트랜지스터 트렌치(214z)는, 개구부(비관통의 부분)를 덮도록 형성되어 있다.
개구부가 종형 트랜지스터 트렌치(214z)에 의해 덮임으로써, PD(71)측부터 불필요한 광이, 메모리(211)측에 누입되는 것을 막을 수 있다.
이와 같이, 종형 트랜지스터 트렌치(214z)를 DTI(201z)에 접근하여 형성함으로써, PLS를 개선할 수 있다. 종형 트랜지스터 트렌치(214z)와 DTI(201z)와의 거리에 관해, 도 56을 참조하여 설명한다.
종형 트랜지스터 트렌치(214z)를 포함하는 판독 게이트(213z)는, 폴리실리콘으로 형성되어 있다. 종형 트랜지스터 트렌치(214z)는, Si 기판(70)에 패여짐이 형성되고, 그 패여짐의 부분에 폴리실리콘이 충전됨으로써 형성된다. 종형 트랜지스터 트렌치(214z)와 Si 기판(70) 사이에는, 게이트 산화막(224)이 형성되어 있다.
종형 트랜지스터 트렌치(214z)의 측벽(게이트 산화막(224)의 측벽)과 DTI(201)의 측벽 사이의 거리를 거리(d)로 하였을 때, 거리(d)는, 한 예로서, 50 내지 500㎚ 정도가 된다.
거리(d)가 50㎚보다 작은 경우, 종형 트랜지스터 트렌치(214z)와 DTI(201z)가 접촉할 가능성이 있다. 접촉하지 않는 정밀도로, 종형 트랜지스터 트렌치(214z)와 DTI(201z)를 각각 형성할 수 있는 경우, 거리(d)는, 50㎚ 이하로 되어 있어도 좋다. 거리(d)가 500㎚보다 큰 경우, 종형 트랜지스터 트렌치(214z)와 DTI(201z)와의 거리가 너무 떨어져서, 종형 트랜지스터 트렌치(214z)의 차광벽으로서의 기능이 저하될 가능성이 있다.
또한, 게이트 산화막(224)을 두껍게 형성함으로써, 차광벽으로서의 기능을 보다 향상시키도록 하여도 좋다. 종형 트랜지스터 트렌치(214z)의 결정 방위가, <110>면이 되도록 작성함으로써, 게이트 산화막(224)이 두꺼워지기 때문에, 차광 성능을 향상시킬 수 있다.
이와 같이, PD(71)측부터 메모리(211z)에 광이 누설된 것을 억제할 수 있기 때문에, PLS를 개선할 수 있다.
또한, 제24-1의 실시의 형태의 화소(50z)에 대해, 제23의 실시의 형태를 적용하여, 반사 방지막(301)이 마련된 구성으로 하거나, 예를 들면, 판독 게이트(213z)가 2개의 종형 트랜지스터 트렌치(214z)를 구비하는 구성으로 하거나 하여도 좋다.
<제24-2의 실시의 형태>
도 57은, 본 기술이 적용된 제24-2의 실시의 형태에서의 화소(50z')의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 58은, 도 57에 도시한 화소(50z')의 선분(A-A')으로 절단한 때의 화소(50z')의 수직 방향의 단면도이다.
제24-2의 실시의 형태에서의 화소(50z')의 기본적인 구성은, 제24-1의 실시의 형태에서의 화소(50z)(도 53, 도 54)의 구성과 마찬가지이다. 화소(50z')는, 차광성을 높이기 위해, 종형 트랜지스터 트렌치(214z')에, 차광성이 높은 재료가 매입되어 있는 점이, 화소(50z)와 다르고, 기타의 점은 동일하다.
도 57, 도 58을 참조하면, 판독 게이트(213z')(의 종형 트랜지스터 트렌치(214z'))가 DTI(201z')에 가까운 위치에 형성되고, DTI(201z')의 비관통의 부분(개구부)을 덮도록 형성되어 있는 점은, 상기한 제24-1의 실시의 형태에서의 화소(50z)와 마찬가지이다. 화소(50z')는, 또한, 종형 트랜지스터 트렌치(214z')의 내부에, 차광 부재(305)가 형성되어 있는 점이, 화소(50z)와 다르다.
차광 부재(305)는, 차광성이 높은 재료이고, 예를 들면, 티탄(Ti), 질화티탄(TiN), 텅스텐(W), 알루미늄(Al), 질화텅스텐(WN) 등의 단층의 금속막을 사용할 수 있다. 또한, 차광 부재(305)로서, 이들 금속의 적층막(예를 들면, 티탄과 텅스텐의 적층막이나, 질화티탄과 텅스텐의 적층막 등)을 사용하여도 좋다.
또한, 차광 부재(305)의 주위에 형성되어 있는 폴리실리콘의 층과의 굴절율의 차이로 차광성을 갖게 하도록 형성할 수도 있고, 차광 부재(305)로서, 예를 들면, SiO2를 사용하여도 좋다.
차광 부재(305)를 종형 트랜지스터 트렌치(214z') 내에 형성함으로써, 보다 차광 성능을 높일 수 있고, PD(71z')측부터 메모리(211z')에 광이 누설되는 것을 억제할 수 있기 때문에, PLS를 개선할 수 있다.
<제24-3의 실시의 형태>
도 59는, 본 기술이 적용된 제24-3의 실시의 형태에서의 화소(50")의 수평 방향의 평면도이고, 배선층측에서 본 때의 도면이다. 도 60은, 도 59에 도시한 화소(50")의 선분(A-A')으로 절단한 때의 화소(50")의 수직 방향의 단면도이다.
제24-3의 실시의 형태에서의 화소(50")의 기본적인 구성은, 제24-2의 실시의 형태에서의 화소(50z')(도 57, 도 58)의 구성과 마찬가지이다. 화소(50")는, 제24-2의 실시의 형태에서의 화소(50z')와 같이, 차광 성능을 보다 높인 구성으로 되어 있다. 화소(50")의 종형 트랜지스터 트렌치(214") 내에는, 차광 부재(305) 대신에 중공부(中空部)(308)가 형성되어 있는 점이, 화소(50z')와 다르고, 기타의 점은 동일하다.
도 59, 도 60을 참조하면, 판독 게이트(213")(의 종형 트랜지스터 트렌치(214"))가 DTI(201")에 가까운 위치에 형성되고, DTI(201")의 비관통의 부분(개구부)을 덮도록 형성되어 있는 점은, 상기한 제24-1의 실시의 형태나 제24-2의 실시의 형태에서의 화소(50z)(50z')와 마찬가지이다.
중공부(308)는, 도 61에 도시하는 바와 같은 구성으로 되어 있다. 종형 트랜지스터 트렌치(214")를 포함하는 판독 게이트(213")는, 폴리실리콘으로 형성되어 있다. 종형 트랜지스터 트렌치(214")는, Si 기판(70")에 패여짐이 형성되고, 그 패여짐의 부분에 폴리실리콘이 충전됨으로써 형성된다. 종형 트랜지스터 트렌치(214")와 Si 기판(70")의 사이에는, 게이트 산화막(224")이 형성되어 있다.
또한, 종형 트랜지스터 트렌치(214") 내에는, 중공부(308)가 형성되어 있다. 이와 같이, 중공부(308)를 형성함으로써, 폴리실리콘과 중공과의 굴절율의 차이로부터, 중공부(308)로의 광의 투과가 억제되어, 종형 트랜지스터 트렌치(214")를 차광부로서 기능시킬 수 있다.
중공부(308)를 종형 트랜지스터 트렌치(214") 내에 형성함으로써, 보다 차광 성능을 높일 수 있고, PD(71")측부터 메모리(211")에 광이 누설되는 것을 억제할 수 있기 때문에, PLS를 개선할 수 있다.
<제24-4의 실시의 형태>
도 62는, 본 기술이 적용된 제25-4의 실시의 형태에서의 화소(50"')의 단면도이고, 도 53에 도시한 화소(50z)의 선분(A-A')으로 절단한 때의 단면도이다.
제24-1 내지 24-3의 실시의 형태에서는, 판독 게이트(213z)(의 종형 트랜지스터 트렌치(214))가 DTI(201z)에 가까운 위치에 형성되어 있는 경우를 예로 들어 설명하였지만, 또한 기록 게이트(216)(의 종형 트랜지스터 트렌치(217))도 DTI(201z)에 가까운 위치에 형성되어 있도록 하는 것도 가능하다.
도 62에 도시한 제24-4의 실시의 형태에서의 화소(50"')는, 판독 게이트(213"')(의 종형 트랜지스터 트렌치(214"'))가 DTI(201"')에 가까운 위치에 형성되고, 또한 기록 게이트(216"')(의 종형 트랜지스터 트렌치(217"'))도 DTI(201"')에 가까운 위치에 형성되어 있다.
이와 같이, 종형 트랜지스터 트렌치(217"')도 DTI(201"')에 가까운 위치에 배치함으로써, PD(71"')측부터 메모리(211"')측에 광의 누입되는 것을 보다 억제할 수 있다. 따라서, PLS를 개선할 수 있다.
도 62는, 제24-1의 실시의 형태에서의 화소(50z)에 24-4의 실시의 형태를 적용한 경우를 도시하였지만, 제24-2의 실시의 형태에서의 화소(50z')에 제24-4의 실시의 형태를 적용하는 것도 가능하다. 즉, 종형 트랜지스터 트렌치(214"')와 종형 트랜지스터 트렌치(217"')의 어느 일방 또는 양방에 차광 부재(305)가 형성되어 있는 구성으로 하는 것도 가능하다.
또한, 제24-3의 실시의 형태에서의 화소(50")에 제24-4의 실시의 형태를 적용하고, 종형 트랜지스터 트렌치(214"')와 종형 트랜지스터 트렌치(217"')의 어느 일방 또는 양방에 중공부(308)가 형성되어 있는 구성으로 하는 것도 가능하다.
<강전계(强電界) 영역의 형상에 관해>
상기한 제1 내지 제24의 실시의 형태에서의 화소(50)는, 예를 들면, 도 63에 도시한 바와 같이, 평면시에 있어서, DTI(82)에 둘러싸이도록 형성되어 있다. DTI(82)의 측벽에는, P형 고상 확산층(83)과 N형 고상 확산층(84)이 형성됨에 의한 PN 접합 영역이 형성되어 있고, 이 PN 접합 영역은, 강전계 영역을 형성하고 있다. 또한, 상기 및 이하의 설명에서, PN 접합 영역은, P형 고상 확산층(83)과 N형 고상 확산층(84)만으로 구성되어 있는 경우를 포함하는 것은 물론이지만, 그 P형 고상 확산층(83)과 N형 고상 확산층(84) 사이에 공핍층(空乏層) 영역이 존재하고 있는 경우도 포함된다.
도 63에 도시한 바와 같이, PD(71)는, N형 고상 확산층(84)으로 둘러싸여 있다. 그 N형 고상 확산층(84)은, P형 고상 확산층(83)으로 둘러싸여 있다. 또한, P형 고상 확산층(83)은, DTI(82)로 둘러싸여 있다.
상기한 바와 같이, P형 고상 확산층(83)과 N형 고상 확산층(84)에 의해 PN 접합 영역이 형성되고, 강전계 영역이, PD(71)의 주위에 형성되어 있음에 의해, 포화 전하량을 향상시킬 수 있다. 평면시에 있어서, 도 20에 도시한 바와 같이, PN 접합 영역을 직선 형상으로 형성하는 경우보다도 포화 전하량을 더욱 향상시키는 PN 접합 영역의 형상에 관해 이하에 설명을 가한다.
이하에, 강전계 영역의 형상에 관해 제25 내지 제27의 실시의 형태로서 설명하지만, 이 제25 내지 제27의 실시의 형태의 어느 하나의 실시의 형태와, 상기한 제1 내지 제24의 실시의 형태의 어느 하나를 조합시키는 것이 가능하다.
또한, 제25 내지 제27의 실시의 형태에서는, 제14 내지 24의 실시의 형태로서 설명한 메모리(211)를 갖는 화소를 예로 들어 설명을 계속하지만, 제1 내지 13의 실시의 형태로서 설명한 메모리(211)를 갖지 않는 화소에 대해서도 적용할 수 있다.
또한, 상술 및 이하에 설명에 있어서, PN 접합 영역은, DTI(82)측부터 PD(71)측으로 P형 고상 확산층(83), N형 고상 확산층(84)의 순서로 배치되어 있는 경우를 예로 들어 설명하지만, PD(71)의 구성에 따라서는, DTI(82)측부터 PD(71)측으로 N형 고상 확산층(84), P형 고상 확산층(83)의 순서로 배치되어 있는 PN 접합 영역이라도 좋다. DTI(82)의 측벽에 마련되어 있는 PN 접합 영역은, 제1의 불순물을 포함하는 제1의 불순물 영역과 제2의 불순물을 포함하는 제2의 불순물 영역으로 구성되고, 제1의 불순물을 N형의 불순물로 하고, 제2의 불순물을 P형의 불순물이라고 한 경우, 또는 제1의 불순물을 P형의 불순물로 하고, 제2의 불순물을 N형의 불순물로 한 경우에, 본 기술을 적용할 수 있다.
또한, 상기 및 이하에 설명하는 P형 또는 N형이란, 소정의 재료에 대해, P형으로서 기능하는 또는 N형으로서 기능하는 경우를 나타낸다고 한다. 여기서는, Si 기판(70)을 이용한 화소를 예로 들어 설명하고 있기 때문에, Si(실리콘)에 대해, P형으로서 기능하는 불순물을 P형의 불순물로 하고, N형으로서 기능하는 불순물을 N형의 불순물로서 취급하는 경우를 예로 들어 설명을 행한다.
<제25의 실시의 형태>
도 64는, 본 기술이 적용된 제25의 실시의 형태에서의 화소(50aa)의 수평 방향의 단면도(평면도)이다.
제25의 실시의 형태에서의 화소(50aa)는, PD(71aa)와 메모리(211aa)를 둘러싸는 강전계 영역에 요철이 있는 형상으로 되어 있다. 도 64에 도시한 화소(50aa)를 참조하면, 화소(50aa)에 포함되는 PD(71aa)와 메모리(211aa)에 주목한 때, PD(71aa)와 메모리(211aa)를 둘러싸는 변의 DTI(82aa)는, 볼록부(오목부)를 갖는 형상으로 형성되어 있다.
여기서는, 볼록부로 기술하여 설명을 계속하지만, 기준으로 하는 변을 어디로 하는지에 따라, 기준으로 하는 변에 대해 볼록이 되는지 오목인지는 다르다. 여기서는, DTI(82aa)중 직선 형상으로 연속적으로 형성되어 있는 부분(도 63에서 DTI(82)로서 기술한 부분)를 기준으로 하여, 그 기준으로 한 DTI(82aa)에 대해 돌기하고 있는 부분을 볼록부로서 기술하여, 설명을 계속한다.
DTI(82aa)의 형상에 맞추어서, P형 고상 확산층(83aa)도 볼록부를 갖는 형상으로 형성되어 있다. 또한, P형 고상 확산층(83aa)의 형상에 맞추어서, N형 고상 확산층(84aa)도 볼록부(P형 고상 확산층(83aa)의 볼록부의 부분은, N형 고상 확산층(84aa)의 오목부가 된다)를 갖는 형상으로 형성되어 있다.
P형 고상 확산층(83aa)에 볼록부를 마련함으로써, N형 고상 확산층(84aa)과 접하는 면적을 늘릴 수 있다. P형 고상 확산층(83aa)과 N형 고상 확산층(84aa)으로 형성되는 PN 접합 영역이 늘리는 것으로 되기 때문에, 강전계 영역이 늘리게 된다. 강전계 영역이 커짐으로써, 강전계 영역에서 유지할 수 있는 전하량이 증가하고, 포화 전하량을 향상시킬 수 있다.
도 64에 도시한 화소(50aa)에서는, 예를 들면, PD(71aa)와 메모리(211aa)를 둘러싸는 4변 중의 1변에 형성되어 있는 DTI(82aa)의 변에는, 3개의 볼록부가 형성되어 있는 예를 도시하였다. 이 볼록부의 수는, 한 예이고, 1 이상 형성되어 있으면 좋다. 또한, 형상도, 4각형상이 아니라, 다른 형상이라도 좋다. 다른 형상으로서는, 제26의 실시의 형태로서 후술하는 바와 같은 삼각형상이라도 좋다.
또한, 도 64에 도시한 화소(50aa)에서는, PD(71aa)와 메모리(211aa)를 둘러싸는 4변에 각각 3개의 볼록부가 형성되어 있는 예를 도시하지만, 4변 중의 적어도 1변에 볼록부가 형성되어 있는 구성으로 하는 것도 가능하다. 도시는 하지 않지만, 4변 중의 1변, 2변 또는 3변에, 볼록부를 마련한 구성으로 하여도 좋다.
볼록부를 마련함으로써, 강전계 영역을 크게 할 수 있지만, PD(71aa)의 수광면적이 작아질 가능성이 있다. 볼록부의 크기는, PD(71aa)의 크기와의 관계로 설정할 수 있다. 또한, 볼록부의 크기는, 상기한 바와 같이, 볼록부를 마련하는 변(1 내지 4변 중의 몇변에 마련하는지)을 설정함으로써 조정할 수 있다. 또한, 볼록부 자체의 크기를 조정한 것으로도, 강전계 영역의 크기를 조정할 수 있다.
또한, 볼록부를 마련함으로써, 강전계 영역을 크게 할 수 있기 때문에, 메모리(211aa)의 크기를, 볼록부를 마련하지 않는 경우보다도 작게 할 수 있다. 메모리(211aa)를 작게 하는 만큼, PD(71aa)를 크게 할 수 있고, PD(71aa)의 수광 감도를 향상시킬 수 있다.
이와 같이, P형 고상 확산층(83)에 볼록부를 형성함으로써, P형 고상 확산층(83)과 N형 고상 확산층(84)의 접합 면적을 확대할 수 있기 때문에, 포화 전하량을 향상시킬 수 있다. 이 경우, PD(71aa)와 메모리(211aa)의 포화 전하량을 각각 향상시킬 수 있다. 또한, 메모리(211aa)를 작게 하고, PD(71aa)를 크게 형성하는 것도 가능해진다.
<제26의 실시의 형태>
도 65는, 본 기술이 적용된 제26의 실시의 형태에서의 화소(50ab)의 평면도이다.
제26의 실시의 형태에서의 화소(50ab)는, 제25의 실시의 형태에서의 화소(50aa)와 같이 PD(71ab)와 메모리(211ab)를 둘러싸는 강전계 영역에 요철이 있는 형상으로 되어 있다. 도 65에 도시한 화소(50ab)의 볼록부는, 삼각형상인 점이, 도 64에 도시한 화소(50aa)와 다르고, 기타의 점은 기본적으로 마찬가지이기 때문에, 중복되는 설명은 생략한다.
도 65에 도시한 화소(50ab)에서는, PD(71)를 둘러싸는 4변 중 4변에 볼록부가 형성되어 있는 예를 도시하였다. PD(71)를 둘러싸는 4변 중 적어도 1변에 볼록부가 형성되어 있는 구성으로 할 수 있고, 4변 중의 1변, 2변, 3변 또는 4변에 볼록부가 형성되어 있는 구성으로 할 수 있다.
도 65에 도시한 화소(50ab)에서는, 예를 들면, PD(71ab)와 메모리(211ab)를 둘러싸는 4변 중의 좌측에 형성되어 있는 DTI(82ab)의 변에는, 2개의 삼각형상의 볼록부가 형성되어 있는 예를 도시하였다. 이 볼록부의 수는, 한 예이고, 1 이상 형성되어 있으면 좋다. 또한, 형상도, 삼각형상이라도, 정점(頂点)이 동글게 되어 있거나, 삼각을 구성하는 변이 직선이 아니라 곡선이거나 하여도 좋다. 또한, 삼각형상이 아니라, 반원이나 타원에 가까운 형상이나, 다각형이라도 좋다.
제26의 실시의 형태에서의 화소(50ab)도, 제25의 실시의 형태에서의 화소(50aa)와 같이, P형 고상 확산층(83aa)의 길이를, PD(71aa)를 둘러싸는 4변 중의 평행하게 배치되어 있는 2변의 사이의 길이보다도 길어지도록 형성할 수 있기 때문에, PN 접합 면적을 늘릴 수 있고, 강전계 영역을 크게 할 수 있다. 환언하면, DTI(82ab)의 측벽의 길이를, PD(71ab)와 메모리(211ab)를 둘러싸는 DTI(82ab) 중의 평행하게 배치되어 있는 DTI(82ab)의 사이의 길이보다도 길게 형성함으로써, PN 접합 면적을 늘릴 수 있고, 강전계 영역을 크게 할 수 있다.
이와 같이, P형 고상 확산층(83)에 볼록부를 형성함으로써, P형 고상 확산층(83)과 N형 고상 확산층(84)의 접합 면적을 확대할 수 있기 때문에, 포화 전하량을 향상시킬 수 있다. 이 경우, PD(71ab)와 메모리(211ab)의 포화 전하량을 각각 향상시킬 수 있다. 또한, 메모리(211ab)를 작게 하고, PD(71ab)를 크게 형성하는 것도 가능해진다.
<제26의 실시의 형태>
도 66은, 본 기술이 적용된 제26의 실시의 형태에서의 화소(50ac)의 평면도이다. 도 67은, 도 66에 도시한 화소(50ac)의 선분(B-B')으로 절단한 때의 화소(50ac)의 수직 방향의 단면도이다.
제26의 실시의 형태에서의 화소(50ac)는, 강전계 영역을 확대하기 위해, 메모리(211ac)의 일부에, 강전계 확대 영역이 형성되어 있다. 강전계 확대 영역은, 강전계 영역을 확대하기 위해 형성된 PN 접합 영역이고, 도 66에서는, 메모리(211ac)의 영역의 네모퉁이 부근에 각각 4각형상의 강전계 영역이 형성되어 있는 예를 도시하였다.
메모리(211ac)의 영역의 네모퉁이 부근에 각각 형성되어 있는 4각형상의 강전계 영역(311-1 내지 311-4)은, 메모리(211ac)나 PD(71ac)의 주위에 형성되어 있는 강전계 영역과 같은 구성이 되고, 중심부에 Si 기판(70)을 관통한 DTI(312)가 형성되고, 그 주위에 P형 고상 확산층(313)이 형성되어 있다. 또한 P형 고상 확산층(313)의 주위에 N형 고상 확산층(314)이 형성되어 있다.
도 66에 도시한 예에서는, 4각형상의 강전계 영역을 나타냈지만, 다른 형상, 예를 들면 원형상이나 다각형 형상이라도 좋다. 또한 도 66에서는, 메모리(211ac)의 네모퉁이 부근에 4각형상의 강전계 영역이 형성되어 있는 경우를 도시하였지만, 1개 이상의 강전계 영역이 형성되어 있으면 좋다. 또한, 1개의 강전계 영역의 크기는, 도 66에 도시한 바와 같은 크기로 한정되는 것은 아니다.
또한, 제24, 제25의 실시의 형태라고 조합시켜, 메모리(211ac)나 PD(71ac)를 둘러싸는 DTI(82ac)의 측벽에 형성되어 있는 강전계 영역에 요철이 형성되어 있도록 구성하여도 좋다.
이와 같이, 메모리(211Ac)를 둘러싸는 DTI(82ac) 이외의 영역에, P형 고상 확산층(313)과 N형 고상 확산층(314)으로 이루어지는 강전계 확대 영역을 형성함으로써, 1화소(50ac)에 마련되어 있는 강전계 영역을 확대할 수 있고, 포화 전하량을 향상시킬 수 있다.
제26의 실시의 형태에서의 화소(50ac)도, 제24의 실시의 형태에서의 화소(50aa)와 같이, 강전계 영역을 형성하는 P형 고상 확산층(83)(313)의 길이가 길어지도록 형성할 수 있기 때문에, PN 접합 면적을 늘릴 수 있고, 강전계 영역을 크게 할 수 있다.
제26의 실시의 형태에서의 화소(50ac)에서는, P형 고상 확산층(83ac)의 길이는, DTI(82ac)의 측벽의 길이뿐만 아니라, 메모리(211ac)의 네모퉁이 부근에 형성된 4각형상의 강전계 영역(311)에 포함되는 P형 고상 확산층(313)의 길이도 포함되기 때문에, 상기한 바와 같이, P형 고상 확산층(83ac)의 길이가 길어지도록 형성할 수 있다.
따라서, PN 접합 면적을 늘릴 수 있고, 강전계 영역을 크게 할 수 있다.
<제26의 실시의 형태>
도 68은, 본 기술이 적용된 제26의 실시의 형태에서의 화소(50ad)의 수직 방향의 단면도이다. 또한 도 69는, 제26의 실시의 형태에 포함된 AL 패드 취출부를 포함하는 화소(50ad)의 평면도이다.
제26의 실시의 형태로서, 화소(50)와 다른 반도체 기판 등을 접속하는 AL 패드를 포함한 구성에 관해 설명한다. 도 68에서는, 도 3에 도시한 제1의 실시의 형태에서의 화소(50a)에 AL 패드를 마련한 예를 도시하고 있는데, 제2 내지 제19의 실시의 형태에서의 화소(50b 내지 50u)의 어느 화소(50)에 대해서도, 제26의 실시의 형태를 조합시켜, AL 패드를 마련한 구성으로 할 수 있다.
도 68, 도 69에 도시한 바와 같이, 도면 중 좌측에 화소 어레이부(41)(도 2)가 형성되고, 도면 중 우측에, AL 패드 취출부(501)를 갖는다. AL 패드 취출부(501)에는, 화소(50ad)와 딴 반도체 기판 등과의 접속단자가 되는 AL 패드(502)가 기판 표면(도면 중 상측)에 형성되어 있다.
도 68에 도시되는 바와 같이, AL 패드 취출부(501)에서의 각 AL 패드(502)의 주위에는, 제1의 실시의 형태에서의 DTI(82)와 마찬가지로 형성된 고상 확산 트렌치(503)가 형성되어 있다. 이에 의해, 각 AL 패드(502)를 화소 어레이부(41)나 기타의 주변 회로부(부도시)로부터 전기적으로 절연할 수 있다.
또한, AL 패드 취출부(501)에 형성한 고상 확산 트렌치(503)는, 예를 들면, 포토레지스트에서의 마크로서 이용할 수 있다. 또한 이에 의해, 그 후의 공정에서 얼라인먼트 마크로 이용할 수도 있다.
<제27의 실시의 형태>
도 70은, 본 기술이 적용된 제27의 실시의 형태에서의 화소(50ad')의 수직 방향의 단면도이다.
제27의 실시의 형태로서, 화소(50)와 주변 회로부를 포함하는 구성에 관해 설명한다. 도 70에서는, 도 3에 도시한 제1의 실시의 형태에서의 화소(50a)에 주변 회로를 마련한 예를 도시하고 있는데, 제2 내지 제19의 실시의 형태에서의 화소(50b 내지 50u)의 어느 화소(50)에 대해서도, 제27의 실시의 형태를 조합시켜, 주변 회로를 마련한 구성으로 할 수 있다.
도 70에 도시한 바와 같이, 도면 중 좌측에 화소 어레이부(41)(도 2)가 형성되고, 도면 중 우측에, 주변 회로부(511)를 갖는다. 주변 회로부(511)에는, 제1의 실시의 형태에서의 DTI(82)와 마찬가지로 형성된 고상 확산 트렌치(521)가 형성되어 있다.
고상 확산 트렌치(521)에 따라 형성되어 있는 P형 고상 확산층(83u)의 표면측(도면 상측)은, Si 기판(70)의 표면에 형성되어 있는 P+확산층(512)에 전기적으로 접속되어 있다. 또한, P형 고상 확산층(83u)의 이면측(도면 하측)은, 이면 Si 계면(75) 부근에 형성된 Pwell 영역(513) 또는, Si 기판(70)의 이면 계면 부근에 피닝막에 의해 형성된 홀층(515)에 전기적으로 접속되어 있다.
Pwell 영역(513)은, 이면 콘택트(514)를 통하여 W(텅스텐) 등의 금속재로 이루어지는 차광막(74)에 접속되어 있다. 이에 의해, Si 기판(70)의 표면측과 이면측이 전기적으로 접속되어 차광막(74)의 전위에 고정된다.
제27의 실시의 형태에서는, 종래, Si 기판(70)의 표면측과 이면측을 연결하기 위해 필요한 Pwell 영역의 역할을 P형 고상 확산층(83u)이 겸할 수 있기 때문에, Pwell 영역을 형성하는 공정을 삭감할 수 있다.
<제28의 실시의 형태>
도 71은, 본 기술이 적용된 제28의 실시의 형태에서의 화소(50ad")의 수직 방향의 단면도이다.
제28의 실시의 형태로서, 제27의 실시의 형태와 같이, 화소(50)와 주변 회로부를 포함하는 구성에 관해 설명한다. 도 71에서는, 도 3에 도시한 제1의 실시의 형태에서의 화소(50a)에 주변 회로를 마련한 예를 도시하고 있는데, 제2 내지 제22의 실시의 형태에서의 화소(50b 내지 50u)의 어느 화소(50)에 대해서도, 제28의 실시의 형태를 조합시켜, 주변 회로를 마련한 구성으로 할 수 있다.
제28의 실시의 형태에서의 화소(50ad")는, 제27의 실시의 형태에서의 화소(50ad)와 같이, 도 71에 도시한 바와 같이, 도면 중 좌측에 화소 어레이부(41)가 형성되고, 도면 중 우측에, 주변 회로부(531)를 갖는다. 주변 회로부(531)에는, 제1의 실시의 형태에서의 DTI(82)와 마찬가지로 형성된 고상 확산 트렌치(521ad)가 형성되어 있다.
주변 회로부(531)에는, 제1의 실시의 형태에서의 DTI(82)와 마찬가지로 형성되는 고상 확산 트렌치(521ad)가 형성되어 있다. 고상 확산 트렌치(521ad)에 따라 형성되어 있는 P형 고상 확산층(83ad)의 표면측(도면 상측)은, Pwell 영역(532)을 통하여 Si 기판(70)의 표면에 형성되어 있는 P+확산층(512ad)에 전기적으로 접속되어 있다. 이 점이, 도 70에 도시한 화소(50ad')와 다르다.
또한, P형 고상 확산층(83ad)의 이면측(도면 하측)은, 이면 Si 계면(75) 부근에 형성된 Pwell 영역(513) 또는, 홀층(515)에 전기적으로 접속되어 있다. Pwell 영역(513)은, 이면 콘택트(514)를 통하여 W 등의 금속재로 이루어지는 차광막(74)에 접속되어 있다. 이에 의해, Si 기판(70)의 표면측과 이면측이 전기적으로 접속되어 차광막(74)의 전위에 고정된다.
제28의 실시의 형태에서는, 종래, Si 기판(70)의 표면측과 이면측을 연결하기 위해 필요한 Pwell 영역의 역할을 P형 고상 확산층(83ad)이 겸할 수 있기 때문에, Pwell 영역을 형성하는 공정을 삭감할 수 있다.
<제29의 실시의 형태>
도 72는, 본 기술이 적용된 제29의 실시의 형태에서의 화소(50ae)의 수직 방향의 단면도이다.
제29의 실시의 형태로서, 제27의 실시의 형태와 같이, 화소(50)와 주변 회로부를 포함한 구성에 관해 설명한다. 도 72에서는, 도 3에 도시한 제1의 실시의 형태에서의 화소(50a)에 주변 회로를 마련한 예를 도시하고 있는데, 제2 내지 제28의 실시의 형태에서의 화소(50b 내지 50ad")의 어느 화소(50)에 대해서도, 제29의 실시의 형태를 조합시켜, 주변 회로를 마련한 구성으로 할 수 있다.
제29의 실시의 형태에서의 화소(50ae)는, 제27의 실시의 형태에서의 화소(50ae)와 같이, 도 72에 도시한 바와 같이, 도면 중 좌측에 화소 어레이부(41)가 형성되고, 도면 중 우측에, 주변 회로부(571)를 갖는다.
화소 어레이부(41)와 주변 회로부(571)의 경계에 위치하는 경계부(572)에, 고상 확산 트렌치(503)가 형성되어 있다.
따라서, 제29의 실시의 형태에서의 화소(50ae)는, 제1의 실시의 형태에서의 화소(50a)와 같은 효과를 얻을 수 있음에 더하여, 고상 확산 트렌치(503ae')에 의해, 주변 회로부(571)에서 생길 수 있는 발광이 화소 어레이부(41)측에 침입하는 것을 억제할 수 있다.
또한, 상술한 제1 내지 제29의 실시의 형태는, 적절히 조합시키는 것이 가능하다.
<제1의 변형례>
상술한 제1 내지 제29의 실시의 형태는, 각 화소(50)가 각각 FD(91)(도 4)나 화소 트랜지스터(예를 들면, 리셋 트랜지스터(92)(도 2) 등)를 갖고 있는데, FD(91)나 화소 트랜지스터를 복수의 화소(50)에서 공유하도록 하여도 좋다.
도 73은, 종방향으로 인접하는 2화소(50)에서, FD(91) 및 화소 트랜지스터를 공유하고 있는 경우의 평면도를 도시하고 있다.
도 73에 도시한 예에서는, 예를 들면, 우하에 위치하고 있는 화소(50-1)와 그 위에 위치하고 있는 화소(50-2)에서, FD(91) 및 화소 트랜지스터가 공유되어 있다. 이 화소(50-1)의 FD(91'-1), 화소(50-2)의 FD(91'-2), 변환효율 전환 트랜지스터(612), 및 화소(50-2)의 증폭 트랜지스터(93'-2)는, 배선(611-1)으로 접속되어 있다.
또한, 화소(50-1)의 MOS 커패시터(613)와 화소(50-2)의 변환효율 전환 트랜지스터(612)는, 배선(611-2)으로 접속되어 있다.
이와 같이 공유 구조로 함으로써, 1화소당의 소자수가 감소하여 각 화소의 전유 면적으로 여유가 있기 때문에, 변환효율 전환 트랜지스터(612)나 FD(91')에 부가하기 위한 MOS 커패시터(613)를 마련할 수 있다.
변환효율 전환 트랜지스터(612)는, 감도 출력의 향상을 목적으로 하는 용도에서는 고변환효율로 전환하고, 포화 전하량(Qs)의 향상을 목적으로 하는 용도에서는 저변환효율로 전환할 수 있다.
FD(91')에 부가된 MOS 커패시터(613)는, FD 용량을 증가시킬 수 있기 때문에, 저변환효율의 실현이 가능해지고, 포화 전하량(Qs)을 향상시킬 수 있다.
<다른 변형례>
제1 내지 제29의 실시의 형태는, 예를 들면 이하와 같이 복수의 기판을 적층하여 구성하는 화소(50)에도 적용할 수 있다.
<본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성례>
도 74는, 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 구성례의 개요를 도시하는 도면이다.
도 74의 A는, 비적층형의 고체 촬상 장치의 개략 구성례를 도시하고 있다. 고체 촬상 장치(23010)는, 도 74의 A에 도시하는 바와 같이, 1장의 다이(반도체 기판)(23011)을 갖는다. 이 다이(23011)에는, 화소가 어레이형상으로 배치된 화소 영역(23012)과, 화소의 구동 그 밖의 각종의 제어를 행하는 제어 회로(23013)와, 신호 처리하기 위한 로직 회로(23014)가 탑재되어 있다.
도 74의 B 및 C는, 적층형의 고체 촬상 장치의 개략 구성례를 도시하고 있다. 고체 촬상 장치(23020)는, 도 74의 B 및 C에 도시하는 바와 같이, 센서 다이(23021)와 로직 다이(23024)의 2장의 다이가 적층되고, 전기적으로 접속되어, 하나의 반도체 칩으로서 구성되어 있다.
도 74의 B에서는, 센서 다이(23021)에는, 화소 영역(23012)과 제어 회로(23013)가 탑재되고, 로직 다이(23024)에는, 신호 처리를 행하는 신호 처리 회로를 포함하는 로직 회로(23014)가 탑재되어 있다.
도 74의 C에서는, 센서 다이(23021)에는, 화소 영역(23012)이 탑재되고, 로직 다이(23024)에는, 제어 회로(23013) 및 로직 회로(23014)가 탑재되어 있다.
도 75는, 적층형의 고체 촬상 장치(23020)의 제1의 구성례를 도시하는 단면도이다.
센서 다이(23021)에는, 화소 영역(23012)이 되는 화소를 구성하는 PD(포토 다이오드)나, FD(플로팅 디퓨전), Tr(MOS FET), 및, 제어 회로(23013)가 되는 Tr 등이 형성된다. 또한, 센서 다이(23021)에는, 복수층, 본 예에서는 3층의 배선(23110)을 갖는 배선층(23101)이 형성된다. 또한, 제어 회로(23013)(가 되는 Tr)는, 센서 다이(23021)가 아니라, 로직 다이(23024)에 구성할 수 있다.
로직 다이(23024)에는, 로직 회로(23014)를 구성하는 Tr이 형성된다. 또한, 로직 다이(23024)에는, 복수층, 본 예에서는 3층의 배선(23170)을 갖는 배선층(23161)이 형성된다. 또한, 로직 다이(23024)에는, 내벽면에 절연막(23172)이 형성된 접속 구멍(23171)이 형성되고, 접속 구멍(23171) 내에는, 배선(23170) 등과 접속된 접속 도체(23173)가 매입된다.
센서 다이(23021)와 로직 다이(23024)는, 서로의 배선층(23101 및 23161)이 마주 보도록 첩합되고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가 적층된 적층형의 고체 촬상 장치(23020)가 구성되어 있다. 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에는, 보호막 등의 막(23191)이 형성되어 있다.
센서 다이(23021)에는, 센서 다이(23021)의 이면측(PD에 광이 입사한 측)(상측)부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 달하는 접속 구멍(23111)이 형성된다. 또한, 센서 다이(23021)에는, 접속 구멍(23111)에 근접하여, 센서 다이(23021)의 이면측부터 1층째의 배선(23110)에 달하는 접속 구멍(23121)이 형성된다. 접속 구멍(23111)의 내벽면에는, 절연막(23112)이 형성되고, 접속 구멍(23121)의 내벽면에는, 절연막(23122)이 형성된다. 그리고, 접속 구멍(23111 및 23121) 내에는, 접속 도체(23113 및 23123)가 각각 매입된다. 접속 도체(23113)와 접속 도체(23123)는, 센서 다이(23021)의 이면측에서 전기적으로 접속되고, 이에 의해, 센서 다이(23021)와 로직 다이(23024)가, 배선층(23101), 접속 구멍(23121), 접속 구멍(23111), 및, 배선층(23161)을 통하여, 전기적으로 접속된다.
도 76은, 적층형의 고체 촬상 장치(23020)의 제2의 구성례를 도시하는 단면도이다.
고체 촬상 장치(23020)의 제2의 구성례에서는, 센서 다이(23021)에 형성하는 하나의 접속 구멍(23211)에 의해, 센서 다이(23021)(의 배선층(23101)(의 배선(23110)))과, 로직 다이(23024)(의 배선층(23161)(의 배선(23170)))가 전기적으로 접속된다.
즉, 도 76에서는, 접속 구멍(23211)이, 센서 다이(23021)의 이면측부터 센서 다이(23021)를 관통하여 로직 다이(23024)의 최상층의 배선(23170)에 달하고, 또한, 센서 다이(23021)의 최상층의 배선(23110)에 달하도록 형성된다. 접속 구멍(23211)의 내벽면에는, 절연막(23212)이 형성되고, 접속 구멍(23211) 내에는, 접속 도체(23213)가 매입된다. 상술한 도 75에서는, 2개의 접속 구멍(23111 및 23121)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속되지만, 도 76에서는, 하나의 접속 구멍(23211)에 의해, 센서 다이(23021)와 로직 다이(23024)가 전기적으로 접속된다.
도 77은, 적층형의 고체 촬상 장치(23020)의 제3의 구성례를 도시하는 단면도이다.
도 77의 고체 촬상 장치(23020)는, 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에, 보호막 등의 막(23191)이 형성되지 않은 점에서, 센서 다이(23021)와 로직 다이(23024)가 첩합되는 면에, 보호막 등의 막(23191)이 형성되어 있는 도 75인 경우와 다르다.
도 77의 고체 촬상 장치(23020)는, 배선(23110 및 23170)이 직접 접촉하도록, 센서 다이(23021)와 로직 다이(23024)를 겹치고, 소요되는 가중을 걸으면서 가열하여, 배선(23110 및 23170)을 직접 접합함으로써 구성된다.
도 78은, 본 개시에 관한 기술을 적용할 수 있는 적층형의 고체 촬상 장치의 다른 구성례를 도시하는 단면도이다.
도 78에서는, 고체 촬상 장치(23401)는, 센서 다이(23411)와, 로직 다이(23412)와, 메모리 다이(23413)의 3장의 다이가 적층된 3층의 적층 구조로 되어 있다.
메모리 다이(23413)는, 예를 들면, 로직 다이(23412)에서 행하여지는 신호 처리에서 일시적으로 필요해지는 데이터의 기억을 행하는 메모리 회로를 갖는다.
도 78에서는, 센서 다이(23411)의 아래에, 로직 다이(23412) 및 메모리 다이(23413)가, 그 순번으로 적층되어 있는데, 로직 다이(23412) 및 메모리 다이(23413)는, 역순, 즉, 메모리 다이(23413) 및 로직 다이(23412)의 순번으로, 센서 다이(23411)의 아래에 적층할 수 있다.
또한, 도 78에서는, 센서 다이(23411)에는, 화소의 광전변환부가 되는 PD나, 화소 Tr의 소스/드레인 영역이 형성되어 있다.
PD의 주위에는 게이트 절연막을 통하여 게이트 전극이 형성되고, 게이트 전극과 쌍(對)의 소스/드레인 영역에 의해 화소 Tr(23421), 화소 Tr(23422)이 형성되어 있다.
PD에 인접하는 화소 Tr(23421)이 전송 Tr이고, 그 화소 Tr(23421)을 구성하는 쌍의 소스/드레인 영역의 일방이 FD로 되어 있다.
또한, 센서 다이(23411)에는, 층간 절연막이 형성되고, 층간 절연막에는, 접속 구멍이 형성된다. 접속 구멍에는, 화소 Tr(23421), 및, 화소 Tr(23422)에 접속하는 접속 도체(23431)가 형성되어 있다.
또한, 센서 다이(23411)에는, 각 접속 도체(23431)에 접속하는 복수층의 배선(23432)을 갖는 배선층(23433)이 형성되어 있다.
또한, 센서 다이(23411)의 배선층(23433)의 최하층에는, 외부 접속용의 전극이 되는 알루미늄 패드(23434)가 형성되어 있다. 즉, 센서 다이(23411)에서는, 배선(23432)보다도 로직 다이(23412)와의 접착면(23440)에 가까운 위치에 알루미늄 패드(23434)가 형성되어 있다. 알루미늄 패드(23434)는, 외부와의 신호의 입출력에 관한 배선의 일단으로서 이용된다.
또한, 센서 다이(23411)에는, 로직 다이(23412)와의 전기적 접속에 이용되는 콘택트(23441)가 형성되어 있다. 콘택트(23441)는, 로직 다이(23412)의 콘택트(23451)에 접속됨과 함께, 센서 다이(23411)의 알루미늄 패드(23442)에도 접속되어 있다.
그리고, 센서 다이(23411)에는, 센서 다이(23411)의 이면측(상측)부터 알루미늄 패드(23442)에 달하도록 패드구멍(23443)이 형성되어 있다.
본 개시에 관한 기술은, 이상과 같은 고체 촬상 장치에 적용할 수 있다.
<체내 정보 취득 시스템에의 응용례>
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 내시경 수술 시스템에 적용되어도 좋다.
도 79는, 본 개시에 관한 기술(본 기술)이 적용될 수 있다, 캡슐형상 내시경을 이용한 환자의 체내 정보 취득 시스템의 개략적인 구성의 한 예를 도시하는 블록도이다.
체내 정보 취득 시스템(10001)은, 캡슐형상 내시경(10100)과, 외부 제어 장치(10200)로 구성된다.
캡슐형상 내시경(10100)은, 검사시에, 환자에 의해 삼켜진다. 캡슐형상 내시경(10100)은, 촬상 기능 및 무선 통신 기능을 가지며, 환자로부터 자연 배출될 때까지의 사이, 위나 장 등의 장기의 내부를 연동운동 등에 의해 이동하면서, 당해 장기의 내부의 화상(이하, 체내 화상이라고도 한다)을 소정의 간격으로 순차적으로 촬상하고, 그 체내 화상에 관한 정보를 체외의 외부 제어 장치(10200)에 순차적으로 무선 송신한다.
외부 제어 장치(10200)는, 체내 정보 취득 시스템(10001)의 동작을 통괄적으로 제어한다. 또한, 외부 제어 장치(10200)는, 캡슐형상 내시경(10100)부터 송신되어 오는 체내 화상에 관한 정보를 수신하고, 수신한 체내 화상에 관한 정보에 의거하여, 표시 장치(도시 생략)에 당해 체내 화상을 표시하기 위한 화상 데이터를 생성한다.
체내 정보 취득 시스템(10001)에서는, 이와 같이 하여, 캡슐형상 내시경(10100)이 삼켜지고 나서 배출될 때까지의 사이, 환자의 체내의 양상을 촬상한 체내 화상을 수시로 얻을 수 있다.
캡슐형상 내시경(10100)과 외부 제어 장치(10200)의 구성 및 기능에 관해 보다 상세히 설명한다.
캡슐형상 내시경(10100)은, 캡슐형의 몸체(10101)를 가지며, 그 몸체(10101) 내에는, 광원부(10111), 촬상부(10112), 화상 처리부(10113), 무선 통신부(10114), 급전부(10115), 전원부(10116), 및 제어부(10117)가 수납되어 있다.
광원부(10111)는, 예를 들면 LED(Light Emitting Diode) 등의 광원으로 구성되고, 촬상부(10112)의 촬상 시야에 대해 광을 조사한다.
촬상부(10112)는, 촬상 소자, 및 당해 촬상 소자의 전단에 마련되는 복수의 렌즈로 이루어지는 광학계로 구성된다. 관찰 대상인 체조직에 조사된 광의 반사광(이하, 관찰광이라고 한다)는, 당해 광학계에 의해 집광되고, 당해 촬상 소자에 입사한다. 촬상부(10112)에서는, 촬상 소자에서, 그곳에 입사한 관찰광이 광전변환되고, 그 관찰광에 대응하는 화상 신호가 생성된다. 촬상부(10112)에 의해 생성된 화상 신호는, 화상 처리부(10113)에 제공된다.
화상 처리부(10113)는, CPU(Central Processing Unit)나 GPU(Graphics ProcesSing Unit) 등의 프로세서에 의해 구성되고, 촬상부(10112)에 의해 생성된 화상 신호에 대해 각종의 신호 처리를 행한다. 화상 처리부(10113)는, 신호 처리를 시행한 화상 신호를, RAW 데이터로서 무선 통신부(10114)에 제공한다.
무선 통신부(10114)는, 화상 처리부(10113)에 의해 신호 처리가 시행된 화상 신호에 대해 변조 처리 등의 소정의 처리를 행하고, 그 화상 신호를, 안테나(10114A)를 통하여 외부 제어 장치(10200)에 송신한다. 또한, 무선 통신부(10114)는, 외부 제어 장치(10200)로부터, 캡슐형상 내시경(10100)의 구동 제어에 관한 제어 신호를, 안테나(10114A)를 통하여 수신한다. 무선 통신부(10114)는, 외부 제어 장치(10200)로부터 수신한 제어 신호를 제어부(10117)에 제공한다.
급전부(10115)는, 수전용의 안테나 코일, 당해 안테나 코일에 발생한 전류로부터 전력을 재생하는 전력 재생 회로, 및 승압 회로 등으로 구성된다. 급전부(10115)에서는, 이른바 비접촉 충전의 원리를 이용하여 전력이 생성된다.
전원부(10116)는, 2차 전지에 의해 구성되고, 급전부(10115)에 의해 생성된 전력을 축전한다. 도 79에서는, 도면이 복잡해지는 것을 피하기 위해, 전원부(10116)로부터의 전력의 공급처를 나타내는 화살표 등의 도시를 생략하고 있는데, 전원부(10116)에 축전된 전력은, 광원부(10111), 촬상부(10112), 화상 처리부(10113), 무선 통신부(10114), 및 제어부(10117)에 공급되고, 이들의 구동에 이용될 수 있다.
제어부(10117)는, CPU 등의 프로세서에 의해 구성되고, 광원부(10111), 촬상부(10112), 화상 처리부(10113), 무선 통신부(10114), 및, 급전부(10115)의 구동을, 외부 제어 장치(10200)로부터 송신된 제어 신호에 따라 적절히 제어한다.
외부 제어 장치(10200)는, CPU, GPU 등의 프로세서, 또는 프로세서와 메모리 등의 기억 소자가 혼재된 마이크로 컴퓨터 또는 제어 기판 등으로 구성된다. 외부 제어 장치(10200)는, 캡슐형상 내시경(10100)의 제어부(10117)에 대해 제어 신호를, 안테나(10200A)를 통하여 송신함에 의해, 캡슐형상 내시경(10100)의 동작을 제어한다. 캡슐형상 내시경(10100)에서는, 예를 들면, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 광원부(10111)에서의 관찰 대상에 대한 광의 조사 조건이 변경될 수 있다. 또한, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 촬상 조건(예를 들면, 촬상부(10112)에서의 프레임 레이트, 노출치 등)이 변경될 수 있다. 또한, 외부 제어 장치(10200)로부터의 제어 신호에 의해, 화상 처리부(10113)에서의 처리의 내용이나, 무선 통신부(10114)가 화상 신호를 송신하는 조건(예를 들면, 송신 간격, 송신 화상수 등)이 변경되어도 좋다.
또한, 외부 제어 장치(10200)는, 캡슐형상 내시경(10100)으로부터 송신되는 화상 신호에 대해, 각종의 화상 처리를 시행하여, 촬상된 체내 화상을 표시 장치에 표시하기 위한 화상 데이터를 생성한다. 당해 화상 처리로서는, 예를 들면 현상 처리(디모자이크 처리), 고화질화 처리(대역 강조 처리, 초해상 처리, NR(Noise reduction) 처리 및/또는 손떨림 보정 처리 등), 및/또는 확대 처리(전자 줌 처리) 등, 각종의 신호 처리를 행할 수가 있다. 외부 제어 장치(10200)는, 표시 장치의 구동을 제어하여, 생성한 화상 데이터에 의거하여 촬상된 체내 화상을 표시시킨다. 또는, 외부 제어 장치(10200)는, 생성한 화상 데이터를 기록 장치(도시 생략)에 기록시키거나, 인쇄 장치(도시 생략)에 인쇄 출력시켜도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 체내 정보 취득 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(10112)에 적용할 수 있다.
<이동체에의 응용례>
본 개시에 관한 기술(본 기술)은, 다양한 제품에 응용할 수 있다. 예를 들면, 본 개시에 관한 기술은, 자동차, 전기 자동차, 하이브리드 전기 자동차, 자동 이륜차, 자전거, 퍼스널모빌리티, 비행기, 드론, 선박, 로봇 등의 어느 한 종류의 이동체에 탑재된 장치로서 실현되어도 좋다.
도 80은, 본 개시에 관한 기술이 적용될 수 있는 이동체 제어 시스템의 한 예인 차량 제어 시스템의 개략적인 구성례를 도시하는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통하여 접속된 복수의 전자 제어 유닛을 구비한다. 도 80에 도시한 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 바디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량탑재 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연 기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구, 및, 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
바디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 바디계 제어 유닛(12020)은, 키레스 엔트리 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는, 헤드 램프, 백 램프, 브레이크 램프, 윙커 또는 포그 램프 등의 각종 램프의 제어 장치로서 기능한다. 이 경우, 바디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 바디계 제어 유닛(12020)은, 이들의 전파 또는 신호의 입력을 접수하여, 차량의 도어 로크 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부의 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 의거하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 좋다.
촬상부(12031)는, 광을 수광하고, 그 광의 수광량에 응한 전기 신호를 출력하는 광센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 거리측정의 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이라도 좋고, 적외선 등의 비가시광이라도 좋다.
차내 정보 검출 유닛(12040)은, 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는, 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는, 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은, 운전자 상태 검출부(12041)로부터 입력된 검출 정보에 의거하여, 운전자의 피로 정도 또는 집중 정도를 산출하여도 좋고, 운전자가 앉아서 졸고 있지 않는지를 판별하여도 좋다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030z) 또는 차내 정보 검출 유닛(12040)에서 취득된 차내외의 정보에 의거하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표치를 연산하고, 구동계 제어 유닛(12010)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량의 충돌 회피 또는 충격 완화, 차간 거리에 의거한 추종 주행, 차속 유지 주행, 차량의 충돌 경고, 또는 차량의 레인 일탈 경고 등을 포함하는 ADAS(Advanced Driader Assistance System)의 기능 실현을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량 주위의 정보에 의거하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함에 의해, 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득된 차외의 정보에 의거하여, 바디계 제어 유닛(12020)에 대해 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행차 또는 대향차의 위치에 응하여 헤드 램프를 제어하여, 하이 빔을 로우 빔으로 전환하는 등의 방현(防眩)을 도모하는 것을 목적으로 한 협조 제어를 행할 수가 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치에 음성 및 화상 중의 적어도 일방의 출력 신호를 송신한다. 도 80의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는, 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 좋다.
도 81은, 촬상부(12031)의 설치 위치의 예를 도시하는 도면이다.
도 81에서는, 차량(12100)은, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는, 예를 들면, 차량(12100)의 프런트 노우즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실내의 프론트글라스의 상부 등의 위치에 마련된다. 프런트 노우즈에 구비되는 촬상부(12101) 및 차실내의 프론트글라스의 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방의 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방의 화상을 취득한다. 촬상부(12101 및 12105)에서 취득된 전방의 화상은, 주로 선행 차량 또는, 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
또한, 도 81에는, 촬상부(12101 내지 12104)의 촬영 범위의 한 예가 도시되어 있다. 촬상 범위(12111)는, 프런트 노우즈에 마련된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는, 각각 사이드 미러에 마련된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는, 리어 범퍼 또는 백 도어에 마련된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101 내지 12104)에서 촬상된 화상 데이터가 중합시켜짐에 의해, 차량(12100)을 상방에서 본 부감(俯瞰) 화상을 얻을 수 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 거리 정보를 취득하는 기능을 갖고 있어도 좋다. 예를 들면, 촬상부(12101 내지 12104)의 적어도 하나는, 복수의 촬상 소자로 이루어지는 스테레오 카메라라도 좋고, 위상차 검출용의 화소를 갖는 촬상 소자라도 좋다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함에 의해, 특히 차량(12100)의 진행로상에 있는 가장 가까운 입체물로, 차량(12100)과 개략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행차와 내차와의 사이에 미리 확보하여야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함한다)나 자동 가속 제어(추종 발진 제어도 포함한다) 등을 행할 수가 있다. 이와 같이 운전자의 조작에 근거하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수가 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 2륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변의 장애물을, 차량(12100)의 드라이버가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌의 위험도를 나타내는 충돌 리스크를 판단하고, 충돌 리스크가 설정치 이상으로 충돌 가능성이 있는 상황인 때에는, 오디오 스피커(12061)나 표시부(12062)를 통하여 드라이버에게 경보를 출력하는 것이나, 구동계 제어 유닛(12010)을 이용하여 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수가 있다.
촬상부(12101 내지 12104)의 적어도 하나는, 적외선을 검출하는 적외선 카메라라도 좋다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재하는지의 여부를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101 내지 12104)의 촬상 화상에서 특징점을 추출하는 순서와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 행하여 보행자인지의 여부를 판별하는 순서에 의해 행하여진다. 마이크로 컴퓨터(12051)가, 촬상부(12101 내지 12104)의 촬상 화상 중에 보행자가 존재한다고 판정하고, 보행자를 인식하면, 음성 화상 출력부(12052)는, 당해 인식된 보행자에게 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는, 보행자를 나타내는 아이콘 등을 소망하는 위치에 표시하도록 표시부(12062)를 제어하여도 좋다.
이상, 본 개시에 관한 기술이 적용될 수 있는 차량 제어 시스템의 한 예에 관해 설명하였다. 본 개시에 관한 기술은, 이상 설명한 구성 중, 촬상부(12031) 등에 적용될 수 있다.
또한, 본 기술의 실시의 형태는, 상술한 실시의 형태로 한정되는 것이 아니고, 본 기술의 요지를 일탈하지 않는 범위에서 여러가지의 변경이 가능하다.
본 기술은 이하와 같은 구성도 취할 수 있다.
(1)
광전변환을 행하는 광전변환부와,
상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있는 고체 촬상 장치.
(2)
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 전하 유지부보다도 높게 형성되어 있는 상기 (1)에 기재된 고체 촬상 장치.
(3)
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 전하 유지부보다도 낮게 형성되어 있는 상기 (1)에 기재된 고체 촬상 장치.
(4)
상기 광전변환부가 포화한 때의 전하를 수취하는 N+확산층을 또한 구비하는 상기 (1) 내지 (3)의 어느 하나에 기재된 고체 촬상 장치.
(5)
상기 광전변환부로부터 전하를 판독하는 판독 게이트를 또한 구비하고,
상기 판독 게이트는, 상기 광전변환부에 대해 수직 방향과 수평 방향으로 형성되어 있는 상기 (1) 내지 (4)의 어느 하나에 기재된 고체 촬상 장치.
(6)
상기 판독 게이트에서 판독된 상기 전하를, 상기 전하 유지부에 전송하는 전송 게이트를 또한 구비하는 상기 (5)에 기재된 고체 촬상 장치.
(7)
상기 반도체 기판을 깊이 방향으로 관통하여, 인접하는 화소에 각각 형성되어 있는 제2의 트렌치와,
상기 제2의 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 또한 구비하는 상기 (1) 내지 (6)의 어느 하나에 기재된 고체 촬상 장치.
(8)
상기 제2의 트렌치는, 소자 분리 영역에 형성되어 있는 상기 (7)에 기재된 고체 촬상 장치.
(9)
상기 제1의 트렌치와 상기 제2의 트렌치에는, 차광하는 재료가 충전되어 있는 상기 (7)에 기재된 고체 촬상 장치.
(10)
상기 제1의 트렌치는, 상기 전하 유지부의 장변과 평행하게 되는 위치에 형성되어 있는 상기 (1)에 기재된 고체 촬상 장치.
(11)
고체 촬상 장치가 탑재된 전자 기기에 있어서,
상기 고체 촬상 장치는,
광전변환을 행하는 광전변환부와,
상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있는 전자 기기.
(12)
광전변환을 행하는 광전변환부와,
상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있는 고체 촬상 장치.
(13)
상기 광전변환부가 포화한 때의 전하를 수취하는 N+확산층을 또한 구비하는 상기 (12)에 기재된 고체 촬상 장치.
(14)
상기 N+확산층은, 상기 광전변환부와 상기 전하 유지부 사이에 형성되어 있는 상기 (13)에 기재된 고체 촬상 장치.
(15)
상기 N+확산층과 상기 광전변환부는, 0.2㎛ 내지 1.0㎛ 떨어진 위치에 형성되어 있는 상기 (13)에 기재된 고체 촬상 장치.
(16)
상기 광전변환부에서 변환된 전하를 상기 전하 유지부에 기록하는 기록 게이트를 또한 구비하고,
상기 기록 게이트는, 상기 전하 유지부에 대해 수직 방향과 수평 방향으로 형성되어 있는 상기 (12) 내지 (15)의 어느 하나에 기재된 고체 촬상 장치.
(17)
상기 반도체 기판을 깊이 방향으로 관통하여, 인접하는 화소에 각각 형성되어 있는 제2의 트렌치와,
상기 제2의 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 또한 구비하는 상기 (12) 내지 (16)의 어느 하나에 기재된 고체 촬상 장치.
(18)
상기 제2의 트렌치는, 소자 분리 영역에 형성되어 있는 상기 (17)에 기재된 고체 촬상 장치.
(19)
상기 제1의 트렌치와 상기 제2의 트렌치는, 차광하는 재료가 충전되어 있는
상기 (17)에 기재된 고체 촬상 장치.
(20)
고체 촬상 장치가 탑재된 전자 기기에 있어서,
상기 고체 촬상 장치는,
광전변환을 행하는 광전변환부와,
상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있는 전자 기기.
10 : 촬상 장치
12 : 촬상 소자
41 : 화소 어레이부
50 : 화소
70 : Si 기판
71 : PD
72 : P형 영역
74 : 차광막
76 : OCL
77 : 액티브 영역
75 : 이면 Si 계면
78 : STI
81 : 종형 트랜지스터 트렌치
82 : DTI
83 : P형 고상 확산층
84 : N형 고상 확산층
85 : 측벽막
86 : 충전제
101 : 막
121 : P형 영역
122 : N형 영역
131 : MOS 커패시터
151 : 웰콘택트부
152 : 콘택트
153 : Cu 배선
211 : 메모리
213 : 판독 게이트
214 : 종형 트랜지스터 트렌치
216 : 기록 게이트
217 : 종형 트랜지스터 트렌치
219 : 종형 트랜지스터 트렌치
220 : 판독 게이트
222 : N+확산층
224 : 게이트 산화막
231 : 웰콘택트부
232 : FD 배선
241 : FD 배선
242 : 폴리실리콘
261 : 전송 게이트
271 : 전송 게이트
272 : N+확산층
273 : 드레인 배출부
275 : 차광막
281 : 메모리 게이트
291 : 판독 게이트
292 : 앰프 게이트
293 : 확산층
301 : 차광막
305 : 차광 부재
308 : 중공부
501 : AL 패드 취출부
502 : AL 패드
503 : 고상 확산 트렌치
511 : 주변 회로부
512 : P+확산층
513 : Pwell 영역
514 : 이면 콘택트
515 : 홀층
521 : 주변 회로부
532 : Pwell 영역
571 : 주변 회로부
572 : 경계부
612 : 변환효율 전환 트랜지스터
613 : MOS 커패시터

Claims (20)

  1. 광전변환을 행하는 광전변환부와,
    상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
    반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  2. 제1항에 있어서,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 전하 유지부보다도 높게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  3. 제1항에 있어서,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 전하 유지부보다도 낮게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  4. 제1항에 있어서,
    상기 광전변환부가 포화한 때의 전하를 수취하는 N+확산층을 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  5. 제1항에 있어서,
    상기 광전변환부로부터 전하를 판독하는 판독 게이트를 또한 구비하고,
    상기 판독 게이트는, 상기 광전변환부에 대해 수직 방향과 수평 방향으로 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  6. 제5항에 있어서,
    상기 판독 게이트에서 판독된 상기 전하를, 상기 전하 유지부에 전송하는 전송 게이트를 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  7. 제1항에 있어서,
    상기 반도체 기판을 깊이 방향으로 관통하여, 인접하는 화소에 각각 형성되어 있는 제2의 트렌치와,
    상기 제2의 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  8. 제7항에 있어서,
    상기 제2의 트렌치는, 소자 분리 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  9. 제7항에 있어서,
    상기 제1의 트렌치와 상기 제2의 트렌치에는, 차광하는 재료가 충전되어 있는 것을 특징으로 하는 고체 촬상 장치.
  10. 제1항에 있어서,
    상기 제1의 트렌치는, 상기 전하 유지부의 장변과 평행하게 되는 위치에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  11. 고체 촬상 장치가 탑재된 전자 기기에 있어서,
    상기 고체 촬상 장치는,
    광전변환을 행하는 광전변환부와,
    상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
    반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 높게 형성되어 있는 것을 특징으로 하는 전자 기기.
  12. 광전변환을 행하는 광전변환부와,
    상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
    반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  13. 제12항에 있어서,
    상기 광전변환부가 포화한 때의 전하를 수취하는 N+확산층을 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  14. 제13항에 있어서,
    상기 N+확산층은, 상기 광전변환부와 상기 전하 유지부 사이에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  15. 제13항에 있어서,
    상기 N+확산층과 상기 광전변환부는, 0.2㎛ 내지 1.0㎛ 떨어진 위치에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  16. 제12항에 있어서,
    상기 광전변환부에서 변환된 전하를 상기 전하 유지부에 기록하는 기록 게이트를 또한 구비하고,
    상기 기록 게이트는, 상기 전하 유지부에 대해 수직 방향과 수평 방향으로 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  17. 제12항에 있어서,
    상기 반도체 기판을 깊이 방향으로 관통하여, 인접하는 화소에 각각 형성되어 있는 제2의 트렌치와,
    상기 제2의 트렌치의 측벽에, P형 영역과 N형 영역으로 구성되는 PN 접합 영역을 또한 구비하는 것을 특징으로 하는 고체 촬상 장치.
  18. 제17항에 있어서,
    상기 제2의 트렌치는, 소자 분리 영역에 형성되어 있는 것을 특징으로 하는 고체 촬상 장치.
  19. 제17항에 있어서,
    상기 제1의 트렌치와 상기 제2의 트렌치는, 차광하는 재료가 충전되어 있는 것을 특징으로 하는 고체 촬상 장치.
  20. 고체 촬상 장치가 탑재된 전자 기기에 있어서,
    상기 고체 촬상 장치는,
    광전변환을 행하는 광전변환부와,
    상기 광전변환부에서 변환된 전하를 일시적으로 유지하는 전하 유지부와,
    반도체 기판에, 상기 광전변환부와 상기 전하 유지부 사이에 형성된 제1의 트렌치를 구비하고,
    상기 반도체 기판의 깊이 방향에서, 상기 제1의 트렌치는, 상기 광전변환부보다도 낮게 형성되고, 상기 전하 유지부보다도 높게 형성되어 있는 것을 특징으로 하는 전자 기기.
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