KR20200069446A - 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법 - Google Patents

박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법 Download PDF

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KR20200069446A
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thin film
film transistor
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김성준
손동현
정재수
문성훈
정진구
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Abstract

본 발명의 일 실시예는 상대적으로 얇은 제1부위 및 두꺼운 제2부위를 가진 활성층과, 제1부위와 제2부위의 두께차를 메우며 제1부위 위에 배치된 캡핑층과, 캡핑층 위에 배치된 게이트 절연층과, 게이트 절연층 및 캡핑층을 사이에 두고 활성층과 대면하는 게이트 전극 및, 활성층과 연결되는 소스전극 및 드레인전극을 포함하는 박막트랜지스터를 개시한다.

Description

박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법 {Thin film transistor and display apparatus including the same and the manufacturing method thereof}
본 발명의 실시예들은 디스플레이 장치 등에 사용되는 박막트랜지스터에 관한 것으로, 특히 활성층의 구조와 제조방법이 개선된 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법에 관한 것이다.
일반적으로, 유기 발광 표시 장치나 액정 표시 장치와 같은 디스플레이 장치에는 각 화소를 구동시키기 위한 박막트랜지스터가 구비되어 있으며, 이 박막트랜지스터에는 활성층이 포함되어 있다. 이 활성층은 기판 상에 비정질 상태로 먼저 형성된 후, 적절한 열처리 과정을 통해 결정화된다.
최근에는 디스플레이 장치가 고해상도화되어 감에 따라 박막트랜지스터의 활성층에 높은 전하 이동도 특성이 요구되고 있다. 이를 위해 활성층을 형성할 때 비정질 실리콘층을 먼저 형성하고 그 위에 캡핑층을 덮은 후 어닐링함으로써 열인가 효율을 높여 결정질화 되는 실리콘층의 입자 사이즈(grain size)가 증가되게 유도하는 방식이 사용되고 있다. 즉, 활성층의 결정질 실리콘의 입자 사이즈를 키워서 전하의 이동도를 높이는 것이다.
그런데, 이렇게 입자 사이즈를 키우게 되면, 입자간 경계에서 표면 위로 솟아오르는 돌기도 커지는 문제가 있다. 즉, 어닐링 단계에서 비정질 실리콘이 결정질로 변할 때 각 입자들이 성장하다 부딪혀 경계를 이루게 되는데, 그 경계가 되는 입계에서 표면 위로 돌기가 솟아오르게 되며, 입자 사이즈가 커질수록 이 돌기도 커지게 된다.
문제는, 이렇게 돌기가 커지면 그 첨단부에 전계가 집중해서 예컨대 절연파괴전압(Breakdown voltage)이나 핫캐리어인젝션(Hot carrier injection)과 같은 소자의 전기적 특성이 매우 불안정해질 수 있으며, 그 결과 제품의 신뢰성에 심각한 영향을 줄 수 있다는 점이다.
따라서, 본 발명의 실시예들은 활성층의 입자 사이즈를 크게 만들면서도 입계 돌기에 전계가 집중하는 현상을 완화시킬 수 있도록 개선된 박막트랜지스터와 그것을 구비한 디스플레이 장치 및 그들의 제조방법을 제공한다.
본 발명의 실시예는 상대적으로 얇은 제1부위 및 상대적으로 두꺼운 제2부위를 가진 활성층과, 상기 제1부위와 제2부위의 두께차를 메우며 상기 제1부위 위에 배치된 캡핑층과, 상기 캡핑층 위에 배치된 게이트 절연층과, 상기 게이트 절연층 및 상기 캡핑층을 사이에 두고 상기 활성층과 대면하는 게이트 전극 및, 상기 활성층과 연결되는 소스전극 및 드레인전극을 포함하는 박막트랜지스터를 제공한다.
상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측인 상면을 덮고 단부인 측면은 덮지 않을 수 있다.
상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측인 상면 및 단부인 측면을 같이 덮을 수 있다.
상기 게이트 절연층은 상기 제2부위와 직접 접촉할 수 있다.
상기 캡핑층은 SiO2 재질을 포함할 수 있다.
또한, 본 발명의 실시예는 기판과, 상기 기판 상에 마련된 박막트랜지스터 및, 상기 박막트랜지스터와 연결된 발광소자를 포함하며, 상기 박막트랜지스터는, 상기 기판 상에 배치되며 상대적으로 얇은 제1부위 및 상대적으로 두꺼운 제2부위를 가진 활성층과, 상기 제1부위와 제2부위의 두께차를 메우며 상기 제1부위 위에 배치된 캡핑층과, 상기 캡핑층 위에 배치된 게이트 절연층과, 상기 게이트 절연층 및 상기 캡핑층을 사이에 두고 상기 활성층과 대면하는 게이트 전극 및, 상기 활성층과 연결되는 소스전극 및 드레인전극을 포함하는 디스플레이 장치를 제공한다.
상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측의 상면을 덮고 단부인 측면은 덮지 않을 수 있다.
상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측의 상면 및 단부인 측면을 같이 덮을 수 있다.
상기 게이트 절연층은 상기 제2부위와 직접 접촉할 수 있다.
상기 캡핑층은 SiO2 재질을 포함할 수 있다.
또한, 본 발명의 실시예는 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 위에 캡핑층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 결정질 실리콘으로 변환된 활성층을 형성하는 단계; 상기 열처리 단계에서 상기 활성층에 생긴 돌기가 낮아지도록 상기 캡핑층을 연마하여, 상기 돌기가 없던 부위는 상기 캡핑층이 잔류하는 제1부위가 되며, 상기 돌기가 있던 부위는 상기 캡핑층이 다 제거되고 상기 돌기도 연마되어 일부가 남은 제2부위가 되도록 하는 단계; 상기 캡핑층과 상기 제2부위 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 상기 활성층과 대면하는 게이트 전극을 형성하는 단계; 및, 상기 활성층과 연결되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법을 제공한다.
상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며, 상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮은 후에 진행하여, 상기 캡핑층도 상기 활성층과 같은 패턴으로 형성되게 할 수 있다.
상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며, 상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮기 전에 진행하여, 상기 캡핑층이 패터닝된 상기 활성층의 상면 및 측면을 다 덮게 할 수 있다.
상기 게이트 절연층을 상기 제2부위와 직접 접촉시킬 수 있다.
상기 캡핑층은 SiO2 재질을 포함할 수 있다.
또한, 본 발명의 실시예는 기판 상에 박막트랜지스터를 형성하는 단계와, 상기 박막트랜지스터와 연결된 발광소자를 형성하는 단계를 포함하며, 상기 박막트랜지스터를 형성하는 단계는, 상기 기판 상에 비정질 실리콘층을 형성하는 단계; 상기 비정질 실리콘층 위에 캡핑층을 형성하는 단계; 상기 비정질 실리콘층을 열처리하여 결정질 실리콘으로 변환된 활성층을 형성하는 단계; 상기 열처리 단계에서 상기 활성층에 생긴 돌기가 낮아지도록 상기 캡핑층을 연마하여, 상기 돌기가 없던 부위는 상기 캡핑층이 잔류하는 제1부위가 되며, 상기 돌기가 있던 부위는 상기 캡핑층이 다 제거되고 상기 돌기도 연마되어 일부가 남은 제2부위가 되도록 하는 단계; 상기 캡핑층과 상기 제2부위 위에 게이트 절연층을 형성하는 단계; 상기 게이트 절연층 위에 상기 활성층과 대면하는 게이트 전극을 형성하는 단계; 및, 상기 활성층과 연결되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 디스플레이 장치의 제조방법을 제공한다.
상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며, 상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮은 후에 진행하여, 상기 캡핑층도 상기 활성층과 같은 패턴으로 형성되게 할 수 있다.
상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며, 상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮기 전에 진행하여, 상기 캡핑층이 패터닝된 상기 활성층의 상면 및 측면을 다 덮게 할 수 있다.
상기 게이트 절연층을 상기 제2부위와 직접 접촉시킬 수 있다.
상기 캡핑층은 SiO2 재질을 포함할 수 있다.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.
본 발명의 실시예에 따른 박막트랜지스터와 디스플레이 장치 및 그 제조 방법에 따르면, 활성층의 입자 사이즈를 크게 만들면서도 입계 돌기를 낮춰서 전계가 집중하는 현상을 완화시킬 수 있으며, 제조 과정에서 캡핑층을 보호층으로 유지함으로써 활성층 표면 손상도 충분히 억제할 수 있다. 따라서, 박막트랜지스터의 전기적인 특성을 안정화시킬 수 있게 되어 이를 채용하는 제품의 품질과 신뢰도를 보장할 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 박막트랜지스터를 포함한 디스플레이 장치의 구조를 도시한 단면도이다.
도 2a 내지 도 2f는 도 1에 도시된 박막트랜지스터의 제조과정을 순차적으로 도시한 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 디스플레이 장치의 구조를 도시한 단면도이다.
도 4a 내지 도 4f는 도 3에 도시된 박막트랜지스터의 제조과정을 순차적으로 도시한 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
도 1은 본 실시예에 따른 박막트랜지스터(11)가 구비된 디스플레이 장치(10)의 일부를 개략적으로 도시한 단면도이다.
도시된 바와 같이 디스플레이 장치(10)는, 박막트랜지스터(11)와 발광소자(12)를 구비한다.
먼저, 발광소자(12)는 박막트랜지스터(11)에 의해 구동되어 발광하면서 화상을 구현하는 것으로, 상호 대향된 화소전극(12a)과 대향전극(12c), 그리고 그 사이에 개재된 발광층(12b)을 구비하고 있다.
상기 대향전극(12c)에는 항상 일정 전압이 인가되고 있고, 박막트랜지스터(11)와 연결된 화소전극(12a)에는 그 박막트랜지스터(11)에 의해 전압이 선택적으로 인가된다. 따라서, 박막트랜지스터(11)의 선택적인 전압 인가에 따라 두 전극(12a)(12c) 사이에 적정 전압이 형성되면, 그 사이의 발광층(12b)이 발광하면서 화상을 구현하게 된다.
그리고, 상기 박막트랜지스터(11)는, 기판(13) 상에 활성층(11f)과 게이트 전극(11g), 소스전극(11h) 및 드레인 전극(11i) 등이 차례로 적층된 구조로 이루어져 있다. 따라서, 게이트 전극(11g)에 전기 신호가 가해지면, 활성층(11f)을 통해 소스전극(11h)에서 드레인전극(11i)으로 통전이 가능한 상태가 되며, 이에 따라 드레인전극(11i)과 연결된 화소전극(12a)으로 전압이 인가되어 상기한 바와 같은 발광층(12b)의 발광이 유도된다.
참조부호 11a는 기판(13)과 활성층(11f) 사이에 개재되는 버퍼층(11a)을 나타내며, 참조부호 11b는 게이트 절연층을, 참조부호 11c는 층간 절연막을, 참조부호 11d는 패시베이션막을, 참조부호 11e는 평탄화막을 각각 나타낸다.
참고로, 상기 발광소자(12)에는 발광층(12b)과 인접하여 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 더 적층될 수도 있다. 그리고, 발광층(12b)은 적색, 녹색, 청색의 빛을 방출하는 화소들이 모여서 하나의 단위 화소를 이루도록 각 화소마다 분리돼서 형성될 수 있다. 또는, 화소의 위치에 관계없이 전체 화소 영역에 걸쳐서 공통으로 발광층(12b)이 형성될 수도 있다. 이때, 발광층(12b)은 예컨대 적색, 녹색 및 청색의 빛을 방출하는 발광 물질을 포함하는 층이 수직으로 적층되거나 혼합되어 형성될 수 있다. 물론, 백색광을 방출할 수 있다면 다른 색의 조합이 가능함은 물론이다. 또한, 상기 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나, 컬러 필터를 더 구비할 수 있다. 그리고, 상기 대향전극(12c) 위에는 유기막과 무기막이 교대로 적층된 박막봉지층(미도시)이 형성될 수 있다.
한편, 상기 활성층(11f)은, 상대적으로 두께가 얇은 제1부위(11f-1)와, 상대적으로 두꺼운 제2부위(11f-2)를 포함하고 있으며, 제1부위(11f-1) 위에는 예컨대 SiO2와 같은 산화막 재질의 캡핑층(11k)이 제1,2부위(11f-1)(11f-2) 간의 두께차를 메우면서 형성되어 있다.
여기서 상기 제2부위(11f-2)는 활성층(11f)의 열처리 과정에서 돌출되는 돌기(1;도 2b 참조)의 첨단부가 연마되고 아래쪽 일부가 남은 부위이며, 제1부위(11f-1)는 이 돌기(1)가 생기지 않은 부위에 해당한다. 즉, 활성층(11f)을 형성할 때에는, 기판(13) 상의 버퍼층(11a) 위에 비정질 실리콘층을 형성한 다음, 그것을 열처리를 통해 결정화시킴으로써 결정질 실리콘층으로 변화시키는 공정을 거치게 되는데, 이와 같은 열처리 과정에서 결정질 입자들이 성장하며 서로 충돌하여 그 경계면에서 돌기(1)가 솟아오른다. 이 돌기(1)가 솟아오른 입계 부위가 상기 제2부위(11f-2)이고, 돌기(1)가 없는 입자 내부 부위가 상기 제1부위(11f-1)에 해당된다. 이 돌기(1)를 그대로 두면 그곳에 전계가 집중되어 앞에서도 언급한 바와 같이 소자의 전기적 특성이 매우 불안정해질 수 있기 때문에, 그것을 연마하여 뾰족한 첨단부를 제거한 것이다.
상기 캡핑층(11k)은 활성층(11f)을 덮어서 열처리 시 열 인가 효율을 높여주는 역할을 함과 동시에, 활성층(11f) 표면을 보호해주는 역할을 한다. 즉, 캡핑층(11k)으로 활성층(11f)을 담요처럼 덮어줌으로써 열처리 시 가해진 열의 인가 효율을 극대화시켜 줄 수 있으며, 이후 공정에서 활성층(11f) 표면이 손상되는 것을 막아서 전기적 특성이 저하되는 것을 억제해줄 수 있다. 상기 돌기(1)를 제거할 때 상기 제1부위(11f-1) 위에 캡핑층(11k)을 다 연마해버리지 않고 남기는 이유는 바로 이와 같은 활성층(11f)의 표면 보호 기능을 유지하기 위해서이다.
이와 같은 구성의 디스플레이 장치(10)에 구비된 박막트랜지스터(11)는 도 2a 내지 도 2f에 도시된 바와 같은 공정을 통해 제조될 수 있다.
먼저 도 2a에 도시된 바와 같이, 기판(13) 상의 버퍼층(11a) 위에 활성층(11f)이 될 비정질 실리콘층{11f(A)}을 형성하고 그 위를 캡핑층(11k)으로 덮어준다.
이 상태에서 도 2b와 같이 레이저조사기(100)로 레이저빔을 조사하여 상기 비정질 실리콘층{11f(A)}을 결정화 온도 이상으로 가열함으로써 결정질 실리콘층{11f(P)}으로 변환시키는 열처리 공정을 진행한다. 상기 레이저빔은 예컨대 엑시머레이저가 사용될 수 있다.
이때, 전술한 대로 입자들이 성장하면서 충돌하여 입계에 돌기(1)들이 솟아오르게 되는데, 캡핑층(11k)으로 덮어놓고 열처리를 하기 때문에 열 인가 효율이 좋아져서 입자들도 크게 성장하지만, 이 돌기(1)들도 따라서 커지게 된다.
따라서, 이렇게 커진 돌기(1)들의 첨단부에 전계가 집중되는 정도도 심해질 수 있으므로, 도 2c와 같이 화학기계적연마기(200)를 이용하여 그 첨단부를 연마해서 제거한다. 이때 돌기(1)들을 완전히 제거하지는 않는데, 그 이유는 전술한 대로 캡핑층(11k)을 표면 보호층으로 잔류시키기 위해서이다. 즉, 돌기(1)들을 뿌리까지 다 없애서 아예 활성층(11f)의 제2부위(11f-2) 두께가 제1부위(11f-1) 두께와 똑같아지도록 평탄화시킬 수도 있지만, 그렇게 하면 캡핑층(11k)도 다 연마돼서 사라지기 때문에 활성층(11f) 표면이 그대로 노출된다. 연마가 끝나고 나면 표면을 세정하는 과정을 거치게 되는데, 진공이 아닌 대기 분위기에서 세정을 하기 때문에, 이렇게 활성층(11f) 표면이 다 노출된 상태라면 표면 손상이 발생할 가능성이 매우 높아진다. 따라서, 적어도 제1부위(11f-1) 위에는 캡핑층(11k)을 남겨서 표면 손상이 생기지 않도록 하는 것이다. 여기서는 개략적으로 단면을 도시하다 보니 제2부위(11f-2)의 영역과 제1부위(11f-1)의 영역이 거의 비슷한 크기인 것처럼 보이지만, 실제로는 돌기(1)가 아주 가느다랗고 뾰족한 형상이므로 제1부위(11f-1)가 제2부위(11f-2)에 비해 압도적으로 넓다고 보면 된다. 그리고, 제2부위(11f-2)는 게이트 절연층(11b)과 직접 접촉하게 되는데, 이렇게 되면 활성층(11f)과 게이트 전극(11g) 사이에 캡핑층(11k) 없이 게이트 절연층(11b)만 단일 절연층으로 존재하게 되므로 게이트 신호 전달이 더 원활해질 수 있는 효과도 얻을 수 있다. 즉, 제1부위(11f-1)에서는 활성층(11f)과 게이트 전극(11g) 사이에 게이트 절연층(11b)과 캡핑층(11k)의 이중 절연층이 개재되므로 표면 보호에는 유리하지만 게이트 신호 전달에는 불리할 수 있는데, 제2부위(11f-2)에서 그것을 보상해줄 수 있는 것이다.
이렇게 연마를 하고 나면, 도 2d에 도시된 바와 같이 박막트랜지스터(11)에 사용될 규격으로 활성층(11f)을 패터닝한다.
그리고는 도 2e와 같이 게이트 절연층(11b)을 사이에 두고 활성층(11f)과 대면하도록 게이트 전극(11g)을 형성하고, 계속해서 도 2f와 같이 층간 절연막(11c)과 소스전극(11h) 및 드레인전극(11i)을 형성한다.
이렇게 하면 큰 입자로 전하 이동도가 우수한 활성층(11f)을 가지면서도 전계의 특정 부위 집중과 같은 불안정 요인도 해소된 박막트랜지스터(11)가 구현되며, 이어서 발광소자(12)를 형성하면 도 1과 같은 디스플레이 장치(10)가 제조된다.
따라서, 이상과 같은 박막트랜지스터(11)와 디스플레이 장치(10)를 구현하면, 활성층(11f)의 입자 사이즈를 크게 만들면서도 입계 돌기를 낮춰서 전계가 집중하는 현상을 완화시킬 수 있으며, 제조 과정에서 캡핑층을 보호층으로 유지함으로써 활성층 표면 손상도 충분히 억제할 수 있다.
다음으로, 도 3은 본 발명의 다른 실시예에 따른 박막트랜지스터(11)가 구비된 디스플레이 장치(10)의 일부를 개략적으로 도시한 단면도이다.
본 실시예의 디스플레이 장치(10)에서는 박막트랜지스터(11)의 활성층(11f)과 캡핑층(11k)의 구조가 전술한 실시예와 다르게 형성되어 있다. 다른 요소들은 전술한 실시예와 같으므로 그에 대한 설명은 생략한다.
상기 활성층(11f)은 역시 상대적으로 두께가 얇은 제1부위(11f-1)와, 상대적으로 두꺼운 제2부위(11f-2)를 포함하고 있다.
그런데 본 실시예에서는 캡핑층(11k)이 제1부위(11f-1) 위에만 있는 것이 아니라 활성층(11f) 주변까지 다 덮는 형태로 구성되어 있다. 즉, 전술한 도 1에서는 캡핑층(11k)이 제1부위(11f-1)의 게이트 전극(11g) 대향면 측인 상면만 덮고 있는데 비해, 본 실시예에서는 캡핑층(11k)의 상면 뿐 아니라 단부인 측면까지도 다 덮고 있는 구조로 이루어져 있다. 이렇게 되면, 캡핑층(11k)이 활성층(11f)에 의한 단차를 줄여주는 역할을 하기 때문에, 전계 집중 가능성을 더 줄일 수 있는 효과가 있다. 그러니까, 도 1와 같은 구조에서는 활성층(11f)의 높이에 캡핑층(11k)의 높이까지 더해져서 주변과 단차를 형성하게 되지만, 본 실시예에서는 캡핑층(11k)이 활성층(11f) 주변까지 다 덮어줌으로써 단차를 상대적으로 줄여주게 되며, 이에 따라 주변보다 돌출된 부분에 전계가 집중되는 현상을 더 완화시킬 수 있는 것이다.
이와 같은 구성의 박막트랜지스터(11)는 도 4a 내지 도 4f에 도시된 바와 같은 공정을 통해 제조될 수 있다.
먼저 도 4a에 도시된 바와 같이, 기판(13) 상의 버퍼층(11a) 위에 활성층(11f)이 될 비정질 실리콘층{11f(A)}을 형성한다.
그리고는, 도 4b에 도시된 바와 같이 박막트랜지스터(11)에 사용될 규격으로 비정질 실리콘층{11f(A)}을 먼저 패터닝한다. 즉, 캡핑층(11k)을 덮고 패터닝하는 것이 아니라, 비정질 실리콘층({11f(A)} 상태에서 패터닝을 먼저 하는 것이다.
그 다음에 도 4c와 같이 캡핑층(11k)을 형성하는데, 비정질 실리콘층{11f(A)} 위에만 형성하는 것이 아니라 단부 측면을 포함하여 주변까지 다 덮도록 형성한다.
이 상태에서 도 4d와 같이 레이저조사기(100)로 레이저빔을 조사하여 상기 비정질 실리콘층{11f(A)}을 결정화 온도 이상으로 가열함으로써 결정질 실리콘층{11f(P)}으로 변환시키는 열처리 공정을 진행한다. 이때, 전술한 바와 같이 입자들이 성장하면서 충돌하여 입계에 돌기(1)들이 솟아오르게 된다.
이어서 도 4e와 같이 화학기계적연마기(200)를 이용하여 그 첨단부를 연마해서 제거한다. 이때에도 마찬가지로 돌기(1)들을 완전히 제거하지는 않고 제2부위(11f-2)가 되도록 남겨서 캡핑층(11k)을 제1부위(11f-1) 상의 보호층으로 잔류시킨다.
그리고는 도 4f와 같이 게이트 절연층(11b)과 게이트 전극(11g), 층간 절연막(11c)과 소스전극(11h) 및 드레인전극(11i)을 차례로 형성한다. 여기에서도 제2부위(11f-2)는 게이트 절연층(11b)과 직접 접촉하게 된다.
따라서, 본 실시예에 의해서도 큰 입자로 전하 이동도가 우수한 활성층(11f)을 가지면서도 전계의 특정 부위 집중과 같은 불안정 요인도 해소된 박막트랜지스터(11)가 구현되며, 활성층(11f)에 의한 단차도 더 줄일 수 있어서 전기적 특성을 더욱 안정시킬 수 있다.
그러므로, 이상에서 설명한 바와 같은 박막트랜지스터와 그것을 채용한 디스플레이 장치 및 그들의 제조방법을 이용하면 활성층의 입자 사이즈를 크게 만들면서도 입계 돌기를 낮춰서 전계가 집중하는 현상을 완화시킬 수 있으며, 제조 과정에서 캡핑층을 보호층으로 유지함으로써 활성층 표면 손상도 충분히 억제할 수 있다. 따라서, 박막트랜지스터의 전기적인 특성을 안정화시킬 수 있게 되어 이를 채용하는 제품의 품질과 신뢰도를 보장할 수 있게 된다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
11:박막트랜지스터 12:발광소자
11a:버퍼층 11f:활성층
11f(A):비정질 실리콘층 11f(P):결정질 실리콘층
11f-1:제1부위 11f-2:제2부위

Claims (20)

  1. 상대적으로 얇은 제1부위 및 상대적으로 두꺼운 제2부위를 가진 활성층과,
    상기 제1부위와 제2부위의 두께차를 메우며 상기 제1부위 위에 배치된 캡핑층과,
    상기 캡핑층 위에 배치된 게이트 절연층과,
    상기 게이트 절연층 및 상기 캡핑층을 사이에 두고 상기 활성층과 대면하는 게이트 전극 및,
    상기 활성층과 연결되는 소스전극 및 드레인전극을 포함하는 박막트랜지스터.
  2. 제 1 항에 있어서,
    상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측인 상면을 덮고 단부인 측면은 덮지 않는 박막트랜지스터.
  3. 제 1 항에 있어서,
    상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측인 상면 및 단부인 측면을 같이 덮는 박막트랜지스터.
  4. 제 1 항에 있어서,
    상기 게이트 절연층은 상기 제2부위와 직접 접촉하는 박막트랜지스터.
  5. 제 1 항에 있어서,
    상기 캡핑층은 SiO2 재질을 포함하는 박막트랜지스터.
  6. 기판과, 상기 기판 상에 마련된 박막트랜지스터 및, 상기 박막트랜지스터와 연결된 발광소자를 포함하며,
    상기 박막트랜지스터는,
    상기 기판 상에 배치되며 상대적으로 얇은 제1부위 및 상대적으로 두꺼운 제2부위를 가진 활성층과,
    상기 제1부위와 제2부위의 두께차를 메우며 상기 제1부위 위에 배치된 캡핑층과,
    상기 캡핑층 위에 배치된 게이트 절연층과,
    상기 게이트 절연층 및 상기 캡핑층을 사이에 두고 상기 활성층과 대면하는 게이트 전극 및,
    상기 활성층과 연결되는 소스전극 및 드레인전극을 포함하는 디스플레이 장치.
  7. 제 6 항에 있어서,
    상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측의 상면을 덮고 단부인 측면은 덮지 않는 디스플레이 장치..
  8. 제 6 항에 있어서,
    상기 캡핑층은 상기 제1부위의 상기 게이트 전극과 대면하는 측의 상면 및 단부인 측면을 같이 덮는 디스플레이 장치.
  9. 제 6 항에 있어서,
    상기 게이트 절연층은 상기 제2부위와 직접 접촉하는 디스플레이 장치.
  10. 제 6 항에 있어서,
    상기 캡핑층은 SiO2 재질을 포함하는 디스플레이 장치.
  11. 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 위에 캡핑층을 형성하는 단계;
    상기 비정질 실리콘층을 열처리하여 결정질 실리콘으로 변환된 활성층을 형성하는 단계;
    상기 열처리 단계에서 상기 활성층에 생긴 돌기가 낮아지도록 상기 캡핑층을 연마하여, 상기 돌기가 없던 부위는 상기 캡핑층이 잔류하는 제1부위가 되며, 상기 돌기가 있던 부위는 상기 캡핑층이 다 제거되고 상기 돌기도 연마되어 일부가 남은 제2부위가 되도록 하는 단계;
    상기 캡핑층과 상기 제2부위 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 상기 활성층과 대면하는 게이트 전극을 형성하는 단계; 및,
    상기 활성층과 연결되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 박막트랜지스터의 제조방법.
  12. 제 11 항에 있어서,
    상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며,
    상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮은 후에 진행하여, 상기 캡핑층도 상기 활성층과 같은 패턴으로 형성되게 하는 박막트랜지스터의 제조방법.
  13. 제 11 항에 있어서,
    상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며,
    상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮기 전에 진행하여, 상기 캡핑층이 패터닝된 상기 활성층의 상면 및 측면을 다 덮게 하는 박막트랜지스터의 제조방법.
  14. 제 11 항에 있어서,
    상기 게이트 절연층을 상기 제2부위와 직접 접촉하게 하는 박막트랜지스터의 제조방법.
  15. 제 11 항에 있어서,
    상기 캡핑층은 SiO2 재질을 포함하는 박막트랜지스터의 제조방법.
  16. 기판 상에 박막트랜지스터를 형성하는 단계와, 상기 박막트랜지스터와 연결된 발광소자를 형성하는 단계를 포함하며,
    상기 박막트랜지스터를 형성하는 단계는,
    상기 기판 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 위에 캡핑층을 형성하는 단계;
    상기 비정질 실리콘층을 열처리하여 결정질 실리콘으로 변환된 활성층을 형성하는 단계;
    상기 열처리 단계에서 상기 활성층에 생긴 돌기가 낮아지도록 상기 캡핑층을 연마하여, 상기 돌기가 없던 부위는 상기 캡핑층이 잔류하는 제1부위가 되며, 상기 돌기가 있던 부위는 상기 캡핑층이 다 제거되고 상기 돌기도 연마되어 일부가 남은 제2부위가 되도록 하는 단계;
    상기 캡핑층과 상기 제2부위 위에 게이트 절연층을 형성하는 단계;
    상기 게이트 절연층 위에 상기 활성층과 대면하는 게이트 전극을 형성하는 단계; 및,
    상기 활성층과 연결되는 소스전극 및 드레인전극을 형성하는 단계를 포함하는 디스플레이 장치의 제조방법.
  17. 제 16 항에 있어서,
    상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며,
    상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮은 후에 진행하여, 상기 캡핑층도 상기 활성층과 같은 패턴으로 형성되게 하는 디스플레이 장치의 제조방법.
  18. 제 16 항에 있어서,
    상기 활성층을 소정 규격으로 패터닝하는 단계를 더 포함하며,
    상기 패터닝하는 단계는 상기 비정질 실리콘층을 상기 캡핑층으로 덮기 전에 진행하여, 상기 캡핑층이 패터닝된 상기 활성층의 상면 및 측면을 다 덮게 하는 디스플레이 장치의 제조방법.
  19. 제 16 항에 있어서,
    상기 게이트 절연층을 상기 제2부위와 직접 접촉하게 하는 디스플레이 장치의 제조방법.
  20. 제 16 항에 있어서,
    상기 캡핑층은 SiO2 재질을 포함하는 디스플레이 장치의 제조방법.
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