KR20200055772A - 박막 트랜지스터 구조 및 그 제조 방법 - Google Patents

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KR20200055772A
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밍쥐에 위
장순 임
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선전 차이나 스타 옵토일렉트로닉스 세미컨덕터 디스플레이 테크놀로지 컴퍼니 리미티드
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Abstract

본 발명은 유리 기판, 버퍼층, 금속 산화물 반도체층, 게이트 절연층, 게이트 금속층, 층간 절연층, 소스 금속층, 드레인 금속층 및 보호층을 포함하는 박막 트랜지스터 구조를 개시하고 있다.　유리 기판과 버퍼층 사이에 차광 금속층이 더 설치되고, 게이트 절연층에는 게이트 절연층 및 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀이 더 설치되고, 게이트 금속층은 금속 산화물 반도체층 콘택 홀을 통해 차광 금속층에 연결되어 있다.

Description

박막 트랜지스터 구조 및 그 제조 방법
본 발명은 표시 기술 분야에 관한 것으로, 특히 박막 트랜지스터 구조 및 그 제조 방법에 관한 것이다.
과학 기술이 발전함에 따라, AMOLED(Active-matrix organic light emitting diode, 액티브 매트릭스식 유기 발광 다이오드) 표시 장치가 점점 더 많은 사용자에게 선호되고 있다.　종래의 AMOLED 표시 장치는 일반적으로 3개의 박막 트랜지스터와 하나의 커패시터로 이루어진 3T1C의 AMOLED 구동 회로를 사용한다.
종래의 AMOLED 구동 회로에 있어서의 박막 트랜지스터가 출사광 및 외부 광으로부터 영향을 받기 때문에 AMOLED 구동 회로에 있어서의 박막 트랜지스터와 같은 장치의 동작이 불안정해지고, AMOLED 표시 장치의 화면 표시 품질에 영향을 준다.
따라서 종래 기술의 문제점을 해결하기 위해 박막 트랜지스터 구조 및 그 제조 방법을 제공할 필요가 있다.
본 발명은 종래의 박막 트랜지스터 구조의 동작 안정성이 나쁜 기술적 문제를 해결하기 위해, 박막 트랜지스터 등 장치의 동작 안정성을 향상시킴으로써 대응하는 AMOLED 표시 장치의 화면 표시 품질을 향상시킬 수 있는 박막 트랜지스터 구조 및 그 제조 방법을 제공하는 것을 목적으로한다.
본 발명의 실시예는 박막 트랜지스터 구조를 제공하고, 해당 박막 트랜지스터 구조는,
유리 기판과,
상기 유리 기판에 설치되어 있는 버퍼층과,
상기 버퍼층에 설치되어 있는 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층을 통해 상기 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하고, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 금속 산화물 반도체층과,
상기 금속 산화물 반도체층에 설치되고, 상기 금속 산화물 반도체층 및 게이트 금속층을 분리하기 위한 게이트 절연층과,
상기 게이트 절연층에 설치되어 있는 게이트 금속층과,
상기 게이트 금속층을 갖는 유리 기판에 설치되고, 상기 게이트 금속층을 갖는 유리 기판을 평탄화하는데 사용되며, 소스 콘택 홀 및 드레인 콘택 홀이 설치되어 있는 층간 절연층과,
상기 층간 절연층에 설치되고, 상기 소스 콘택 홀을 통해 상기 금속 산화물 반도체층의 소스 영역에 연결되는 소스 금속층과,
상기 층간 절연층에 설치되고, 상기 드레인 콘택 홀을 통해 상기 금속 산화물 반도체층의 드레인 영역에 연결되는 드레인 금속층과,
상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 설치되어 있는 보호층을 포함하고,
상기 유리 기판과 상기 버퍼층 사이에 차광 금속층이 더 설치되어 있고,
상기 게이트 절연층에는 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀이 더 설치되고, 상기 게이트 금속층은 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층에 연결되며,
상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮고,
상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮으며,
상기 차광 금속층의 두께는 500 Å ~ 2000 Å이며,
상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이며,
상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이며,
상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이며,
상기 보호층의 두께는 1000 Å ~ 5000 Å이며,
상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및 인듐갈륨아연주석산화물 중의 적어도 일종이며,
상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.
본 발명의 실시예는 박막 트랜지스터 구조를 더 제공하고, 해당 박막 트랜지스터 구조는,
유리 기판과,
상기 유리 기판에 설치되어 있는 버퍼층과,
상기 버퍼층에 설치되어 있는 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층을 통해 상기 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하고, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 금속 산화물 반도체층과,
상기 금속 산화물 반도체층에 설치되고, 상기 금속 산화물 반도체층 및 게이트 금속층을 분리하기 위한 게이트 절연층과,
상기 게이트 절연층에 설치되어 있는 게이트 금속층과,
상기 게이트 금속층을 갖는 유리 기판에 설치되고, 상기 게이트 금속층을 갖는 유리 기판을 평탄화하는데 사용되며, 소스 콘택 홀 및 드레인 콘택 홀이 설치되어 있는 층간 절연층과,
상기 층간 절연층에 설치되고, 상기 소스 콘택 홀을 통해 상기 금속 산화물 반도체층의 소스 영역에 연결되는 소스 금속층과,
상기 층간 절연층에 설치되고, 상기 드레인 콘택 홀을 통해 상기 금속 산화물 반도체층의 드레인 영역에 연결되는 드레인 금속층과,
상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 설치되어 있는 보호층을 포함하고,
상기 유리 기판과 상기 버퍼층 사이에 차광 금속층이 더 설치되어 있고,
상기 게이트 절연층에는 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀이 더 설치되고, 상기 게이트 금속층은 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층에 연결된다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮는다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮는다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 차광 금속층의 두께는 500 Å ~ 2000 Å이고,
상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이고,
상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이고,
상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이고,
상기 보호층의 두께는 1000 Å ~ 5000 Å이다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.
본 발명에 기재된 박막 트랜지스터 구조에 있어서, 상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및 인듐갈륨아연주석산화물 중의 적어도 일종이다.
본 발명은 박막 트랜지스터 구조의 제조 방법을 더 제공하고, 해당 제조 방법은 아래의,
유리 기판을 제공하는 공정;
상기 유리 기판에 차광 금속층을 증착하고, 상기 차광 금속층을 화상화 처리하는 공정;
상기 차광 금속층을 갖는 유리 기판에 버퍼층을 증착하는 공정;
상기 버퍼층에 금속 산화물 반도체층을 증착하고, 상기 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하기 위해 상기 금속 산화물 반도체층을 화상화 처리하는 공정으로서, 상기 금속 산화물 반도체층이 소스 영역, 드레인 영역 및 채널 영역을 포함하는 공정;
상기 금속 산화물 반도체층에 게이트 절연층을 증착하고, 상기 게이트 절연층에 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀을 설치하는 공정;
상기 게이트 절연층에 게이트 금속층을 증착하고, 상기 게이트 금속층을 화상화 처리하는 공정으로서, 상기 게이트 금속층이 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층과 연결되는 공정;
상기 게이트 금속층을 갖는 유리 기판에 층간 절연층을 증착하고, 상기 층간 절연층에 소스 콘택 홀 및 드레인 콘택 홀을 설치하는 공정;
상기 층간 절연층에 소스 콘택 홀을 통해 금속 산화물 반도체층의 소스 영역과 연결되는 소스 금속층, 및 드레인 콘택 홀을 통해 금속 산화물 반도체층의 드레인 영역과 연결되는 드레인 금속층을 설치하는 공정;
상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 보호층을 증착하는 공정;을 포함한다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮는다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮는다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 차광 금속층의 두께는 500 Å ~ 2000 Å이고,
상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이고,
상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이고,
상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이고,
상기 보호층의 두께는 1000 Å ~ 5000 Å이다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.
본 발명에 기재된 박막 트랜지스터 구조의 제조 방법에 있어서, 상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및　인듐갈륨아연주석산화물　중의 적어도 일종이다.
본 발명의 박막 트랜지스터 구조 및 그 제조 방법은 차광 금속층의 설계에 의해 AMOLED 구동 회로에 있어서의 박막 트랜지스터 등 장치의 동작 안정성을 향상시킴으로써 대응하는 AMOLED 표시 장치의 화면 표시 품질을 향상시키고, 종래의 박막 트랜지스터 구조의 동작 안정성이 나쁜 기술적 문제를 해결할 수 있다.
이하, 본 발명의 실시예에 있어서 기술적 수단을 보다 명확하게 설명하기 위해, 실시예의 설명에 사용하는 첨부 도면을 간단히 소개하며, 이하에 설명하는 도면은 본 발명의 일부 실시예에 불과하며, 당업자에게 있어서 창조적인 노력없이 이러한 도면으로부터 다른 도면을 도출할 수도 있는 것은 분명하다.
도　1a는 본 발명에 따른 박막 트랜지스터 구조의 일 실시예를 나타내는 구조 모식도이다.
도　1b는 도 1a에 도시된 박막 트랜지스터 구조의 A-A`의 평면 단면도이다.
도 2는 본 발명에 따른 박막 트랜지스터 구조의 제조 방법의 일 실시예를 나타내는 흐름도이다.
이하, 본 발명의 실시예에 있어서의 도면을 참조하면서 본 발명의 실시예에 있어서의 기술적 수단을 명확하고 완전하게 설명하며, 설명한 실시예는 본 발명의 실시예의 전부가 아니라 단지 실시예의 일부인 것은 명확하다.　본 발명의 실시예를 토대로 당업자가 창조적인 노력없이 얻은 모든 기타 실시예는 모두 본 발명의 보호 범위에 속한다.
도 1a를 참조하면,도 1a는 본 발명에 따른 박막 트랜지스터 구조의 일 실시예를 나타내는 구조 모식도이고, 도 1b는 도 1a에 도시된 박막 트랜지스터 구조의 A-A`의 평면 단면도이다.　본 실시예의 박막 트랜지스터 구조(10)는 유리 기판(11), 버퍼층(12), 금속 산화물 반도체층(13), 게이트 절연층(14), 게이트 금속층(15), 층간 절연층(16), 소스 금속층(17), 드레인 금속층(18), 보호층(19)을 포함한다.
버퍼층(12)이 유리 기판(11)에 설치되어 있다.　버퍼층(12)에는 소스 영역(131), 드레인 영역(132) 및 채널 영역(133)을 포함하는 금속 산화물 반도체층(13)이 설치되고, 금속 산화물 반도체층(13)을 통해 박막 트랜지스터 구조의 액티브 구동 영역의 위치가 설정되어 있다.　게이트 절연층(14)은 금속 산화물 반도체층(13)에 설치되고, 금속 산화물 반도체층(13)과 게이트 금속층(15)를 분리하는데 사용된다.　게이트 절연층(14)에 게이트 금속층(15)이 설치되어 있다.　층간 절연층(16)은 게이트 금속층(15)을 갖는 유리 기판(11)에 설치되고, 게이트 금속층(15)을 갖는 유리 기판(11)을 평탄화하는데 사용되며, 층간 절연층(16)에 소스 콘택 홀(161) 및 드레인 콘택 홀(162)이 설치되어 있다.　소스 금속층(17)은 층간 절연층(16)에 설치되고, 소스 콘택 홀(161)을 통해 금속 산화물 반도체층(13)의 소스 영역(131)과 연결되어 있다.　드레인 금속층(18)은 층간 절연층(16)에 설치되고, 드레인 콘택 홀(162)을 통해 금속 산화물 반도체층(13)의 드레인 영역　(132)과 연결되어 있다.　보호층(19)은 소스 금속층(17) 및 드레인 금속층(18)을 갖는 층간 절연층(16)에 설치되어 있다.　유리 기판(11)과 버퍼층(12) 사이에 차광 금속층(1A)이 더 설치되고, 게이트 절연층(14)에는 게이트 절연층(14) 및 버퍼층(12)을 관통하는 금속 산화물 반도체층 콘택 홀(141)이 더 설치되고, 게이트 금속층(15)은 금속 산화물 반도체층 콘택 홀(141)을 통해 차광 금속층(1A)에 연결되어 있다.
유리 기판(11)의 평면으로의 차광 금속층(1A)의 투영 영역은 유리 기판(11)의 평면으로의 금속 산화물 반도체층(13)의 투영 영역을 덮는다.　구체적으로는 유리 기판(11)의 평면으로의 차광 금속층(1A)의 투영 영역이 유리 기판(11)의 평면으로의 박막 트랜지스터 구조(10)의 대응 영역의 전체를 덮는다.
도 2를 참조하면, 도 2는 본 발명에 따른 박막 트랜지스터 구조의 제조 방법의 일 실시예를 나타내는 흐름도이다.　본 실시예에 따른 박막 트랜지스터 구조의 제조 방법은 다음의 공정을 포함한다.
공정 S201: 유리 기판을 제공하여, 상기 유리 기판을 세척하고 베이크한다.
공정 S202: 유리 기판에 차광 금속층을 증착하여 상기 차광 금속층을 화상화 처리한다.　차광 금속층의 두께는 500 Å ~ 2000 Å이며, 상기 차광 금속층의 재료는 금속 몰리브덴(Mo), 금속 알루미늄(Al), 금속 구리(Cu), 금속 티타늄(Ti) 중의 적어도 일종일 수 있다.
유리 기판의 평면으로의 차광 금속층의 투영 영역이 유리 기판의 평면으로의 금속 산화물 반도체층의 투영 영역을 덮는다.　바람직하게는 유리 기판의 평면으로의 차광 금속층의 투영 영역이 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮는다.
공정 S203: 차광 금속층을 갖는 유리 기판에는 재료가 산화 실리콘(SiO) 및 질화 실리콘(SiN) 중의 적어도 일종인 버퍼층을 증착한다.　버퍼층의 두께는 1000 Å ~ 5000 Å이다.
공정 S204: 버퍼층에 금속 산화물 반도체층을 증착하고, 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하기 위해, 상기 금속 산화물 반도체층을 화상화 처리한다.　상기 금속 산화물 반도체층은 소스 영역, 드레인 영역 및 채널 영역을 포함한다.　금속 산화물 반도체층의 재료는 인듐갈륨아연산화물(IGZO), 인듐주석아연산화물(IZTO) 및 인듐갈륨아연주석산화물(IGZTO) 중의 적어도 일종이다.　금속 산화물 반도체층의 두께는 100 Å ~ 1000 Å이다.
공정 S205: 금속 산화물 반도체층에 게이트 절연층을 증착하여 금속 산화물 반도체층과 게이트 금속층을 분리하고, 게이트 절연층 및 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀을 게이트 절연층에 설치한다.　상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.　게이트 절연층의 두께는 1000 Å ~ 3000 Å이다.
공정 S206: 게이트 절연층에 게이트 금속층을 증착하여 게이트 금속층이 금속 산화물 반도체층 콘택 홀을 통해 차광 금속층과 연결하도록 게이트 금속층을 화상화 처리한다.　상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이다.
공정 S207: 게이트 금속층을 갖는 유리 기판을 평탄화하기 위해, 유리 기판 전면에 층간 절연층을 증착한다.　상기 층간 절연층을 화상화 처리하여 소스 콘택 홀 및 드레인 콘택 홀을 형성한다.　층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.　층간 절연층의 두께는 2000 Å ~ 10000 Å이다.
공정 S208: 층간 절연층에 소스 콘택 홀을 통해 금속 산화물 반도체층의 소스 영역에 연결되는 소스 금속층 및 드레인 금속층을 증착하고, 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며, 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이고, 소스 금속층의 두께는 2000 Å ~ 8000 Å이며, 드레인 금속층의 두께는 2000 Å ~ 8000 Å이다.
공정 S209: 층간 절연층　전면에 보호층을 증착하고, 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이다.　보호층의 두께는 1000 Å ~ 5000 Å이다.
이상으로, 본 실시예의 박막 트랜지스터 구조의 제조 공정이 완료된다.
본 실시예의 박막 트랜지스터 구조(10)는 사용 시, 차광 금속층(1A)이 금속 산화물 반도체층(13)으로 입사되는 모든 빛을 차광할 수 있으며, 따라서, 상기 박막 트랜지스터의 동작 안정성을 향상시킬 수 있다.
본 실시예의 박막 트랜지스터 구조(10)의 차광 금속층(1A)의 면적이 크기 때문에 큰 기생 용량이 발생할 가능성이 있으며, 여기서 금속 산화물 반도체층 콘택 홀(141)을 설치함으로써 게이트 금속층(15)과 차광 금속층(1A)을 연결하여, 상기 박막 트랜지스터 구조(10)에 의한 기생 용량을 저감하여 박막 트랜지스터 구조(10)의 동작 시에 2 채널 효과를 갖도록 하여 박막 트랜지스터 장치의 성능 향상에 도움이 된다.
본 발명의 박막 트랜지스터 구조 및 그 제조 방법은 차광 금속층의 설계에 의해 AMOLED 구동 회로에 있어서의 박막 트랜지스터 등 장치의 동작 안정성을 향상시킴으로써 대응하는 AMOLED 표시 장치의 화면 표시 품질을 향상시키고, 종래의 박막 트랜지스터 구조의 동작 안정성이 나쁜 기술적 문제를 해결할 수 있다.
이상, 본 발명은 바람직한 실시예를 참조하여 설명하였지만, 상술한 바람직한 실시예는 본 발명을 제한하는 것이 아니며, 당업자라면 본 발명의 정신 및 범위를 벗어나지 않는 한 다양한 변경이나 수정을 가할 수 있으며, 따라서 본 발명의 보호 범위는 특허 청구의 범위에 준한다.

Claims (15)

  1. 유리 기판과,
    상기 유리 기판에 설치되어 있는 버퍼층과,
    상기 버퍼층에 설치되어 있는 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층을 통해 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하고, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 금속 산화물 반도체층과,
    상기 금속 산화물 반도체층에 설치되고, 상기 금속 산화물 반도체층 및 게이트 금속층을 분리하기 위한 게이트 절연층과,
    상기 게이트 절연층에 설치되어 있는 게이트 금속층과,
    상기 게이트 금속층을 갖는 유리 기판에 설치되고, 상기 게이트 금속층을 갖는 유리 기판을 평탄화하는데 사용되며, 소스 콘택 홀 및 드레인 콘택 홀이 설치되어 있는 층간 절연층과,
    상기 층간 절연층에 설치되고, 상기 소스 콘택 홀을 통해 상기 금속 산화물 반도체층의 소스 영역에 연결되는 소스 금속층과,
    상기 층간 절연층에 설치되고, 상기 드레인 콘택 홀을 통해 상기 금속 산화물 반도체층의 드레인 영역에 연결되는 드레인 금속층과,
    상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 설치되어 있는 보호층을 포함하고,
    상기 유리 기판과 상기 버퍼층 사이에 차광 금속층이 더 설치되어 있고,
    상기 게이트 절연층에 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀이 더 설치되고, 상기 게이트 금속층은 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층에 연결되며,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮고,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮으며,
    상기 차광 금속층의 두께는 500 Å ~ 2000 Å이며,
    상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
    상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이며,
    상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
    상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이며
    상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
    상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이며,
    상기 보호층의 두께는 1000 Å ~ 5000 Å이며,
    상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이고,
    상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
    상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및 인듐갈륨아연주석산화물 중의 적어도 일종이며,
    상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
    상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
    상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종인 박막 트랜지스터 구조.
  2. 유리 기판과,
    상기 유리 기판에 설치되어 있는 버퍼층과,
    상기 버퍼층에 설치되어 있는 금속 산화물 반도체층으로서, 상기 금속 산화물 반도체층을 통해 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하고, 소스 영역, 드레인 영역 및 채널 영역을 포함하는 금속 산화물 반도체층과,
    상기 금속 산화물 반도체층에 설치되고, 상기 금속 산화물 반도체층 및 게이트 금속층을 분리하기 위한 게이트 절연층과,
    상기 게이트 절연층에 설치되어 있는 게이트 금속층과,
    상기 게이트 금속층을 갖는 유리 기판에 설치되고, 상기 게이트 금속층을 갖는 유리 기판을 평탄화하는데 사용되며, 소스 콘택 홀 및 드레인 콘택 홀이 설치되어 있는 층간 절연층과,
    상기 층간 절연층에 설치되고, 상기 소스 콘택 홀을 통해 상기 금속 산화물 반도체층의 소스 영역에 연결되는 소스 금속층과,
    상기 층간 절연층에 설치되고, 상기 드레인 콘택 홀을 통해 상기 금속 산화물 반도체층의 드레인 영역에 연결되는 드레인 금속층과,
    상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 설치되어 있는 보호층을 포함하고,
    상기 유리 기판과 상기 버퍼층 사이에 차광 금속층이 더 설치되어 있고,
    상기 게이트 절연층에는 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀이 더 설치되고, 상기 게이트 금속층은 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층에 연결되는 박막 트랜지스터 구조.
  3. 제 2 항에 있어서,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮는 박막 트랜지스터 구조.
  4. 제 3 항에 있어서,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮는 박막 트랜지스터 구조.
  5. 제 2 항에 있어서,
    상기 차광 금속층의 두께는 500 Å ~ 2000 Å이고,
    상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
    상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이고,
    상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
    상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이고,
    상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
    상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이고,
    상기 보호층의 두께는 1000 Å ~ 5000 Å인 박막 트랜지스터 구조.
  6. 제 2 항에 있어서,
    상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종인 박막 트랜지스터 구조.
  7. 제 2 항에 있어서,
    상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
    상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
    상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
    상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종인 박막 트랜지스터 구조.
  8. 제 2 항에 있어서,
    상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및 인듐갈륨아연주석산화물 중의 적어도 일종인 박막 트랜지스터 구조.
  9. 유리 기판을 제공하는 공정;
    상기 유리 기판에 차광 금속층을 증착하고, 상기 차광 금속층을 화상화 처리하는 공정;
    상기 차광 금속층을 갖는 유리 기판에 버퍼층을 증착하는 공정;
    상기 버퍼층에 금속 산화물 반도체층을 증착하고, 박막 트랜지스터 구조의 액티브 구동 영역의 위치를 설정하기 위해 상기 금속 산화물 반도체층을 화상화 처리하는 공정으로서, 상기 금속 산화물 반도체층이 소스 영역, 드레인 영역 및 채널 영역을 포함하는 공정;
    상기 금속 산화물 반도체층에 게이트 절연층을 증착하고, 상기 게이트 절연층에 상기 게이트 절연층 및 상기 버퍼층을 관통하는 금속 산화물 반도체층 콘택 홀을 설치하는 공정;
    상기 게이트 절연층에 게이트 금속층을 증착하고, 상기 게이트 금속층을 화상화 처리하는 공정으로서, 상기 게이트 금속층이 상기 금속 산화물 반도체층 콘택 홀을 통해 상기 차광 금속층과 연결되는 공정;
    상기 게이트 금속층을 갖는 유리 기판에 층간 절연층을 증착하고, 상기 층간 절연층에 소스 콘택 홀 및 드레인 콘택 홀을 설치하는 공정;
    상기 층간 절연층에 소스 콘택 홀을 통해 금속 산화물 반도체층의 소스 영역과 연결되는 소스 금속층, 및 드레인 콘택 홀을 통해 금속 산화물 반도체층의 드레인 영역과 연결되는 드레인 금속층을 설치하는 공정;
    상기 소스 금속층 및 상기 드레인 금속층을 갖는 층간 절연층에 보호층을 증착하는 공정;을 포함하는 박막 트랜지스터 구조의 제조 방법.
  10. 제 9 항에 있어서,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 금속 산화물 반도체층의 투영 영역을 덮는 박막 트랜지스터 구조의 제조 방법.
  11. 제 10 항에 있어서,
    상기 유리 기판의 평면으로의 상기 차광 금속층의 투영 영역이 상기 유리 기판의 평면으로의 상기 박막 트랜지스터 구조의 대응 영역의 전체를 덮는 박막 트랜지스터 구조의 제조 방법.
  12. 제 9 항에 있어서,
    상기 차광 금속층의 두께는 500 Å ~ 2000 Å이고,
    상기 버퍼층의 두께는 1000 Å ~ 5000 Å이며,
    상기 금속 산화물 반도체층의 두께는 100 Å 내지 1000 Å이고,
    상기 게이트 절연층의 두께는 1000 Å ~ 3000 Å이며,
    상기 층간 절연층의 두께는 2000 Å ~ 10000 Å이고,
    상기 소스 금속층의 두께는 2000 Å ~ 8000 Å이며,
    상기 드레인 금속층의 두께는 2000 Å ~ 8000 Å이고,
    상기 보호층의 두께는 1000 Å ~ 5000 Å인 박막 트랜지스터 구조의 제조 방법.
  13. 제 9 항에 있어서,
    상기 차광 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 게이트 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 소스 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종이며,
    상기 드레인 금속층의 재료는 금속 몰리브덴, 금속 알루미늄, 금속 구리 및 금속 티타늄 중의 적어도 일종인 박막 트랜지스터 구조의 제조 방법.
  14. 제 9 항에 있어서,
    상기 버퍼층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
    상기 게이트 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이며,
    상기 층간 절연층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종이고,
    상기 보호층의 재료는 산화 실리콘 및 질화 실리콘 중의 적어도 일종인 박막 트랜지스터 구조의 제조 방법.
  15. 제 9 항에 있어서,
    상기 금속 산화물 반도체층의 재료는 인듐갈륨아연산화물, 인듐주석아연산화물 및　인듐갈륨아연주석산화물　중의 적어도 일종인 박막 트랜지스터 구조의 제조 방법.
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