KR20200049219A - 표시 장치 - Google Patents

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Abstract

본 출원의 예에 따른 표시 장치는 구동 트랜지스터를 갖는 픽셀 회로와 픽셀 회로에 연결된 발광 소자를구비한 복수의 픽셀을 포함하며, 픽셀 회로는 기판 상에 배치된 제1 물질의 반도체층, 및 제1 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제1 타입의 트랜지스터를 갖는 제1 회로층, 제1 회로층 상에 배치된 회로 절연층, 및 회로 절연층 상에 배치된 상기 제1 물질과 다른 제2 물질의 반도체층, 및 제2 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제2 타입의 트랜지스터를 갖는 제2 회로층을 포함하고, 구동 트랜지스터는 제1 회로층에 배치된 게이트 전극, 및 제2 타입의 트랜지스터의 제2 물질의 반도체층과 동일층에서 서로 이격되게 배치된 제2 물질의 반도체층을 포함한다.

Description

표시 장치{DISPLAY APPARATUS}
본 출원은 표시 장치에 관한 것이다.
표시 장치는 텔레비전 또는 모니터의 표시 장치 이외에도 노트북 컴퓨터, 테블릿 컴퓨터, 스마트 폰, 휴대용 표시 기기, 휴대용 정보 기기 등의 표시 화면으로 널리 사용되고 있다.
이러한 표시 장치는 액정 표시 장치와 발광 표시 장치를 포함한다. 발광 표시 장치는 자발광 소자를 이용하여 영상을 표시하기 때문에 고속의 응답 속도를 가지며, 소비 전력이 낮고, 시야각에 문제가 없어 차세대 표시 장치로 주목 받고 있다.
발광 표시 장치는 픽셀마다 형성된 픽셀 회로를 포함한다. 픽셀 회로는 데이터 전압에 따른 구동 박막 트랜지스터의 스위칭을 이용해 구동 전원으로부터 발광 소자로 흐르는 전류의 크기를 제어하여 발광 소자를 발광시킴으로써 소정의 영상을 표시하게 된다.
일반적인 발광 표시 장치에서, 각 픽셀의 발광 소자에 흐르는 전류는 공정 편차 등의 이유로 구동 트랜지스터의 문턱 전압 편차 등에 의해 변화될 수 있다. 이에 따라, 일반적인 발광 표시 장치의 픽셀 회로는 동일한 데이터 전압이라 하더라도 픽셀마다 구동 트랜지스터로부터 출력되는 데이터 전류가 달라져 균일한 화질을 구현할 수 없기 때문에 구동 트랜지스터의 문턱 전압을 보상하기 위한 내부 보상 회로를 포함한다.
최근, 모바일 전자 기기, 가상 영상 표시 장치, 또는 헤드 마운티드 표시 장치에 적용되는 발광 표시 장치는 그 해상도가 점점 높아지는 추세에 있다. 따라서, 발광 표시 장치의 해상도가 높이기 위하여, 구동 트랜지스터의 계조 표현을 세분화하는 기술이 필요한 실정이다.
본 출원은 바텀 게이트 방식의 산화물 기반의 구동 트랜지스터를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화할 수 있는 표시 장치를 제공하는 것이다.
그리고, 본 출원은 턴-온 특성이 우수한 트랜지스터, 누설 전류(Off current) 특성이 우수한 트랜지스터, 및 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터를 포함함으로써, 구동 트랜지스터의 서브 임계 스윙 팩터(S-factor)를 최적화할 수 있는 표시 장치를 제공하는 것이다.
그리고, 본 출원은 제1 회로층에 배치된 트랜지스터, 제1 회로층 상의 제2 회로층에 배치된 트랜지스터, 및 제1 회로층에 배치된 게이트 전극과 제2 회로층에 배치된 반도체층을 구비한 구동 트랜지스터를 포함함으로써, 마스크 공정을 최소화하고 픽셀 회로의 레이아웃 면적을 최소화할 수 있는 표시 장치를 제공하는 것이다.
그리고, 본 출원은 BCE(Back Channel Etch) 공정을 통해 산화물 기반의 구동 트랜지스터를 형성함으로써, 마스크 공정을 최소화하고 리소그래피 공정 마진을 향상시키며 우수한 신뢰성을 갖는 표시 장치를 제공하는 것이다.
본 출원에 따른 표시 장치는 구동 트랜지스터를 갖는 픽셀 회로와 픽셀 회로에 연결된 발광 소자를구비한 복수의 픽셀을 포함하며, 픽셀 회로는 기판 상에 배치된 제1 물질의 반도체층을 구비한 트랜지스터를 갖는 제1 회로층, 제1 회로층 상에 배치된 회로 절연층, 및 회로 절연층 상에 배치된 제1 물질과 다른 제2 물질의 반도체층을 구비한 트랜지스터를 갖는 제2 회로층을 포함하고, 구동 트랜지스터는 제1 회로층에 배치된 게이트 전극, 및 제2 회로층에 배치된 상기 제2 물질의 반도체층을 포함한다.
본 출원에 따른 표시 장치는 발광 소자와 발광 소자를 구동하는 픽셀 회로를 구비한 복수의 픽셀을 포함하며, 픽셀 회로는 기판 상에 배치된 제1 물질의 반도체층을 구비한 트랜지스터를 갖는 제1 회로층, 제1 회로층 상에 배치된 회로 절연층, 회로 절연층 상에 배치된 제1 물질과 다른 제2 물질의 반도체층을 구비한 트랜지스터를 갖는 제2 회로층, 제1 회로층에 배치된 게이트 전극과 제2 회로층에 배치된 제2 물질의 반도체층을 구비한 구동 트랜지스터, 및 구동 트랜지스터의 게이트 전극으로 이루어진 제1 커패시터 전극과, 제1 커패시터 전극과 중첩되고 구동 트랜지스터의 소스 전극과 전기적으로 연결된 제2 커패시터 전극을 포함하는 저장 커패시터를 포함한다.
기타 예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 출원에 따른 표시 장치는 바텀 게이트 방식의 산화물 기반의 구동 트랜지스터를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화할 수 있다.
본 출원에 따른 표시 장치는 턴-온 특성이 우수한 트랜지스터, 누설 전류(Off current) 특성이 우수한 트랜지스터, 및 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터를 포함함으로써, 구동 트랜지스터의 서브 임계 스윙 팩터(S-factor)를 최적화할 수 있다.
본 출원에 따른 표시 장치는 제1 회로층에 배치된 트랜지스터, 제1 회로층 상의 제2 회로층에 배치된 트랜지스터, 및 제1 회로층에 배치된 게이트 전극과 제2 회로층에 배치된 반도체층을 구비한 구동 트랜지스터를 포함함으로써, 마스크 공정을 최소화하고 픽셀 회로의 레이아웃 면적을 최소화할 수 있다.
본 출원에 따른 표시 장치는 BCE(Back Channel Etch) 공정을 통해 산화물 기반의 구동 트랜지스터를 형성함으로써, 마스크 공정을 최소화하고 리소그래피 공정 마진을 향상시키며 우수한 신뢰성을 가질 수 있다.
위에서 언급된 본 출원의 효과 외에도, 본 출원의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 출원이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 2는 본 발명의 일 예에 따른 표시 장치에서, 픽셀 회로와 발광 소자를 나타내는 회로도이다.
도 3은 도 2에 도시된 픽셀 회로에서, 구동 트랜지스터, 샘플링 트랜지스터, 및 제1 발광 제어 트랜지스터의 적층 관계를 나타내는 레이아웃 단면도이다.
도 4는 본 발명의 다른 예에 따른 표시 장치에서, 픽셀 회로를 나타내는 회로도이다.
도 5는 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터의 적층 관계를 나타내는 레이아웃 단면도이다.
도 6은 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터 각각의 게이트-소스 전압에 따른 드레인-소스 전류 곡선을 나타내는 그래프이다.
도 7은 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터 각각의 계조 표현 영역과 서브 임계 영역을 나타내는 도면이다.
본 출원의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 출원의 예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 출원을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 출원의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 출원 상에서 언급한 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 출원의 구성 요소를 설명하는 데 있어서, 제1, 제2 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성 요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성 요소 사이에 다른 구성 요소가 "개재"되거나, 각 구성 요소가 다른 구성 요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
본 출원의 여러 예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 본 출원에 따른 발광 표시 장치의 바람직한 예를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다.
도 1은 본 발명의 일 예에 따른 표시 장치를 나타내는 평면도이다.
도 1을 참조하면, 유기 발광 표시 장치는 픽셀 어레이부(100), 제어 회로(300), 데이터 구동 회로(500), 및 스캔 구동 회로(700)를 포함할 수 있다.
픽셀 어레이부(100)는 기판 상에 마련된 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL), 및 복수의 스캔 라인(SL)과 복수의 데이터 라인(DL)의 교차에 의해 정의되는 복수의 픽셀 영역 각각마다 마련된 복수의 픽셀(P)을 포함할 수 있다.
복수의 픽셀(P) 각각은 인접한 스캔 라인(SL)으로부터 공급되는 스캔 신호와 인접한 데이터 라인(DL)으로부터 공급되는 데이터 신호에 따라 영상을 표시하는 픽셀 셀(미도시)을 포함할 수 있다. 구체적으로, 픽셀 셀은 적어도 하나의 박막 트랜지스터와 적어도 하나의 커패시터를 포함하여 구성되고, 데이터 신호에 기초한 전계에 따라 액정을 구동하여 영상을 표시하는 액정 셀이거나, 데이터 신호에 의해 자체 발광하여 영상을 표시하는 자발광 셀로 구현될 수 있다. 여기에서, 자발광 셀은 플라즈마 방전체, 양자점 발광체, 유기 발광체, 무기 발광체, 또는 마이크로 발광 다이오드 소자를 포함할 수 있다.
제어 회로(300)는 영상 신호를 기반으로 복수의 픽셀(P) 각각에 대응되는 픽셀 데이터를 생성할 수 있다. 제어 회로(300)는 타이밍 동기 신호를 기반으로 데이터 제어 신호를 생성해 데이터 구동 회로(500)에 제공할 수 있다. 일 예에 따르면, 제어 회로(300)는 타이밍 동기 신호를 기반으로 스타트 신호, 복수의 스캔 클럭 신호를 포함하는 스캔 제어 신호를 생성해 스캔 구동 회로(700)에 제공할 수 있다. 제어 회로(300)는 스캔 구동 회로(700)의 구동 방식에 따라 복수의 캐리 클럭 신호를 추가로 생성해 스캔 구동 회로(700)에 제공할 수도 있다.
데이터 구동 회로(500)는 픽셀 어레이부(100)에 마련된 복수의 데이터 라인(DL)과 연결될 수 있다. 데이터 구동 회로(500)는 제어 회로(300)로부터 제공되는 픽셀 데이터와 데이터 제어 신호를 수신하고, 전원 회로로부터 제공되는 복수의 기준 감마 전압을 수신할 수 있다. 데이터 구동 회로(500)는 데이터 제어 신호와 복수의 기준 감마 전압을 이용하여 픽셀 데이터를 아날로그 형태의 픽셀별 데이터 신호로 변환하고, 변환된 픽셀별 데이터 신호를 해당 데이터 라인(DL)에 공급할 수 있다.
스캔 구동 회로(700)는 픽셀 어레이부(100)에 마련된 복수의 스캔 라인(SL)과 연결될 수 있다. 구체적으로, 스캔 구동 회로(700)는 제어 회로(300)로부터 공급되는 스캔 제어 신호를 기반으로 정해진 순서에 따라 스캔 신호를 생성하여 해당하는 스캔 라인(SL)에 공급할 수 있다.
일 예에 따르면, 스캔 구동 회로(700)는 박막 트랜지스터의 제조 공정에 따라 기판의 일측 가장자리 또는 양측 가장자리에 집적되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다. 예를 들어, 스캔 구동 회로(700)는 집적 회로에 구성되어 기판에 실장되거나 연성 회로 필름에 실장되어 복수의 스캔 라인(SL)과 일대일로 연결될 수 있다.
도 2는 본 발명의 일 예에 따른 표시 장치에서, 픽셀 회로와 발광 소자를 나타내는 회로도이다.
도 2를 참조하면, 복수의 픽셀(P) 각각은 구동 트랜지스터(Tdr)를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자(LED)를 포함할 수 있다.
픽셀 회로는 발광 소자(LED)에 흐르는 구동 전류(Iled)를 제어하여 발광 소자(LED)를 구동할 수 있다. 일 예에 따르면, 픽셀 회로는 구동 트랜지스터(Tdr), 샘플링 트랜지스터(Ts), 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds), 및 저장 커패시터(Cst)를 포함할 수 있다.
구동 트랜지스터(Tdr)는 발광 소자(LED)에 흐르는 구동 전류(Iled)를 제어할 수 있다. 구동 트랜지스터(Tdr)는 제1 노드(N1)와 제3 노드(N3)를 선택적으로 접속시킬 수 있다. 구체적으로, 구동 트랜지스터(Tdr)는 제1 노드(N1) 및 제3 노드(N3) 사이에 접속되어 구동 전류(Iled)를 제1 발광 제어 트랜지스터(Tec1)에 제공할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)와 연결되고, 구동 트랜지스터(Tdr)의 소스 전극은 제1 노드(N1)와 연결되며, 구동 트랜지스터(Tdr)의 게이트 전극은 제2 노드(N2)와 연결될 수 있다.
구동 트랜지스터(Tdr)의 드레인 전극은 제3 노드(N3)를 통해 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극, 및 데이터 공급 트랜지스터(Tds)의 드레인 전극과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 소스 전극은 제1 노드(N1)를 통해 샘플링 트랜지스터(Ts)의 소스 전극, 제1 초기화 트랜지스터(Ti1)의 드레인 전극, 및 제1 발광 제어 트랜지스터(Tec1)의 소스 전극과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 게이트 전극은 제2 노드(N2)를 통해 저장 커패시터(Cst)의 일단 및 샘플링 트랜지스터(Ts)의 드레인 전극과 연결될 수 있다. 따라서, 구동 트랜지스터(Tdr)는 제2 노드(N2)의 전압을 기초로 턴-온되어 제3 노드(N3)로부터 제공받은 구동 전류(Iled)를 제1 노드(N1)에 제공할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 구동 트랜지스터(Tdr)는 소스 전극 및 드레인 전극을 형성하는 과정에서 반도체층이 노출되는 백 채널 에치(Back Channel Etch; BCE) 구조 또는 바텀 게이트 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)는 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)는 n-타입 트랜지스터에 해당할 수 있고, 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)는 p-타입 트랜지스터에 해당할 수 있다. 구동 트랜지스터(Tdr)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 구동 트랜지스터(Tdr)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 제3 노드(N3)의 전압이 제1 노드(N1)에 제공되는 방향을 기준으로 구동 트랜지스터(Tdr)의 드레인 전극 및 소스 전극을 결정한다.
구동 트랜지스터(Tdr)의 반도체층은 소스 전극 및 드레인 전극의 형성을 위한 식각 및 패터닝 과정에서 식각 기체 또는 식각액에 노출될 수 있다. 일 예에 따르면, 구동 트랜지스터(Tdr)의 반도체층은 채널층 또는 활성층에 해당하는 제1 반도체층, 및 제1 반도체층 상에 배치된 제2 반도체층을 포함할 수 있다.
제1 반도체층은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 이러한 제1 반도체층의 실시예는 상기 기재에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 이루어질 수도 있다.
제2 반도체층은 제1 반도체층 상에 배치되어, 소스 전극 및 드레인 전극의 형성을 위한 식각 및 패터닝 과정에서 식각 기체 또는 식각액으로부터 제1 반도체층을 보호할 수 있다. 구체적으로, 제2 반도체층은 제1 반도체층보다 높은 농도의 질소를 포함하고, 제1 반도체층 보다 우수한 막 안정성을 가질 수 있다. 예를 들어, 제2 반도체층에 포함된 질소는 산소와 안정적인 결합을 형성하며, 금속 원소들 사이에 안정적으로 배치될 수 있다. 제2 반도체층은 구동 트랜지스터(Tdr)의 제조를 위한, 노광, 식각, 패터닝, 열처리 등의 공정에 대해 우수한 내성을 가져, 하부의 제1 반도체층을 보호할 수 있다.
샘플링 트랜지스터(Ts)는 제1 노드(N1)와 제2 노드(N2)를 선택적으로 접속시킬 수 있다. 구체적으로, 샘플링 트랜지스터(Ts)는 제3 스캔 제어 신호(SC2(n))를 기초로 턴-온되어, 제1 노드(N1)와 제2 노드(N2)를 전기적으로 연결할 수 있다. 샘플링 트랜지스터(Ts)의 드레인 전극은 제2 노드(N2)와 연결되고, 샘플링 트랜지스터(Ts)의 소스 전극은 제1 노드(N1)와 연결되며, 샘플링 트랜지스터(Ts)의 게이트 전극은 제3 스캔 라인(SL3)과 연결될 수 있다.
샘플링 트랜지스터(Ts)의 드레인 전극은 제2 노드(N2)를 통해 구동 트랜지스터(Tdr)의 게이트 전극 및 저장 커패시터(Cst)의 일단과 연결될 수 있다. 그리고, 샘플링 트랜지스터(Ts)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극, 및 제1 초기화 트랜지스터(Ti1)의 드레인 전극과 연결될 수 있다. 그리고, 샘플링 트랜지스터(Ts)의 게이트 전극은 제3 스캔 라인(SL3)으로부터 제3 스캔 제어 신호(SC2(n))를 수신할 수 있다. 따라서, 샘플링 트랜지스터(Ts)는 제3 스캔 신호(SC2(n))를 기초로 턴-온되어 제2 노드(N2)의 전압을 제1 노드(N1)에 제공할 수 있다.
일 예에 따르면, 샘플링 트랜지스터(Ts)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 샘플링 트랜지스터(Ts)는 산화물 기반의 반도체층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 샘플링 트랜지스터(Ts)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 샘플링 트랜지스터(Ts)를 포함함으로써, 제1 노드(N1)와 제2 노드(N2) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 구동 트랜지스터(Tdr)의 게이트-소스 전압을 안정적으로 유지할 수 있다.
일 예에 따르면, 샘플링 트랜지스터(Ts)는 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 샘플링 트랜지스터(Ts)는 n-타입 트랜지스터에 해당할 수 있고, 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)는 p-타입 트랜지스터에 해당할 수 있다. 샘플링 트랜지스터(Ts)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 샘플링 트랜지스터(Ts)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 제3 노드(N3)의 전압이 제1 노드(N1)에 제공되는 방향을 기준으로 구동 트랜지스터(Tdr)의 드레인 전극 및 소스 전극을 결정한다.
제1 발광 제어 트랜지스터(Tec1)는 에미션 신호(EM)를 기초로 턴-온되어, 제1 노드(N1)와 제4 노드(N4)를 전기적으로 연결할 수 있다. 구체적으로, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극은 제1 노드(N1)와 연결되고, 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극은 제4 노드(N4)와 연결되며, 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 에미션 제어 라인(EML)과 연결될 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 샘플링 트랜지스터(Ts)의 소스 전극, 및 제1 초기화 트랜지스터(Ti1)의 드레인 전극과 연결될 수 있다. 그리고, 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극은 제4 노드(N4)를 통해 발광 소자(LED)의 애노드 전극 및 제2 초기화 트랜지스터(Ti2)의 드레인 전극과 연결될 수 있다. 그리고, 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극은 에미션 제어 라인(EML)으로부터 에미션 신호(EM)를 수신할 수 있다. 따라서, 제1 발광 제어 트랜지스터(Tec1)는 에미션 신호(EM)를 기초로 턴-온되어 구동 전류(Iled)를 발광 소자(LED)에 제공할 수 있다.
일 예에 따르면, 제1 발광 제어 트랜지스터(Tec1)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 제1 발광 제어 트랜지스터(Tec1)는 저온 다결정 실리콘(Low Temperature Polycrystalline Silicon; LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 제1 발광 제어 트랜지스터(Tec1)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 제1 발광 제어 트랜지스터(Tec1)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 제1 발광 제어 트랜지스터(Tec1)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다. 여기에서, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극 및 드레인 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 구동 전류(Iled)를 제4 노드(N4)에 출력하는 방향을 기준으로 제1 발광 제어 트랜지스터(Tec1)의 소스 전극 및 드레인 전극을 결정한다.
제2 발광 제어 트랜지스터(Tec2)는 에미션 신호(EM)를 기초로 턴-온되어, 제2 전압 공급 라인(VL2)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 구체적으로, 제2 발광 제어 트랜지스터(Tec2)의 소스 전극은 제2 전압 공급 라인(VL2)과 연결되고, 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 제3 노드(N3)와 연결되며, 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 에미션 제어 라인(EML)과 연결될 수 있다.
제2 발광 제어 트랜지스터(Tec2)의 소스 전극은 제2 전압 공급 라인(VL2)으로부터 구동 전압(VDD)을 공급받을 수 있고, 제2 노드(N2)에 연결된 저장 커패시터(Cst)의 일단과 반대되는 타단과 연결될 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극은 제3 노드(N3)를 통해 구동 트랜지스터(Tdr)의 드레인 전극 및 데이터 공급 트랜지스터(Tds)의 드레인 전극과 연결될 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)의 게이트 전극은 에미션 제어 라인(EML)으로부터 에미션 신호(EM)를 수신할 수 있다. 따라서, 제2 발광 제어 트랜지스터(Tec2)는 에미션 신호(EM)를 기초로 턴-온되어 구동 전압(VDD)을 제3 노드(N3)에 제공할 수 있다.
일 예에 따르면, 제2 발광 제어 트랜지스터(Tec2)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 제2 발광 제어 트랜지스터(Tec2)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 제2 발광 제어 트랜지스터(Tec2)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 제2 발광 제어 트랜지스터(Tec2)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 제2 발광 제어 트랜지스터(Tec2)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다.
제1 초기화 트랜지스터(Te1)는 제1 스캔 신호(SC1(n-1))를 기초로 턴-온되어, 제1 전압 공급 라인(VL1)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 구체적으로, 제1 초기화 트랜지스터(Te1)의 소스 전극은 제1 전압 공급 라인(VL1)과 연결되고, 제1 초기화 트랜지스터(Te1)의 드레인 전극은 제1 노드(N1)와 연결되며, 제1 초기화 트랜지스터(Te1)의 게이트 전극은 제1 전압 공급 라인(VL1)과 연결될 수 있다.
제1 초기화 트랜지스터(Te1)의 소스 전극은 제1 전압 공급 라인(VL1)으로부터 초기화 전압(Vinit)을 공급받을 수 있다. 그리고, 제1 초기화 트랜지스터(Te1)의 드레인 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 샘플링 트랜지스터(Ts)의 소스 전극, 및 제1 발광 제어 트랜지스터(Tec1)의 소스 전극과 연결될 수 있다. 그리고, 제1 초기화 트랜지스터(Te1)의 게이트 전극은 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(SC1(n-1))를 수신할 수 있다. 따라서, 제1 초기화 트랜지스터(Te1)는 제1 스캔 신호(SC1(n-1))를 기초로 턴-온되어 초기화 전압(Vinit)을 제1 노드(N1)에 제공할 수 있다.
일 예에 따르면, 제1 초기화 트랜지스터(Ti1)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 제1 초기화 트랜지스터(Ti1)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 제1 초기화 트랜지스터(Ti1)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 제1 초기화 트랜지스터(Ti1)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 제1 초기화 트랜지스터(Ti1)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다.
제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n-1))를 기초로 턴-온되어, 제1 전압 공급 라인(VL1)과 제4 노드(N4)를 전기적으로 연결할 수 있다. 구체적으로, 제2 초기화 트랜지스터(Ti2)의 소스 전극은 제1 전압 공급 라인(VL1)과 연결되고, 제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제4 노드(N4)와 연결되며, 제2 초기화 트랜지스터(Ti2)의 게이트 전극은 제1 전압 공급 라인(VL1)과 연결될 수 있다.
제2 초기화 트랜지스터(Ti2)의 소스 전극은 제1 전압 공급 라인(VL1)으로부터 초기화 전압(Vinit)을 공급받을 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)의 드레인 전극은 제4 노드(N4)를 통해 발광 소자(LED)의 애노드 전극, 및 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극과 연결될 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)의 게이트 전극은 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(SC1(n-1))를 수신할 수 있다. 따라서, 제2 초기화 트랜지스터(Ti2)는 제1 스캔 신호(SC1(n-1))를 기초로 턴-온되어 초기화 전압(Vinit)을 제4 노드(N4)에 제공할 수 있다.
일 예에 따르면, 제2 초기화 트랜지스터(Ti2)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 제2 초기화 트랜지스터(Ti2)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 제2 초기화 트랜지스터(Ti2)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 제2 초기화 트랜지스터(Ti2)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 제2 초기화 트랜지스터(Ti2)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다.
데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC1(n))를 기초로 턴-온되어, 데이터 라인(DL)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 구체적으로, 데이터 공급 트랜지스터(Tds)의 소스 전극은 데이터 라인(DL)과 연결되고, 데이터 공급 트랜지스터(Tds)의 드레인 전극은 제3 노드(N3)와 연결되며, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)과 연결될 수 있다.
데이터 공급 트랜지스터(Tds)의 소스 전극은 데이터 라인(DL)으로부터 데이터 전압(Vdata)을 공급받을 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 드레인 전극은 제3 노드(N3)를 통해 구동 트랜지스터(Tdr)의 드레인 전극, 및 제2 발광 제어 트랜지스터(Tec2)의 드레인 전극과 연결될 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)으로부터 제2 스캔 신호(SC1(n))를 수신할 수 있다. 따라서, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC1(n))를 기초로 턴-온되어 데이터 전압(Vdata)을 제3 노드(N3)에 제공할 수 있다.
일 예에 따르면, 데이터 공급 트랜지스터(Tds)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 데이터 공급 트랜지스터(Tds)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 데이터 공급 트랜지스터(Tds)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 데이터 공급 트랜지스터(Tds)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다.
일 예에 따르면, 본 출원에 따른 표시 장치는 n-타입의 구동 트랜지스터(Tdr), 및 샘플링 트랜지스터(Ts)를 포함하고, p-타입의 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)를 포함함으로써, 스캔 라인(SL)의 구성을 최소화할 수 있고, 최소한의 스캔 신호를 기초로 픽셀 회로를 구동할 수 있다.
저장 커패시터(Cst)는 제2 전압 공급 라인(VL2)과 제2 노드(N2) 사이에 접속될 수 있다. 구체적으로, 저장 커패시터(Cst)는 제2 전압 공급 라인(VL2)과 제2 노드(N2) 사이의 차 전압을 저장함으로써, 제2 노드(N2)의 전압을 제어할 수 있다. 예를 들어, 저장 커패시터(Cst)는 샘플링 트랜지스터(Ts)가 턴-오프되더라도, 저장 커패시터(Cst)의 타단에 걸리는 구동 전압(VDD)이 일정하게 유지되므로, 저장 커패시터(Cst)의 일단에 걸리는 제2 노드(N2)의 전압이 일정하게 유지될 수 있다. 결과적으로, 저장 커패시터(Cst)는 샘플링 트랜지스터(Ts)가 턴-오프되더라도 제2 노드(N2)의 전압을 일정하게 유지함으로써, 구동 트랜지스터(Tdr)의 동작을 제어할 수 있다.
예를 들어, 발광 소자를 구동하는 픽셀 회로가 서브 임계 스윙 팩터(S-factor)가 우수한 복수의 트랜지스터로만 이루어지거나, 누설 전류 특성이 우수한 복수의 트랜지스터로만 이루어지거나, 또는 턴-온 특성이 우수한 복수의 트랜지스터로만 이루어지는 경우, 픽셀 회로의 서브 임계 스윙 팩터(S-factor), 누설 전류 특성, 및 턴-온 특성을 모두 고려하기 위하여, 서브 임계 스윙 팩터(S-factor)의 한계치가 존재한다.
결과적으로, 본 출원에 따른 표시 장치는 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터(Tdr), 누설 전류 특성이 우수한 샘플링 트랜지스터(Ts), 턴-온 특성이 우수한 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)를 포함함으로써, 우수한 누설 전류 특성과 턴-온 특성을 만족시키는 동시에 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)를 극대화하여 계조 표현을 세분화할 수 있다.
발광 소자(LED)는 픽셀 회로로부터 구동 전류(Iled)를 공급받아 발광할 수 있다. 구체적으로, 발광 소자(LED)의 애노드 전극은 구동 트랜지스터(Tdr)와 직렬로 연결된 제1 발광 제어 트랜지스터(Tec1)의 소스 전극인 제4 노드(N4)와 연결될 수 있다.
일 예에 따르면, 발광 소자(LED)는 제4 노드(N4)에 연결된 애노드 전극, 애노드 전극 상에 형성된 발광층, 및 발광층에 연결된 캐소드 전극을 포함할 수 있다.
애노드 전극은 픽셀(P)의 개구부에 배치되고, 제4 노드(N4)와 전기적으로 연결될 수 있다.
발광층은 애노드 전극 상에 배치될 수 있다. 예를 들어, 발광층은 정공 수송층/발광층/전자 수송층의 구조 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층의 구조를 가질 수 있다. 그리고, 발광층은 발광층의 발광 효율 및 수명을 향상시키기 위한 기능층을 더 포함할 수 있다.
캐소드 전극은 스캔 라인(SL) 또는 데이터 라인(DL)의 길이 방향을 따라 형성되거나 모든 픽셀(P)에 공통적으로 연결될 수 있다. 일 예에 따르면, 캐소드 전극은 데이터 구동 회로(500) 또는 전원 공급 회로로부터 공통 전원(Vss)을 수신할 수 있다. 이와 같이, 발광 소자(LED)는 구동 트랜지스터(Tdr)의 구동에 따라 흐르는 구동 전류(Iled)에 의해 발광할 수 있다.
도 3은 도 2에 도시된 픽셀 회로에서, 구동 트랜지스터, 샘플링 트랜지스터, 및 제1 발광 제어 트랜지스터의 적층 관계를 나타내는 레이아웃 단면도이다.
도 3을 참조하면, 표시 장치는 기판(110), 버퍼층(BU), 제1 회로층(CL1), 회로 절연층(CIL), 제2 회로층(CL2), 발광 소자(LED)의 애노드 전극(AE), 및 뱅크(B)를 포함할 수 있다.
기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있으나, 이에 한정되지 않고 폴리에틸렌 테레프탈레이드(Polyethylene terephthalate) 등의 투명 플라스틱 재질로 이루어질 수 있다. 그리고, 폴리이미드 재질의 기판(110)은 고온의 증착 공정이 이루어짐을 감안할 때, 고온에서 견딜 수 있는 내열성이 우수한 폴리이미드가 이용될 수 있다.
일 예에 따르면, 기판(110)은 글라스 기판일 수 있다. 예를 들어, 기판(110)은 이산화규소(SiO2) 또는 산화알루미늄(Al2O3)을 주성분으로서 포함할 수 있다.
버퍼층(BU)은 기판(110) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(BU)은 복수의 무기막이 적층되어 형성될 수 있다. 예를 들어, 버퍼층(BU)은 실리콘 산화막(SiOx), 실리콘 질화막(SiNx), 및 실리콘 산질화막(SiON) 중 하나 이상의 무기막이 적층된 다중막으로 형성될 수 있다. 이러한 버퍼층(BU)은 기판(110)을 통해 발광 소자에 침투하는 수분을 차단하기 위하여, 기판(110)의 상면 전체에 형성될 수 있다. 따라서, 버퍼층(BU)은 복수의 무기막을 포함함으로써, 패널의 수분 투습도(WVTR, Water Vapor Transmission Rate)를 향상시킬 수 있다.
제1 회로층(CL1)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2), 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)를 포함할 수 있다. 제1 회로층(CL1)은 제1 타입의 트랜지스터를 포함할 수 있다. 예를 들어, 제1 타입의 트랜지스터는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층(ACT)을 포함할 수 있다.
제1 발광 제어 트랜지스터(Tec1)는 실리콘 기반의 반도체층(ACT)을 포함할 수 있다. 구체적으로, 제1 발광 제어 트랜지스터(Tec1)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층(ACT)을 포함할 수 있다. 제1 발광 제어 트랜지스터(Tec1)는 저온 다결정 실리콘으로 이루어진 반도체층(ACT)을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 반도체층(ACT)은 버퍼층(BU) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제1 게이트 절연막(GI1)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
제1 게이트 절연막(GI1)은 제1 발광 제어 트랜지스터(Tec1)의 반도체층(ACT) 상에 마련될 수 있다. 그리고, 제1 게이트 절연막(GI1)은 버퍼층(BU) 상에 마련될 수 있다. 구체적으로, 제1 게이트 절연막(GI1)은 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
제1 발광 제어 트랜지스터(Tec1)는 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 게이트 전극(GE)은 제1 게이트 절연막(GI1) 상에 마련될 수 있다. 게이트 전극(GE)은 제1 게이트 절연막(GI1)을 사이에 두고, 반도체층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.
제1 및 제2 층간 절연막(ILD1, ILD2)은 게이트 전극(GE) 상에 순차적으로 적층될 수 있다. 그리고, 제1 및 제2 층간 절연막(ILD1, ILD2)은 제1 게이트 절연막(GI1) 상에 마련되어 제1 발광 제어 트랜지스터(Tec1)를 보호할 수 있다. 제1 및 제2 층간 절연막(ILD1, ILD2)은 액티브층(ACT)과 소스 전극(SE) 또는 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 제1 및 제2 층간 절연막(ILD1, ILD2)은 소스 전극(SE)이 관통하는 컨택홀, 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE) 및 드레인 전극(DE)은 제2 층간 절연막(ILD2) 상에서 서로 이격되어 마련될 수 있다. 드레인 전극(DE)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 일단과 접촉하고, 소스 전극(SE)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 타단과 접촉할 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 드레인 전극(DE)은 회로 절연층(CIL), 제3 층간 절연막(ILD3), 및 평탄화층(PL)에 마련된 컨택홀을 관통하는 애노드 전극(AE)과 직접 접촉될 수 있다. 도 2와 같이, 제1 발광 제어 트랜지스터(Tec1)의 드레인 전극(DE)과 발광 소자(LED)의 애노드 전극(AE)은 제4 노드(N4)에 전기적으로 연결될 수 있다.
제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE)은 회로 절연층(CIL)에 마련된 컨택홀을 관통하는 샘플링 트랜지스터(Ts)의 소스 전극(SE)과 직접 접촉될 수 있고, 샘플링 트랜지스터(Ts)의 소스 전극(SE)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 관통하는 제1 노드 전극(N1)에 직접 접촉될 수 있으며, 제1 노드 전극(N1)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 통해 회로 절연층(CIL) 상에 배치된 구동 트랜지스터(Tdr)의 소스 전극(SE)에 직접 접촉될 수 있다. 도 2와 같이, 제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE), 샘플링 트랜지스터(Ts)의 소스 전극(SE), 및 구동 트랜지스터(Tdr)의 소스 전극(SE)은 제1 노드(N1)에 전기적으로 연결될 수 있다.
일 예에 따르면, 제2 발광 제어 트랜지스터(Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds) 각각은 제1 발광 제어 트랜지스터(Tec1)의 반도체층(ACT)과 동일층에서 동일한 물질로 배치된 반도체층(미도시)을 더 포함할 수 있다.
그리고, 제2 발광 제어 트랜지스터(Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds) 각각은 제1 발광 제어 트랜지스터(Tec1)의 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)과 동일층에서 동일한 물질로 배치된 게이트 전극(미도시), 소스 전극(미도시), 및 드레인 전극(미도시)을 더 포함할 수 있다.
이와 같이, 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)는 제1 회로층(CL1)에 배치되고 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
제1 회로층(CL1)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)을 더 포함할 수 있다. 구체적으로, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 층간 절연막(ILD1) 상에 배치되고, 제2 층간 절연막(ILD2)에 의해 덮일 수 있다. 즉, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)에 의해 구동 트랜지스터(Tdr)의 액티브층(ACT), 소스 전극(SE), 및 드레인 전극(DE)과 절연될 수 있다.
이와 같이, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 회로층(CL1)에 배치되고, 구동 트랜지스터(Tdr)의 액티브층(ACT)은 제1 회로층(CL1) 상의 제2 회로층(CL2)에 배치됨으로써, 구동 트랜지스터(Tdr)는 백 채널 에치(BCE) 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
회로 절연층(CIL)은 제1 회로층(CL1) 상에 배치되어, 제1 회로층(CL1)과 제2 회로층(CL2)을 절연시킬 수 있다. 예를 들어, 회로 절연층(CIL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다.
일 예에 따르면, 회로 절연층(CIL)은 상대적으로 두꺼운 두께로 형성되어 제1 회로층(CIL)의 상면을 평탄화시킬 수 있다. 다른 예에 따르면, 회로 절연층(CIL)은 상대적으로 얇은 두께로 형성되어, 제1 회로층(CL1)의 표면 형상을 그대로 따르는 형상을 가질 수 있다.
제2 회로층(CL2)은 제2 게이트 절연막(GI2), 제3 층간 절연막(ILD3), 평탄화층(PL), 및 샘플링 트랜지스터(Ts)를 포함할 수 있다. 제2 회로층(CL2)은 제2 타입의 트랜지스터를 포함할 수 있다. 예를 들어, 제2 타입의 트랜지스터는 산화물 기반의 반도체층(ACT)의 상부에 게이트 전극(GE)이 배치된 코플라나(Coplanar) 구조를 가질 수 있다.
샘플링 트랜지스터(Ts)는 산화물 기반의 반도체층(ACT)을 포함할 수 있다. 그리고, 샘플링 트랜지스터(Ts)는 산화물 기반의 반도체층(ACT)의 상부에 게이트 전극(GE)이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 샘플링 트랜지스터(Ts)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다.
샘플링 트랜지스터(Ts)의 반도체층(ACT)은 회로 절연층(CIL) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제2 게이트 절연막(GI2)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 샘플링 트랜지스터(Ts)의 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
제2 게이트 절연막(GI2)은 샘플링 트랜지스터(Ts)의 반도체층(ACT) 상에 마련될 수 있다. 구체적으로, 제2 게이트 절연막(GI2)은 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
샘플링 트랜지스터(Ts)는 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다.
샘플링 트랜지스터(Ts)의 게이트 전극(GE)은 제2 게이트 절연막(GI2) 상에 마련될 수 있다. 게이트 전극(GE)은 제2 게이트 절연막(GI2)을 사이에 두고, 반도체층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.
샘플링 트랜지스터(Ts)의 소스 전극(SE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 일단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 샘플링 트랜지스터(Ts)의 드레인 전극(DE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 타단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 그리고, 샘플링 트랜지스터(Ts)의 소스 전극(SE) 및 드레인 전극(DE) 각각은 반도체층(ACT)의 채널 영역(ACT1)과 이격될 수 있다.
샘플링 트랜지스터(Ts)의 소스 전극(SE)은 회로 절연층(CIL)에 마련된 컨택홀을 통해 제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE)과 직접 접촉될 수 있다. 그리고, 샘플링 트랜지스터(Ts)의 소스 전극(SE)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 관통하는 제1 노드 전극(N1)과 직접 접촉될 수 있다. 도 2와 같이, 샘플링 트랜지스터(Ts)의 소스 전극(SE), 제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE), 및 구동 트랜지스터(Tdr)의 소스 전극(SE)은 제1 노드(N1)에 전기적으로 연결될 수 있다.
샘플링 트랜지스터(Ts)의 드레인 전극(DE)은 회로 절연층(CIL)과 제2 층간 절연막(ILD2)에 마련된 컨택홀을 통해 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 접촉될 수 있다. 도 2와 같이, 샘플링 트랜지스터(Ts)의 드레인 전극(DE)과 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제2 노드(N2)에 전기적으로 연결될 수 있다.
제3 층간 절연막(ILD3)은 샘플링 트랜지스터(Ts)의 반도체층(ACT), 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 모두 덮을 수 있다. 즉, 제3 층간 절연막(ILD3)은 샘플링 트랜지스터(Ts) 상에 배치되어 샘플링 트랜지스터(Ts)를 보호할 수 있다. 제3 층간 절연막(ILD3)은 제1 노드 전극(N1)의 일단과 샘플링 트랜지스터(Ts)의 소스 전극(SE)을 접촉시키기 위하여 해당 영역이 제거될 수 있고, 제1 노드 전극(N1)의 타단과 구동 트랜지스터(Tdr)의 소스 전극(SE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 제3 층간 절연막(ILD3)은 제1 노드 전극(N1)의 일단이 관통하는 컨택홀, 및 제1 노드 전극(N1)의 타단이 관통하는 컨택홀을 포함할 수 있다.
이와 같이, 샘플링 트랜지스터(Ts)는 제2 회로층(CL2)에 배치되고, 산화물 기반의 반도체층(ACT)을 포함하는 코플라나(Coplanar) 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 샘플링 트랜지스터(Ts)를 포함함으로써, 제1 노드(N1)와 제2 노드(N2) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 구동 트랜지스터(Tdr)의 게이트-소스 전압을 안정적으로 유지할 수 있다.
제1 노드 전극(N1)은 제3 층간 절연막(ILD3) 상에 배치될 수 있고, 제3 층간 절연막(ILD3)에 마련된 컨택홀을 통해 샘플링 트랜지스터(Ts)의 소스 전극(SE), 및 구동 트랜지스터(Tdr)의 소스 전극(SE) 각각과 직접 접촉될 수 있다.
평탄화층(PL)은 기판(110) 상에 배치되고, 표시 영역(AA)에 배치된 모든 트랜지스터를 덮을 수 있다. 구체적으로, 평탄화층(PL)은 제3 층간 절연막(ILD3) 상에 마련되어 픽셀 회로의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(PL)은 애노드 전극(AE)이 관통하는 컨택홀을 포함할 수 있다. 여기에서, 평탄화층(PL)의 컨택홀은 애노드 전극(AE)을 관통시키기 위하여 제3 층간 절연막(ILD3)의 컨택홀과 연결될 수 있다.
제2 회로층(CL2)은 구동 트랜지스터(Tdr)의 반도체층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다. 구체적으로, 구동 트랜지스터(Tdr)의 반도체층(ACDT)은 회로 절연층(CIL) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)의 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
구동 트랜지스터(Tdr)의 소스 전극(SE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 일단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 타단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 소스 전극(SE) 및 드레인 전극(DE) 각각은 반도체층(ACT)의 채널 영역(ACT1)과 이격될 수 있다.
구동 트랜지스터(Tdr)의 소스 전극(SE)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 관통하는 제1 노드 전극(N1)의 타단과 직접 접촉될 수 있다. 도 2와 같이, 샘플링 트랜지스터(Ts)의 소스 전극(SE), 제1 발광 제어 트랜지스터(Tec1)의 소스 전극(SE), 및 구동 트랜지스터(Tdr)의 소스 전극(SE)은 제1 노드(N1)에 전기적으로 연결될 수 있다.
구동 트랜지스터(Tdr)의 반도체층(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)에 의해 제1 회로층(CL1)에 배치된 게이트 전극(GE)과 절연될 수 있다. 이와 같이, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 회로층(CL1)에 배치되고, 구동 트랜지스터(Tdr)의 액티브층(ACT)은 제1 회로층(CL1) 상의 제2 회로층(CL2)에 배치됨으로써, 구동 트랜지스터(Tdr)는 백 채널 에치(BCE) 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
예를 들어, 발광 소자를 구동하는 픽셀 회로가 서브 임계 스윙 팩터(S-factor)가 우수한 복수의 트랜지스터로만 이루어지거나, 누설 전류 특성이 우수한 복수의 트랜지스터로만 이루어지거나, 또는 턴-온 특성이 우수한 복수의 트랜지스터로만 이루어지는 경우, 픽셀 회로의 서브 임계 스윙 팩터(S-factor), 누설 전류 특성, 및 턴-온 특성을 모두 고려하기 위하여, 서브 임계 스윙 팩터(S-factor)의 한계치가 존재한다.
결과적으로, 본 출원에 따른 표시 장치는 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터(Tdr), 누설 전류 특성이 우수한 샘플링 트랜지스터(Ts), 턴-온 특성이 우수한 제1 및 제2 발광 제어 트랜지스터(Tec1, Tec2), 제1 및 제2 초기화 트랜지스터(Ti1, Ti2), 데이터 공급 트랜지스터(Tds)를 포함함으로써, 우수한 누설 전류 특성과 턴-온 특성을 만족시키는 동시에 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)를 극대화하여 계조 표현을 세분화할 수 있다.
발광 소자(LED)의 애노드 전극(AE)은 평탄화층(PL) 상에서 복수의 픽셀 각각의 개구부에 배치될 수 있다. 구체적으로, 애노드 전극(AE)은 복수의 픽셀 각각의 개구부를 정의하는 뱅크(B)에 의해 둘러싸일 수 있다. 애노드 전극(AE)의 일부는 뱅크(B)에 의해 덮일 수 있고, 애노드 전극(AE)의 다른 일부는 뱅크(B)에 의해 덮이지 않고 개구부를 통해 노출될 수 있다.
도 4는 본 발명의 다른 예에 따른 표시 장치에서, 픽셀 회로를 나타내는 회로도이다.
도 4를 참조하면, 복수의 픽셀(P) 각각은 구동 트랜지스터(Tdr)를 갖는 픽셀 회로, 및 픽셀 회로에 연결된 발광 소자(LED)를 포함할 수 있다.
픽셀 회로는 발광 소자(LED)에 흐르는 구동 전류(Iled)를 제어하여 발광 소자(LED)를 구동할 수 있다. 일 예에 따르면, 픽셀 회로는 구동 트랜지스터(Tdr), 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 초기화 트랜지스터(Ti), 발광 제어 트랜지스터(Tec), 저장 커패시터(Cst), 및 구동 전압 커패시터(Cvdd)를 포함할 수 있다.
구동 트랜지스터(Tdr)는 발광 소자(LED)에 흐르는 구동 전류(Iled)를 제어할 수 있다. 구동 트랜지스터(Tdr)는 제2 노드(N2)와 제3 노드(N3)를 선택적으로 접속시킬 수 있다. 구체적으로, 구동 트랜지스터(Tdr)는 제2 노드(N2) 및 제3 노드(N3) 사이에 접속되어 구동 전류(Iled)를 발광 소자(LED)에 제공할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)의 드레인 전극은 제2 노드(N2)와 연결되고, 구동 트랜지스터(Tdr)의 소스 전극은 제3 노드(N3)와 연결되며, 구동 트랜지스터(Tdr)의 게이트 전극은 제1 노드(N1)와 연결될 수 있다.
구동 트랜지스터(Tdr)의 드레인 전극은 제2 노드(N2)를 통해 발광 제어 트랜지스터(Tec)의 드레인 전극과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 소스 전극은 제3 노드(N3)를 통해 초기화 트랜지스터(Ti)의 소스 전극, 저장 커패시터(Cst)의 일단, 및 구동 전압 커패시터(Cvdd)의 일단과 연결될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 게이트 전극은 제1 노드(N1)를 통해 레퍼런스 공급 트랜지스터(Trs)의 소스 전극, 데이터 공급 트랜지스터(Tds)의 소스 전극, 및 저장 커패시터(Cst)의 타단과 연결될 수 있다. 따라서, 구동 트랜지스터(Tdr)는 제1 노드(N1)의 전압을 기초로 턴-온되어 제2 노드(N2)로부터 제공받은 구동 전류(Iled)를 제3 노드(N3)에 제공할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 구동 트랜지스터(Tdr)는 소스 전극 및 드레인 전극을 형성하는 과정에서 반도체층이 노출되는 백 채널 에치(Back Channel Etch; BCE) 구조 또는 바텀 게이트 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)는 발광 제어 트랜지스터(Tec)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 구동 트랜지스터(Tdr)는 n-타입 트랜지스터에 해당할 수 있고, 발광 제어 트랜지스터(Tec)는 p-타입 트랜지스터에 해당할 수 있다. 구동 트랜지스터(Tdr)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 구동 트랜지스터(Tdr)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 제2 노드(N2)의 전압이 제3 노드(N3)에 제공되는 방향을 기준으로 구동 트랜지스터(Tdr)의 드레인 전극 및 소스 전극을 결정한다.
구동 트랜지스터(Tdr)의 반도체층은 소스 전극 및 드레인 전극의 형성을 위한 식각 및 패터닝 과정에서 식각 기체 또는 식각액에 노출될 수 있다. 일 예에 따르면, 구동 트랜지스터(Tdr)의 반도체층은 채널층 또는 활성층에 해당하는 제1 반도체층, 및 제1 반도체층 상에 배치된 제2 반도체층을 포함할 수 있다.
제1 반도체층은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 이러한 제1 반도체층의 실시예는 상기 기재에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 이루어질 수도 있다.
제2 반도체층은 제1 반도체층 상에 배치되어, 소스 전극 및 드레인 전극의 형성을 위한 식각 및 패터닝 과정에서 식각 기체 또는 식각액으로부터 제1 반도체층을 보호할 수 있다. 구체적으로, 제2 반도체층은 제1 반도체층보다 높은 농도의 질소를 포함하고, 제1 반도체층 보다 우수한 막 안정성을 가질 수 있다. 예를 들어, 제2 반도체층에 포함된 질소는 산소와 안정적인 결합을 형성하며, 금속 원소들 사이에 안정적으로 배치될 수 있다. 제2 반도체층은 구동 트랜지스터(Tdr)의 제조를 위한, 노광, 식각, 패터닝, 열처리 등의 공정에 대해 우수한 내성을 가져, 하부의 제1 반도체층을 보호할 수 있다.
레퍼런스 공급 트랜지스터(Trs)는 제3 스캔 신호(SC2(n))를 기초로 턴-온되어, 제1 전압 공급 라인(VL1)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 구체적으로, 레퍼런스 공급 트랜지스터(Trs)의 드레인 전극은 제1 전압 공급 라인(VL1)과 연결되고, 레퍼런스 공급 트랜지스터(Trs)의 소스 전극은 제1 노드(N1)와 연결되며, 레퍼런스 공급 트랜지스터(Trs)의 게이트 전극은 제3 스캔 라인(SL3)과 연결될 수 있다.
레퍼런스 공급 트랜지스터(Trs)의 드레인 전극은 제1 전압 공급 라인(VL1)으로부터 레퍼런스 전압(Vref)을 공급받을 수 있다. 그리고, 레퍼런스 공급 트랜지스터(Trs)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 게이트 전극, 데이터 공급 트랜지스터(Tds)의 소스 전극, 및 저장 커패시터(Cst)의 타단과 연결될 수 있다. 그리고, 레퍼런스 공급 트랜지스터(Trs)의 게이트 전극은 제3 스캔 라인(SL3)으로부터 제3 스캔 신호(SC2(n))를 수신할 수 있다. 따라서, 레퍼런스 공급 트랜지스터(Trs)는 제3 스캔 신호(SC2(n))를 기초로 턴-온되어 레퍼런스 전압(Vref)을 제1 노드(N1)에 제공할 수 있다.
일 예에 따르면, 레퍼런스 공급 트랜지스터(Trs)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 레퍼런스 공급 트랜지스터(Trs)는 산화물 기반의 반도체층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 레퍼런스 공급 트랜지스터(Trs)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 레퍼런스 공급 트랜지스터(Trs)를 포함함으로써, 제1 전압 공급 라인(VL1)과 제1 노드(N1) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 제1 노드(N1)의 전압을 안정적으로 유지할 수 있다.
일 예에 따르면, 레퍼런스 공급 트랜지스터(Trs)는 발광 제어 트랜지스터(Tec)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 레퍼런스 공급 트랜지스터(Trs)는 n-타입 트랜지스터에 해당할 수 있고, 발광 제어 트랜지스터(Tec)는 p-타입 트랜지스터에 해당할 수 있다. 레퍼런스 공급 트랜지스터(Trs)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 레퍼런스 공급 트랜지스터(Trs)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 레퍼런스 전압(Vref)이 제1 노드(N1)에 제공되는 방향을 기준으로 레퍼런스 공급 트랜지스터(Trs)의 드레인 전극 및 소스 전극을 결정한다.
데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC1(n))를 기초로 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 구체적으로, 데이터 공급 트랜지스터(Tds)의 드레인 전극은 데이터 라인(DL)과 연결되고, 데이터 공급 트랜지스터(Tds)의 소스 전극은 제1 노드(N1)와 연결되며, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)과 연결될 수 있다.
데이터 공급 트랜지스터(Tds)의 드레인 전극은 데이터 라인(DL)으로부터 데이터 전압(Vdata)을 공급받을 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 소스 전극은 제1 노드(N1)를 통해 구동 트랜지스터(Tdr)의 게이트 전극, 레퍼런스 공급 트랜지스터(Trs)의 소스 전극, 및 저장 커패시터(Cst)의 타단과 연결될 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)의 게이트 전극은 제2 스캔 라인(SL2)으로부터 제2 스캔 신호(SC1(n))를 수신할 수 있다. 따라서, 데이터 공급 트랜지스터(Tds)는 제2 스캔 신호(SC1(n))를 기초로 턴-온되어 데이터 전압(Vdata)을 제1 노드(N1)에 제공할 수 있다.
일 예에 따르면, 데이터 공급 트랜지스터(Tds)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)는 산화물 기반의 반도체층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 데이터 공급 트랜지스터(Tds)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 데이터 공급 트랜지스터(Tds)를 포함함으로써, 데이터 라인(DL)과 제1 노드(N1) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 제1 노드(N1)의 전압을 안정적으로 유지할 수 있다.
일 예에 따르면, 데이터 공급 트랜지스터(Tds)는 발광 제어 트랜지스터(Tec)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 데이터 공급 트랜지스터(Tds)는 n-타입 트랜지스터에 해당할 수 있고, 발광 제어 트랜지스터(Tec)는 p-타입 트랜지스터에 해당할 수 있다. 데이터 공급 트랜지스터(Tds)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 데이터 공급 트랜지스터(Tds)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 데이터 전압(Vdata)이 제1 노드(N1)에 제공되는 방향을 기준으로 데이터 공급 트랜지스터(Tds)의 드레인 전극 및 소스 전극을 결정한다.
초기화 트랜지스터(Ti)는 제1 스캔 신호(SC1(n-3))를 기초로 턴-온되어, 제3 전압 공급 라인(VL3)과 제3 노드(N3)를 전기적으로 연결할 수 있다. 구체적으로, 초기화 트랜지스터(Ti)의 드레인 전극은 제3 전압 공급 라인(VL3)과 연결되고, 초기화 트랜지스터(Ti)의 소스 전극은 제3 노드(N3)와 연결되며, 초기화 트랜지스터(Ti)의 게이트 전극은 제1 스캔 라인(SL1)과 연결될 수 있다.
초기화 트랜지스터(Ti)의 드레인 전극은 제3 전압 공급 라인(VL3)으로부터 초기화 전압(Vinit)을 공급받을 수 있다. 그리고, 초기화 트랜지스터(Ti)의 소스 전극은 제3 노드(N3)를 통해 구동 트랜지스터(Tdr)의 소스 전극, 저장 커패시터(Cst)의 일단, 구동 전압 커패시터(Cvdd)의 일단, 및 발광 소자(LED)의 애노드 전극과 연결될 수 있다. 그리고, 초기화 트랜지스터(Ti)의 게이트 전극은 제1 스캔 라인(SL1)으로부터 제1 스캔 신호(SC1(n-3))를 수신할 수 있다. 따라서, 초기화 트랜지스터(Ti)는 제1 스캔 신호(SC1(n-3))를 기초로 턴-온되어 초기화 전압(Vinit)을 제3 노드(N3)에 제공할 수 있다.
일 예에 따르면, 초기화 트랜지스터(Ti)는 산화물 기반의 반도체층을 포함할 수 있다. 그리고, 초기화 트랜지스터(Ti)는 산화물 기반의 반도체층의 상부에 게이트 전극이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 초기화 트랜지스터(Ti)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 초기화 트랜지스터(Ti)를 포함함으로써, 제3 전압 공급 라인(VL3)과 제3 노드(N3) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 제3 노드(N3)의 전압을 안정적으로 유지할 수 있다.
일 예에 따르면, 초기화 트랜지스터(Ti)는 발광 제어 트랜지스터(Tec)와 다른 타입의 트랜지스터에 해당할 수 있다. 예를 들어, 초기화 트랜지스터(Ti)는 n-타입 트랜지스터에 해당할 수 있고, 발광 제어 트랜지스터(Tec)는 p-타입 트랜지스터에 해당할 수 있다. 초기화 트랜지스터(Ti)는 게이트 전극에 인가되는 전압을 기초로 드레인 전극으로 유입되는 전류를 소스 전극을 통해 출력할 수 있다. 여기에서, 초기화 트랜지스터(Ti)의 드레인 전극 및 소스 전극은 전류의 방향에 따라 바뀔 수 있으나, 이하에서는, 픽셀(P)의 구동 방법에 따라 초기화 전압(Vinit)이 제3 노드(N3)에 제공되는 방향을 기준으로 초기화 트랜지스터(Ti)의 드레인 전극 및 소스 전극을 결정한다.
발광 제어 트랜지스터(Tec)는 에미션 신호(EM)를 기초로 턴-온되어, 제2 전압 공급 라인(VL2)과 제2 노드(N2)를 전기적으로 연결할 수 있다. 구체적으로, 발광 제어 트랜지스터(Tec)의 소스 전극은 제2 전압 공급 라인(VL2)과 연결되고, 발광 제어 트랜지스터(Tec)의 드레인 전극은 제2 노드(N2)와 연결되며, 발광 제어 트랜지스터(Tec)의 게이트 전극은 에미션 제어 라인(EML)과 연결될 수 있다.
발광 제어 트랜지스터(Tec)의 소스 전극은 제2 전압 공급 라인(VL2)으로부터 구동 전압(VDD)을 공급받을 수 있고, 제3 노드(N3)에 연결된 구동 전압 커패시터(Cvdd)의 일단과 반대되는 타단과 연결될 수 있다. 그리고, 발광 제어 트랜지스터(Tec)의 드레인 전극은 제2 노드(N2)를 통해 구동 트랜지스터(Tdr)의 드레인 전극과 연결될 수 있다. 그리고, 발광 제어 트랜지스터(Tec)의 게이트 전극은 에미션 제어 라인(EML)으로부터 에미션 신호(EM)를 수신할 수 있다. 따라서, 발광 제어 트랜지스터(Tec)는 에미션 신호(EM)를 기초로 턴-온되어 구동 전압(VDD)을 제2 노드(N2)에 제공할 수 있다.
일 예에 따르면, 발광 제어 트랜지스터(Tec)는 실리콘 기반의 반도체층을 포함할 수 있다. 구체적으로, 발광 제어 트랜지스터(Tec)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함할 수 있다. 그리고, 발광 제어 트랜지스터(Tec)는 저온 다결정 실리콘으로 이루어진 반도체층을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다. 따라서, 본 출원에 따른 표시 장치는 턴-온 특성이 우수한 발광 제어 트랜지스터(Tec)를 포함함으로써, 픽셀 회로를 안정적이고 효율적으로 구동할 수 있다.
예를 들어, 발광 제어 트랜지스터(Tec)는 p-타입 트랜지스터에 해당할 수 있고, 게이트 전극에 인가되는 전압을 기초로 소스 전극으로 유입되는 전류를 드레인 전극을 통해 출력할 수 있다.
저장 커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3) 사이에 접속될 수 있다. 구체적으로, 저장 커패시터(Cst)는 제1 노드(N1)와 제3 노드(N3) 사이의 차 전압을 저장함으로써, 제1 노드(N1)의 전압을 제어할 수 있다. 예를 들어, 초기화 트랜지스터(Ti)가 턴-오프되더라도, 제3 노드(N3)의 전압은 구동 전압 커패시터(Cvdd) 양단의 전위차에 의해 일정하게 유지될 수 있고, 제1 노드(N1)의 전압은 저장 커패시터(Cst)의 타단과 구동 전압 커패시터(Cvdd)의 타단 사이의 전위차에 의해 일정하게 유지될 수 있다. 결과적으로, 저장 커패시터(Cst)는 초기화 트랜지스터(Ti)가 턴-오프되더라도 제1 노드(N1)의 전압을 일정하게 유지함으로써, 구동 트랜지스터(Tdr)의 동작을 제어할 수 있다.
구동 전압 커패시터(Cvdd)는 제2 전압 공급 라인(VL2)와 제3 노드(N3) 사이에 접속될 수 있다. 구체적으로, 구동 전압 커패시터(Cvdd)는 제2 전압 공급 라인(VL2)과 제3 노드(N3) 사이의 차 전압을 저장함으로써, 제3 노드(N3)의 전압을 제어할 수 있다. 예를 들어, 초기화 트랜지스터(Ti)가 턴-오프되더라도, 제3 노드(N3)의 전압은 구동 전압 커패시터(Cvdd) 양단의 전위차에 의해 일정하게 유지될 수 있다. 결과적으로, 구동 전압 커패시터(Cvdd)는 초기화 트랜지스터(Ti)가 턴-오프되더라도 제3 노드(N3)의 전압을 일정하게 유지할 수 있다.
예를 들어, 발광 소자를 구동하는 픽셀 회로가 서브 임계 스윙 팩터(S-factor)가 우수한 복수의 트랜지스터로만 이루어지거나, 누설 전류 특성이 우수한 복수의 트랜지스터로만 이루어지거나, 또는 턴-온 특성이 우수한 복수의 트랜지스터로만 이루어지는 경우, 픽셀 회로의 서브 임계 스윙 팩터(S-factor), 누설 전류 특성, 및 턴-온 특성을 모두 고려하기 위하여, 서브 임계 스윙 팩터(S-factor)의 한계치가 존재한다.
결과적으로, 본 출원에 따른 표시 장치는 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터(Tdr), 누설 전류 특성이 우수한 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 및 초기화 트랜지스터(Ti), 턴-온 특성이 우수한 발광 제어 트랜지스터(Tec)를 포함함으로써, 우수한 누설 전류 특성과 턴-온 특성을 만족시키는 동시에 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)를 극대화하여 계조 표현을 세분화할 수 있다.
발광 소자(LED)는 픽셀 회로로부터 구동 전류(Iled)를 공급받아 발광할 수 있다. 구체적으로, 발광 소자(LED)의 애노드 전극은 구동 트랜지스터(Tdr)와 직렬로 연결될 수 있다.
일 예에 따르면, 발광 소자(LED)는 제3 노드(N3)에 연결된 애노드 전극, 애노드 전극 상에 형성된 발광층, 및 발광층에 연결된 캐소드 전극을 포함할 수 있다.
애노드 전극은 픽셀(P)의 개구부에 배치되고, 제3 노드(N3)와 전기적으로 연결될 수 있다.
발광층은 애노드 전극 상에 배치될 수 있다. 예를 들어, 발광층은 정공 수송층/발광층/전자 수송층의 구조 또는 정공 주입층/정공 수송층/발광층/전자 수송층/전자 주입층의 구조를 가질 수 있다. 그리고, 발광층은 발광층의 발광 효율 및 수명을 향상시키기 위한 기능층을 더 포함할 수 있다.
캐소드 전극은 스캔 라인(SL) 또는 데이터 라인(DL)의 길이 방향을 따라 형성되거나 모든 픽셀(P)에 공통적으로 연결될 수 있다. 일 예에 따르면, 캐소드 전극은 데이터 구동 회로(500) 또는 전원 공급 회로로부터 공통 전원(Vss)을 수신할 수 있다. 이와 같이, 발광 소자(LED)는 구동 트랜지스터(Tdr)의 구동에 따라 흐르는 구동 전류(Iled)에 의해 발광할 수 있다.
도 5는 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터의 적층 관계를 나타내는 레이아웃 단면도이다.
도 5를 참조하면, 표시 장치는 기판(110), 버퍼층(BU), 제1 회로층(CL1), 회로 절연층(CIL), 제2 회로층(CL2), 발광 소자(LED)의 애노드 전극(AE), 및 뱅크(B)를 포함할 수 있다.
기판(110)은 베이스 기판으로서, 구부리거나 휠 수 있는 투명 플렉서블 기판일 수 있다. 일 예에 따르면, 기판(110)은 투명 폴리이미드(Polyimide) 재질을 포함할 수 있으나, 이에 한정되지 않고 폴리에틸렌 테레프탈레이드(Polyethylene terephthalate) 등의 투명 플라스틱 재질로 이루어질 수 있다. 다른 예에 따르면, 기판(110)은 글라스 기판일 수 있다.
버퍼층(BU)은 기판(110) 상에 배치될 수 있다. 일 예에 따르면, 버퍼층(BU)은 복수의 무기막이 적층되어 형성될 수 있다. 이러한 버퍼층(BU)은 기판(110)을 통해 발광 소자에 침투하는 수분을 차단하기 위하여, 기판(110)의 상면 전체에 형성될 수 있다.
제1 회로층(CL1)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2), 및 발광 제어 트랜지스터(Tec)를 포함할 수 있다. 제1 회로층(CL1)은 제1 타입의 트랜지스터를 포함할 수 있다. 예를 들어, 제1 타입의 트랜지스터는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층(ACT)을 포함할 수 있다.
발광 제어 트랜지스터(Tec)는 실리콘 기반의 반도체층(ACT)을 포함할 수 있다. 구체적으로, 발광 제어 트랜지스터(Tec)는 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층(ACT)을 포함할 수 있다. 발광 제어 트랜지스터(Tec)는 저온 다결정 실리콘으로 이루어진 반도체층(ACT)을 포함함으로써, 전자 이동도가 높고 턴-온 특성이 우수할 수 있다.
발광 제어 트랜지스터(Tec)의 반도체층(ACT)은 버퍼층(BU) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제1 게이트 절연막(GI1)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
제1 게이트 절연막(GI1)은 발광 제어 트랜지스터(Tec)의 반도체층(ACT) 상에 마련될 수 있다. 그리고, 제1 게이트 절연막(GI1)은 버퍼층(BU) 상에 마련될 수 있다. 구체적으로, 제1 게이트 절연막(GI1)은 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
발광 제어 트랜지스터(Tec)는 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다.
발광 제어 트랜지스터(Tec)의 게이트 전극(GE)은 제1 게이트 절연막(GI1) 상에 마련될 수 있다. 게이트 전극(GE)은 제1 게이트 절연막(GI1)을 사이에 두고, 반도체층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.
제1 및 제2 층간 절연막(ILD1, ILD2)은 게이트 전극(GE) 상에 순차적으로 적층될 수 있다. 그리고, 제1 및 제2 층간 절연막(ILD1, ILD2)은 제1 게이트 절연막(GI1) 상에 마련되어 발광 제어 트랜지스터(Tec)를 보호할 수 있다. 제1 및 제2 층간 절연막(ILD1, ILD2)은 액티브층(ACT)과 소스 전극(SE) 또는 드레인 전극(DE)을 접촉시키기 위하여 해당 영역이 제거될 수 있다. 예를 들어, 제1 및 제2 층간 절연막(ILD1, ILD2)은 소스 전극(SE)이 관통하는 컨택홀, 및 드레인 전극(DE)이 관통하는 컨택홀을 포함할 수 있다.
발광 제어 트랜지스터(Tec)의 소스 전극(SE) 및 드레인 전극(DE)은 제2 층간 절연막(ILD2) 상에서 서로 이격되어 마련될 수 있다. 드레인 전극(DE)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 일단과 접촉하고, 소스 전극(SE)은 제1 게이트 절연막(GI1), 제1 및 제2 층간 절연막(ILD1, ILD2)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 타단과 접촉할 수 있다.
발광 제어 트랜지스터(Tec)의 드레인 전극(DE)은 회로 절연층(CIL)에 마련된 컨택홀을 관통하는 구동 트랜지스터(Tdr)의 드레인 전극(DE)과 직접 접촉될 수 있다. 도 4와 같이, 발광 제어 트랜지스터(Tec)의 드레인 전극(DE)과 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 제2 노드(N2)에 전기적으로 연결될 수 있다.
제1 회로층(CL1)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)을 더 포함할 수 있다. 구체적으로, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 층간 절연막(ILD1) 상에 배치되고, 제2 층간 절연막(ILD2)에 의해 덮일 수 있다. 즉, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)에 의해 구동 트랜지스터(Tdr)의 액티브층(ACT)과 절연될 수 있다.
제1 회로층(CL1)은 제1 커패시터 전극(GE) 및 제2 커패시터 전극을 구비한 저장 커패시터(Cst)를 더 포함할 수 있다. 구체적으로, 제1 커패시터 전극(GE)은 구동 트랜지스터(Tdr)의 게이트 전극(GE)으로 이루어질 수 있고, 제2 커패시터 전극은 제1 게이트 절연막(GI1) 상에 배치되어 제1 커패시터 전극(GE)과 중첩될 수 있다. 그리고, 저장 커패시터(Cst)의 제2 커패시터 전극은 구동 트랜지스터(Tdr)의 소스 전극(SE)과 전기적으로 연결될 수 있다. 즉, 저장 커패시터(Cst)는 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 소스 전극(SE) 사이의 차전압을 저장할 수 있다.
이와 같이, 본 출원에 따른 표시 장치는 제1 회로층(CL1)에 배치된 구동 트랜지스터(Tdr)의 게이트 전극(GE)을 저장 커패시터(Cst)의 제1 커패시터 전극으로 사용함으로써, 저장 커패시터(Cst)의 제1 및 제2 커패시터 전극 각각을 전기적으로 연결하기 위한 컨택홀의 개수를 최소화할 수 있다.
다시 말해서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 구동 트랜지스터가 산화물 기반의 반도체층을 포함하는 코플라나 구조로 이루어지거나, 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함하는 경우보다, 구동 트랜지스터(Tdr)의 게이트 전극(GE)과 소스 전극(SE) 사이에 형성되는 저장 커패시터(Cst)를 전기적으로 연결하기 위한 컨택홀의 개수를 최소화할 수 있다.
그리고, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 회로층(CL1)에 배치되고, 구동 트랜지스터(Tdr)의 액티브층(ACT)은 제1 회로층(CL1) 상의 제2 회로층(CL2)에 배치됨으로써, 구동 트랜지스터(Tdr)는 백 채널 에치(BCE) 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
회로 절연층(CIL)은 제1 회로층(CL1) 상에 배치되어, 제1 회로층(CL1)과 제2 회로층(CL2)을 절연시킬 수 있다. 예를 들어, 회로 절연층(CIL)은 유기 절연 물질 또는 무기 절연 물질로 이루어질 수 있다.
일 예에 따르면, 회로 절연층(CIL)은 상대적으로 두꺼운 두께로 형성되어 제1 회로층(CIL)의 상면을 평탄화시킬 수 있다. 다른 예에 따르면, 회로 절연층(CIL)은 상대적으로 얇은 두께로 형성되어, 제1 회로층(CL1)의 표면 형상을 그대로 따르는 형상을 가질 수 있다.
제2 회로층(CL2)은 제2 게이트 절연막(GI2), 제3 층간 절연막(ILD3), 평탄화층(PL), 및 초기화 트랜지스터(Ti)를 포함할 수 있다. 제2 회로층(CL2)은 제2 타입의 트랜지스터를 포함할 수 있다. 예를 들어, 제2 타입의 트랜지스터는 산화물 기반의 반도체층(ACT)의 상부에 게이트 전극(GE)이 배치된 코플라나(Coplanar) 구조를 가질 수 있다.
초기화 트랜지스터(Ti)는 산화물 기반의 반도체층(ACT)을 포함할 수 있다. 그리고, 초기화 트랜지스터(Ti)는 산화물 기반의 반도체층(ACT)의 상부에 게이트 전극(GE)이 배치된 코플라나(Coplanar) 구조를 가질 수 있다. 그리고, 초기화 트랜지스터(Ti)는 코플라나 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다.
초기화 트랜지스터(Ti)의 반도체층(ACT)은 회로 절연층(CIL) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제2 게이트 절연막(GI2)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 초기화 트랜지스터(Ti)의 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
제2 게이트 절연막(GI2)은 초기화 트랜지스터(Ti)의 반도체층(ACT) 상에 마련될 수 있다. 구체적으로, 제2 게이트 절연막(GI2)은 반도체층(ACT)과 게이트 전극(GE)을 절연시킬 수 있다.
초기화 트랜지스터(Ti)는 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다.
초기화 트랜지스터(Ti)의 게이트 전극(GE)은 제2 게이트 절연막(GI2) 상에 마련될 수 있다. 게이트 전극(GE)은 제2 게이트 절연막(GI2)을 사이에 두고, 반도체층(ACT)의 채널 영역(ACT1)과 중첩될 수 있다.
초기화 트랜지스터(Ti)의 드레인 전극(DE) 및 소스 전극(SE)은 제3 층간 절연막(ILD3) 상에서 서로 이격되어 마련될 수 있다. 드레인 전극(DE)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 일단과 접촉하고, 소스 전극(SE)의 일단은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 통해 액티브층(ACT)의 소스/드레인 영역(ACT2)의 타단과 접촉할 수 있다.
그리고, 초기화 트랜지스터(Ti)의 소스 전극(SE)의 타단은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 통해 구동 트랜지스터(Tdr)의 소스 전극(SE)과 직접 접촉될 수 있다. 그리고, 초기화 트랜지스터(Ti)의 소스 전극(SE)의 타단은 평탄화층(PL)에 마련된 컨택홀을 관통하는 애노드 전극(AE)과 직접 접촉될 수 있다. 도 4와 같이, 초기화 트랜지스터(Ti)의 소스 전극(SE), 구동 트랜지스터(Tdr)의 소스 전극(SE), 및 발광 소자(LED)의 애노드 전극(AE)은 제3 노드(N3)에 전기적으로 연결될 수 있다.
제3 층간 절연막(ILD3)은 초기화 트랜지스터(Ti)의 반도체층(ACT), 및 게이트 전극(GE)을 덮을 수 있다. 즉, 제3 층간 절연막(ILD3)은 초기화 트랜지스터(Ti) 상에 배치되어 초기화 트랜지스터(Ti)를 보호할 수 있다.
일 예에 따르면, 레퍼런스 공급 트랜지스터(Trs), 및 데이터 공급 트랜지스터(Tds) 각각은 초기화 트랜지스터(Ti)의 반도체층(ACT)과 동일층에서 동일한 물질로 배치된 반도체층(미도시)을 더 포함할 수 있다.
그리고, 레퍼런스 공급 트랜지스터(Trs), 및 데이터 공급 트랜지스터(Tds) 각각은 초기화 트랜지스터(Ti)의 게이트 전극(GE), 소스 전극(SE), 및 드레인 전극(DE)과 동일층에서 동일한 물질로 배치된 게이트 전극(미도시), 소스 전극(미도시), 및 드레인 전극(미도시)을 더 포함할 수 있다.
이와 같이, 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 및 초기화 트랜지스트(Ti)는 제2 회로층(CL2)에 배치되고, 산화물 기반의 반도체층(ACT)을 포함하는 코플라나(Coplanar) 구조로 구현됨으로써, 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능하여 소비 전력을 감소시킬 수 있다. 따라서, 본 출원에 따른 표시 장치는 누설 전류(Off current) 특성이 우수한 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 및 초기화 트랜지스트(Ti)를 포함함으로써, 제3 노드(N3)와 제3 전압 공급 라인(VL3) 사이에 누설 전류가 흐르는 것을 방지할 수 있고, 구동 트랜지스터(Tdr)의 게이트-소스 전압을 안정적으로 유지할 수 있다.
평탄화층(PL)은 기판(110) 상에 배치되고, 표시 영역(AA)에 배치된 모든 트랜지스터를 덮을 수 있다. 구체적으로, 평탄화층(PL)은 제3 층간 절연막(ILD3) 상에 마련되어 픽셀 회로의 상단을 평탄화시킬 수 있다. 예를 들어, 평탄화층(PL)은 애노드 전극(AE)이 관통하는 컨택홀을 포함할 수 있다.
제2 회로층(CL2)은 구동 트랜지스터(Tdr)의 반도체층(ACT), 소스 전극(SE), 및 드레인 전극(DE)을 더 포함할 수 있다. 구체적으로, 구동 트랜지스터(Tdr)의 반도체층(ACDT)은 회로 절연층(CIL) 상에 배치되고, 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다. 반도체층(ACT)은 소스 전극(SE) 및 드레인 전극(DE)과 직접 접촉하고, 게이트 전극(GE)과 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)을 사이에 두고 마주할 수 있다.
일 예에 따르면, 구동 트랜지스터(Tdr)의 반도체층(ACT)은 채널 영역(ACT1) 및 소스/드레인 영역(ACT2)을 포함할 수 있다. 채널 영역(ACT1)은 반도체층(ACT)의 중앙 영역에 형성되고, 소스/드레인 영역(ACT2)은 채널 영역(ACT1)을 사이에 두고 서로 나란하게 형성될 수 있다. 채널 영역(ACT1)은 게이트 전극(GE)과 중첩되고, 소스/드레인 영역(ACT2)은 소스 전극(SE) 및 드레인 전극(DE)과 중첩될 수 있다.
구동 트랜지스터(Tdr)의 소스 전극(SE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 일단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 구동 트랜지스터(Tdr)의 드레인 전극(DE)은 반도체층(ACT)의 소스/드레인 영역(ACT2)의 타단을 덮으면서, 회로 절연층(CIL) 상에 마련될 수 있다. 그리고, 구동 트랜지스터(Tdr)의 소스 전극(SE) 및 드레인 전극(DE) 각각은 반도체층(ACT)의 채널 영역(ACT1)과 이격될 수 있다.
구동 트랜지스터(Tdr)의 소스 전극(SE)은 제3 층간 절연막(ILD3)에 마련된 컨택홀을 관통하는 초기화 트랜지스터(Ti)의 타단과 직접 접촉될 수 있다. 도 4와 같이, 초기화 트랜지스터(Ti)의 소스 전극(SE), 구동 트랜지스터(Tdr)의 소스 전극(SE), 및 발광 소자(LED)의 애노드 전극(AE)은 제3 노드(N3)에 전기적으로 연결될 수 있다.
구동 트랜지스터(Tdr)의 반도체층(ACT), 소스 전극(SE), 및 드레인 전극(DE)은 제2 층간 절연막(ILD2), 및 회로 절연층(CIL)에 의해 제1 회로층(CL1)에 배치된 게이트 전극(GE)과 절연될 수 있다. 이와 같이, 구동 트랜지스터(Tdr)의 게이트 전극(GE)은 제1 회로층(CL1)에 배치되고, 구동 트랜지스터(Tdr)의 액티브층(ACT)은 제1 회로층(CL1) 상의 제2 회로층(CL2)에 배치됨으로써, 구동 트랜지스터(Tdr)는 백 채널 에치(BCE) 구조를 가질 수 있다. 따라서, 본 출원에 따른 표시 장치는 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)를 포함함으로써, 픽셀 회로의 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 향상시키고 계조 표현을 세분화하여, 고해상도의 화상을 구현할 수 있다.
예를 들어, 발광 소자를 구동하는 픽셀 회로가 서브 임계 스윙 팩터(S-factor)가 우수한 복수의 트랜지스터로만 이루어지거나, 누설 전류 특성이 우수한 복수의 트랜지스터로만 이루어지거나, 또는 턴-온 특성이 우수한 복수의 트랜지스터로만 이루어지는 경우, 픽셀 회로의 서브 임계 스윙 팩터(S-factor), 누설 전류 특성, 및 턴-온 특성을 모두 고려하기 위하여, 서브 임계 스윙 팩터(S-factor)의 한계치가 존재한다.
결과적으로, 본 출원에 따른 표시 장치는 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터(Tdr), 누설 전류 특성이 우수한 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 및 초기화 트랜지스터(Ti), 턴-온 특성이 우수한 발광 제어 트랜지스터(Tec)를 포함함으로써, 우수한 누설 전류 특성과 턴-온 특성을 만족시키는 동시에 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)를 극대화하여 계조 표현을 세분화할 수 있다.
발광 소자(LED)의 애노드 전극(AE)은 평탄화층(PL) 상에서 복수의 픽셀 각각의 개구부에 배치될 수 있다. 구체적으로, 애노드 전극(AE)은 복수의 픽셀 각각의 개구부를 정의하는 뱅크(B)에 의해 둘러싸일 수 있다.
도 6은 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터 각각의 게이트-소스 전압에 따른 드레인-소스 전류 곡선을 나타내는 그래프이고, 도 7은 도 4에 도시된 픽셀 회로에서, 구동 트랜지스터, 초기화 트랜지스터, 및 발광 제어 트랜지스터 각각의 계조 표현 영역과 서브 임계 영역을 나타내는 도면이다. 여기에서, 도 7에 도시된 게이트-소스 전압(Vgs)과 드레인-소스 전류(Ids)의 수치는 도 6에 도시된 그래프를 수치화한 것이다.
도 6 및 도 7을 참조하면, 구동 트랜지스터(Tdr)는 백 채널 에치(BCE) 구조를 가질 수 있고, 초기화 트랜지스터(Ti)는 코플라나(Coplana) 구조를 가질 수 있으며, 발광 제어 트랜지스터(Tec)는 저온 다결정 실리콘(LTPS) 구조를 가질 수 있다.
도 6에서, 게이트-소스 전압(Vgs)에 따른 드레인-소스 전류(Ids) 곡선의 기울기는 서브 임계 스윙 팩터(Subthreshold swing factor, S-factor)를 의미한다. 즉, 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)는 초기화 트랜지스터(Ti) 및 발광 제어 트랜지스터(Tec) 각각의 서브 임계 스윙 팩터(S-factor)보다 우수함을 알 수 있다.
도 7에서, 계조 표현 영역(Gradation Region)은 트랜지스터의 게이트-소스 전압(Vgs)에 따른 드레인-소스 전류(Ids) 곡선의 기울기가 특정 범위에 해당되는 게이트-소스 전압(Vgs)의 일정 구간을 의미한다. 예를 들어, 백 채널 에치(BCE) 구조를 갖는 구동 트랜지스터(Tdr)의 계조 표현 영역은 게이트-소스 전압(Vgs)이 -0.8 내지 2 [V]인 영역에 해당한다. 그리고, 코플라나(Coplana) 구조를 갖는 초기화 트랜지스터(Ti)의 계조 표현 영역은 게이트-소스 전압(Vgs)이 0.6 내지 1.4 [V]인 영역에 해당한다. 그리고, 저온 다결정 실리콘(LTPS) 구조를 갖는 발광 제어 트랜지스터(Tec)의 계조 표현 영역은 게이트-소스 전압(Vgs)이 0.8 내지 2 [V]인 영역에 해당한다.
따라서, 구동 트랜지스터(Tdr)의 계조 표현 영역(Gradation Region)이 초기화 트랜지스터(Ti) 및 발광 제어 트랜지스터(Tec)보다 넓음을 알 수 있다.
한편, 코플라나 구조로 이루어진 초기화 트랜지스터(Ti)는 구동 트랜지스터(Tdr) 및 초기화 트랜지스터(Ti)보다 누설 전류(Off current) 특성이 우수하고 저주파수 구동이 가능한 장점을 가지고, 저온 다결정 실리콘(LTPS)으로 이루어진 반도체층을 포함하는 발광 제어 트랜지스터(Tec)는 턴-온 특성이 우수한 특성을 가진다.
예를 들어, 발광 소자를 구동하는 픽셀 회로가 서브 임계 스윙 팩터(S-factor)가 우수한 복수의 트랜지스터로만 이루어지거나, 누설 전류 특성이 우수한 복수의 트랜지스터로만 이루어지거나, 또는 턴-온 특성이 우수한 복수의 트랜지스터로만 이루어지는 경우, 픽셀 회로의 서브 임계 스윙 팩터(S-factor), 누설 전류 특성, 및 턴-온 특성을 모두 고려하기 위하여, 서브 임계 스윙 팩터(S-factor)의 한계치가 존재한다.
결과적으로, 본 출원에 따른 표시 장치는 서브 임계 스윙 팩터(S-factor)가 우수한 구동 트랜지스터(Tdr), 누설 전류 특성이 우수한 레퍼런스 공급 트랜지스터(Trs), 데이터 공급 트랜지스터(Tds), 및 초기화 트랜지스터(Ti), 턴-온 특성이 우수한 발광 제어 트랜지스터(Tec)를 포함함으로써, 우수한 누설 전류 특성과 턴-온 특성을 만족시키는 동시에 구동 트랜지스터(Tdr)의 서브 임계 스윙 팩터(S-factor)를 극대화하여 계조 표현을 세분화할 수 있다.
이상에서 설명한 본 출원은 전술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 출원의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 출원이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 출원의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 출원의 범위에 포함되는 것으로 해석되어야 한다.
100: 픽셀 어레이부 300: 제어 회로
500: 데이터 구동 회로 700: 스캔 구동 회로
P: 픽셀 LED: 발광 소자
110: 기판 BU: 버퍼층
CL1: 제1 회로층 CIL: 회로 절연층
CL2: 제2 회로층 Tdr: 구동 트랜지스터

Claims (12)

  1. 구동 트랜지스터를 갖는 픽셀 회로와 상기 픽셀 회로에 연결된 발광 소자를구비한 복수의 픽셀을 포함하며,
    상기 픽셀 회로는,
    기판 상에 배치된 제1 물질의 반도체층, 및 상기 제1 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제1 타입의 트랜지스터를 갖는 제1 회로층;
    상기 제1 회로층 상에 배치된 회로 절연층; 및
    상기 회로 절연층 상에 배치된 상기 제1 물질과 다른 제2 물질의 반도체층, 및 상기 제2 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제2 타입의 트랜지스터를 갖는 제2 회로층을 포함하고,
    상기 구동 트랜지스터는,
    상기 제1 회로층에 배치된 게이트 전극; 및
    상기 제2 타입의 트랜지스터의 제2 물질의 반도체층과 동일층에서 서로 이격되게 배치된 제2 물질의 반도체층을 포함하는, 표시 장치.
  2. 제 1 항에 있어서,
    상기 제2 타입의 트랜지스터는 상기 구동 트랜지스터의 소스 전극인 제1 노드와 상기 구동 트랜지스터의 게이트 전극인 제2 노드를 선택적으로 접속시키는 샘플링 트랜지스터를 포함하는, 표시 장치.
  3. 제 1 항에 있어서,
    상기 제1 타입의 트랜지스터는,
    상기 구동 트랜지스터의 소스 전극인 제1 노드와 상기 발광 소자의 애노드 전극을 선택적으로 접속시키는 제1 발광 제어 트랜지스터;
    제1 전압 공급 라인으로부터 제공된 초기화 전압을 상기 제1 노드에 제공하는 제1 초기화 트랜지스터;
    제2 전압 공급 라인으로부터 제공된 구동 전압을 상기 구동 트랜지스터의 드레인 전극인 제3 노드에 제공하는 제2 발광 제어 트랜지스터;
    상기 초기화 전압을 상기 애노드 전극에 제공하는 제2 초기화 트랜지스터; 및
    데이터 전압을 상기 제3 노드에 제공하는 데이터 공급 트랜지스터를 포함하는, 표시 장치.
  4. 제 1 항에 있어서,
    상기 제1 물질의 반도체층은 저온 다결정 실리콘(LTPS)으로 이루어지고, 상기 제2 물질의 반도체층은 산화물 반도체로 이루어진, 표시 장치.
  5. 제 3 항에 있어서,
    상기 픽셀 회로는 상기 구동 트랜지스터의 게이트 전극으로 이루어진 제1 커패시터 전극, 및 상기 제1 커패시터 전극과 중첩되고 상기 제2 전압 공급 라인으로부터 상기 구동 전압이 인가되며 상기 제2 발광 제어 트랜지스터의 소스 전극과 전기적으로 연결된 제2 커패시터 전극을 갖는 저장 커패시터를 더 포함하는, 표시 장치.
  6. 제 3 항에 있어서,
    상기 발광 소자의 애노드 전극은 상기 제2 회로층을 덮는 평탄화층 상에 배치되고, 상기 제1 회로층에 배치된 상기 제1 발광 제어 트랜지스터의 드레인 전극과 전기적으로 연결된, 표시 장치.
  7. 발광 소자와 상기 발광 소자를 구동하는 픽셀 회로를 구비한 복수의 픽셀을 포함하며,
    상기 픽셀 회로는,
    기판 상에 배치된 제1 물질의 반도체층, 및 상기 제1 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제1 타입의 트랜지스터를 갖는 제1 회로층;
    상기 제1 회로층 상에 배치된 회로 절연층;
    상기 회로 절연층 상에 배치된 상기 제1 물질과 다른 제2 물질의 반도체층, 및 상기 제2 물질의 반도체층 상에 배치된 게이트 전극을 구비한 제2 타입의 트랜지스터를 갖는 제2 회로층;
    상기 제1 회로층에 배치된 게이트 전극, 및 상기 제2 타입의 트랜지스터의 제2 물질의 반도체층과 동일층에서 서로 이격되게 배치된 제2 물질의 반도체층을 구비한 구동 트랜지스터; 및
    상기 구동 트랜지스터의 게이트 전극으로 이루어진 제1 커패시터 전극, 및 상기 제1 커패시터 전극과 중첩되고 상기 구동 트랜지스터의 소스 전극과 전기적으로 연결된 제2 커패시터 전극을 포함하는 저장 커패시터를 포함하는, 표시 장치.
  8. 제 7 항에 있어서,
    상기 제2 타입의 트랜지스터는,
    제1 전압 공급 라인으로부터 제공된 레퍼런스 전압을 상기 구동 트랜지스터의 게이트 전극인 제1 노드에 제공하는 레퍼런스 공급 트랜지스터;
    데이터 전압을 상기 제1 노드에 제공하는 데이터 공급 트랜지스터; 및
    초기화 전압을 상기 발광 소자의 애노드 전극에 제공하는 초기화 트랜지스터를 포함하는, 표시 장치.
  9. 제 7 항에 있어서,
    상기 제1 타입의 트랜지스터는 제2 전압 공급 라인으로부터 제공된 구동 전압을 상기 구동 트랜지스터의 드레인 전극인 제2 노드에 제공하는 발광 제어 트랜지스터를 포함하는, 표시 장치.
  10. 제 7 항에 있어서,
    상기 제1 물질의 반도체층은 저온 다결정 실리콘(LTPS)으로 이루어지고, 상기 제2 물질의 반도체층은 산화물 반도체로 이루어진, 표시 장치.
  11. 제 9 항에 있어서,
    상기 픽셀 회로는 상기 제2 전압 공급 라인으로부터 상기 구동 전압이 인가되며 상기 발광 제어 트랜지스터의 소스 전극과 전기적으로 연결된 제1 커패시터 전극, 및 상기 구동 트랜지스터의 소스 전극과 전기적으로 연결된 제2 커패시터 전극을 포함하는 구동 전압 커패시터를 더 포함하는, 표시 장치.
  12. 제 7 항에 있어서,
    상기 발광 소자의 애노드 전극은 상기 제2 회로층을 덮는 평탄화층 상에 배치되고, 상기 제2 회로층에 배치된 상기 구동 트랜지스터의 소스 전극과 전기적으로 연결된, 표시 장치.
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