KR20210134172A - 표시 패널 및 이를 구비한 표시 장치 - Google Patents

표시 패널 및 이를 구비한 표시 장치 Download PDF

Info

Publication number
KR20210134172A
KR20210134172A KR1020200052889A KR20200052889A KR20210134172A KR 20210134172 A KR20210134172 A KR 20210134172A KR 1020200052889 A KR1020200052889 A KR 1020200052889A KR 20200052889 A KR20200052889 A KR 20200052889A KR 20210134172 A KR20210134172 A KR 20210134172A
Authority
KR
South Korea
Prior art keywords
layer
display
display area
thin film
disposed
Prior art date
Application number
KR1020200052889A
Other languages
English (en)
Inventor
유춘기
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020200052889A priority Critical patent/KR20210134172A/ko
Priority to US17/079,318 priority patent/US11569320B2/en
Priority to CN202110360508.2A priority patent/CN113571657A/zh
Priority to EP21167744.8A priority patent/EP3905359B1/en
Publication of KR20210134172A publication Critical patent/KR20210134172A/ko
Priority to US18/161,845 priority patent/US11943975B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/842—Containers
    • H10K50/8426—Peripheral sealing arrangements, e.g. adhesives, sealants
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H01L51/5246—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1251—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs comprising TFTs having a different architecture, e.g. top- and bottom gate TFTs
    • H01L27/323—
    • H01L27/3234—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78645—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate
    • H01L29/78648—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with multiple gate arranged on opposing sides of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/7866—Non-monocrystalline silicon transistors
    • H01L29/78672—Polycrystalline or microcrystalline silicon transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L51/5221—
    • H01L51/5253—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/805—Electrodes
    • H10K50/82—Cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H10K50/84—Passivation; Containers; Encapsulations
    • H10K50/844—Encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/40—OLEDs integrated with touch screens
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/60—OLEDs integrated with inorganic light-sensitive elements, e.g. with inorganic solar cells or inorganic photodiodes
    • H10K59/65—OLEDs integrated with inorganic image sensors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/20—Changing the shape of the active layer in the devices, e.g. patterning
    • H10K71/221—Changing the shape of the active layer in the devices, e.g. patterning by lift-off techniques
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/621—Providing a shape to conductive layers, e.g. patterning or selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/15—Hole transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/14—Carrier transporting layers
    • H10K50/16—Electron transporting layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/17—Carrier injection layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/10—OLEDs or polymer light-emitting diodes [PLED]
    • H10K50/17—Carrier injection layers
    • H10K50/171—Electron injection layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/1201—Manufacture or treatment

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Geometry (AREA)
  • Electroluminescent Light Sources (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명의 일 실시예는, 개구영역, 상기 개구영역을 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이의 비표시영역을 구비한 기판; 상기 기판의 표시영역 상에 배치되며, 화소전극, 상기 화소전극 상의 발광층, 상기 발광층 상의 대향전극을 각각 구비하는 복수의 표시소자들; 상기 복수의 표시소자들을 덮으며, 제1무기봉지층, 유기봉지층, 및 제2무기봉지층을 포함하는 박막봉지층; 상기 비표시영역에 위치하며 제1절연층의 상면으로 부터 돌출된 댐; 및 상기 개구영역과 상기 댐 사이에 위치하며, 상기 제1절연층의 깊이 방향으로 오목한 리세스;를 포함하며, 상기 댐의 일 측벽은 상기 리세스의 측벽 중 표시영역에 인접한 제1측벽과 만나는, 표시 패널을 제공한다.

Description

표시 패널 및 이를 구비한 표시 장치{DISPLAY PANEL AND DISPLAY APPARATUS INCLUDING THE SAME}
본 발명의 실시예들은 개구 주변에 유기물을 레이저 리프트 오프 공법으로 제거한 표시 패널 및 이를 구비한 표시 장치에 관한 것이다.
근래에 표시 장치는 그 용도가 다양해지고 있다. 또한, 표시 장치의 두께가 얇아지고 무게가 가벼워 그 사용의 범위가 광범위해지고 있는 추세이다.
표시 장치 중 표시영역이 차지하는 면적을 확대하면서, 표시 장치에 접목 또는 연계하는 다양한 기능들이 추가되고 있다. 면적을 확대하면서 다양한 기능을 추가하기 위한 방안으로서 표시영역에 ㄹ개구가 형성된 표시 장치의 연구가 계속되고 있다.
개구를 구비하는 표시 장치의 경우, 개구의 측면으로 수분 등의 이물이 침투할 수 있으며, 이 경우 개구를 둘러싸는 표시요소들을 손상시킬 수 있다. 본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 개구를 통한 투습을 방지할 수 있는 구조의 표시 패널 및 이를 구비한 표시 장치를 제공한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 실시예는, 개구영역, 상기 개구영역을 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이의 비표시영역을 구비한 기판; 상기 기판의 표시영역 상에 배치되며, 화소전극, 상기 화소전극 상의 발광층, 상기 발광층 상의 대향전극을 각각 구비하는 복수의 표시소자들; 상기 복수의 표시소자들을 덮으며, 제1무기봉지층, 유기봉지층, 및 제2무기봉지층을 포함하는 박막봉지층; 상기 비표시영역에 위치하며 제1절연층의 상면으로 부터 돌출된 댐; 및 상기 개구영역과 상기 댐 사이에 위치하며, 상기 제1절연층의 깊이 방향으로 파여진 오목한 리세스;를 포함하며, 상기 댐의 일 측벽은 상기 리세스의 측벽 중 표시영역에 인접한 제1측벽과 만나는, 표시 패널을 제공한다.
일 실시예에 있어서, 상기 화소전극과 상기 발광층 사이의 제1기능층, 및 상기 발광층과 상기 대향전극 사이의 제2기능층 중 적어도 어느 하나를 더 포함하고, 상기 제1기능층과 상기 제2기능층 중 적어도 어느 하나, 및 상기 대향전극은 상기 표시영역에서 상기 비표시영역으로 연장되어 상기 리세스 내부에 배치되며, 상기 개구영역을 노출하는 투과홀을 구비할 수 있다.
일 실시예에 있어서, 상기 투과홀의 경계는 상기 리세스의 측벽 중 개구영역에 인접한 제2측벽에 배치될 수 있다.
일 실시예에 있어서, 상기 대향전극 위의 캡핑층을 더 포함하고, 상기 캡핑층은 상기 댐의 상부 및 상기 리세스의 내부에 배치될 수 있다.
일 실시예에 있어서, 상기 기판의 표시영역 상에 배치되며 상기 화소전극과 전기적으로 연결된 적어도 하나의 박막트랜지스터를 구비하는 화소회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터는 폴리 실리콘을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2박막트랜지스터를 포함할 수 있다.
일 실시예에 있어서, 상기 제2박막트랜지스터의 제2게이트전극은 티타늄(Ti)으로 구비된 제1층, 및 몰리브덴(Mo)으로 구비된 제2층이 적층되어 구비될 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터의 게이트전극은 제1층 및 상기 제1층 상부에 배치된 제2층이 적층되어 구비될 수 있다.
일 실시예에 있어서, 상기 제1층은 티타늄(Ti)으로 구비되며, 상기 제2층은 몰리브덴(Mo)으로 구비될 수 있다.
일 실시예에 있어서, 상기 제1층의 두께는 70 Å 내지 300 Å의 범위를 가질 수 있다.
본 발명의 다른 실시예는, 제1개구를 포함하는 표시 패널 및 상기 제1개구에 대응하여 배치된 컴포넌트를 구비한 표시 장치에 있어서, 상기 표시 패널은, 상기 제1개구에 대응되는 개구영역, 상기 개구영역을 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이의 비표시영역을 구비한 기판; 상기 기판의 표시영역 상에 배치되며, 화소전극, 상기 화소전극 상의 발광층, 상기 발광층 상의 대향전극을 각각 구비하는 복수의 표시소자들; 상기 복수의 표시소자들을 덮으며, 제1무기봉지층, 유기봉지층, 및 제2무기봉지층을 포함하는 박막봉지층; 상기 비표시영역에 위치하며 제1절연층의 상면으로부터 돌출된 댐; 및 상기 개구영역과 상기 댐 사이에 위치하며, 상기 제1절연층의 깊이 방향으로 파여진 리세스(recess);를 포함하며, 상기 댐의 일 측벽은 상기 리세스의 측벽 중 표시영역에 인접한 제1측벽과 만나는, 표시 장치를 제공한다.
일 실시예에 있어서, 상기 표시 패널 상부에 배치된 입력 감지 부재; 및
상기 표시 입력 감지 부재 상에 배치된 광학적 기능 부재;를 더 포함하며, 상기 입력 감지 부재 및 상기 광학적 기능 부재 중 적어도 하나는 상기 제1개구에 대응한 개구를 구비할 수 있다.
일 실시예에 있어서, 상기 컴포넌트는 상기 제1개구 내에 배치될 수 있다.
일 실시예에 있어서, 상기 컴포넌트는 카메라일 수 있다.
일 실시예에 있어서, 상기 화소전극과 상기 발광층 사이의 제1기능층, 및 상기 발광층과 상기 대향전극 사이의 제2기능층 중 적어도 어느 하나를 더 포함하고, 상기 제1기능층과 상기 제2기능층 중 적어도 어느 하나, 및 상기 대향전극은 상기 표시영역에서 상기 비표시영역으로 연장되어 상기 리세스 내부에 배치되며, 상기 비표시영역의 일부를 노출하는 투과홀을 구비할 수 있다.
일 실시예에 있어서, 상기 대향전극 위의 캡핑층을 더 포함하고, 상기 캡핑층은 댐 및 리세스에 걸쳐 연속적으로 배치될 수 있다.
일 실시예에 있어서, 상기 기판의 표시영역 상에 배치되며 상기 화소전극과 전기적으로 연결된 적어도 하나의 박막트랜지스터를 구비하는 화소회로를 더 포함할 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터의 게이트전극은 티타늄(Ti)으로 구비된 제1층, 및 몰리브덴(Mo)으로 구비된 제2층이 적층되어 구비될 수 있다.
일 실시예에 있어서, 상기 제1층의 두께는 70 Å 내지 300 Å의 범위를 가질 수 있다.
일 실시예에 있어서, 상기 적어도 하나의 박막트랜지스터는 폴리 실리콘을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2박막트랜지스터를 포함할 수 있다.
본 발명의 실시예들에 관한 표시 패널은, 개구 주변에 배치된 유기물층을 레이저 리프트 공법으로 제거하여, 표시요소들이 외부의 수분과 같은 이물질에 의해 손상되는 것을 방지할 수 있다. 그러나 이러한 효과는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이다.
도 4는 표시 패널의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 5는 본 발명의 일 실시예에 따른 표시 패널 중 제1비표시영역에 위치하는 신호라인들을 나타낸다.
도 6은 본 발명의 일 실시예에 따른 표시 패널 중 제1비표시영역에 위치하는 리세스를 나타낸다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 표시 패널에 구비된 화소의 개략적인 단면도이다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이다.
도 9는 도 8의 X 부분을 확대한 단면도이다.
도 10a 내지 도 10h는 본 발명의 일 실시예에 따른 표시 패널의 제조방법을 순차적으로 나타낸 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
이하의 실시예에서, 막, 영역, 구성 요소 등이 연결되었다고 할 때, 막, 영역, 구성 요소들이 직접적으로 연결된 경우뿐만 아니라 막, 영역, 구성요소들 중간에 다른 막, 영역, 구성 요소들이 개재되어 간접적으로 연결된 경우도 포함한다. 예컨대, 본 명세서에서 막, 영역, 구성 요소 등이 전기적으로 연결되었다고 할 때, 막, 영역, 구성 요소 등이 직접 전기적으로 연결된 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 간접적으로 전기적 연결된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 개략적으로 도시한 사시도이다.
도 1을 참조하면, 표시 장치(1)는 빛을 방출하는 표시영역(DA)과 빛을 방출하지 않는 비표시영역(NDA)을 포함한다. 비표시영역(NDA)은 표시영역(DA)과 인접하게 배치된다. 표시 장치(1)는 표시영역(DA)에 배치된 복수의 화소들에서 방출되는 빛을 이용하여 소정의 이미지를 제공할 수 있다.
표시 장치(1)는 표시영역(DA)에 의해 적어도 부분적으로 둘러싸인 개구영역(OA)을 포함한다. 일 실시예로, 도 1은 개구영역(OA)이 표시영역(DA)에 의해 전체적으로 둘러싸인 것을 도시한다. 비표시영역(NDA)은 개구영역(OA)을 둘러싸는 제1비표시영역(NDA1), 및 표시영역(DA)의 외곽을 둘러싸는 제2비표시영역(NDA2)을 포함할 수 있다. 제1비표시영역(NDA1)은 개구영역(OA)을 전체적으로 둘러싸고, 표시영역(DA)은 제1비표시영역(NDA1)을 전체적으로 둘러싸며, 제2비표시영역(NDA2)은 표시영역(DA)을 전체적으로 둘러쌀 수 있다.
이하에서는, 본 발명의 일 실시예에 따른 표시 장치(1)로서, 유기 발광 표시 장치를 예로 하여 설명하지만, 본 발명의 표시 장치는 이에 제한되지 않는다. 다른 실시예로서, 무기 EL 표시 장치(Inorganic Light Emitting Display), 퀀텀닷 발광 표시 장치(Quantum dot Light Emitting Display) 등과 같이 다양한 방식의 표시 장치가 사용될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치를 간략하게 나타낸 단면도로서, 도 1의 II-II'선에 따른 단면에 대응할 수 있다.
도 2를 참조하면, 표시 장치(1)는 표시 패널(10), 표시 패널(10) 상에 배치되는 입력 감지 부재(20), 및 광학적 기능 부재(30)를 포함할 수 있으며, 이들은 윈도우(40)로 커버될 수 있다. 표시 장치(1)는 휴대폰(mobile phone), 노트북, 스마트 워치와 같은 다양한 전자 기기일 수 있다.
표시 패널(10)은 이미지를 표시할 수 있다. 표시 패널(10)은 표시영역(DA)에 배치된 화소들을 포함한다. 화소들은 표시요소 및 이와 연결된 화소회로를 포함할 수 있다. 표시요소는 유기발광 다이오드, 무기발광 다이오드, 또는 퀀텀닷 발광 다이오드 등을 포함할 수 있다.
입력 감지 부재(20)는 외부의 입력, 예컨대 터치 이벤트에 따른 좌표정보를 획득한다. 입력 감지 부재(20)는 감지전극(sensing electrode 또는 touch electrode) 및 감지전극과 연결된 신호라인(trace line)들을 포함할 수 있다. 입력 감지 부재(20)는 표시 패널(10) 위에 배치될 수 있다.
입력 감지 부재(20)는 표시 패널(10) 상에 직접 형성되거나, 별도로 형성된 후 광학 투명 점착제(OCA)와 같은 점착층을 통해 결합될 수 있다. 예컨대, 입력 감지 부재(20)는 표시 패널(10)을 형성하는 공정 이후에 연속적으로 이뤄질 수 있으며, 이 경우 점착층은 입력 감지 부재(20)와 표시 패널(10) 사이에 개재되지 않을 수 있다. 도 2에는 입력 감지 부재(20)가 표시 패널(10)과 광학적 기능 부재(30) 사이에 개재된 것을 도시하지만, 다른 실시예로서 입력 감지 부재(20)는 광학적 기능 부재(30) 위에 배치될 수 있다.
광학적 기능 부재(30)는 반사 방지층을 포함할 수 있다. 반사 방지층은 윈도우(40)를 통해 외부에서 표시 패널(10)을 향해 입사하는 빛(외부 광)의 반사율을 감소시킬 수 있다. 반사 방지층은 위상지연자(retarder) 및 편광자(polarizer)를 포함할 수 있다. 위상지연자는 필름타입 또는 액정 코팅타입일 수 있고, λ/2 위상지연자 및/또는 λ/4 위상지연자를 포함할 수 있다. 편광자 역시 필름타입 또는 정 코팅타입일 수 있다. 필름타입은 연신형 합성수지 필름을 포함하고, 액정 코팅타입은 소정의 배열로 배열된 액정들을 포함할 수 있다. 위상지연자 및 편광자는 보호필름을 더 포함할 수 있다. 위상지연자 및 편광자 자체 또는 보호필름이 반사방지 층의 베이스층으로 정의될 수 있다.
다른 실시예로, 반사 방지층은 블랙 매트릭스와 컬러필터들을 포함할 수 있다. 컬러필터들은 표시 패널(10)의 화소들 각각에서 방출되는 빛의 색상을 고려하여 배열될 수 있다. 또 다른 실시예로, 반사 방지층은 상쇄간섭 구조물을 포함할 수 있다. 상쇄간섭 구조물은 서로 다른 층 상에 배치된 제1반사층과 제2 반사층을 포함할 있다. 제1반사층 및 제2 반사층에서 각각 반사된 제1반사광과 제2 반사광은 상쇄 간섭될 수 있고, 그에 따라 외부 광 반사율이 감소될 수 있다.
광학적 기능 부재(30)는 렌즈층을 포함할 수 있다. 렌즈층은 표시 패널(10)에서 방출되는 빛의 출광 효율을 향상시키거나, 색편차를 줄일 수 있다. 렌즈층은 오목하거나 볼록한 렌즈 형상을 가지는 층을 포함하거나, 또는/및 굴절률이 서로 다른 복수의 층을 포함할 수 있다. 광학적 기능 부재(30)는 전술한 반사 방지층 및 렌즈층을 모두 포함하거나, 이들 중 어느 하나를 포함할 수 있다.
표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30)는 개구를 포함할 수 있다. 이와 관련하여, 도 2에는 표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30)가 각각 제1내지 제3개구(10H, 20H, 30H)를 포함하며, 제1내지 제3개구(10H, 20H, 30H)들이 서로 중첩되는 것을 도시한다. 제1내지 제3개구(10H, 20H, 30H)들은 개구영역(OA)에 대응하도록 위치한다. 다른 실시예로, 표시 패널(10), 입력 감지 부재(20), 및/또는 광학적 기능 부재(30) 중 적어도 하나는 개구를 포함하지 않을 수 있다. 예컨대, 표시 패널(10), 입력 감지 부재(20), 및 광학적 기능 부재(30) 중에서 선택된 어느 하나, 또는 두 개의 구성요소는 개구를 포함하지 않을 수 있다.
컴포넌트(50)는 개구영역(OA)에 대응할 수 있다. 컴포넌트(50)는 도 2에 실선으로 도시된 바와 같이 제1내지 제3개구(10H, 20H, 30H) 내에 위치하거나, 점선으로 도시된 바와 같이 표시 패널(10)의 아래에 배치될 수 있다.
컴포넌트(50)는 전자요소를 포함할 수 있다. 예컨대, 컴포넌트(50)는 빛이나 음향을 이용하는 전자요소일 수 있다. 예컨대, 전자요소는 적외선 센서와 같이 빛을 수광하여 이용하는 센서, 빛을 수광하여 이미지를 촬상하는 카메라, 빛이나 음향을 출력하고 감지하여 거리를 측정하거나 지문 등을 인식하는 센서, 빛을 출력하는 소형 램프이거나, 소리를 출력하는 스피커 등을 포함할 수 있다. 빛을 이용하는 전자요소의 경우, 가시광, 적외선광, 자외선광 등과 같이 다양한 파장 대역의 빛을 이용할 수 있다. 일부 실시예에서, 개구영역(OA)은 컴포넌트(50)로부터 외부로 출력되거나 외부로부터 전자요소를 향해 진행하는 빛 또는/및 음향이 투과할 수 있는 투과영역(transmission area)으로 이해될 수 있다.
다른 실시예로, 표시 장치(1)가 스마트 워치나 차량용 계기판으로 이용되는 경우, 컴포넌트(50)는 시계 바늘이나 소정의 정보(예, 차량 속도 등)를 지시하는 바늘 등을 포함하는 부재일 수 있다. 표시 장치(1)가 시계 바늘이나 차량용 계기판을 포함하는 경우, 컴포넌트(50)가 윈도우(40)를 관통하여 외부로 노출될 수 있으며, 윈도우(40)는 개구영역(OA)에 대응하는 개구를 포함할 수 있다.
컴포넌트(50)는 전술한 바와 같이 표시 패널(10)의 기능과 관계된 구성요소(들)를 포함하거나, 표시 패널(10)의 심미감을 증가시키는 액세서리와 같은 구성요소 등을 포함할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 패널을 개략적으로 나타낸 평면도이고, 도 4는 표시 패널의 어느 한 화소를 개략적으로 나타낸 등가 회로도이다.
도 3을 참조하면, 표시 패널(10)은 표시영역(DA) 및 제1및 제2비표시영역(NDA1, NDA2)를 포함한다. 도 3은 표시 패널(10) 중 기판(100)의 모습으로 이해될 수 있다. 예컨대, 기판(100)이 개구영역(OA), 표시영역(DA), 제1및 제2비표시영역(NDA1, NDA2)를 갖는 것으로 이해될 수 있다.
표시 패널(10)은 표시영역(DA)에 배치된 복수의 화소(P)들을 포함한다. 각 화소(P)는 도 4에 도시된 바와 같이 화소회로(PC), 및 화소회로(PC)에 연결된 표시요소로서, 유기발광다이오드(OLED)를 포함한다. 화소회로(PC)는 구동 박막트랜지스터(T1), 스위칭 박막트랜지스터(T2), 및 스토리지 커패시터(Cst)를 포함할 수 있다. 각 화소(P)는 유기발광다이오드(OLED)를 통해 예컨대, 적색, 녹색, 청색 또는 백색의 빛을 방출할 수 있다.
스위칭 박막트랜지스터(T2)는 스위칭 박막트랜지스터로서, 스캔라인(SL) 및 데이터라인(DL)에 연결되며, 스캔라인(SL)으로부터 입력되는 스위칭 전압에 따라 데이터라인(DL)으로부터 입력된 데이터 전압을 구동 박막트랜지스터(T1)로 전달할 수 있다. 스토리지 커패시터(Cst)는 스위칭 박막트랜지스터(T2)와 구동전압선(PL)에 연결되며, 스위칭 박막트랜지스터(T2)로부터 전달받은 전압과 구동전압선(PL)에 공급되는 제1전원전압(ELVDD)의 차이에 해당하는 전압을 저장할 수 있다.
구동 박막트랜지스터(T1)는 구동 박막트랜지스터로서, 구동전압선(PL)과 스토리지 커패시터(Cst)에 연결되며, 스토리지 커패시터(Cst)에 저장된 전압 값에 대응하여 구동전압선(PL)으로부터 유기발광다이오드(OLED)를 흐르는 구동 전류를 제어할 수 있다. 유기발광다이오드(OLED)는 구동 전류에 의해 소정의 휘도를 갖는 빛을 방출할 수 있다. 유기발광다이오드(OLED)의 대향전극(예, 캐소드)는 제2전원전압(ELVSS)을 공급받을 수 있다.
도 4는 화소회로(PC)가 2개의 박막트랜지스터와 1개의 스토리지 커패시터를 포함하는 것을 설명하고 있으나, 본 발명은 이에 한정되지 않는다. 박막트랜지스터의 개수 및 스토리지 커패시터의 개수는 화소회로(PC)의 설계에 따라 다양하게 변경될 수 있음은 물론이다.
다시 도 3을 참조하면, 제1비표시영역(NDA1)은 개구영역(OA)을 둘러쌀 수 있다. 제1비표시영역(NDA1)은 빛을 방출하는 유기발광다이오드와 같은 표시요소가 배치되지 않은 영역으로, 제1비표시영역(NDA1)에는 개구영역(OA) 주변에 구비된 화소(P)들에 신호를 제공하는 신호라인들이 지나가거나 후술할 리세스(recess) 및 댐(dam)이 배치될 수 있다. 제2비표시영역(NDA2)에는 각 화소(P)에 스캔신호를 제공하는 스캔 드라이버(1100), 각 화소(P)에 데이터신호를 제공하는 데이터 드라이버(1200), 및 제1및 제2전원전압을 제공하기 위한 메인 전원배선(미도시) 등이 배치될 수 있다. 도 4에는 데이터 드라이버(1200)가 기판(100)의 일 측변에 인접하게 배치된 것을 도시하나, 다른 실시예에 따르면, 데이터 드라이버(1200)는 표시 패널(10)의 일 측에 배치된 패드와 전기적으로 접속된 FPCB(flexible Printed circuit board) 상에 배치될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1비표시영역에 위치하는 신호라인들을 나타낸다.
도 5를 참조하면, 개구영역(OA)을 중심으로 화소(P)들이 표시영역(DA)에 배치되며, 개구영역(OA)과 표시영역(DA) 사이에는 제1비표시영역(NDA1)이 위치할 수 있다.
화소(P)들은 개구영역(OA)을 중심으로 상호 이격될 수 있다. 화소(P)들은 개구영역(OA)을 중심으로 위와 아래에 이격되거나, 및/또는 개구영역(OA)을 중심으로 좌우로 이격되어 배치될 수 있다.
화소(P)들에 신호를 공급하는 신호라인들 중 개구영역(OA)과 인접한 신호라인들은 개구영역(OA)을 우회할 수 있다. 표시영역(DA)을 지나는 데이터라인들 중 일부 데이터라인(DL)은, 개구영역(OA)을 사이에 두고 위와 아래에 배치된 화소(P)들에 데이터신호를 제공하도록 y방향으로 연장되되, 제1비표시영역(NDA1)에서 개구영역(OA)의 가장자리를 따라 우회할 수 있다. 표시영역(DA)을 지나는 스캔라인들 중 일부 스캔라인(SL)은, 개구영역(OA)을 사이에 두고 좌우에 배치된 화소(P)들에 스캔신호를 제공하도록 x방향으로 연장되되, 제1비표시영역(NDA1)에서 개구영역(OA)의 가장자리를 따라 우회할 수 있다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 일부를 나타낸 평면도로서, 제1비표시영역에 위치하는 리세스(R, recess) 및 댐(DAM)을 나타낸다. 또한, 제1비표시영역에 위치하는 대향전극(223)을 나타낸다.
개구영역(OA)과 표시영역(DA) 사이에는 적어도 하나의 댐(DAM)이 위치하며, 댐(DAM)과 개구영역(OA) 사이에는 리세스(R)가 위치한다. 댐(DAM)은 복수로 구비될 수 있으며, 리세스(R)는 복수의 댐(DAM) 중 개구영역(OA)과 가장 인접한 댐(DAM)의 일측에 배치될 수 있다. 본 명세서에서, 댐(DAM)은 기준면에 대해서 돌출된 구성을 일컬으며, 리세스(R)는 상기 기준면에 대해서 오목하게 파인 구성을 일컫는다. 기준면은 기판(100) 상에 배치된 절연층들 중 하나의 절연층의 상면이 될 수 있다. 즉, 댐(DAM)은 제1절연층의 상면으로부터 돌출되어 구비된 구성일 수 있으며, 리세스(R)는 제1절연층의 깊이 방향으로 파여 형성된 구성일 수 있다.
한편, 리세스(R)와 개구영역(OA) 사이의 영역은 유기물로 구비된 제1및 제2기능층(222a, 222c, 도 7 참조)과 대향전극(223)이 제거되어, 개구영역(OA)을 통한 수분 등 외기의 침투를 방지할 수 있다. 즉, 제1및 제2기능층(222a, 222c) 및 대향전극(223)은 개구영역(OA) 및 개구영역(OA) 주변에 배치된 제1비표시영역(NDA1)의 일부를 노출하는 투과홀(TAH)을 구비할 수 있다. 즉, 투과홀(TAH)은 리세스(R)와 개구영역(OA) 사이의 제1비표시영역(NDA1)을 노출할 수 있다. 투과홀(TAH)의 경계 혹은 측벽은 리세스(R)의 내측 측벽과 만나도록 설계될 수 있다.
리세스(R)은 제1및 제2기능층(222a, 222c)과 대향전극(223, 도 7a참조)을 레이저 리프트 공법에 의해서 효율적으로 제거하기 위해서 도입된 구성일 수 있다. 이에 대해서는 후술하도록 한다.
댐(DAM) 및 리세스(R)는 제1비표시영역(NDA1)에서 개구영역(OA)을 전체적으로 둘러싸는 고리 형상일 수 있다. 댐(DAM) 및 리세스(R)의 각각의 직경은 개구영역(OA)의 직경보다는 크게 형성될 수 있다. 평면상에서 개구영역(OA)을 둘러싸는 댐(DAM)과 리세스(R)는 서로 인접하게 붙어서 구비될 수 있다.
도 7a은 본 발명의 일 실시예에 따른 표시 패널에 구비된 화소의 단면도로서, 도 6의 VII- VII'선에 따른 단면에 대응할 수 있다.
도 7a을 참조하면, 표시영역(DA)에는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)가 배치될 수 있다.
기판(100) 상에 위치하는 박막트랜지스터(TFT) 및 스토리지 커패시터(Cst) 및 이들에 전기적으로 연결된 화소전극(221)을 형성한다. 화소회로(PC)는 기판(100) 상에 배치되며, 화소회로(PC) 상에는 유기발광다이오드(OLED)가 위치할 수 있다.
기판(100)은 고분자 수지 또는 글래스를 포함할 수 있다. 일 실시예로, 기판(100)은 폴리에테르술폰(polyethersulfone), 폴리아릴레이트, 폴리에테르 이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethyelenene naphthalate), 폴리에틸렌 테레프탈레이트(polyethyeleneterepthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리이미드, 폴리카보네이트, 셀룰로오스 트리아세테이트, 또는/및 셀룰로오스 아세테이트 프로피오네이트(cellulose acetate propionate) 등과 같은 고분자 수지를 포함할 수 있으며, 플렉서블(flexible)한 성질을 가질 수 있다. 기판(100)은 SiO2를 주성분으로 하는 글래스(glass)를 포함하거나, 강화 플라스틱과 같은 수지를 포함할 수 있으며, 리지드(rigid)한 성질을 가질 수 있다.
기판(100) 상에는 불순물이 제1박막트랜지스터(TFT)의 제1반도체층(Act)으로 침투하는 것을 방지하기 위해 형성된 버퍼층(201)이 형성될 수 있다. 버퍼층(201)은 산화물 또는 질화물과 같은 무기물, 또는 유기물, 또는 유무기 복합물을 포함할 수 있으며, 무기물과 유기물의 단층 또는 다층 구조로 이루어질 수 있다. 기판(100)과 버퍼층(201) 사이에는 외기의 침투를 차단하는 배리어층(미도시)이 더 포함될 수 있다. 일부 실시예에서, 버퍼층(201)은 실리콘산화물(SiO2) 또는 실리콘질화물(SiNX)으로 구비될 수 있다.
버퍼층(201) 상에는 화소회로(PC)가 배치될 수 있다. 화소회로(PC)는 제1박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함한다. 제1박막트랜지스터(TFT)는 제1반도체층(Act), 제1게이트전극(GE), 제1소스전극(SE), 제1드레인전극(DE)을 포함할 수 있다. 도 7a에 도시된 제1박막트랜지스터(TFT)는 도 4를 참조하여 설명한 구동 박막트랜지스터에 대응할 수 있다. 본 실시예에서는 제1게이트전극(GE)이 제1게이트절연층(203)을 가운데 두고 제1반도체층(Act) 상에 배치된 탑 게이트 타입을 도시하였으나, 또 다른 실시예에 따르면 제1박막트랜지스터(TFT)는 바텀 게이트 타입일 수 있다.
제1반도체층(Act)은 폴리 실리콘(Poly-Si)을 포함할 수 있다. 또는, 제1반도체층(Act)은 아모퍼스 실리콘(Amorphous-Si)을 포함하거나, 산화물(Oxide) 반도체를 포함하거나, 유기 반도체 등을 포함할 수 있다. 제1게이트전극(GE)은 저저항 금속 물질을 포함할 수 있다. 제1게이트전극(GE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
제1반도체층(Act)과 제1게이트전극(GE) 사이의 제1게이트절연층(203)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제1게이트절연층(203)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
제1소스전극(SE) 및 제1드레인전극(DE)은 전도성이 좋은 재료를 포함할 수 있다. 제1소스전극(SE) 및 제1드레인전극(DE)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 실시예로, 제1소스전극(SE) 및 제1드레인전극(DE)은 Ti/Al/Ti의 다층으로 형성될 수 있다.
스토리지 커패시터(Cst)는 제2게이트절연층(205)을 사이에 두고 중첩하는 하부 전극(CE1)과 상부 전극(CE2)을 포함한다. 스토리지 커패시터(Cst)는 박막트랜지스터(TFT)와 중첩될 수 있다. 이와 관련하여, 도 7a은 제1박막트랜지스터(TFT)의 제1게이트전극(GE)이 스토리지 커패시터(Cst)의 하부 전극(CE1)인 것을 도시하고 있다. 다른 실시예로서, 스토리지 커패시터(Cst)는 제1박막트랜지스터(TFT)와 중첩하지 않을 수 있다.
스토리지 커패시터(Cst)의 상부 전극(CE2)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일부 실시예에서, 상부 전극(CE2)은 티타늄(Ti)으로 구비된 제1층 및 상기 제1층 상의 몰리브덴(Mo)으로 구비된 제2층으로 구비될 수 있다. 상부 전극(CE2)의 제1층은 후술할 희생층과 동일한 물질로 동시에 구비하여, 희생층을 별도로 형성하는 추가적인 공정을 줄이기 위함일 수 있다. 이에 대해서는 후술하기로 한다.
다른 실시예로서, 하부 전극(CE1)은 티타늄(Ti)으로 구비된 제1층 및 상기 제1층 상의 몰리브덴(Mo)으로 구비된 제2층으로 구비될 수 있다. 하부 전극(CE1)의 제1층은 후술할 희생층과 동일한 물질로 동시에 구비하여, 희생층을 별도로 형성하는 추가적인 공정을 줄이기 위함일 수 있다.
제2게이트절연층(205)은 스토리지 커패시터(Cst)의 유전체 역할을 할 수 있다. 제2게이트절연층(205)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 제2게이트절연층(205)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
스토리지 커패시터(Cst)는 층간절연층(207)으로 커버될 수 있다. 층간절연층(207)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등과 같은 무기 절연물을 포함할 수 있다. 층간절연층(207)은 전술한 물질을 포함하는 단층 또는 다층일 수 있다.
제1박막트랜지스터(TFT) 및 스토리지 커패시터(Cst)를 포함하는 화소회로(PC)는 평탄화층(209)으로 커버될 수 있다. 평탄화층(209)은 상면이 대략 편평한 면을 포함할 수 있다. 평탄화층(209)은 Polymethylmethacrylate(PMMA)나 Polystylene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 비닐알콜계 고분자 및 이들의 블렌드 등과 같은 유기 절연물을 포함할 수 있다. 일 실시예로, 평탄화층(209)은 폴리이미드를 포함할 수 있다. 또는, 평탄화층(209)은 무기 절연물을 포함하거나, 무기 및 유기절연물을 포함할 수 있다.
화소전극(221)은 평탄화층(209) 상에 형성될 수 있다. 화소전극(221)은 인듐주석산화물(ITO; indium tin oxide), 인듐아연산화물(IZO; indium zinc oxide), 아연산화물(ZnO; zinc oxide), 인듐산화물(In2O3: indium oxide), 인듐갈륨산화물(IGO; indium gallium oxide) 또는 알루미늄아연산화물(AZO; aluminum zinc oxide)와 같은 도전성 산화물을 포함할 수 있다. 다른 실시예로, 화소전극(221)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr) 또는 이들의 화합물을 포함하는 반사막을 포함할 수 있다. 또 다른 실시예로, 화소전극(221)은 전술한 반사막의 위/아래에 ITO, IZO, ZnO 또는 In2O3로 형성된 막을 더 포함할 수 있다. 이 경우, 화소전극(121)은 ITO/Ag/ITO로 적층된 구조를 가질 수 있다.
화소전극(221) 상에는 화소정의막(211)이 형성될 수 있다. 화소정의막(211)은 화소전극(221)의 상면을 노출하는 개구를 포함하되, 화소전극(221)의 가장자리를 커버할 수 있다. 이에 따라, 화소정의막(211)은 화소의 발광영역을 정의할 수 있다. 화소정의막(211)은 유기 절연물을 포함할 수 있다. 예컨대, 화소정의막(211)은 폴리이미드, 폴리아마이드(Polyamide), 아크릴 수지, 벤조사이클로부텐, HMDSO(hexamethyldisiloxane) 및 페놀 수지 등과 같은 유기 절연 물질로, 스핀 코팅 등의 방법으로 형성될 수 있다.
중간층(222)은 발광층(222b)을 포함한다. 중간층(222)은 발광층(222b)의 아래에 배치된 제1기능층(222a) 및/또는 발광층(222b)의 위에 배치된 제2기능층(222c)을 포함할 수 있다. 발광층(222b)은 소정의 색상의 빛을 방출하는 고분자 또는 저분자 유기물을 포함할 수 있다.
제1기능층(222a)은 단층 또는 다층일 수 있다. 예컨대 제1기능층(222a)이 고분자 물질로 형성되는 경우, 제1기능층(222a)은 단층구조인 홀 수송층(HTL: Hole Transport Layer)으로서, 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나 폴리아닐린(PANI: polyaniline)으로 형성할 수 있다. 제1기능층(222a)이 저분자 물질로 형성되는 경우, 제1기능층(222a)은 홀 주입층(HIL: Hole Injection Layer)과 홀 수송층(HTL)을 포함할 수 있다.
제2기능층(222c)은 언제나 구비되는 것은 아니다. 예컨대, 제1기능층(222a)과 발광층(222b)을 고분자 물질로 형성하는 경우, 제2기능층(222c)을 형성하는 것이 바람직하다. 제2기능층(222c)은 단층 또는 다층일 수 있다. 제2기능층(222c)은 전자 수송층(ETL: Electron Transport Layer) 및/또는 전자 주입층(EIL: Electron Injection Layer)을 포함할 수 있다.
중간층(222) 중 발광층(222b)은 표시영역(DA)에서 각 화소마다 배치될 수 있다. 발광층(222b)은 화소정의막(211)의 개구를 통해 노출된 화소전극(221)의 상면과 접촉할 수 있다. 중간층(222) 중 제1및 제2기능층(222a, 222c)는 도 7a의 표시영역(DA)뿐만 아니라 제1비표시영역(NDA1) 상에도 형성될 수 있다.
대향전극(223)은 일함수가 낮은 도전성 물질로 이루어질 수 있다. 예컨대, 대향전극(223)은 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 또는 이들의 합금 등을 포함하는 (반)투명층을 포함할 수 있다. 또는, 대향전극(223)은 전술한 물질을 포함하는 (반)투명층 상에 ITO, IZO, ZnO 또는 In2O3과 같은 층을 더 포함할 수 있다. 대향전극(223)은 표시영역(DA)뿐만 아니라 제1비표시영역(NDA1) 상에도 형성될 수 있다. 중간층(222) 및 대향전극(223)은 열 증착법에 의해 형성될 수 있다.
화소정의막(211) 상에는 스페이서(213)가 형성될 수 있다. 스페이서(213)는 폴리이미드와 같은 유기 절연물을 포함할 수 있다. 스페이서(213)는 화소정의막(211)과 다른 물질을 포함할 수 있다. 또는, 스페이서(213)는 화소정의막(211)과 동일한 물질을 포함할 수 있으며, 이 경우, 화소정의막(211)과 스페이서(213)는 하프톤 마스크 등을 이용한 마스크 공정에서 함께 형성될 수 있다. 일 실시예로서, 화소정의막(211) 및 스페이서(213)는 폴리이미드를 포함할 수 있다.
캡핑층(230)은 대향전극(223) 상에 배치될 수 있다. 캡핑층(230)은 대향전극(223)을 보호하기 위한 층으로, LiF, 무기물, 또는/및 유기물을 포함할 수 있다. 일 실시예에서, 캡핑층(230)은 생략될 수 있다.
도 7b은 본 발명의 일 실시예에 따른 표시 패널에 구비된 화소의 단면도로서, 도 6의 VII- VII'선에 따른 단면에 대응할 수 있다. 도 7b에서 도 7a와 동일한 참조부호는 동일 부재를 일컫는 바, 이들의 중복 설명은 생략한다.
도 7b를 참조하면, 표시영역(DA)에는 화소회로(PC) 및 화소회로(PC)에 전기적으로 연결된 유기발광다이오드(OLED)가 배치될 수 있다. 도 7b를 참조하면, 화소회로(PC)에 산화물 반도체로 구비된 박막트랜지스터와 폴리 실리콘으로 구비된 박막트랜지스터를 포함한다는 점에서 도 7a의 실시예와 차이가 있다.
도 7b를 참조하면, 본 표시 패널의 화소회로(PC)는 다결정 실리콘으로 이루어진 반도체층(Act)을 포함하는 제1박막트랜지스터(TFT)와 산화물 반도체로 이루어진 반도체층(Act')을 포함하는 제2박막트랜지스터(TFTo)를 포함할 수 있다.
제1박막트랜지스터(TFT)은 제1반도체층(Act), 제1게이트전극(GE), 제1소스전극(SE), 제1드레인전극(DE)을 포함한다. 제1박막트랜지스터(TFT)은 도 7a를 참고하여 설명한 제1박막트랜지스터(TFT)와 실질적으로 동일하게 구비되며, 제1박막트랜지스터(TFT)의 제1반도체층(Act)은 다결정 실리콘으로 구비될 수 있다.
한편, 본 실시예는 제1층간절연층(207a), 제2층간절연층(207b), 제1평탄화층(209a), 및 제2평탄화층(209b)을 포함한다. 또한, 기판(100)은 다층 구조로 구비될 수 있다.
기판(100)은 순차적으로 적층된, 제1베이스층(101), 제1무기 배리어층(102), 제2베이스층(103) 및 제2무기 배리어층(104)을 포함할 수 있다. 제1베이스층(101)과 제2베이스층(103)은 각각 고분자 수지를 포함할 수 있다. 제1무기 배리어층(102)과 제2무기 배리어층(104) 각각은 외부로부터의 불순물의 침투를 방지하는 배리어층으로서, 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy)와 같은 무기물을 포함하며, 각각 단층구조 또는 다층구조를 가질 수 있다.
제2박막트랜지스터(TFTo')는 제2반도체층(Act'), 제2게이트전극(GE'), 제2소스전극(SE'), 제2드레인전극(DE')을 포함할 수 있다. 또한, 제2박막트랜지스터(TFTo')은 하부 게이트전극(GE'')을 더 포함할 수 있다.
제2반도체층(Act')은 제1층간절연층(207a) 상에 배치될 수 있다. 즉, 제2반도체층(Act')은 제1반도체층(Act)과는 다른 층에 배치될 수 있다. 제2반도체층(Act')은 채널영역 및 채널영역 양측에 배치된 소스영역 및 드레인영역을 포함할 수 있다. 일부 실시예에서, 제2반도체층(Act')은 산화물 반도체로 구비될 수 있다. 예컨대, 제2반도체층(Act')은 Zn 산화물계 물질로, Zn 산화물, In-Zn 산화물, Ga-In-Zn 산화물 등으로 형성될 수 있다. 또는, 제2반도체층(Act')은 ZnO에 인듐(In), 갈륨(Ga), 주석(Sn)과 같은 금속이 함유된 IGZO(In-Ga-Zn-O), ITZO(In-Sn-Zn-O), 또는 IGTZO(In-Ga-Sn-Zn-O) 반도체로 구비될 수 있다.
제2반도체층(Act')의 소스영역 및 드레인영역은 산화물 반도체의 캐리어 농도를 조절하여 도전성화하여 형성될 수 있다. 예컨대, 제2반도체층(Act')의 소스영역 및 드레인영역은 산화물 반도체에 수소(H) 계열 가스, 불소(F) 계열의 가스, 또는 이들의 조합을 이용한 플라즈마 처리를 통해서 캐리어 농도를 증가시킴으로써 형성될 수 있다.
제2반도체층(Act')의 채널영역과 중첩하여 제2게이트전극(GE')이 배치되고, 제2반도체층(Act')와 제2게이트전극(GE') 사이에는 제3게이트절연층(206)이 배치될 수 있다. 즉, 제2게이트전극(GE')은 제3게이트절연층(206)에 의해서 제2반도체층(Act')와 절연될 수 있다. 도면에서, 제3게이트절연층(206)은 기판(100)의 상면 전체에 구비되는 것으로 도시되고 있으나, 제3게이트절연층(206)은 제2게이트전극(GE')의 형상에 따라 패터닝되어 구비될 수 있다.
제2게이트전극(GE')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 본 실시예에 있어서, 제2게이트전극(GE')은 티타늄(Ti)으로 구비된 제1층(GE1') 및 몰리브덴(Mo)으로 구비된 제2층(GE2')로 구비될 수 있다. 이 때, 제1층(GE1')의 두께는 제2층(GE2')의 두께보다 작게 구비될 수 있다. 일부 실시예에 있어서. 제1층(GE1')의 두께는 약 70 Å 내지 300 Å으로 구비될 수 있다. 이는 제1층(GE1')은 후술할 희생층과 동일한 물질로 동시에 구비하여, 희생층을 별도로 형성하는 추가적인 공정을 줄이기 위함일 수 있다. 이에 대해서는 후술하기로 한다.
제3게이트절연층(206)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제3게이트절연층(206)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다. 제2게이트전극(GE')은 제3게이트절연층(206) 상에 배치되며, 몰리브덴(Mo), 구리(Cu), 티타늄(Ti) 등을 포함하며 단층 또는 다층으로 이루어질 수 있다.
한편, 제2반도체층(ACt')의 하부에는 제2반도체층(ACt')의 채널영역과 중첩하여 하부 게이트전극(GE'')이 배치될 수 있다. 하부 게이트전극(GE'')은 스토리지 커패시터(Cst)의 상부 전극(CE2)과 동일한 층에 배치될 수 있다. 하부 게이트전극(GE'')과 제2반도체층(Act') 사이에는 제1층간절연층(207a)이 배치될 수 있다.
제2층간절연층(207b)은 제2박막트랜지스터(TFTo)의 제2게이트전극(GE')을 덮으며 기판(100)의 상면에 배치될 수 있다. 제2층간절연층(207b) 상부에는 제2소스전극(SE') 및 제2드레인전극(DE')이 배치될 수 있다.
제1층간절연층(207a) 및 제2층간절연층(207b)은 산화물 또는 질화물을 포함하는 무기물을 포함할 수 있다. 예컨대, 제1층간절연층(207a) 및 제2층간절연층(207b)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)등을 포함할 수 있다.
제2소스전극(SE') 및 제2드레인전극(DE')은 제2층간절연층(207b)를 관통하는 컨택홀을 통해 각각 제2반도체층(Act')의 소스영역과 드레인영역에 접촉할 수 있다. 제2소스전극(SE') 및 제2드레인전극(DE')은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다.
다결정 실리콘으로 구성된 반도체층을 구비한 박막트랜지스터는 높은 신뢰성을 가지는 바, 구동 박막트랜지스터로 채용하여, 고품질의 표시 패널을 구현할 수 있다.
산화물 반도체는 높은 캐리어 이동도(high carrier mobility) 및 낮은 누설전류를 가지므로, 구동 시간이 길더라도 전압 강하가 크지 않다. 즉, 저주파 구동 시에도 전압 강하에 따른 화상의 색상 변화가 크지 않으므로, 저주파 구동이 가능하다. 이와 같이 산화물 반도체의 경우 누설전류가 적은 이점을 갖기에, 구동 박막트랜지스터 이외의 다른 박막트랜지스터 중 적어도 하나에 산화물 반도체를 채용하여 누설 전류를 방지하는 동시에 소비전력을 줄일 수 있다.
제2층간절연층(207b) 상에는 제1평탄화층(209a) 및 제2평탄화층(209b)이 구비될 수 있다. 이에 따라, 제1평탄화층(209a)과 제2평탄화층(209b) 사이에 배선 등의 도전 패턴을 형성할 수 있어, 고집적화에 유리할 수 있다.
제1평탄화층(209a)은 화소회로(PC)를 덮도록 배치될 수 있다. 제2평탄화층(209b)은 상기 제1평탄화층(209a) 상에 배치되며, 화소전극(121)이 평탄하게 형성될 수 있도록 평탄한 상면을 가질 수 있다. 제1평탄화층(209a) 및 제2평탄화층(209b)은 유기물질 또는 무기물질을 포함할 수 있으며, 단층구조 또는 다층구조를 가질 수 있다. 이러한, 제1평탄화층(209a) 및 제2평탄화층(209b)은 BCB(Benzocyclobutene), 폴리이미드(polyimide), HMDSO(Hexamethyldisiloxane), Polymethylmethacrylate(PMMA)나, Polystyrene(PS)과 같은 일반 범용고분자, 페놀계 그룹을 갖는 고분자 유도체, 아크릴계 고분자, 이미드계 고분자, 아릴에테르계 고분자, 아마이드계 고분자, 불소계고분자, p-자일렌계 고분자, 또는 비닐알콜계 고분자 등을 포함할 수 있다. 한편, 제1평탄화층(209a) 및 제2평탄화층(209b)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2) 등과 같은 무기 절연물을 포함할 수 있다. 제1평탄화층(209a) 및 제2평탄화층(209b)을 형성할 시, 층을 형성한 후 평탄한 상면을 제공하기 위해서 그 층의 상면에 화학적 기계적 폴리싱이 수행될 수 있다.
제2평탄화층(209b) 상에는 유기발광다이오드(OLED)가 배치된다. 유기발광다이오드(OLED)의 화소전극(121)은 제1평탄화층(209a) 상에 배치된 연결전극(CM)을 통해서 화소회로(PC)와 연결될 수 있다.
제1평탄화층(209a)과 제2평탄화층(209b) 사이에는 연결전극(CM)이 배치될 수 있다. 연결전극(CM)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있고, 상기의 재료를 포함하는 다층 또는 단층으로 형성될 수 있다. 일 예로, 연결전극(CM)은 Ti/Al/Ti의 다층 구조로 이루어질 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 패널의 단면도이고, 도 9는 본 발명의 일 실시예에 따른 표시 패널 중 리세스가 배치된 부분을 발췌하여 나타낸 단면도이다. 도 8은 도 6의 IX- IX'선에 따른 단면에 대응할 수 있으며, 도 9는 도 8의 X부분을 확대한 단면도에 해당할 수 있다.
도 8을 참조하면, 표시 패널(10)은 개구영역(OA), 표시영역(DA), 및 이들 사이의 제1비표시영역(NDA1)을 포함한다. 표시 패널(10)은 개구영역(OA)에 해당하는 제1개구(10H)를 포함할 수 있다.
도 8에 있어서, 표시 패널(10)은 도 7b에서 예시한 화소회로(PC)를 채용하고 있는 것으로 도시하고 있다. 그러나, 본 발명은 이에 한정되지 않는다. 표시 패널(10)은 도 7b에서 예시한 화소회로(PC)를 채용할 수 있음은 물론이다.
도 8의 표시영역(DA)을 참조하면, 표시영역(DA)에는 기판(100) 상의 제1박막트랜지스터(TFT), 제2박막트랜지스터(TFTo) 및 스토리지 커패시터(Cst)가 배치된다.
박막트랜지스터(TFT, TFTo)의 반도체층과 전극들 사이 및 스토리지 커패시터(Cst)의 전극들 사이에는 절연층들(201 내지 209b)이 개재될 수 있다. 표시영역(DA)에는 화소회로(PC)와 전기적으로 연결된 화소전극(221), 중간층(222), 대향전극(223), 및 캡핑층(230)이 배치될 수 있으며, 전술한 구성들은 앞서 도 7b을 참조하여 설명한 바와 같다.
화소전극(221), 중간층(222), 및 대향전극(223)을 포함하는 표시요소는 박막봉지층(300)으로 커버된다. 박막봉지층(300)은 적어도 하나의 유기봉지층 및 적어도 하나의 무기봉지층을 포함할 수 있다. 도 8은 박막봉지층(300)이 제1 및 제2무기봉지층(310, 330) 및 이들 사이에 개재된 유기봉지층(320)을 포함하는 것을 도시한다. 다른 실시예에서 유기봉지층의 개수와 무기봉지층의 개수 및 적층 순서는 변경될 수 있다.
제1무기봉지층(310) 및 제2무기봉지층(330)은 실리콘산화물(SiO2), 실리콘질화물(SiNx), 실리콘산질화물(SiOxNy), 알루미늄산화물(Al2O3), 티타늄산화물(TiO2), 탄탈산화물(Ta2O5), 하프늄산화물(HfO2), 또는 아연산화물(ZnO2)과 같은 하나 이상의 무기 절연물을 포함할 수 있으며, 화학기상증착법(CVD) 등에 의해 형성될 수 있다. 유기봉지층(320)은 폴리머(polymer)계열의 소재를 포함할 수 있다. 폴리머 계열의 소재로는 실리콘계 수지, 아크릴계 수지, 에폭시계 수지, 폴리이미드 및 폴리에틸렌 등을 포함할 수 있다.
도 8의 제1비표시영역(NDA1)을 참조하면, 제1비표시영역(NDA1)은 상대적으로 표시영역(DA)에 인접한 제1서브-비표시영역(SNDA1) 및 상대적으로 개구영역(OA) 또는 제1개구(10H)에 인접한 제2서브-비표시영역(SNDA2)을 포함할 수 있다.
제1서브-비표시영역(SNDA1)은 신호라인들, 예컨대 도 5를 참조하여 설명한 데이터라인(DL)들이 지나는 영역일 수 있다. 도 8에 도시된 데이터라인(DL)들은 개구영역(OA)을 우회하는 데이터라인들에 해당할 수 있다. 제1서브-비표시영역(SNDA1)은 데이터라인(DL)들이 지나는 배선영역 또는 우회영역일 수 있다.
데이터라인(DL)들은 도 8에 도시된 바와 같이 절연층을 사이에 두고 교번적으로 배치될 수 있다. 또는, 도시되지는 않았으나, 데이터라인(DL)들은 동일한 절연층 상에 배치될 수 있다. 이웃한 데이터라인(DL)들이 절연층을 사이에 두고 아래와 위에 각각 배치되는 경우, 이웃한 데이터라인(DL)들 사이의 간격(피치)을 줄일 수 있으며, 제1비표시영역(NDA1)의 폭을 줄일 수 있다. 도 8은 제1서브-비표시영역(SNDA1)에 데이터라인(DL)들이 위치하는 것을 나타내고 있으나, 앞서 도 5를 참조하여 설명한 개구영역(OA)을 우회하는 스캔라인들도 제1서브-비표시영역(SNDA1)에 위치할 수 있다.
제2서브-비표시영역(SNDA2)은 기판(100)과 박막봉지층(300) 사이의 유기물이 제거된 영역으로서, 리세스(R) 및 댐(DAM)이 배치된 영역일 수 있다. 리세스(R)는 기준면에 대해서 오목하게 구비되며, 댐(DAM)의 기준면에 대해서 돌출되어 구비되어 형성될 수 있는데, 일 실시예로서 도 8은 제3게이트절연층(206)의 상면을 기준면으로 하여 구비된 리세스(R)와 댐(DAM)을 도시한다.
도 8의 제2서브-비표시영역(SNDA2) 및 도 9를 참조하면, 리세스(R)는 제3게이트절연층(206)의 상면(206S)에 대해서 오목하게 구비되며, 댐(DAM)은 제3게이트절연층(206)의 상면(206S)에 대해서 돌출되어 구비될 수 있다.
리세스(R)는 제3게이트절연층(206)의 일부가 제거되어 형성될 수 있다. 도면에서는 리세스(R)가 제1층간절연층(207a)에는 형성되지 않는 것으로 도시되고 있으나, 본 발명은 이에 한정되지 않는다. 일부 실시예에 있어서, 리세스(R)는 제3게이트절연층(206) 및 제1층간절연층(207a)의 일부가 제거되어 형성될 수 있다.
댐(DAM)은 복수의 층이 적층되어 구비될 수 있다. 예컨대, 댐(DAM)은 제2층간절연층(207b)와 동일한 층에 동일한 물질로 구비된 제1층(251), 상기 제1층(251) 상에 배치되며 제1평탄화층(209a)과 동일한 층에 동일한 물질로 구비된 제2층(253), 상기 제2층(253) 상에 배치되며 제2평탄화층(209b)과 동일한 층에 동일한 물질로 구비된 제3층(255)이 적층되어 구비될 수 있다. 댐(DAM)은 박막봉지층(300)의 유기봉지층(320)을 형성할 때, 유기봉지층(320)의 흐름을 제어하기 위한 구성일 수 있다.
댐(DAM)과 리세스(R)는 연속적으로 배치될 수 있다. 즉, 댐(DAM)의 하단부의 일 측벽(DAMsw)은 리세스(R)의 일 측벽(Rsw)과 하나의 면을 형성할 수 있다. 댐(DAM)의 하단부의 일 측벽(DAMsw)은 리세스(R)의 일 측벽(Rsw)과 서로 만날 수 있다.
댐(DAM)의 상면 및 리세스(R) 내부에는 표시영역(DA)에서부터 연장된 서브층(222')인 제1기능층(222a), 제2기능층(222c), 대향전극(223), 및 캡핑층(230)이 배치될 수 있다.
한편, 댐(DAM)이 배치되지 않은 리세스(R)의 타측에는 상기 서브층(222'), 대향전극(223), 및 캡핑층(230)이 구비되지 않는다. 즉, 서브층(222'), 대향전극(223), 및 캡핑층(230)은 개구영역(OA) 및 제1비표시영역(NDA1)의 일부를 노출하는 투과홀(TAH)을 구비할 수 있다. 투과홀(TAH)의 면적은 개구영역(OA)의 면적보다 크게 구비될 수 있다. 투과홀(TAH)의 끝단은 댐(DAM)이 배치되지 않는 리세스(R)의 끝단에 구비될 수 있다.
리세스(R)의 측벽(Rsw) 중 표시영역(DA)에 인접한 측벽을 제1측벽이라 하면, 제1측벽은 댐(DAM)의 측벽(DAMsw)와 만나며, 리세스(R)의 측벽(Rsw) 중 개구영역(OA)에 인접한 측벽을 제2측벽이라 하면, 제2측벽에는 투과홀(TAH)의 끝단이 배치될 수 있다.
만일, 유기물을 포함하는 제1 및 제2기능층(222a, 222c)이 제1비표시영역(NDA1) 전체에 형성되어 개구영역(OA)까지 연장된다면, 유기물의 특성상 상기 제1 및 제2기능층(222a, 222c)을 통해 수분이 표시영역의 유기발광다이오드를 향해 침투하는 문제가 발생할 수 있다.
이에 따라, 본 실시예에서는, 리세스(R)를 기준으로 유기물을 포함하는 제1 및 제2기능층(222a, 222c)에 투과홀(TAH)을 형성하여, 수분이 표시영역으로 침투하는 것을 방지하고 있다.
제1무기봉지층(310)은 도 8에 도시된 바와 같이 표시영역(DA) 및 제1비표시영역(NDA1)을 전체적으로 커버할 수 있다. 제1비표시영역(NDA1)에서, 제1무기봉지층(310)은 댐(DAM) 및 리세스(R)의 내부를 전체적으로 그리고 연속적으로 커버할 수 있다. 리세스(R)의 바닥면 상에는 제1 및 제2기능층(222a, 222c), 대향전극(223) 및 캡핑층(230)의 스택이 배치되며, 제1무기봉지층(310)은 전술한 스택을 커버하면서 배치될 수 있다.
유기봉지층(320)은 모노머를 도포한 후 이를 경화하여 형성할 수 있다. 모노머의 흐름은 댐(DAM)에 의해 제어될 수 있다. 이와 관련하여, 도 8 및 도 9에는 유기봉지층(320)의 단부가 댐(DAM)의 일측에 위치하는 것을 도시한다.
제2무기봉지층(330)은 제1무기봉지층(310)과 마찬가지로 리세스(R)의 내부 표면을 전체적으로 그리고 연속적으로 커버할 수 있다. 제2무기봉지층(330)의 일부는 제2서브-비표시영역(SNDA2)에서 제1무기봉지층(310)과 직접 접촉할 수 있다. 리세스(R)의 내부에서 제2무기봉지층(330)은 제1무기봉지층(310)과 직접 접촉할 수 있다. 제1 및 제2무기봉지층(310, 330)은 댐(DAM)의 상면 위에서도 서로 접촉할 수 있다.
한편, 리세스(R)와 개구영역(OA) 사이의 제2서브-비표시영역(SNDA2)에서 제1무기봉지층(310)은 그 하부의 무기절연층인 제3게이트절연층(206)과 직접 접촉할 수 있다. 즉, 본 실시예에 있어서, 리세스(R)와 개구영역(OA) 사이의 영역에서 기판(100)과 제1무기봉지층(310) 사이에는 유기물층이 배치되지 않아, 수분이 표시영역의 유기발광다이오드를 향해 침투하는 것을 방지할 수 있다.
도 10a 내지 도 10h는 도 8의 실시예에 따른 표시 패널을 제조하는 방법을 순차적으로 나타낸 개략적인 단면도이다.
우선, 도 10a를 참조하면, 표시영역(DA)에 화소회로(PC)를 형성하고, 제1비표시영역(NDA1)에 금속층(ML)을 형성한다. 일부 실시예에서, 화소회로(PC)는 폴리 실리콘 반도체를 포함하는 제1박막트랜지스터(TFT) 및 산화물 반도체를 포함하는 제2박막트랜지스터(TFTo)를 포함할 수 있다.
금속층(ML)은 화소회로(PC)에 포함된 구성을 형성할 때, 동시에 형성될 수 있다. 예컨대, 금속층(ML)은 제2게이트전극(GE')과 동일한 물질로 동시에 형성될 수 있다. 금속층(ML)은 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 티타늄(Ti) 등을 포함하는 도전 물질을 포함할 수 있다.
본 실시예에 있어서, 금속층(ML)은 희생층(ML1) 및 상기 희생층(ML1) 상부에 배치된 상부층(ML2)이 적층되어 구비될 수 있다. 이 경우, 희생층(ML1)은 티타늄(Ti)으로 구비되고, 상부층(ML2)은 몰리브덴(Mo)으로 구비될 수 있다. 또한, 희생층(ML1)의 두께는 약 70 Å 내지 300 Å으로 구비될 수 있다. 이는 레이저 리프트 오프(laser lift off) 공정에 적합한 두께일 수 있다.
그 다음, 도 10b를 참조하면, 금속층(ML)이 노출되도록 금속층(ML)을 덮고 있는 절연층인 제2층간절연층(207b)를 식각하여 제1개구부(207op)를 형성한다. 이 때, 댐(DAM)의 제1층(251) 및 금속층(ML) 주변에 리세스(R)가 형성된다. 제1개구부(207op)를 식각할 때, 오버 에칭하여 리세스(R)를 형성할 수 있다. 즉, 리세스(R)는 제2층간절연층(207b) 하부에 배치된 절연층인 제3게이트절연층(206)의 일부가 제거되어 형성될 수 있다. 이러한, 리세스(R)는 후술할 유기물층의 단절을 용이하게 하기 위한 구성일 수 있다. 댐(DAM)의 제1층(251)과 리세스(R)를 동시에 형성함에 따라, 댐(DAM)의 일 측벽은 리세스(R)의 내측벽과 하나의 면을 형성할 수 있다.
그 다음, 도 10c를 참조하면, 제1평탄화층(209a)을 형성하면서 댐(DAM)의 제2층(253)을 형성하고, 제2평탄화층(209b)을 형성하면서 댐(DAM)의 제3층(255)을 형성할 수 있다. 제1평탄화층(209a)과 댐(DAM)의 제2층(253)은 유기물을 기판(100) 전면에 도포하고 광 경화, 패터닝하는 과정을 거쳐서 동시에 형성될 수 있다. 마찬가지로, 제2평탄화층(209b)과 댐(DAM)의 제3층(255)은 유기물을 기판(100) 전면에 도포하고 광 경화, 패터닝하는 과정을 거쳐서 동시에 형성될 수 있다.
그 다음, 도 10d를 참조하면, 금속층(ML)의 상부층(ML2)을 제거하여 희생층(ML1)이 노출되도록 한다. 금속층(ML)은 마스크 공정을 줄이기 위해서 제2박막트랜지스터(TFTo)의 제2게이트전극(GE')과 동시에 형성될 수 있다.
한편, 제2게이트전극(GE')은 저항값을 낮추기 위해서는 충분한 두께 범위를 가지는 것이 바람직할 수 있다. 이 경우, 제2게이트전극(GE')과 동일한 두께를 가지는 금속층(ML)은 레이저 리프트 오프 공정을 위한 희생층으로 사용하기는 부적합할 수 있다. 따라서, 금속층(ML) 중 상부층(ML2)을 제거하고, 희생층(ML1)만 남겨 레이저 리프트 오프 공정이 최적화되도록 할 수 있다.
이 때, 상부층(ML2)를 제거하는 공정은 화소전극(221)을 형성하는 공정과 동일한 공정에서 수행될 수 있다. 즉, 화소전극(221)을 형성하기 위해서 화소전극(221)을 형성하는 전극층을 기판(100) 전면에 형성한 후, 화소전극(221)을 패터닝할 때, 상부층(ML2)을 동시에 식각할 수 있다.
그 다음, 도 10e을 참조하면, 중간층(222), 대향전극(223), 캡핑층(230)을 순차적으로 기판(100) 전면에 형성한다. 중간층(222) 중 발광층(222b, 도 7b 참조)은 화소전극(221)에 대응하여 형성될 수 있다. 희생층(ML1) 상에는 중간층(222) 중 제1기능층(222a), 제2기능층(222c), 대향전극(223), 및 캡핑층(230)이 순차 적층될 수 있다.
그 다음, 기판(100)의 하면에서 희생층(ML1)에 레이저 광(LASER)을 조사한다. 즉, 상기 레이저 광(LASER)은 기판(100)의 하면에서 기판(100)의 두께 방향으로 진행하여 희생층(ML1)의 하면에 조사될 수 있다. 상기 레이저 광(LASER)은 적외선 파장을 가질 수 있다. 레이저 광(LASER)이 적외선인 경우, 기판(100) 및 절연층(201~206)에 대한 투과율이 80 ~ 90% 이상인 바, 레이저 광(LASER)이 효율적으로 희생층(ML1)에 도달할 수 있다.
희생층(ML1)은 불투명의 금속을 포함하는 바, 상기 레이저 광을 흡수할 수 있다. 이에 따라, 희생층(ML1)의 열 팽창이 발생하여, 레이저 광(LP)이 조사된 희생층(ML1)은 절연층(201~206)으로부터 박리(lift-off)될 수 있다.
희생층(ML1)의 일부가 박리됨에 따라, 박리되는 희생층(ML1)상부에 배치된 제1기능층(222a), 제2기능층(222c), 대향전극(223), 및 캡핑층(230)도 희생층(ML1)과 함께 제거될 수 있다. 이에 따라, 도 10f에 도시된 바와 같이, 제1기능층(222a), 제2기능층(222c), 대향전극(223), 및 캡핑층(230)의 개구들로 형성된 투과홀(TAH)이 형성될 수 있다. 한편, 희생층(ML1)의 주변에는 리세스(R)가 형성되어 있기에, 리세스(R)와 희생층(ML1)의 단차에 의해서 제1기능층(222a), 제2기능층(222c), 대향전극(223), 및 캡핑층(230)의 단절이 용이하게 일어날 수 있다.
한편, 희생층(ML1)을 형성하는 물질의 녹는점은 대향전극(223)을 형성하는 물질의 녹는점 보다 높게 형성될 수 있다. 일부 실시예에서, 희생층(ML1)은 티타늄(Ti)으로 구비될 수 있다. 대향전극(223)은 은(Ag)를 포함할 수 있다. 희생층(ML1)이 대향전극(223)에 포함된 물질인 은(Ag)을 포함하는 경우, 희생층(ML1) 상부에 배치된 대향전극(223)이 녹기 전에 희생층(ML1)이 박리되어 대향전극의 Ag와 결합하여 이물질로 작용할 수 있다.
본 실시예에 있어서, 희생층(ML1)은 대향전극(223)의 녹는점 보다 높은 물질로 구비하여, 대향전극(223)을 먼저 녹이고 희생층(ML1)이 박리되어, Ag 파티클과 같은 이물질이 발생하지 않도록 할 수 있다.
한편, 공정 상 유리하게 하기 위해서, 희생층(ML1)을 화소전극(221)과 동일한 물질로 구비하는 것을 상정할 수 있다. 그러나, 화소전극(221)에 Ag가 포함되는 경우, 상기와 같은 문제가 발생할 수 있는 바, 본원의 실시예들은 희생층(ML1)은 박막트랜지스터의 게이트전극과 동일한 물질로 구비하여 상기 문제가 발생하지 않게 할 수 있다.
그 다음, 도 10g를 참조하면, 박막봉지층(300)을 형성할 수 있다. 제1무기봉지층(310) 및 제2무기봉지층(330)은 기판(100)의 전면에 형성될 수 있다. 유기봉지층(320)은 댐(DAM)의 외측에 배치될 수 있다.
제1무기봉지층(310)은 투과홀(TAH) 내부에서 무기절연층인 제3게이트절연층(206)과 직접 접촉할 수 있다. 제2무기봉지층(330)은 투과홀(TAH) 내부에서 제1무기봉지층(310)과 직접 접촉할 수 있다.
그 다음, 도 10h를 참조하면, 절단선(CL)을 따라 기판(100) 및 그 상부의 절연층들을 제거하여 제1개구(10H)을 형성한다. 본 실시예에서, 제1개구(10H)의 측벽에는 유기물로 구비된 제1기능층(222a), 제2기능층(222c) 및 캡핑층(230)이 노출되지 않는 바, 제1개구(10H)을 통해서 수분이 침투되는 것을 방지할 수 있다.
이와 같이 본 발명은 도면에 도시된 일 실시예를 참고로 하여 설명하였으나 이는 예시적인 것에 불과하며 당해 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 실시예의 변형이 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10: 표시 패널
100: 기판
R: 리세스
DAM: 댐
300: 박막봉지층

Claims (20)

  1. 개구영역, 상기 개구영역을 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이의 비표시영역을 구비한 기판;
    상기 기판의 표시영역 상에 배치되며, 화소전극, 상기 화소전극 상의 발광층, 상기 발광층 상의 대향전극을 각각 구비하는 복수의 표시소자들;
    상기 복수의 표시소자들을 덮으며, 제1무기봉지층, 유기봉지층, 및 제2무기봉지층을 포함하는 박막봉지층;
    상기 비표시영역에 위치하며 제1절연층의 상면으로부터 돌출된 댐; 및
    상기 개구영역과 상기 댐 사이에 위치하며, 상기 제1절연층의 깊이 방향으로 파여진 리세스(recess);를 포함하며,
    상기 댐의 일 측벽은 상기 리세스의 측벽 중 표시영역에 인접한 제1측벽과 만나는, 표시 패널.
  2. 제1항에 있어서,
    상기 화소전극과 상기 발광층 사이의 제1기능층, 및 상기 발광층과 상기 대향전극 사이의 제2기능층 중 적어도 어느 하나를 더 포함하고,
    상기 제1기능층과 상기 제2기능층 중 적어도 어느 하나, 및 상기 대향전극은 상기 표시영역에서 상기 비표시영역으로 연장되어 상기 리세스 내부에 배치되며, 상기 비표시영역의 일부를 노출하는 투과홀을 구비하는, 표시 패널.
  3. 제2항에 있어서,
    상기 투과홀의 측벽은 상기 리세스의 측벽 중 상기 개구영역에 인접한 제2측벽과 만나는, 표시 패널.
  4. 제2항에 있어서,
    상기 대향전극 위의 캡핑층을 더 포함하고,
    상기 캡핑층은 상기 댐의 상부 및 상기 리세스 내부에배치된, 표시 패널.
  5. 제1항에 있어서,
    상기 기판의 표시영역 상에 배치되며 상기 화소전극과 전기적으로 연결된 적어도 하나의 박막트랜지스터를 구비하는 화소회로를 더 포함하는, 표시 패널.
  6. 제5항에 있어서,
    상기 적어도 하나의 박막트랜지스터는 폴리 실리콘을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2박막트랜지스터를 포함하는, 표시 패널.
  7. 제6항에 있어서,
    상기 제2박막트랜지스터의 제2게이트전극은 티타늄(Ti)으로 구비된 제1층, 및 몰리브덴(Mo)으로 구비된 제2층이 적층되어 구비된, 표시 패널.
  8. 제5항에 있어서,
    상기 적어도 하나의 박막트랜지스터의 게이트전극은 제1층 및 상기 제1층 상부에 배치된 제2층이 적층되어 구비된, 표시 패널.
  9. 제8항에 있어서,
    상기 제1층은 티타늄(Ti)으로 구비되며, 상기 제2층은 몰리브덴(Mo)으로 구비된, 표시 패널.
  10. 제9항에 있어서,
    상기 제1층의 두께는 70 Å 내지 300 Å의 범위를 가지는, 표시 패널.
  11. 제1개구를 포함하는 표시 패널 및 상기 제1개구에 대응하여 배치된 컴포넌트를 구비한 표시 장치에 있어서,
    상기 표시 패널은,
    상기 제1개구에 대응되는 개구영역, 상기 개구영역을 둘러싸는 표시영역, 상기 개구영역과 상기 표시영역 사이의 비표시영역을 구비한 기판;
    상기 기판의 표시영역 상에 배치되며, 화소전극, 상기 화소전극 상의 발광층, 상기 발광층 상의 대향전극을 각각 구비하는 복수의 표시소자들;
    상기 복수의 표시소자들을 덮으며, 제1무기봉지층, 유기봉지층, 및 제2무기봉지층을 포함하는 박막봉지층;
    상기 비표시영역에 위치하며 제1절연층의 상면으로부터 돌출된 댐; 및
    상기 개구영역과 상기 댐 사이에 위치하며, 상기 제1절연층의 깊이 방향으로 파여진 리세스(recess);를 포함하며,
    상기 댐의 일 측벽은 상기 리세스의 측벽 중 표시영역에 인접한 제1측벽과 만나는, 표시 장치.
  12. 제11항에 있어서,
    상기 표시 패널 상부에 배치된 입력 감지 부재; 및
    상기 표시 입력 감지 부재 상에 배치된 광학적 기능 부재;를 더 포함하며,
    상기 입력 감지 부재 및 상기 광학적 기능 부재 중 적어도 하나는 상기 제1개구에 대응한 개구를 구비한, 표시 장치.
  13. 제11항에 있어서,
    상기 컴포넌트는 상기 제1개구 내에 배치된, 표시 장치.
  14. 제11항에 있어서,
    상기 컴포넌트는 카메라인, 표시 장치.
  15. 제11항에 있어서,
    상기 화소전극과 상기 발광층 사이의 제1기능층, 및 상기 발광층과 상기 대향전극 사이의 제2기능층 중 적어도 어느 하나를 더 포함하고,
    상기 제1기능층과 상기 제2기능층 중 적어도 어느 하나, 및 상기 대향전극은 상기 표시영역에서 상기 비표시영역으로 연장되어 상기 리세스 내부에 배치되며, 상기 비표시영역의 일부를 노출하는 투과홀을 구비하는, 표시 장치.
  16. 제15항에 있어서,
    상기 대향전극 위의 캡핑층을 더 포함하고,
    상기 캡핑층은 댐 및 리세스에 걸쳐 연속적으로 배치된, 표시 장치.
  17. 제11항에 있어서,
    상기 기판의 표시영역 상에 배치되며 상기 화소전극과 전기적으로 연결된 적어도 하나의 박막트랜지스터를 구비하는 화소회로를 더 포함하는, 표시 장치.
  18. 제17항에 있어서,
    상기 적어도 하나의 박막트랜지스터의 게이트전극은 티타늄(Ti)으로 구비된 제1층, 및 몰리브덴(Mo)으로 구비된 제2층이 적층되어 구비된, 표시 장치.
  19. 제17항에 있어서,
    상기 제1층의 두께는 70 Å 내지 300 Å의 범위를 가지는, 표시 장치.
  20. 제17항에 있어서,
    상기 적어도 하나의 박막트랜지스터는 폴리 실리콘을 포함하는 제1박막트랜지스터 및 산화물 반도체를 포함하는 제2박막트랜지스터를 포함하는, 표시 장치.

KR1020200052889A 2020-04-29 2020-04-29 표시 패널 및 이를 구비한 표시 장치 KR20210134172A (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR1020200052889A KR20210134172A (ko) 2020-04-29 2020-04-29 표시 패널 및 이를 구비한 표시 장치
US17/079,318 US11569320B2 (en) 2020-04-29 2020-10-23 Display panel including dam and recess, and display apparatus including the same
CN202110360508.2A CN113571657A (zh) 2020-04-29 2021-04-02 显示面板和包括其的显示设备
EP21167744.8A EP3905359B1 (en) 2020-04-29 2021-04-09 Display panel and display apparatus including the same
US18/161,845 US11943975B2 (en) 2020-04-29 2023-01-30 Method of manufacturing a display panel using a sacrificial layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200052889A KR20210134172A (ko) 2020-04-29 2020-04-29 표시 패널 및 이를 구비한 표시 장치

Publications (1)

Publication Number Publication Date
KR20210134172A true KR20210134172A (ko) 2021-11-09

Family

ID=75477887

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200052889A KR20210134172A (ko) 2020-04-29 2020-04-29 표시 패널 및 이를 구비한 표시 장치

Country Status (4)

Country Link
US (2) US11569320B2 (ko)
EP (1) EP3905359B1 (ko)
KR (1) KR20210134172A (ko)
CN (1) CN113571657A (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115207245B (zh) * 2022-07-04 2023-06-30 武汉华星光电半导体显示技术有限公司 显示面板及其制作方法、显示装置

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102120889B1 (ko) * 2013-05-21 2020-06-10 삼성디스플레이 주식회사 유기발광 디스플레이 장치 및 그 제조방법
US10205122B2 (en) 2015-11-20 2019-02-12 Samsung Display Co., Ltd. Organic light-emitting display and method of manufacturing the same
KR102457252B1 (ko) 2015-11-20 2022-10-24 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR102421577B1 (ko) * 2016-04-05 2022-07-18 삼성디스플레이 주식회사 디스플레이 장치
KR20180042884A (ko) 2016-10-18 2018-04-27 에프엔에스테크 주식회사 LLO(Laser Lift-Off) 공정 전 OLED 캐리어 글라스 기판 후면 세정 장치
KR102448095B1 (ko) 2017-09-08 2022-09-29 삼성디스플레이 주식회사 표시 장치, 표시 장치 제조 방법, 및 전극 형성 방법
JP2019066517A (ja) 2017-09-28 2019-04-25 株式会社ジャパンディスプレイ 表示装置
KR102405146B1 (ko) 2018-02-08 2022-06-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법
CN109065743B (zh) * 2018-07-09 2021-04-23 武汉华星光电半导体显示技术有限公司 Oled显示面板
US10541380B1 (en) * 2018-08-30 2020-01-21 Samsung Display Co., Ltd. Display device with substrate comprising an opening and adjacent grooves
KR102663899B1 (ko) * 2018-09-28 2024-05-09 삼성디스플레이 주식회사 표시 패널
KR20200041420A (ko) 2018-10-11 2020-04-22 삼성디스플레이 주식회사 표시 패널
KR102530811B1 (ko) * 2018-10-31 2023-05-09 엘지디스플레이 주식회사 표시 장치
CN110120464B (zh) 2019-05-27 2022-01-28 京东方科技集团股份有限公司 显示基板及其制备方法、显示装置
CN110032014B (zh) * 2019-05-31 2022-01-25 厦门天马微电子有限公司 一种显示面板及显示装置
CN110429118A (zh) 2019-07-31 2019-11-08 云谷（固安）科技有限公司 显示面板及其制备方法和显示装置

Also Published As

Publication number Publication date
US20210343810A1 (en) 2021-11-04
EP3905359A1 (en) 2021-11-03
US11943975B2 (en) 2024-03-26
EP3905359B1 (en) 2023-11-15
CN113571657A (zh) 2021-10-29
US20230180541A1 (en) 2023-06-08
US11569320B2 (en) 2023-01-31

Similar Documents

Publication Publication Date Title
KR20240066148A (ko) 표시 패널
US20220328790A1 (en) Display device
US11411199B2 (en) Display panel including multiple areas with a separator disposed therebetween
EP3706184B1 (en) Display panel
KR20200115834A (ko) 표시 패널
US20210343813A1 (en) Display panel and display apparatus including the same
KR20200115943A (ko) 표시 장치 및 그 제조방법
KR102661467B1 (ko) 디스플레이 장치 및 이의 제조 방법
KR20210044359A (ko) 표시 장치 및 그 제조방법
US11889720B2 (en) Display apparatus including a groove disposed in the middle area while surrounding the first hole in the transmission area
US11706945B2 (en) Display apparatus comprisng a partition wall on an organic insulating layer and method of manufacturing the same
US11943975B2 (en) Method of manufacturing a display panel using a sacrificial layer
US20230371312A1 (en) Display panel and method of manufacturing the same
KR20220026663A (ko) 표시 장치 및 표시 장치의 제조방법
US11469400B2 (en) Display device and method of manufacturing display device
CN217522010U (zh) 显示面板
US11889744B2 (en) Display panel and method of manufacturing the same
US20220190295A1 (en) Display apparatus
US20240138184A1 (en) Display apparatus and method of manufacturing the same
KR20220094303A (ko) 표시 장치 및 표시 장치의 제조방법
KR20210087610A (ko) 표시장치