KR20200047325A - 반도체 디바이스 및 이의 제조 방법 - Google Patents

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KR20200047325A
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semiconductor
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르윅 센굽타
홍준구
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바실리오스 콘스탄티노스 게로우시스
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Abstract

반도체 디바이스는 기판; 상기 기판 상의 제1 반도체층; 및 상기 기판 및 상기 제1 반도체층 상의 제2 반도체층을 포함하되, 상기 제1 반도체층은 반도체 디바이스의 제1 유형이고, 상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고, 상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층에 중첩되고, 상기 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방항에서 볼 때 상기 제2 반도체층으로부터 측방향으로 오프셋될 수 있다.

Description

반도체 디바이스 및 이의 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명의 실시예들의 양상은 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
반도체 디바이스는 현대의 전자 제품에서 일반적으로 발견된다. 반도체 디바이스에 들어가는 전기 부품의 수와 밀도는 다양하다. 개별 반도체 디바이스는 일반적으로, 예를 들어, 발광 다이오드(LED), 소형 신호 트랜지스터, 저항기, 캐패시터, 인덕터 및 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)와 같은 유형의 전기 부품을 포함한다. 집적 반도체 디바이스는 일반적으로 수백 내지 수백만 개의 전기 부품들을 포함한다.
배경 기술 항목의 전술한 정보는 단지 기술의 배경에 대한 이해를 높이기 위한 것일 뿐이므로, 종래 기술의 존재 또는 관련성을 인정하는 것으로 해석되어서는 안 된다.
본 개시의 실시예들에 따른 과제는, n-over-n 및/또는 p-over-p 구조를 포함하는 반도체 디바이스를 제공하는 것이다.
본 개시의 실시예들에 따른 과제는, n-over-n 및/또는 p-over-p 구조를 포함하는 반도체 디바이스 제조 방법을 제공하는 것이다.
본 발명의 실시예들의 양상은 반도체 디바이스 및 이의 제조 방법에 관한 것이다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 기판; 상기 기판 상의 제1 반도체층; 및 상기 기판 및 상기 제1 반도체층 상의 제2 반도체층을 포함하되, 상기 제1 반도체층은 반도체 디바이스의 제1 유형이고, 상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고, 상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층에 중첩되고, 상기 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방항에서 볼 때 상기 제2 반도체층으로부터 측방향으로 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 기판 상의 제3 반도체층; 및 상기 기판 상의 제4 반도체층을 더 포함하되, 상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고, 상기 제4 반도체층은 반도체 디바이스의 상기 제2 유형이다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩하고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응한다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제1 및 제3 트랜지스터의 게이트 영역의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역과 오버랩 되고, 상기 제1 및 제3 트랜지스터의 상기 게이트 영역의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 상기 게이트 영역으로부터 측방향으로 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제1 반도체층에 대응하는 제1 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제1 소스 또는 드레인 전극과 접촉하고, 상기 제1 반도체층에 대응하는 제2 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제2 소스 또는 드레인 전극으로부터 측방향으로 분리된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 기판과 상기 제1 반도체층 사이에 매립형 파워 레일을 더 포함한다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 제1 반도체층; 상기 제1 반도체층을 적어도 부분적으로 둘러싸는 제1 게이트 영역; 상기 제1반도체층 상의 제2 반도체층; 및 상기 제2 반도체층을 적어도 부분적으로 둘러싸는 제2 게이트 영역을 포함하되, 상기 제1 반도체층은 반도체 디바이스의 제1 유형이고, 상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고, 상기 제1 반도체층, 상기 제1 게이트 영역의 제1 부분, 상기 제2 반도체층 및 상기 제2 게이트 영역은 z 방향을 따라 볼 때 중첩되고, 상기 제1 게이트 영역의 제2 부분은 z 방향을 따라 볼 때 상기 제2 게이트 영역으로부터 측방향으로 오프셋 된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, z 방향을 따라 볼 때, 상기 기판 상에 상기 제1 반도체층, 상기 제1 게이트 영역, 상기 제2 반도체층 및 상기 제 2 게이트 영역이 형성된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층과 중첩하고, 상기 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층으로부터 측방향으로 오프셋 된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 기판 상의 제3 반도체층; 및 상기 기판 상의 제4 반도체층을 더 포함하되, 상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고, 상기 제4 반도체층은 반도체 디바이스의 상기 제2 유형이다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩하고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋 된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스는, 상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응한다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 기판 상에 제1 반도체층을 형성하는 것; 및 상기 기판 및 상기 제1 반도체층 상에 제2 반도체층을 형성하는 것을 포함하고, 상기 제1 반도체층은 반도체 디바이스의 제1 유형이고, 상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고, 상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층과 중첩되고, 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 제2 반도체층으로부터 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 상기 기판 상에 제3 반도체층을 형성하는 것; 및 상기 기판 상에 제4 반도체층을 형성하는 것을 더 포함하며, 상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고, 상기 제4 반도체층은 상기 반도체 디바이스의 상기 제2 유형이다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩되고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 상기 제1 반도체층, 상기 제2 반도체층, 상기 제 3 반도체층 및 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응한다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 상기 제1 및 제3 트랜지스터의 게이트 영역의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역과 중첩되고, 상기 제1 및 제3 트랜지스터의 상기 게이트 영역의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역으로부터 오프셋된다.
본 개시의 일부 실시예들에 따른 반도체 디바이스 제조 방법은 상기 제1 반도체층에 대응하는 제1 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제1 소스 또는 드레인 전극과 접촉하고, 상기 제1 반도체층에 대응하는 제2 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 상기 제2 소스 또는 드레인 전극으로부터 측방향으로 분리된다.
본 개시의 일부 실시예들에 따르면, 반도체 디바이스 제조 방법은 상기 기판과 상기 제1 반도체층 사이에 매립형 파워 레일을 형성하는 것을 더 포함한다.
본 개시의 일부 실시예들에 따르면, 상기 제1 또는 제2 반도체층 중 적어도 하나는 나노 시트층, 나노 와이어층 또는 핀층을 포함한다.
본 개시의 실시예들에 따르면, n-over-n 및/또는 p-over-p 구성을 포함하여 제조 공정 효율이 향상되고, 열 소모 비용 문제를 개선하며 구성요소들 간의 복잡성 상호 연결을 개선할 수 있는 반도체 디바이스 및 이의 제조 방법을 제공할 수 있다.
본 개시 및 이의 다수의 부수적인 특징 및 양상에 대한 더 완전한 이해는, 첨부된 도면들을 함께 고려하면서 이하의 상세한 설명을 참조하여 본 개시가 보다 잘 이해될 때 더욱 쉽게 명백해질 것이다.
도 1은 일부 예시적인 실시예들에 따른 다양한 반도체 패키지가 표면에 장착된 전자 장치를 도시한다.
도 2a는 일부 예시적인 실시예들에 따른, 반도체 디바이스의 양상들을 도시하는 단면도이다.
도 2b는 일부 예시적인 실시예에 따른 반도체 디바이스의 또 다른 양상을 나타내는 단면도를 도시한다.
도 3은 일부 예시적인 실시예들에 따른 반도체 디바이스의 3차원 사시도를 도시한다.
도 4는 일부 예시적인 실시예들에 따른 반도체 디바이스의 다른 3차원 사시도를 도시한다.
도 5는 일부 예시적인 실시예들에 따른 반도체 디바이스의 상면도 또는 배치도를 도시한다.
첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면 전체에 걸쳐 동일한 참조 번호는 동일한 구성 요소를 지칭한다. 이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
본 개시의 양상과 특징 및 이를 달성하는 방법은 이하의 실시예들의 상세한 설명 및 첨부 도면을 참조하여 보다 쉽게 이해될 수 있다. 그러나, 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며, 여기에서 설명하는 실시예에 한정되는 것으로 해석되어서는 안 된다. 오히려, 이들 실시예가 제공됨으로써 본 개시가 철저하고 완전해지며 일반적인 발명의 개념을 당해 분야의 통상의 기술자에게 완전히 전달할 것이고, 본 발명은 첨부된 청구 범위에 의해서만 정의될 것이다.
단수형태의 용어 및 이와 유사한 지시어의 사용은, 문맥 상 다르게 명시되거나 명백히 모순되지 않는 한, 본 발명을 설명하는 문맥에서(특히 아래의 청구범위의 문맥에서) 단수형 및 복수형을 모두 포함하는 것으로 해석되어야 한다. "포함하는", "갖는", "구비하는" 및 "함유하는"의 용어는 달리 언급되지 않는 한 개방형 용어로 해석되어야 한다. (즉, "포함하지만 이에 제한되지 않는"을 의미한다.)
달리 정의되지 않는 한, 본 명세서에서 사용된 모든 기술 및 과학 용어는 본 발명이 속하는 기술 분야의 통상의 기술자에 의해 일반적으로 이해되는 의미를 갖는다. 본 명세서에 제공된 임의의 모든 예 또는 예시된 용어의 사용은 단지 본 발명을 보다 잘 설명하기 위한 것이며, 달리 명시되지 않는 한 본 발명의 범위를 제한하지 않는다. 또한, 달리 정의되지 않는 한, 일반적으로 사용되는 사전에 정의된 모든 용어는 과장되게 해석되지 않을 수 있다.
반도체 디바이스는 신호 처리, 고속 계산, 전자기 신호 전송 및 수신, 전자 장치 제어, 태양광을 전기로 변환, 및 텔레비전 디스플레이용 시각 프로젝션 생성과 같은 광범위한 기능을 수행한다. 반도체 디바이스는 엔터테인먼트, 통신, 전력 변환, 네트워크, 컴퓨터 및 소비자 제품의 분야에서 사용될 수 있다. 반도체 디바이스는 군사 응용 분야, 항공, 자동차, 산업용 컨트롤러 및 사무 기기에서도 사용될 수 있다. 집적 반도체 디바이스의 예시에는 마이크로 컨트롤러, 마이크로 프로세서, CCD(charged-coupled device), 태양 전지 및 디지털 마이크로 미러 장치(DMD)가 포함된다.
반도체 디바이스는 반도체 재료의 전기적 특성을 이용한다. 반도체 물질의 원자 구조는 전기장 또는 베이스 전류의 인가 또는 도핑 공정을 통해 전기 전도성이 조작될 수 있게 한다. 도핑은 반도체 재료에 불순물을 도입하여 반도체 디바이스의 전도성을 조작 및 제어한다.　
반도체 디바이스는 능동(active) 및 수동(passive) 전기 구조를 포함한다. 바이폴라 및 전계 효과 트랜지스터를 포함한 능동(active) 구조는 전류의 흐름을 제어한다. 도핑 레벨 및 전계 또는 베이스 전류의 인가 레벨을 변화시킴으로써, 트랜지스터는 전류의 흐름을 촉진하거나 제한한다. 저항, 커패시터 및 인덕터를 포함한 수동 구조는, 다양한 전기적 기능을 수행하는데 필요한 전압과 전류 사이의 관계를 생성한다. 수동(passive) 및 능동(active) 구조는 전기적으로 연결되어 회로를 형성하여 반도체 디바이스가 고속 계산 및 기타 유용한 기능을 수행할 수 있게 한다.　
반도체 디바이스는 일반적으로 두 가지 복잡한 제조 공정, 즉, 프론트-엔드 제조(Front-end manufacturing) 및 백-엔드 공정(Back-end manufacturing)을 사용하여 제조되며, 각 공정에는 각각 잠재적으로 수백의 단계가 포함된다. 프론트-엔드 제조는 반도체 웨이퍼의 표면에 복수의 다이를 형성하는 것을 포함한다. 각각의 반도체 다이는 일반적으로 서로 동일하고, 능동(active) 및 수동(passive) 구성 요소를 전기적으로 연결함으로써 형성된 회로를 포함한다. 백-엔드 공정은 완성된 웨이퍼로부터 개별 반도체 다이를 개별화하고 다이를 패키징하여 구조적 지원 및 환경적 격리를 제공하는 것을 포함한다. 본 명세서에서 사용되는 용어 "반도체 다이"는 단어의 단수형 및 복수형을 모두 지칭하고, 따라서 단일 반도체 디바이스 및 다중 반도체 디바이스를 모두 지칭할 수 있다.　
반도체 제조의 한 가지 목표는 더 작은 반도체 디바이스를 생산하는 것이다. 소형 장치는 일반적으로 전력 소비가 적고, 성능이 뛰어나며, 보다 효율적으로 생산될 수 있다. 또한, 소형 반도체 디바이스는 소형 풋프린트(footprint)를 가지며, 이는 소형 최종 제품에 바람직하다. 프론트-엔드 공정의 개선으로 반도체 다이 크기가 더 작아질 수 있으며, 그 결과 더 작고 고밀도인 능동(active) 및 수동(passive) 구성 요소를 갖는 반도체 다이가 생성된다. 백-엔드 공정의 결과로 전기적 상호 연결 및 패키징 재료의 개선에 의해 더 작은 풋프린트를 갖는 반도체 디바이스 패키지를 얻을 수 있다.
도 1은 일부 예시적인 실시예들에 따른 다양한 반도체 패키지가 표면에 장착된 전자 장치를 도시한다. 도 1에 도시된 바와 같이, 전자 장치(50)는 표면에 복수의 반도체 패키지가 장착된 칩 캐리어 기판 또는 PCB(52)를 포함한다. 전자 장치(50)는 애플리케이션에 따라 하나의 유형의 반도체 패키지 또는 다수의 유형의 반도체 패키지를 가질 수 있다. 반도체 패키지의 상이한 유형들은 설명을 위해 도 1에 도시된다.　
전자 장치(50)는 반도체 패키지를 사용하여 하나 이상의 전기적 기능을 수행하는 독립형(stand-alone) 시스템일 수 있다. 대안적으로, 전자 장치(50)는 더 큰 시스템의 하위 구성 요소일 수 있다. 예를 들어, 전자 장치(50)는 셀룰러 폰, 개인 휴대 정보 단말기(PDA), 디지털 비디오 카메라(DVC) 또는 다른 전자 통신 장치의 일부일 수 있다. 대안적으로, 전자 장치(50)는 그래픽 카드, 네트워크 인터페이스 카드 또는 컴퓨터에 삽입될 수 있는 다른 신호 처리 카드일 수 있다. 일부 실시예에 따르면, 전자 장치(50)는 전자 데이터를 저장하는 메모리 장치일 수 있다. 반도체 패키지는 마이크로 프로세서, 메모리, 주문형 집적 회로(Application Specific Integrated Circuits, ASIC), 논리 회로, 아날로그 회로, RF 회로, 이산 장치 또는 다른 반도체 다이 또는 전기 부품을 포함할 수 있다.
도 1에서, PCB(52)는 PCB 상에 장착된 반도체 패키지의 구조적 지지 및 전기적 상호 연결을 위한 일반적인 기판을 제공한다. 전도성 신호 트레이스(54)는 증발, 전해 도금, 무전해 도금, 스크린 인쇄 또는 다른 적절한 금속 증착 공정을 사용하여 PCB(52)의 표면 또는 층들 위에 형성된다. 전도성 신호 트레이스(54)는 각각의 반도체 패키지, 장착된 구성 요소 및 다른 외부 시스템 구성 요소 사이의 전기적 통신을 제공한다. 전도성 트레이스(54)는 또한 각 반도체 패키지에 전원 및 접지 연결을 제공한다.　
일부 실시예에서, 반도체 디바이스는 2개의 패키징 레벨을 갖는다. 제1 레벨 패키징은 반도체 다이를 중간 캐리어에 기계적으로 그리고 전기적으로 부착하기 위한 기술이다. 제2 레벨 패키징은 중간 캐리어를 PCB에 기계적으로 그리고 전기적으로 부착시키는 것을 포함한다. 다른 실시예에서, 반도체 디바이스는 다이가 PCB에 직접 기계적으로 그리고 전기적으로 장착되는 제1 레벨 패키징만을 가질 수 있다.　
예시의 목적으로, 본딩 와이어 패키지(56)와 플립칩(58)을 포함하는 제1 레벨 패키징의 여러 유형들은 PCB(52) 상에 도시된다. 또한, BGA(Ball Grid Array)(60), BCC(Bump Chip Carrier)(62), DIP(Dual In-line Package)(64), LGA(Land Grid Array)(66), MCM(Multi-Chip Module)(68), QFN(Quad Flat Non-leaded package)(70) 및 QFP(Quad Flat Package)(72)를 비롯한 여러 유형의 2차 레벨 패키지는 PCB(52)에 장착된 것으로 도시되어 있다. 시스템 설계에 기초하여, 다른 전자 부품뿐만 아니라 제1 및 제2 레벨 패키징 스타일의 임의의 조합으로 구성된 반도체 패키지의 임의의 조합이 PCB(52)에 연결될 수 있다. 일부 실시예에서, 전자 장치(50)는 단일 부착 반도체 패키지를 포함하는 반면, 다른 실시예는 다수의 상호 연결된 패키지를 포함할 수 있다.
능동(active) 및 수동(passive) 구성 요소의 풋프린트(footprint)가 계속 작아짐에 따라, 반도체 다이를 측면 방향으로 가로지르는 구성 요소의 밀도를 증가시키는 것이 점점 더 어려워지고 있다. 따라서, 일부 실시예에 따른 반도체 구성 요소 및 패키지는 능동(active) 구성 요소의 적층된 3차원(3D) 배열을 이용하여 반도체 기판의 x-y 평면에 대한 z 축으로 능동(active) 구성 요소의 다수의 층을 구축함으로써, 상대적으로 작은 풋프린트(footprint)에서 구성 요소의 밀도를 증가시킨다.
n-on-p 적층 방법론을 이용하는 종래 기술 구조는, 예를 들어, P형 구성 요소의 상부 상에 N형 구성 요소를 형성할 수 있으며, 또는 그 반대의 경우도 마찬가지이며, 이는 하부 소스/드레인(예를 들어, P형 소스/드레인)이 하부층 상에 형성될 수 있고, 상부 소스/드레인(예를 들어, N형 소스/드레인)은 하부 소스/드레인의 상부 상에 z방향으로 형성되는 것을 의미한다. 유사하게, 게이트 전극에 대해, 상이한 일 함수 금속은 상이한 계층에서 구성 요소로 이용될 수 있다. 따라서, n-on-p 적층 구조의 제조 공정은 상당히 복잡할 수 있다.
대조적으로, 본 발명에 따른 일부 실시예는 n-over-n 또는 p-over-p 구성 요소를 중첩하여 z 방향으로 동일한 유형의 구성 요소가 서로의 상부에 적층되기 때문에 제조 효율을 향상시킬 수 있다. 또한, 본 개시에 따른 일부 예시적인 실시예는 열 소모 비용 문제를 감소시킬 수 있는데, 이는 동일한 유형의 구성 요소들을 서로의 상부에 형성하는 제조 공정은 하위 계층 구성 요소에 대하여 다른 경우에 발생할 수 있는 손상을 감소시킬 수 있기 때문이다. 일부 예시적인 실시예는 저비용 및 구성 요소들 간의 복잡성 상호 연결(complexity interconnections)을 더 용이하게 할 수 있다.
예를 들어, 이하에서 더 상세히 도시되고 설명될 것과 같이, 일부 예시적인 실시예들에 따른 반도체 디바이스는 소스, 드레인 및 게이트 단자 사이의 격리(isolation)와 함께, 상이한 기능들을 위한 구성에 배치된 복수의 적층 또는 중첩 나노 시트층을 포함할 수 있다. 나노 시트의 각 층은 다른 장치 또는 구성 요소를 형성할 수 있다. 소스, 드레인 및 게이트 단자 사이의 상호 연결은 반도체 디바이스의 설계에 따라 적절하게 형성될 수 있고, 상이한 계층에서 구성 요소의 소스 및 드레인 단자에 대한 전원 연결이 마찬가지로 적절하게 형성될 수 있다.
나노 시트층이라는 용어는 본 명세서 전체에 걸쳐 사용될 수 있지만, 실시예가 나노 시트층에 제한되는 것은 아니며; 오히려, 실시예는 나노 시트, 나노 와이어 또는 핀형 층과 같은 다양한 반도체층을 포함할 수 있다.
도 2a는 일부 예시적인 실시예들에 따른, 반도체 디바이스의 양상들을 도시하는 단면도이다. 도 2b는 일부 예시적인 실시예에 따른 반도체 디바이스의 또 다른 양상을 나타내는 단면도를 도시한다. 구체적으로, 도 2a 및 도 2b는 장치의 다중 계층을 이용함으로써, 반도체 디바이스(200) 내에서 복수의 능동(active) 반도체 디바이스 구성 요소에 대한 상호 연결 방식을 도시하는 블록도이다. 반도체 디바이스(200)는, 예를 들어, 도 1의 전자 장치(50)와 관련하여 예시된 반도체 패키지 중 하나일 수 있다.
도 2a및 도 2b에 도시된 반도체 디바이스(200)는 기판(202)(예를 들어, bulk-silicon 기판 또는 silicon-on-insulator(SOI) 기판)을 포함할 수 있다. 반도체 디바이스(200)는 기판(202) 위에 형성된 복수의 반도체 디바이스 구성 요소를 더 포함할 수 있다. 도 2a및 도2b에 도시된 반도체 디바이스(200)는 금속층(208) 아래에 활성(active) 구성 요소의 2개의 계층(또는 층)(204 및 206)을 도시하지만, 본 발명의 실시 예는 2개의 계층의 구성 요소로 제한되지 않으며, 상이한 예시적인 실시예는 2개의 층 이상의 구성 요소를 포함할 수 있다. 또한, 아래에 더 상세히 설명될 바와 같이, 상이한 계층은 동일한 계층들 내에서 다수의 구성 요소를 형성하도록 구성된 복수의 나노 시트층을 포함할 수 있다.
각각의 계층은 전기 회로의 설계에 따라 상이한 논리적 기능을 수행하도록 다른 계층 또는 동일한 계층의 구성 요소에 전기적으로 연결되거나 전기적으로 분리될 수 있는 고유한 구성 요소를 포함할 수 있다. 예를 들어, 도 2a 및 도2b에 도시된 바와 같이, 구성 요소의 제1 계층(또는 상부 계층)(204)은 N형 또는 P형 트랜지스터와 같은 능동(active) 반도체 구성 요소를 형성하도록 금속층(208)의 다양한 신호 라인에 연결된 소스 영역(210), 드레인 영역(212), 및 게이트 영역(214)을 포함할 수 있다. 소스/드레인 영역(210/212)은 그에 상응하는 소스/드레인 전극(216/218)을 가질 수 있으며, 소스/드레인 전극(216/218)은 소스 영역(210) 및/또는 드레인 영역(212)과 접촉하는 임의의 적합한 전도성 재료를 포함한다. 또한, 게이트 영역(214)은 그에 상응하는 전극(220)을 가지며, 전극(220)은 게이트 영역(214)과 접촉하는 임의의 적합한 전도성 재료를 포함한다.
제1 계층(또는 상부 계층)(204)과 유사하게, 구성 요소의 제2 계층(또는 하부 계층)(206)은 N형 또는 P형 트랜지스터와 같은 능동(active) 반도체 구성 요소를 형성하도록, 금속층(208)의 다양한 신호 라인에 전기적으로 연결된 소스 영역(222), 드레인 영역(224) 및 게이트 영역(226)을 포함할 수 있다. 소스/드레인 영역(222/224)은 그에 상응하는 소스/드레인 전극(228/230)을 가지며, 소스/드레인 전극(228/230)은 소스 영역(222) 및/또는 드레인 영역(224)에 접촉하는 임의의 적합한 전도성 재료를 포함할 수 있다. 게이트 영역(226)은 그에 상응하는 전극(232)을 가지며, 전극(232)은 게이트 영역(226)과 접촉하는 임의의 적합한 전도성 재료를 포함한다. 게이트 영역(226)의 전도성 구성 요소는 기판(202)으로부터 전기적으로 분리(isolated)된다.
전극들(216/218/220/228/230/232)은 하나 이상의 비아(234)를 통해 금속층(208)의 하나 이상의 신호 라인 또는 전력 라인에 전기적으로 연결될 수 있다.
따라서, 일부 예시적인 실시예들은 구성 요소의 각 계층이 금속층(208)에 연결되도록 다수의 게이트 연결(예를 들어, 220 및 232)을 이용할 수 있다. 예를 들어, 도 2a에 도시 된 바와 같이, 상이한 계층(204 및 206) 내의 상이한 반도체 구성 요소들의 게이트 영역들(예를 들어, 214 및 226)은 기판의 x-y평면에서 측방향으로(측면방향으로) 서로간에 오프셋 된 독립적인 게이트 전극들(220 및 232)을 통해 금속층(208)에 연결될 수 있고, 이와 같은 상이한 계층 내의 구성 요소의 게이트 전극들은 서로간에 측방향으로 오프셋 된다.
도 2b는 일부 예시적인 실시예들에 따른 반도체 소자(200)의 추가 세부 사항들을 도시하며, 여기서 반도체 디바이스(200)는 전력 및/또는 전기 신호들을 하부 계층(206) 및/또는 상부 계층(204)에 제공하기 위해 매립형 파워 레일(236)에 추가로 수직 상호 연결된다. 도 2b에 도시된 바와 같이, 일부 실시예들에 따르면, 임의의 적절한 전도성 재료의 하나 이상의 층의 매립형 파워 레일(236)이 기판(202) 상에 형성되거나 및/또는 매립될 수 있다. 매립형 비아(238)는 반도체 디바이스(200)의 구성 요소들을 매립형 파워 레일(236)에 전기적으로 연결하도록 형성될 수 있다. 예를 들어, 도 2b에 도시된 바와 같이, 매립형 비아(238)는 하부 소스/드레인 영역(222/224)(및/또는 소스/드레인 전극 (228/230))을 매립형 파워 레일(236)에 전기적으로 연결하도록 형성될 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 복수의 매립형 비아(238)는 반도체 디바이스(200)의 다양한 다른 구성 요소 또는 영역(예를 들어, 임의의 계층)을 매립형 파워 레일(236)에 전기적으로 연결하도록 형성될 수 있다.
도 3은 일부 예시적인 실시예들에 따른 반도체 디바이스의 3차원 사시도를 도시한다. 도 4는 일부 예시적인 실시예들에 따른 반도체 디바이스의 다른 사시도를 도시한다. 도 3에 도시된 바와 같이, 반도체 디바이스(200)의 각 계층은 게이트 영역을 포함할 수 있다.
예를 들어, 하부 계층(206)은 하부 게이트 영역(226)을 포함할 수 있고, 상부 계층(204)은 상부 게이트 영역(214)을 포함할 수 있다. 또한, 각각의 계층은, 예를 들어, 소스 및 드레인 영역(예를 들어, 하부 소스/드레인 영역(222/224) 및 상부 소스/드레인 영역(210/212))을 형성하도록 복수의 나노 시트층을 포함할 수 있다.
예를 들어, 하부 소스 및 드레인 영역은 제1 나노 시트층에 의해 형성된 제1 소스 영역(222) 및 제2 나노 시트층에 의해 형성된 제1 드레인 영역(224)을 포함하고, 및 제1 소스 영역(222), 제1 드레인 영역(224) 및 하부 게이트 영역(226)은, 집합적으로, 제1 트랜지스터(예를 들어, P형 트랜지스터)(239)를 형성할 수 있다. 하부 소스 및 드레인 영역은 제3 나노 시트층에 의해 형성된 제2 소스 영역(240) 및 제4 나노 시트층에 의해 형성된 제2 드레인 영역(242)을 추가로 포함할 수 있다. 집합적으로, 제2 소스 영역(240), 제2 드레인 영역(242) 및 하부 게이트 영역(226)은 제2 트랜지스터(예를 들어, N 형 트랜지스터)(244)를 형성할 수 있다.
유사하게, 상부 소스 및 드레인 영역은 제5 나노 시트층에 의해 형성된 제3 소스 영역(210) 및 제6 나노 시트층에 의해 형성된 제3 드레인 영역(212)을 포함할 수 있다. 집합적으로, 제3 소스 영역(210), 제3 드레인 영역(212) 및 상부 게이트 영역(214)은 제3 트랜지스터(예를 들어, P 형 트랜지스터)(246)를 형성할 수 있다. 상부 소스 및 드레인 영역은 제7 나노 시트층에 의해 형성된 제4 소스 영역(250) 및 제8 나노 시트층에 의해 형성된 제4 드레인 영역(252)을 추가로 포함할 수 있다. 집합적으로, 제4 소스 영역(250), 제4 드레인 영역(252) 및 상부 게이트 영역(214)은 제4 트랜지스터(예를 들어, N 형 트랜지스터)(254)를 형성할 수 있다.
비록 도 3에 도시된 실시예가 4개의 트랜지스터를 포함하는 반도체 디바이스(200)를 도시하지만, 본 발명의 실시예들는 추가적인 트랜지스터를 더 포함하거나 또는 더 적은 수의 트랜지스터를 포함할 수 있고, 반도체 디바이스(200)의 설계에 따라 추가적인 능동(active) 구성 요소를 포함할 수 있다.
제조 공정 동안, 다양한 나노 시트층 및 게이트 영역은 P형 또는 N형 트랜지스터를 형성하기 위해 적절하게 도핑될 수 있다. 도 3에 도시된 바와 같이, 각각의 나노 시트층은 대응하는 게이트 영역에 의해 캡슐화되거나(encapsulated) 둘러싸일 수 있고, 동일한 유형(예를 들어, P형 또는 N형)의 구성 요소들은 z 방향으로 중첩되도록 형성될 수 있다. 예를 들어, 도 3에 도시된 바와 같이, 제1 및 제3 트랜지스터(239, 246)는 동일한 유형의 트랜지스터(예를 들어, P형 또는 N형)일 수 있고, 제2 및 제4 트랜지스터(244 및 254)는 동일한 유형의 트랜지스터(예를 들어, P형 또는 N형)일 수 있다. 예시의 목적으로, 제1 및 제3 트랜지스터(239, 246)는 예를 들어 P형 트랜지스터일 수 있고, 제2 및 제4 트랜지스터(244, 254)는 N형 트랜지스터일 수 있지만, 실시예들이 이에 한정되는 것은 아니다.
도 3에 도시된 바와 같이, 제1 및 제3 트랜지스터(239, 246)는 z 방향으로 서로 중첩되고, 제2 및 제4 트랜지스터 (244, 254)는 z 방향으로 서로 중첩된다. 제1 내지 제4 트랜지스터(239, 244, 246 및 254) 각각은 대응하는 트랜지스터의 소스 및 드레인 영역들에 전기적으로 연결된 대응하는 소스/드레인 전극들(예를 들어, 전극들(216/218/228/230))을 가질 수 있다. 소스/드레인 전극은 반도체 디바이스(200)의 회로 설계에 따라 반도체 디바이스(200)의 다른 구성 요소와 전기적으로 상호 연결되거나 또는 분리될(isolated) 수 있다.
일부 실시예들에 따르면, 반도체 디바이스(200)의 회로 구조에 따라 상이한 계층들 내의 나노 시트층들은 하위 계층의 소스/드레인 전극이 상위 계층의 나노 시트층 및 구성 요소를 우회하도록 측방향으로 오프셋될 수 있다. 예를 들어, 도 3 및 도 4에 도시된 것과 같이, 상부 계층(204)의 나노 시트층(250, 252)은 하부 계층(206)의 나노 시트층(240, 242)으로부터 x-y 평면에서 적어도 부분적으로 측방향으로 오프셋되어 하부 계층(206)의 나노 시트층(240, 242)의 적어도 일부가 상부 계층(204)의 나노 시트층(250, 252)과 z 방향 따라 중첩되지 않는다. 이에 따라, 하부 계층(206)의 나노 시트층(240, 242)에 대응하는 전극이 상부 계층(204)의 나노 시트층(250, 252)을 통과하거나 단락시키지 않고 하부 계층(206)의 나노 시트층(240, 242)에 연결될 수 있다.
반도체 디바이스(200)의 회로 설계에 따라, 상부 계층 소스/드레인 전극은 서로 전기적으로 연결되거나 전기적으로 분리될(isolated) 수 있다. 반도체 디바이스(200)의 정면도에서, 상부 소스/드레인 전극(216/218)은 하부 소스/드레인 전극(228/230)이 상부 소스/드레인 전극(216/218)에 물리적으로 인접하고, 접촉하도록, 하부 소스/드레인 전극(228/230)에 직접 전기적으로 연결될 수 있고, 하부 소스/드레인 전극(228/230)은 상부 계층 나노 시트층(210 및 212)을 통과하거나 단락할 수 있다. 트랜지스터들(254 및 244)의 상부 소스/드레인 전극과 하부 소스/드레인 전극이 유사하게 직접 전기적으로 연결될 수 있다.
대조적으로, 도 4에 도시된 바와 같이, 반도체 디바이스(200)의 회로 설계에 따라, 하나 이상의 하부 계층 소스/드레인 전극은 전기적으로 및/또는 물리적으로 상부 계층 소스 드레인 전극으로부터 분리될(isolated) 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 하부 계층 트랜지스터(244)에 대응하는 하부 소스/드레인 전극(270/272)은 상부 계층 트랜지스터(254)의 나노 시트층(250 및 252)으로부터 측방향으로 오프셋 되고, 물리적 및 전기적으로 분리될(isolated) 수 있으며, 뿐만 아니라 상부 계층 트랜지스터(254)에 대응하는 상부 소스/드레인 전극(274/276)에 대하여도 마찬가지일 수 있다. 즉, 하부 소스/드레인 전극(270/272)은 나노 시트층(250 및 252)을 통과하거나 단락하지 않는다. 왜냐하면, 나노 시트층(240 및 242)은 x-y 평면에서 나노 시트층(250 및 252)으로부터 z 방향을 따라 적어도 부분적으로 측방향으로 오프셋되어 있기 때문이다.
도 5는 일부 예시적인 실시예들에 따른 반도체 디바이스(200)의 상면도 또는 배치도를 도시한다. 도 5에 도시된 바와 같이, 종래 기술 구조와 대비하여, 금속층(208)의 전압 공급 라인(예를 들어, Vdd 및 GND)은 게이트 신호 라인들 사이에 있다. 예를 들어, 도 5에 도시된 바와 같이, 금속층(208)은 하부 게이트 영역(226)(예를 들어, 도 3에 도시됨)에 연결된 제 1 게이트 신호 라인(208-A)을 포함할 수 있다. 금속층(208)은 상부 게이트 영역(226)(예를 들어, 도 3에 도시됨)에 연결된 제2 게이트 신호 라인(208-B)을 더 포함할 수 있다. 하나 이상의 소스 또는 드레인 신호 라인(208-Y)은 반도체 디바이스(200)의 구성 요소의 소스 또는 드레인 영역에 연결될 수 있다. 마지막으로, 금속층(208)은 반도체 디바이스(200)의 설계에 따라 반도체 디바이스(200)의 구성 요소의 하나 이상의 소스 또는 드레인 영역에 연결될 수 있는 고전압 라인(208-Vdd) 및 저전압 라인(208-GND)을 포함할 수 있다.
도 3 내지 도 5에 도시된 바와 같이, 하부 게이트 영역(226) 및 상부 게이트 영역(214)은 z 방향으로 부분적으로 중첩되지만, 또한 x-y 평면에서 하부 게이트 영역(226) 및 상부 게이트 영역(214)이 완전히 중첩되지 않도록 측방향으로 오프셋 되고, 전극(232)은 상부 게이트 영역(214)을 통과하거나 단락시키지 않고 하부 게이트 영역(226)에 전기적으로 연결될 수 있다. 또한, 도 5에 도시된 바와 같이, 고전압 라인 및 저전압 라인이 셀의 외부 경계 또는 주변에 위치하는 종래 기술 구조와 대비하여, 고전압 라인(208-Vdd), 저전압 라인(208-GND), 및/또는 소스 또는 드레인 신호 라인(208-Y)은 제1 게이트 신호 라인(208-A)과 제2 게이트 신호 라인(208-B) 사이에 위치될 수 있고, 이에 의해 하위 계층 게이트 영역 (예를 들어, 하부 게이트 영역(226))이 상부 또는 상위 계층 게이트 영역(214)을 단락시키지 않고 제1 게이트 신호 라인(208-A)에 연결될 수 있다.
따라서, 도 1 내지 도 5에 도시되고, 도 1 내지 도 5와 관련하여 위에서 설명한 바와 같이, 본 개시에 따른 일부 예시적인 실시예들은 동일한 유형(예를 들어, P형 또는N 형)의 복수의 적층된 채널 장치를 포함할 수 있다. 반도체 디바이스(200)와 관련하여 전술한 채널 장치는 나노 시트층으로 형성된 트랜지스터인 것을 특징으로 하나, 본 발명의 실시예는 이에 한정되지 않으며, 예를 들어, 나노 와이어, 핀펫(FinFETs), 또는 임의의 다른 적합한 활성(active) 채널 구성요소와 같은 반도체층을 더 포함할 수 있다. 전술한 바와 같이, 하부 및 상부 채널은 전체 반도체 디바이스의 회로 설계에 따라 상호 연결될 수 있는 다양한 별개의 반도체 구성 요소를 형성하도록 전체 반도체 디바이스 내에서 서로 전기적 및 물리적으로 분리될(isolated) 수 있다. 상부 및 하부 소스 및 드레인 영역은 서로 전기 및 물리적으로 분리되어(isolated) 별개의 소스 및 드레인 단자를 형성할 수 있다. 또한, 하부 및 상부 게이트 영역은 서로 전기적 및 물리적으로 분리되어(isolated) 별개의 게이트 단자를 형성할 수 있다. 일부 예시적인 실시예들은 고/저 전력 전압 및/또는 데이터 신호를 수신하기 위해 상부 계층 소스/드레인 단자를 제1 비아 레벨 및 도전층에 연결하는 상부 계층 소스/드레인 컨택을 포함할 수 있다. 일부 예시적인 실시예들은 하부 계층 소스/드레인 단자를 상부 계층 소스/드레인 컨택에 연결하는 하부 계층 소스/드레인 컨택을 포함할 수 있다. 일부 예시적인 실시예들은 하부 계층 소스/드레인 단자를 상부 계층 소스/드레인 단자에 연결하는 하부 계층 소스/ 드레인 컨택을 더 포함할 수 있다. 일부 예시적인 실시예들에 따르면, 하부 계층 소스/드레인 컨택은 하부 계층 소스 드레인 단자를 제1 비아 레벨에 연결할 수 있다.
일부 예시적인 실시예들은 하부 계층 게이트 단자를 제1 비아 레벨에 연결하는 하부 계층 게이트 컨택을 더 포함할 수 있다. 일부 예시적인 실시예들은 소스, 드레인 및 게이트 영역에 대한 하부 계층 컨택이 상부 계층 채널 단자를 연결하거나 이를 통과하는 것 없이 제1 비아 레벨에 연결될 수 있게 하는 엇갈린 상부 계층 및 하부 계층 채널 셀 아키텍처를 더 포함할 수 있다. 인바운드(inbound) 파워 레일 및 신호 라인은 전술한 엇갈린 배열에 따라 배열될 수 있다.
일부 예시적인 실시예들은 개선된 밀도와 함께 더 짧은 셀을 가능하게 하는 호환 가능한 매립형 파워 레일 아키텍처를 더 포함할 수 있다.
일부 예시적인 실시예들에 따르면, 서로 중첩하는 적층 채널 장치들은 동일한 타입(예를 들어, P타입 또는 N타입)일 수 있고, 예를 들어 Si, SiGe, III-V, TMD를 포함하는 임의의 적합한 반도체 물질일 수 있으며, 반도체 물질은 다양한 실시예들에 따라 결정질 또는 비-결정질일 수 있다. 또한, 전술한 바와 같은 다양한 컨택, 파워 레일 또는 비아 레벨은, 예를 들어, Ti, Ta, TiN, TaN, Co, Ru, Cu 및 W를 포함하는 임의의 적합한 전도성 또는 금속 재료로 형성될 수 있다.
비록 본 개시가 어떤 구체적인 실시예들에서 설명되었지만, 당해 분야의 통상의 기술자는 본 개시의 범위를 벗어나지 않는 설명된 실시예에 대해 변형을 고안하는데 어려움이 없을 것이다. 또한, 다양한 분야의 통상의 기술자에게, 본 명세서의 본 개시 그 자체가 다른 작업 및 다른 응용에 대한 대한 솔루션을 제안할 것이다. 본 개시의 범위를 벗어나지 않고 본 개시의 목적을 위해 선택된 본 개시의 실시예에 대해 이루어질 수 있는 본 개시의 모든 용도 및 이의 변경 및 수정을 청구범위에 포함시키는 것이 출원인의 의도이다. 따라서, 본 발명의 실시예들은 모든 면에서 예시적이고 제한적이지 않은 것으로 고려되어야 하며, 본 발명의 범위는 전술한 설명이 아니라 첨부된 청구범위 및 그 균등범위에 의해 정해진다.

Claims (20)

  1. 기판;
    상기 기판 상의 제1 반도체층; 및
    상기 기판 및 상기 제1 반도체층 상의 제2 반도체층을 포함하되,
    상기 제1 반도체층은 반도체 디바이스의 제1 유형이고,
    상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고, 상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층에 중첩되고, 상기 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방항에서 볼 때 상기 제2 반도체층으로부터 측방향으로 오프셋되는 반도체 디바이스.
  2. 제1항에 있어서,
    상기 기판 상의 제3 반도체층; 및
    상기 기판 상의 제4 반도체층을 더 포함하되,
    상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고,
    상기 제4 반도체층은 반도체 디바이스의 상기 제2 유형인 반도체 디바이스.
  3. 제2항에있어서,
    상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩하고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋되는 반도체 디바이스.
  4. 제2항에있어서,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응하는 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 및 제3 트랜지스터의 게이트 영역의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역과 오버랩 되고, 상기 제1 및 제3 트랜지스터의 상기 게이트 영역의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 상기 게이트 영역으로부터 측방향으로 오프셋되는 반도체 디바이스.
  6. 제1항에있어서, 상기 제1 반도체층에 대응하는 제1 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제1 소스 또는 드레인 전극과 접촉하고, 상기 제1 반도체층에 대응하는 제2 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제2 소스 또는 드레인 전극으로부터 측방향으로 분리되는 반도체 디바이스.
  7. 제1항에있어서,
    상기 기판과 상기 제1 반도체층 사이에 매립형 파워 레일을 더 포함하는 반도체 디바이스.
  8. 제1 반도체층;
    상기 제1 반도체층을 적어도 부분적으로 둘러싸는 제1 게이트 영역;
    상기 제1반도체층 상의 제2 반도체층; 및
    상기 제2 반도체층을 적어도 부분적으로 둘러싸는 제2 게이트 영역을 포함하되,
    상기 제1 반도체층은 반도체 디바이스의 제1 유형이고,
    상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고,
    상기 제1 반도체층, 상기 제1 게이트 영역의 제1 부분, 상기 제2 반도체층 및 상기 제2 게이트 영역은 z 방향을 따라 볼 때 중첩되고, 상기 제1 게이트 영역의 제2 부분은 z 방향을 따라 볼 때 상기 제2 게이트 영역으로부터 측방향으로 오프셋 되는 반도체 디바이스.
  9. 제8항에있어서,
    z 방향을 따라 볼 때, 상기 기판 상에 상기 제1 반도체층, 상기 제1 게이트 영역, 상기 제2 반도체층 및 상기 제 2 게이트 영역이 형성되는 반도체 디바이스.
  10. 제9항에있어서,
    상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층과 중첩하고, 상기 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층으로부터 측방향으로 오프셋 된 반도체 디바이스.
  11. 제9항에 있어서,
    상기 기판 상의 제3 반도체층; 및
    상기 기판 상의 제4 반도체층을 더 포함하되,
    상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고,
    상기 제4 반도체층은 반도체 디바이스의 상기 제2 유형인 반도체 디바이스.
  12. 제11항에있어서,
    상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩하고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋 된 반도체 디바이스.
  13. 제11항에있어서,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제3 반도체층 및 상기 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응하는 반도체 디바이스.
  14. 기판 상에 제1 반도체층을 형성하는 것; 및
    상기 기판 및 상기 제1 반도체층 상에 제2 반도체층을 형성하는 것을 포함하고,
    상기 제1 반도체층은 반도체 디바이스의 제1 유형이고,
    상기 제2 반도체층은 반도체 디바이스의 상기 제1 유형이고,
    상기 제1 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 반도체층과 중첩되고, 제1 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 제2 반도체층으로부터 오프셋되는 반도체 디바이스 제조 방법.
  15. 제14항에 있어서,
    상기 기판 상에 제3 반도체층을 형성하는 것; 및
    상기 기판 상에 제4 반도체층을 형성하는 것을 더 포함하며,
    상기 제3 반도체층은 반도체 디바이스의 상기 제1 유형과는 다른 반도체 디바이스의 제2 유형이고,
    상기 제4 반도체층은 상기 반도체 디바이스의 상기 제2 유형인 반도체 디바이스 제조 방법.
  16. 제15항에있어서,
    상기 제3 반도체층의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층과 중첩되고, 상기 제3 반도체층의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제4 반도체층으로부터 측방향으로 오프셋되는 반도체 디바이스 제조 방법.
  17. 제15항에있어서,
    상기 제1 반도체층, 상기 제2 반도체층, 상기 제 3 반도체층 및 제4 반도체층은 각각 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터 및 제4 트랜지스터에 대응하는 반도체 디바이스 제조 방법.
  18. 제17항에있어서,
    상기 제1 및 제3 트랜지스터의 게이트 영역의 제1 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역과 중첩되고, 상기 제1 및 제3 트랜지스터의 상기 게이트 영역의 제2 부분은 상기 기판의 평면에 수직한 방향에서 볼 때 상기 제2 및 제4 트랜지스터의 게이트 영역으로부터 오프셋되는 반도체 디바이스 제조 방법.
  19. 제14항에 있어서,
    상기 제1 반도체층에 대응하는 제1 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 제1 소스 또는 드레인 전극과 접촉하고, 상기 제1 반도체층에 대응하는 제2 소스 또는 드레인 전극은 상기 제2 반도체층에 대응하는 상기 제2 소스 또는 드레인 전극으로부터 측방향으로 분리되는 반도체 디바이스 제조 방법.
  20. 제14항에 있어서,
    상기 제1 또는 제2 반도체층 중 적어도 하나는 나노 시트층, 나노 와이어층 또는 핀층을 포함하는 반도체 디바이스 제조 방법.
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