KR20130085148A - 반도체 칩, 3차원 적층 칩 및 3차원 적층 칩 패키지 - Google Patents

반도체 칩, 3차원 적층 칩 및 3차원 적층 칩 패키지 Download PDF

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KR20130085148A
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Abstract

반도체 칩은 기판; 상기 기판의 일면에 형성된 활성층; 상기 기판의 타면에 적층된 수동 소자들; 및 상기 수동 소자들 및 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들에 신호 또는 전원 전압을 전달하는 제1 비아부; 상기 제1 비아부를 둘러싸며 상기 수동 소자들에 접지 전압을 전달하는 제2 비아부; 및 상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고, 상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성된다.

Description

반도체 칩, 3차원 적층 칩 및 3차원 적층 칩 패키지{semiconductor chip, 3-dimensional stacked chip and 3-dimensional stacked chip package}
본 발명은 반도체 분야에 관한 것으로, 보다 상세하게는 반도체 칩, 3차원 적층 칩 및 3차원 적층 칩 패키지에 관한 것이다.
본 발명은 지식경제부 및 한국산업기술평가관리원의 국가연구개발사업의 일환으로 한국과학기술원이 주관기관인 과제고유번호: KI002134, 연구사업명: 산업원천기술개발사업, 연구과제명: "웨이퍼레벨 3차원 IC 설계 및 집적기술" 및 (주)동부하이텍이 주관기관인 과제고유번호: 10039232, 연구사업명: 산업융합원천기술개발사업, 연구과제명: "시스템 반도체를 위한 3D Integration 요소 공정 기술 개발"에 관한 것이다.
반도체 칩이 소형화 및 경량화 됨에 따라, 고속/광대역 입출력(I/O) 전송이 가능한 3차원 적층 칩 패키지가 연구되고 있다. 적층 기술을 통해 반도체 칩 또는 반도체 칩 패키지 등을 포함하는 전자회로를 구현함으로써 집적도 및 신호 전달 특성을 향상시킬 수 있다.
최근 이러한 3차원 적층 칩 패키지가 사용되는 노트북, PDA 및 휴대전화 등이 소형화 및 고기능화함에 따라 3차원 적층 칩 패키지도 고집적화가 요구된다. 이에 따라 3차원 적층 칩 패키지의 각 층들간의 회로 연결을 위한 비아들의 고집적화와 구조 안정성 및 보다 향상된 전기적 특성이 요구된다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 구조적 안정성과 전기적 성능을 높일 수 있는 반도체 칩을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 구조적 안정성과 전기적 성능을 높일 수 있는 3차원 적층 칩을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 목적은 구조적 안정성과 전기적 성능을 높일 수 있는 3차원 적층 칩 패키지를 제공하는데 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 반도체 칩은 기판; 상기 기판의 일면에 형성된 활성층; 상기 기판의 타면에 적층된 수동 소자들; 및 상기 수동 소자들 및 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들에 신호 또는 전원 전압을 전달하는 제1 비아부; 상기 제1 비아부를 둘러싸며 상기 수동 소자들에 접지 전압을 전달하는 제2 비아부; 및 상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고, 상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성된다.
실시예에 있어서, 상기 수동 소자들은 표면 실장 형태의 커패시터들일 수 잇다.
실시예에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진될 수 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 3차원 적층 칩은 적층된 복수의 반도체 칩들; 및 상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함한다. 상기 복수의 반도체 칩들 각각은 기판; 상기 기판의 일면에 형성된 활성층; 상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부; 상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및 상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고, 상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성된다.
실시예에 있어서, 상기 수동 소자들은 표면 실장 형태의 커패시터들일 수 잇다.
실시예에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진될 수 있다.
상기한 본 발명의 일 목적을 달성하기 위한 본 발명의 일 실시예에 따른 3차원 적층 칩 패키지는 베이스 기판; 상기 베이스 기판 상에 적층되는 복수의 반도체 칩들; 및 상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함한다. 상기 상기 복수의 반도체 칩들 각각은 기판; 상기 기판의 일면에 형성된 활성층; 상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함한다. 상기 복수의 동축 관통 실리콘 비아들 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부; 상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및 상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고, 상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성된다.
실시예에 있어서, 상기 수동 소자들은 표면 실장 형태의 커패시터들일 수 잇다.
실시예에 있어서, 상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며, 상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진될 수 있다.
따라서 본 발명의 실시예들에 따르면 동축 관통 실리콘 비아에서 신호 또는 전원 전압을 전달하는 제1 비아부와 절연부 사이에 그래핀 막을 형성하고, 절연부와 접지 전압을 전달하는 제2 비아부 사이에 그래핀 막을 형성하여 동축 관통 실리콘 비아의 구조적 안정성과 전기적 성능을 높일 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩(10)을 나타내는 단면도이다.
도 2는 도 1의 동축 관통 실리콘 비아들 중 하나를 나타내는 상부 평면도이다.
도 3은 본 발명의 일 실시예에 따른 3차원 적층 칩을 나타내는 단면도이다.
도 4는 본 발명의 일 실시예에 따른 3차원 적층 칩 패키지를 나타내는 단면도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩(10)을 나타내는 단면도이다.
도 2는 도 1의 동축 관통 실리콘 비아들 중 하나를 나타내는 상부 평면도이다.
도 1 및 도 2를 참조하면, 반도체 칩(10)은 베이스 칩(100) 및 복수의 수동 소자들(140)을 포함한다. 베이스 칩(100)은 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via, 120)들 및 기판의 일면에 형성된 활성층(130)을 포함하여 구현될 수 있다.
기판(110)은 예를 들어 실리콘 재질인 반도체 기판일 수 있다. 기판(110)은 CMOS 공정 등의 반도체 제조 공정을 통해 반도체 칩(10)을 구현하기 위해 사용될 수 있다. 복수의 동축 관통 실리콘 비아들(120)은 기판(130)을 관통하여 형성된다.
활성층(130)은 기판(110)의 일면에 형성된다. 도시하지는 않았지만, 활성층(130)은 집적소자들, 파워 패턴들, 접지 패턴들 및 신호 패턴들을 포함한다. 집적소자들은 일반적으로 반도체 기판 상에 형성되는 트랜지스터 및 다이오드와 같은 전자소자들 또는 상기 전자소자들을 포함하는 집적회로를 나타낸다. 파워 패턴들은 반도체 칩(10)의 외부에서 제공된 전원 전압을 전달하여 집적소자들에 제공한다. 접지 패턴들은 상기 반도체 칩(10)의 외부에서 제공된 접지 전압을 전달하여 집적소자들에 제공한다. 신호 패턴들은 상기 전원 전압 및 상기 접지 전압 외에 반도체 칩(10)에 인가될 수 있는 전기적 신호들을 전달하여 집적소자들 제공한다. 집적소자들은 상기 전원 전압, 상기 접지 전압 및 상기 전기적 신호들에 기초하여 스위칭 동작, 정류 동작 등과 같은 소자 본래의 동작을 수행할 수 있다.
도 1에서는 활성층(130)을 하나의 층으로 도시하였지만, 실시예에 따라서 활성층은 복수의 층들을 포함할 수 있다.
수동소자들(140)은 기판(110)의 타면에 적층된다. 즉, 수동소자들(140)은 활성층(130)이 형성된 상기 기판(110)의 일면의 반대쪽 면에 적층된다. 일반적으로 집적소자들이 형성된 면이 위쪽을 바라보도록 배치하는 경우가 많으며, 따라서 이 경우 집적소자들이 형성된 상기 기판(110)의 일면을 상면, 수동소자들(140)이 적층되는 상기 기판(110)의 타면을 하면(back side)이라고 부를 수 있다.
실시예에서, 도 1에 도시된 것처럼, 수동소자들(140)은 표면 실장(surface mount technology, SMT) 형태의 커패시터일 수 있다. 상기와 같이 표면 실장 형태의 커패시터를 사용하는 경우 수동소자들(140)의 기생 인덕턴스를 감소시킬 수 있다.
복수의 동축 관통 실리콘 비아들(120)은 수동소자들(130) 및 활성층(120, 보다 상세하게는 활성층(120)의 집적소자들)을 전기적으로 연결시킨다. 즉, 복수의 동축 관통 실리콘 비아들(120)은 솔더 범프(150)를 통해 수동소자들(140)과 전기적으로 연결되고, 파워 패턴 또는 접지 패턴을 통해 집적소자들과 전기적으로 연결될 수 있다. 수동소자들(140)은 파워 패턴과 연결된 관통 실리콘 비아를 통해 상기 전원 전압을 공급받고, 접지 패턴과 연결된 관통 실리콘 비아를 통해 상기 접지 전압을 공급받을 수 있다. 또한 도시하지는 않았지만, 동축 관통 실리콘 비아들(120) 중 일부는 신호 패턴과 연결될 수 있으며, 수동소자들(140)은 신호 패턴과 연결된 상기 동축 관통 실리콘 비아를 통해 상기 전기적 신호를 공급받을 수도 있다.
동축 관통 실리콘 비아들(120) 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들(140)에 신호 또는 전원 전압을 전달하는 제1 비아부(121), 상기 제1 비아부(121)를 둘러싸며 상기 수동 소자들(140)에 접지 전압을 전달하는 제2 비아부(122) 및 상기 제1 비아부(121)와 상기 제2 비아부(122) 사이에 개재되어 상기 제1 비아부(121)와 상기 제2 비아부(122)를 전기적으로 절연시키는 절연부(123)를 포함할 수 있다. 또한 상기 제1 비아부(121)와 상기 절연부(123)의 경계에는 그래핀(graphine) 막(124)이 형성되고, 상기 제2 비아부(122)와 상기 절연부(123)의 경계에는 (graphine) 막(125)이 형성되어, 동축 관통 실리콘 비아들(120)의 전기적 성능과 구조적 안정성을 높일 수 있다. 여기서 그래핀(graphine) 막들(124, 125)을 구성하는 그래핀 물질은 높은 전기 전도성과 구조적 안정성을 가지는 물질이다. 제1 비아부(121)와 제2 비아부(122)의 내부는 도전성 물질로 충진될 수 있고, 절연부(123)의 내부는 절연성 물질로 충진될 수 있다.
또한 동축 관통 실리콘 비아들(120)은 레이저 공정을 통하여 형성될 수 있다. 먼저, 레이저 공정을 통하여 제2 비아부(123)를 형성하기 위한 비아홀을 형성하고, 그래핀 막(125)을 형성하고, 비아홀에 도전성 물질을 충진하여 제2 비아부(123)를 형성한다. 다음에 레이저 공정을 통하여 절연부(122)를 형성하기 위한 비아홀을 형성하고, 그래핀 막(124)을 형성하고 비아홀에 절연 물질을 충진하여 절연부(122)를 형성한다. 마지막으로 레이저 공정을 통하여 제1 비아부(121)를 형성하기 위한 비아홀을 형성하고, 비아홀에 도전성 물질을 충진하여 제1 비아부(121)를 형성할 수 있다.
여기서, 제1 비아부(121)를 통하여 수동 소자들(140)에 신호 또는 전원 접압을 제공할 수 있고, 제2 비아부(122)를 통하여 수동 소자들(140)에 접지 전압을 제공할 수 있다.
도 3은 본 발명의 일 실시예에 따른 3차원 적층 칩을 나타내는 단면도이다.
도 3을 참조하면, 본 발명의 일 실시예에 따른 3차원 적층 칩(20)은 복수의 반도체 칩들(200, 300) 및 수동 소자들(240)을 포함할 수 있다.
복수의 반도체 칩들(200, 300)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(200, 300)은 기판(210, 310), 활성층(230, 330) 및 복수의 관통 실리콘 비아들(220, 320)을 각각 포함한다. 예를 들어, 반도체 칩(200)은 반도체 칩(300) 상에 적층된다. 또한 반도체 칩(200)은 기판(210), 기판(210)의 일면에 형성된 활성층(230), 및 복수의 동축 관통 실리콘 비아들(220)을 포함한다. 도시하지는 않았지만, 반도체 칩(200)과 반도체 칩(300) 사이에는 절연층이 형성될 수 있다.
기판(110)은 예를 들어 실리콘 재질인 반도체 기판일 수 있다. 기판(110)은 CMOS 공정 등의 반도체 제조 공정을 통해 반도체 칩(10)을 구현하기 위해 사용될 수 있다. 복수의 동축 관통 실리콘 비아들(120)은 기판(130)을 관통하여 형성된다.
활성층(230)은 기판(210)의 일면에 형성된다. 도시하지는 않았지만, 활성층(230)은 집적소자들, 파워 패턴들, 접지 패턴들 및 신호 패턴들을 포함한다. 집적소자들은 일반적으로 반도체 기판 상에 형성되는 트랜지스터 및 다이오드와 같은 전자소자들 또는 상기 전자소자들을 포함하는 집적회로를 나타낸다. 파워 패턴들은 반도체 칩(200)의 외부에서 제공된 전원 전압을 전달하여 집적소자들에 제공한다. 접지 패턴들은 상기 반도체 칩(200)의 외부에서 제공된 접지 전압을 전달하여 집적소자들에 제공한다. 신호 패턴들은 상기 전원 전압 및 상기 접지 전압 외에 반도체 칩(200)에 인가될 수 있는 전기적 신호들을 전달하여 집적소자들 제공한다. 집적소자들은 상기 전원 전압, 상기 접지 전압 및 상기 전기적 신호들에 기초하여 스위칭 동작, 정류 동작 등과 같은 소자 본래의 동작을 수행할 수 있다.
반도체 칩(200)은 반도체 칩(100)과 실질적으로 동일한 구조를 갖을 수 있다. 반도체 칩(200)에 포함된 동축 관통 실리콘 비아들(220) 및 반도체 칩(300)에 포함된 동축 관통 실리콘 비아들(320)은 동일 좌표 상에 형성되어 적층 시에 서로 정렬될 수 있다.
수동소자들(240)은 복수의 반도체 칩들(200, 300) 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된다. 예를 들어 수동소자들(240)은 표면 실장 형태의 커패시터일 수 있고, 이 경우 수동소자들(240)은 복수의 반도체 칩들(200, 300) 중 활성층(230, 330)이 형성되지 않은 상기 기판(210, 310)의 타면이 노출된 반도체 칩에 적층될 수 있다. 즉, 도 2에 도시된 것처럼 수동소자들(240)은 상기 기판(210)의 타면이 노출된 반도체 칩(200)에 적층될 수 있으며, 특히 반도체 칩(200)의 상기 기판(210)의 타면에 적층될 수 있다. 또한 반도체 칩들(200, 300) 및 수동소자들(240) 사이에 솔더 범프(250)가 형성되어 반도체 칩들(200, 300) 및 수동소자들(240)이 전기적으로 연결될 수 있다.
도 3에서는 두 개의 반도체 칩들(200, 300) 및 수동소자들(240)을 이용하여 3차원 적층 칩(20)을 구현하였으나, 실시예에 따라서 임의의 개수의 반도체 칩들을 이용하여 3차원 적층 칩을 구현할 수 있다.
동축 관통 실리콘 비아들(220) 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들(240)에 신호 또는 전원 전압을 전달하는 제1 비아부(221), 상기 제1 비아부(221)를 둘러싸며 상기 수동 소자들(240)에 접지 전압을 전달하는 제2 비아부(222) 및 상기 제1 비아부(221)와 상기 제2 비아부(222) 사이에 개재되어 상기 제1 비아부(221)와 상기 제2 비아부(222)를 전기적으로 절연시키는 절연부(223)를 포함할 수 있다. 또한 상기 제1 비아부(221)와 상기 절연부(223)의 경계에는 그래핀(graphine) 막(224)이 형성되고, 상기 제2 비아부(222)와 상기 절연부(223)의 경계에는 (graphine) 막(225)이 형성되어, 동축 관통 실리콘 비아들(220)의 전기적 성능과 구조적 안정성을 높일 수 있다. 제1 비아부(221)와 제2 비아부(222)의 내부는 도전성 물질로 충진될 수 있고, 절연부(223)의 내부는 절연성 물질로 충진될 수 있다.
동축 관통 실리콘 비아들(320) 각각은 연속적인 곡선 단면을 가지며 상기 활성층(230)에 신호 또는 전원 전압을 전달하는 제1 비아부(321), 상기 제1 비아부(321)를 둘러싸며 상기 활성층(230)에 접지 전압을 전달하는 제2 비아부(322) 및 상기 제1 비아부(321)와 상기 제2 비아부(322) 사이에 개재되어 상기 제1 비아부(321)와 상기 제2 비아부(322)를 전기적으로 절연시키는 절연부(323)를 포함할 수 있다. 또한 상기 제1 비아부(321)와 상기 절연부(323)의 경계에는 그래핀(graphine) 막(324)이 형성되고, 상기 제2 비아부(322)와 상기 절연부(323)의 경계에는 (graphine) 막(325)이 형성되어, 동축 관통 실리콘 비아들(320)의 전기적 성능과 구조적 안정성을 높일 수 있다. 제1 비아부(321)와 제2 비아부(322)의 내부는 도전성 물질로 충진될 수 있고, 절연부(323)의 내부는 절연성 물질로 충진될 수 있다.
도 4는 본 발명의 일 실시예에 따른 3차원 적층 칩 패키지를 나타내는 단면도이다.
도 4를 참조하면, 3차원 적층 칩 패키지(30)는 베이스 기판(500), 복수의 반도체 칩들(200, 300) 및 수동 소자들(240)을 포함할 수 있다.
복수의 반도체 칩들(200, 300)은 베이스 기판(500) 상에 적층된다. 패키지 관통 홀 비아(510)는 베이스 기판(500)을 관통하여 전기적 신호, 전원 전압 및 접지 전압 등을 전달할 수 있다. 솔더 볼(520)은 베이스 기판(500)과 다른 외부 장치를 전기적으로 연결시킨다.
복수의 반도체 칩들(200, 300)은 서로 적층된 구조를 가진다. 복수의 반도체 칩들(200, 300)은 기판(210, 310), 활성층(230, 330) 및 복수의 관통 실리콘 비아들(220, 320)을 각각 포함한다. 예를 들어, 반도체 칩(200)은 반도체 칩(300) 상에 적층된다. 또한 반도체 칩(200)은 기판(210), 기판(210)의 일면에 형성된 활성층(230), 및 복수의 동축 관통 실리콘 비아들(220)을 포함한다. 수동소자들(240)은 예를 들어 표면 실장 형태의 커패시터일 수 있고, 반도체 칩(200)의 활성층(230)이 형성되지 않은 상기 기판(210)의 타면에 적층될 수 있다. 또한 솔더 범프(250)를 통해 반도체 칩들(200, 300), 수동 소자들(240) 및 베이스 기판(500)이 전기적으로 연결될 수 있다. 복수의 반도체 칩들(200, 300) 및 동축 관통 실리콘 비아들(220, 320)의 구조는 도 2에 도시된 3차원 적층 칩(20)과 실질적으로 동일한 구조를 가질 수 있으며, 중복되는 설명은 생략한다.
동축 관통 실리콘 비아들(220) 각각은 연속적인 곡선 단면을 가지며 상기 수동 소자들(240)에 신호 또는 전원 전압을 전달하는 제1 비아부(221), 상기 제1 비아부(221)를 둘러싸며 상기 수동 소자들(240)에 접지 전압을 전달하는 제2 비아부(222) 및 상기 제1 비아부(221)와 상기 제2 비아부(222) 사이에 개재되어 상기 제1 비아부(221)와 상기 제2 비아부(222)를 전기적으로 절연시키는 절연부(223)를 포함할 수 있다. 또한 상기 제1 비아부(221)와 상기 절연부(223)의 경계에는 그래핀(graphine) 막(224)이 형성되고, 상기 제2 비아부(222)와 상기 절연부(223)의 경계에는 (graphine) 막(225)이 형성되어, 동축 관통 실리콘 비아들(220)의 전기적 성능과 구조적 안정성을 높일 수 있다. 제1 비아부(221)와 제2 비아부(222)의 내부는 도전성 물질로 충진될 수 있고, 절연부(223)의 내부는 절연성 물질로 충진될 수 있다.
동축 관통 실리콘 비아들(320) 각각은 연속적인 곡선 단면을 가지며 상기 활성층(230)에 신호 또는 전원 전압을 전달하는 제1 비아부(321), 상기 제1 비아부(321)를 둘러싸며 상기 활성층(230)에 접지 전압을 전달하는 제2 비아부(322) 및 상기 제1 비아부(321)와 상기 제2 비아부(322) 사이에 개재되어 상기 제1 비아부(321)와 상기 제2 비아부(322)를 전기적으로 절연시키는 절연부(323)를 포함할 수 있다. 또한 상기 제1 비아부(321)와 상기 절연부(323)의 경계에는 그래핀(graphine) 막(324)이 형성되고, 상기 제2 비아부(322)와 상기 절연부(323)의 경계에는 (graphine) 막(325)이 형성되어, 동축 관통 실리콘 비아들(320)의 전기적 성능과 구조적 안정성을 높일 수 있다. 제1 비아부(321)와 제2 비아부(322)의 내부는 도전성 물질로 충진될 수 있고, 절연부(323)의 내부는 절연성 물질로 충진될 수 있다.
실시예에 있어서, 상기 패키지 관통 홀 비아(510)도 동축 관통 실리콘 비아들(220, 320)과 동일한 구조를 갖을 수 있다.
이와 같이 본 발명의 실시예들에서는 동축 관통 실리콘 비아에서 신호 또는 전원 전압을 전달하는 제1 비아부와 절연부 사이에 그래핀 막을 형성하고, 절연부와 접지 전압을 전달하는 제2 비아부 사이에 그래핀 막을 형성하여 동축 관통 실리콘 비아의 구조적 안정성과 전기적 성능을 높일 수 있다.
본 발명의 실시예들은 동축 관통 실리콘 비아의 구조적 안정성과 전기적 성능을 높일 수 있어, 동축 관통 실리콘 비아가 적용되는 다양한 3차원 적층 칩에 적용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (9)

  1. 기판;
    상기 기판의 일면에 형성된 활성층;
    상기 기판의 타면에 적층된 수동 소자들; 및
    상기 수동 소자들 및 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 복수의 동축 관통 실리콘 비아들 각각은
    연속적인 곡선 단면을 가지며 상기 수동 소자들에 신호 또는 전원 전압을 전달하는 제1 비아부;
    상기 제1 비아부를 둘러싸며 상기 수동 소자들에 접지 전압을 전달하는 제2 비아부; 및
    상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,
    상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 반도체 칩.
  2. 제1항에 있어서,
    상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 반도체 칩.
  3. 제1항에 있어서,
    상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며,
    상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 반도체 칩.
  4. 적층된 복수의 반도체 칩들; 및
    상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함하고,
    상기 복수의 반도체 칩들 각각은,
    기판;
    상기 기판의 일면에 형성된 활성층;
    상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 복수의 동축 관통 실리콘 비아들 각각은
    연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부;
    상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및
    상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,
    상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 3차원 적층 칩.　 　
  5. 제4항에 있어서,
    상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 3차원 적층 칩.
  6. 제4항에 있어서,
    상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며,
    상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 3차원 적층 칩.
  7. 베이스 기판;
    상기 베이스 기판 상에 적층되는 복수의 반도체 칩들; 및
    상기 복수의 반도체 칩들 중 최상단 또는 최하단에 적층된 반도체 칩의 표면에 적층된 수동 소자들을 포함하고,
    상기 복수의 반도체 칩들 각각은,
    기판;
    상기 기판의 일면에 형성된 활성층;
    상기 수동 소자들 또는 상기 복수의 반도체 칩들 중 인접한 반도체 칩과 상기 활성층이 전기적으로 연결되도록 상기 기판을 관통하여 형성되는 복수의 동축 관통 실리콘 비아(through silicon via)들을 포함하고,
    상기 복수의 동축 관통 실리콘 비아들 각각은
    연속적인 곡선 단면을 가지며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 신호 또는 전원 전압을 전달하는 제1 비아부;
    상기 제1 비아를 둘러싸며 상기 수동 소자들 또는 상기 인접한 반도체 칩에 접지 전압을 전달하는 제2 비아부; 및
    상기 제1 비아부와 상기 제2 비아부 사이에 개재되어 상기 제1 비아부와 상기 제2 비아부를 전기적으로 절연시키는 절연부를 포함하고,
    상기 제1 비아부와 상기 절연부의 제1 경계 및 상기 제2 비아부와 상기 절연부의 제2 경계에는 그래핀(graphine) 막이 형성되는 3차원 적층 칩 패키지.
  8. 제7항에 있어서,
    상기 수동 소자들은 표면 실장 형태의 커패시터들인 것을 특징으로 하는 3차원 적층 칩 패키지.
  9. 제7항에 있어서,
    상기 복수의 동축 관통 실리콘 비아들은 레이저 공정을 통하여 형성되며,
    상기 제1 비아부와 상기 제2 비아부 내부에는 도전성 물질이 충진되고, 상기 절연부 내부에는 절연성 물질이 충진되는 것을 특징으로 하는 3차원 적층 칩 패키지.
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* Cited by examiner, † Cited by third party
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CN106154022A (zh) * 2016-07-05 2016-11-23 浙江大学 一种可呼吸石墨烯膜在检测电压稳定性中的应用
CN108258419A (zh) * 2018-01-30 2018-07-06 深圳大学 一种基于石墨烯和二维半导体的阻抗动态连续可调的同轴馈电结构

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