KR20200016587A - 적층형 전자 부품 및 그 실장 기판 - Google Patents

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KR20200016587A
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Abstract

본 발명은, 커패시터 바디의 실장 면인 제1 면 측에서 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자가 제1 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자는 제2 밴드부와 접속되도록 배치되고, 상기 제1 내지 제4 접속 단자 사이에 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되어, 어쿠스틱 노이즈 및 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공한다.

Description

적층형 전자 부품 및 그 실장 기판{MULTILAYERED ELECTRONIC COMPONENT AND BOARD HAVING THE SAME MOUNTED THEREON}
본 발명은 적층형 전자 부품 및 그 실장 기판에 관한 것이다.
적층형 커패시터와 같은 적층형 전자 부품은 유전체 재료로 이루어지는데, 이 유전체 재료는 압전성을 가지기 때문에 인가 전압에 동기화되어 변형될 수 있다.
이때 인가 전압의 주기가 가청 주파수 대역에 있으면 그 변위는 진동이 되어 솔더를 통해 기판에 전해지게 되고, 이에 기판의 진동이 소리로 들리게 되는데, 이러한 소리를 어쿠스틱 노이즈라고 한다.
상기 어쿠스틱 노이즈는 기기의 동작 환경이 조용한 경우 사용자가 이상한 소리로 인지하여 기기의 고장이라고 느낄 수 있다.
또한, 음성 회로를 가지는 기기에서는 음성 출력에 어쿠스틱 노이즈가 중첩되면서 기기의 품질을 저하시킬 수 있다.
또한, 사람의 귀가 인지하는 어쿠스틱 노이즈와 별개로, 적층형 커패시터의 압전 진동이 20kHz 이상의 고주파 영역에서 발생하는 경우, 상기 압전 진동은 IT 및 산업/전장에서 사용되는 각종 센서류의 오작동을 발생시키는 원인이 될 수 있다.
일본공개특허 평6-84687 호 일본등록특허 제5888281호
본 발명의 목적은 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 적층형 전자 부품 및 그 실장 기판을 제공하는데 있다.
본 발명의 일 측면은, 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디; 상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극; 상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되도록 배치되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 및 상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자; 를 포함하고, 상기 제1 내지 제4 접속 단자 사이에는 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되는 적층형 전자 부품을 제공한다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 절개부는 상기 커패시터 바디의 내측 중앙을 향하는 모서리에 각각 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 및 제2 절개부는 상기 커패시터 바디의 제3 면을 향하도록 마련되고, 상기 제3 및 제4 절개부는 상기 커패시터 바디의 제4 면을 향하도록 마련될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자의 모서리는 경사 면으로 형성될 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 도체로 이루어질 수 있다.
본 발명의 일 실시 예에서, 상기 제1 내지 제4 접속 단자는 절연체로 이루어지고, 표면에 도체층이 형성될 수 있다.
본 발명의 다른 측면은, 일면에 제1 및 제2 전극 패드를 가지는 기판; 및 상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 제1항 내지 제6항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 적층형 전자 부품의 어쿠스틱 노이즈 및 20kHz 이상의 고주파 진동을 저감시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이다.
도 2는 도 1의 분리사시도이다.
도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이다.
도 4는 도 1의 I-I’선 단면도이다.
도 5는 도 1의 저면도이다.
도 6은 적층형 전자 부품의 최대 진동 변위 영역을 도시한 개념도이다.
도 7은 접속 단자의 다른 실시 예를 도시한 저면도이다.
도 8은 접속 단자의 또 다른 실시 예를 도시한 저면도이다.
도 9는 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 형태의 도면에서 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
덧붙여, 명세서 전체에서 어떤 구성요소를 '포함'한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 일 실시 형태에 따른 적층형 전자 부품을 도시한 사시도이고, 도 2는 도 1의 분리사시도이고, 도 3(a) 및 도 3(b)는 본 발명의 일 실시 형태에 따른 적층형 전자 부품의 제1 및 제2 내부 전극을 각각 도시한 평면도이고, 도 4는 도 1의 I-I’선 단면도이고, 도 5는 도 1의 저면도이다.
이하, 본 발명의 실시 형태를 명확하게 설명하기 위해 커패시터 바디(110)의 방향을 정의하면, 도면에 표시된 X, Y 및 Z는 각각 커패시터 바디(110)의 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 또한, 본 실시 형태에서, Z 방향은 유전체층이 적층되는 적층 방향과 동일한 개념으로 사용될 수 있다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시 형태에 따른 적층형 전자 부품(100)은, 커패시터 바디(110), 제1 및 제2 외부 전극(131, 132) 및 제1 내지 제4 접속 단자(141, 142, 143, 144)를 포함한다.
커패시터 바디(110)는 복수의 유전체층(111)을 Z 방향으로 적층한 다음 소성한 것으로서, 커패시터 바디(110)의 서로 인접하는 각각의 유전체층(111) 끼리는 경계를 확인할 수 없을 정도로 일체화될 수 있다.
이때, 커패시터 바디(110)는 대체로 육면체 형상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 실시 형태에서는 설명의 편의를 위해, 커패시터 바디(110)에서 Z 방향으로 서로 대향하는 양면을 제1 및 제2 면(1, 2)으로, 제1 및 제2 면(1, 2)과 연결되고 X 방향으로 서로 대향하는 양면을 제3 및 제4 면(3, 4)으로, 제1 및 제2 면(1, 2)과 연결되고 제3 및 제4 면(3, 4)과 연결되며 Y 방향으로 서로 대향하는 양면을 제5 및 제6 면(5, 6)으로 정의하기로 한다.
본 실시 형태에서는, 제1 면(1)이 실장 면이 될 수 있다.
한편, 커패시터 바디(110)의 형상, 치수 및 유전체층(111)의 적층 수가 본 실시 형태의 도면에 도시된 것으로 한정되는 것은 아니다.
이러한 커패시터 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서의 액티브 영역과, 상하 마진부로서 상기 액티브 영역의 상하에 각각 형성되는 상부 및 하부 커버(112, 113)를 포함할 수 있다.
상기 액티브영역은 복수의 유전체층(111)과 유전체층(111)을 사이에 두고 Z 방향으로 번갈아 배치되는 복수의 제1 및 제2 내부 전극(121, 122)을 포함한다.
유전체층(111)은 고유전률의 세라믹 재료를 포함할 수 있으며, 예를 들어 BaTiO3계 세라믹 분말 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
이때, 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca, Zr 등이 일부 고용된 (Ba1-xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1-xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있으며, 본 발명이 이에 한정되는 것은 아니다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
상기 세라믹 첨가제는, 예를 들어 전이 금속 산화물 또는 전이 금속 탄화물, 희토류 원소, 마그네슘(Mg) 또는 알루미늄(Al) 등이 사용될 수 있다.
상부 및 하부 커버(112, 113)는 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 상부 및 하부 커버(112, 113)는 단일 유전체층 또는 2 개 이상의 유전체층을 액티브 영역의 상하 면에 각각 Z 방향으로 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 갖는 전극으로서, 유전체층(111)을 사이에 두고 Z 방향을 따라 서로 대향되게 번갈아 배치되며, 일단이 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 각각 노출될 수 있다.
이때, 제1 및 제2 내부 전극 (121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
이렇게 커패시터 바디(110)의 제3 및 제4 면(3, 4)을 통해 번갈아 노출되는 제1 및 제2 내부 전극(121, 122)의 단부는 후술하는 커패시터 바디(110)의 제3 및 제4 면(3, 4)에 배치되는 제1 및 제2 외부 전극(131, 132)과 각각 접속되어 전기적으로 연결될 수 있다.
이때, 제1 및 제2 내부 전극(121, 122)은 도전성 금속으로 형성되며, 예를 들어 니켈(Ni) 또는 니켈(Ni) 합금 등의 재료를 사용할 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
위와 같은 구성에 따라, 제1 및 제2 외부 전극(131, 132)에 소정의 전압을 인가하면 서로 대향하는 제1 및 제2 내부 전극(121, 122) 사이에 전하가 축적된다.
이때, 적층형 전자 부품(100)의 정전 용량은 Z 방향을 따라 서로 오버랩 되는 제1 및 제2 내부 전극(121, 122)의 오버랩 된 면적과 비례하게 된다.
제1 및 제2 외부 전극(131, 132)은 서로 다른 극성의 전압이 제공되며, 제1 및 제2 내부 전극(121, 122)의 노출되는 부분과 각각 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 외부 전극(131, 132)의 표면에는 필요시 도금층이 형성될 수 있다.
예컨대, 제1 및 제2 외부 전극(131, 132)은 커패시터 바디(110)의 표면에 접하여 제1 및 제2 내부 전극(121, 122)과 각각 직접 접촉하는 제1 및 제2 도전층과, 상기 제1 및 제2 도전층 상에 형성되는 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 도금층 상에 형성되는 제1 및 제2 주석(Sn) 도금층을 각각 포함할 수 있다.
제1 외부 전극(131)은 제1 접속부(131a)와 제1 밴드부(131b)를 포함할 수 있다.
제1 접속부(131a)는 커패시터 바디(110)의 제3 면(3)에 형성되어 제1 내부 전극(121)과 접속되는 부분이고, 제1 밴드부(131b)는 제1 접속부(131a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제1 및 제2 접속 단자(141, 142)가 접속되는 부분이다.
이때, 제1 밴드부(131b)와 제1 및 제2 접속 단자(141, 142) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치될 수 있다.
한편, 제1 밴드부(131b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제2 외부 전극(132)은 제2 접속부(132a)와 제2 밴드부(132b)를 포함할 수 있다.
제2 접속부(132a)는 커패시터 바디(110)의 제4 면(4)에 형성되어 제2 내부 전극(122)과 접속되는 부분이고, 제2 밴드부(132b)는 제2 접속부(132a)에서 커패시터 바디(110)의 실장 면인 제1 면(1)의 일부까지 연장되어 제3 및 제4 접속 단자(143, 144)가 접속되는 부분이다.
이때, 제2 밴드부(132b)와 제3 및 제4 접속 단자(143, 144) 사이에는 접합을 위해 솔더 또는 도전성 페이스트가 배치될 수 있다.
한편, 제2 밴드부(132b)는 고착 강도 향상 등의 목적으로 필요시 커패시터 바디(110)의 제2 면(2)의 일부와 제5 및 제6 면(5, 6)의 일부까지 더 연장될 수 있다.
제1 및 제2 접속 단자(141. 142)는 금속 등의 도체 또는 절연체로 이루어질 수 있다.
또한, 제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면(1) 측에서 제1 외부 전극(131)의 제1 밴드부(131b)와 마주보는 제1 접속 면, 상기 제1 접속 면과 Z 방향으로 대향하는 면인 제2 접속 면 및 상기 제1 및 제2 접속 면을 연결하는 제1 둘레 면을 포함한다.
이때, 제1 및 제2 접속 단자(141, 142)가 절연체인 경우 상기 제1 접속 면, 제2 접속 면 및 제1 둘레 면에 도체층이 형성될 수 있다.
또한, 제1 및 제2 접속 단자(141, 142)는 커패시터 바디(110)의 제1 면 측에서, 제1 밴드부(131b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(gap; 151)이 마련되어 서로 이격되게 배치된다.
도 6을 보면, 커패시터 바디(110)의 제1 면(1)에서 Y 방향의 중앙부는 커패시터 바디(110)의 폭 방향의 최대 진동 변위 영역이다.
본 실시 예의 경우, Y 방향의 최대 진동 변위 영역 중 하나가 갭(151)으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 제1 외부 전극(131)의 제1 밴드부(131b)를 통해 기판으로 전달되는 진동의 양을 저감할 수 있다.
이러한 제1 및 제2 접속 단자(141, 142)는 제1 및 제2 절개부(161, 162)를 각각 가진다.
본 실시 형태에서, 제1 및 제2 절개부(161, 162)는 제1 및 제2 접속 단자(141, 142)에서 커패시터 바디(110)의 내측 중앙을 향하는 모서리에 각각 마련될 수 있으며, 이에 제1 및 제2 접속 단자(141, 142)는 대체로 L자 형상으로 이루어질 수 있다.
제3 및 제4 접속 단자(143, 144)는 금속 등의 도체 또는 절연체로 이루어질 수 있다.
또한, 제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1 면(1) 측에서 제2 외부 전극(132)의 제2 밴드부(132b)와 마주보는 제3 접속 면, 상기 제3 접속 면과 Z 방향으로 대향하는 면인 제4 접속면 및 상기 제3 및 제4 접속 면을 연결하는 제2 둘레 면을 포함한다.
이때, 제3 및 제4 접속 단자(143, 144)가 절연체인 경우 상기 제3 접속 면, 제4 접속 면 및 제2 둘레 면에 도체층이 형성될 수 있다.
또한, 제3 및 제4 접속 단자(143, 144)는 커패시터 바디(110)의 제1면 측에서, 제2 밴드부(132b)의 일부를 덮도록 형성되고, Y방향으로 둘 사이에는 갭(152)이 마련되어 서로 이격되게 배치된다.
도 6을 보면, 커패시터 바디(110)에서 Y 방향의 중앙부는 커패시터 바디(110)의 폭 방향의 최대 진동 변위 영역이다.
본 실시 예의 경우, Y 방향의 최대 진동 변위 영역 중 하나가 갭(152)으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 제2 외부 전극(132)의 제2 밴드부(132b)를 통해 기판으로 전달되는 진동의 양을 저감할 수 있다.
이러한 제3 및 제4 접속 단자(143, 144)는 제3 및 제4 절개부(163, 164)를 각각 가진다.
본 실시 형태에서, 제3 및 제4 절개부(163, 164)는 제3 및 제4 접속 단자(143, 144)에서 커패시터 바디(110)의 내측 중앙을 향하는 모서리에 각각 마련될 수 있으며, 이에 제3 및 제4 접속 단자(143, 144)는 대체로 L자 형상으로 이루어질 수 있다.
이와 같이 구성된 제1 내지 제4 접속 단자(141, 142, 143, 144)는 적층형 전자 부품(100)을 기판에 실장할 때, 적층형 전자 부품(100)과 기판을 소정 거리 이격시켜 커패시터 바디(110)로부터 기판으로 전달되는 압전 진동을 저감시킬 수 있고, 접속 단자의 탄성 변형을 이용하여 압전 진동을 흡수할 수 있어서 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 커패시터 바디(110)의 실장 면인 제1 면(1) 측으로 제1 밴드부(131b)의 하측에 제1 및 제2 접속 단자(141, 142))가 서로 이격된 갭(151)과 제1 및 제2 절개부(161, 162)가 솔더 포켓이 되고, 제2 밴드부(132b)의 하측에 제3 및 제4 접속 단자(143, 144)가 서로 이격된 갭(152)과 제3 및 제4 절개부(163, 164)가 솔더 포켓이 될 수 있다.
이에 상기 솔더 포켓들이 솔더 수용부로서의 역할을 하여 기판에 실장시 커패시터 바디(110)의 제2 면(2)을 향하는 솔더 필렛의 형성을 억제하여 어쿠스틱 노이즈를 저감시킬 수 있다.
한편, 제1 접속 단자(141)와 제3 접속 단자(143)는 X 방향으로 서로 이격되어 있기 때문에 그 사이에 갭이 형성되는 것이고, 제2 접속 단자(142)와 제4 접속 단자(144)는 X 방향으로 서로 이격되어 있기 때문에 그 사이에 갭이 형성되는 것으로 볼 수 있다.
도 6을 보면, 커패시터 바디(110)에서 X 방향의 중앙부는 커패시터 바디(110)의 길이 방향의 최대 진동 변위 영역이다.
본 실시 예의 경우, X 방향의 최대 진동 변위 영역들이 갭으로 되어 접속 단자가 형성되지 않기 때문에 기판에 실장시 기판으로 전달되는 진동의 양을 저감할 수 있고, 이에 어쿠스틱 노이즈를 더 저감시킬 수 있다.
또한, 본 실시 예에서, 제1 및 제2 접속 단자(141, 142)는 제1 밴드부(131b) 상에 제1 접속부(131a)로부터 이격되게 배치되고, 제3 및 제4 접속 단자(143, 144)는 제2 밴드부(132b) 상에 제2 접속부(132a)로부터 이격되게 배치될 수 있다.
이에, 제1 밴드부(131b) 하측에서 커패시터 바디(110)의 제3 면(3), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 스페이스부가 마련되고, 이 스페이스부는 또 다른 솔더 포켓이 될 수 있다.
또한, 제2 밴드부(132b) 하측에서 커패시터 바디(110)의 제4 면(4), 제5 면(5) 및 제6 면(6)과 대응되는 방향을 향해 개방되는 스페이스부가 마련되고, 이 스페이스부는 또 다른 솔더 포켓이 될 수 있다.
한편, 제1 내지 제4 접속 단자(141, 142, 143, 144)는 필요시 도금층을 포함할 수 있다.
상기 도금층은 제1 내지 제4 접속 단자(141, 142, 143, 144) 상에 형성되는 니켈(Ni) 도금층과, 상기 니켈 도금층 상에 형성되는 주석(Sn) 도금층을 포함할 수 있다.
도 7을 참조하면, 제1 내지 제4 접속 단자(141', 142', 143', 144')의 모서리는 일정 각도(θ)를 가지는 경사 면(141a, 142a, 143a, 144a)으로 형성될 수 있다.
이때, 경사 면(141a, 142a, 143a, 144a)은 제1 및 제2 밴드부(131b, 132b)의 하면에 스페이스부를 더 많이 확보할 수 있도록 하여, 기판에 실장시 솔더가 채워지는 솔더 포켓을 추가할 수 있으며, 이에 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있다.
도 8을 참조하면, 제1 및 제2 접속 단자(141", 142")의 제1 및 제2 절개부(161', 162')는 커패시터 바디(110)의 제3 면(3)을 향하도록 마련되고, 제3 및 제4 접속 단자(143", 144")의 제3 및 제4 절개부(163', 164')는 커패시터 바디(110)의 제4 면(4)을 향하도록 마련될 수 있다.
이와 같이 제1 내지 제4 절개부(161', 162', 163', 164')가 커패시터 바디(110)의 바깥쪽을 향하도록 하면, 기판에 실장시 솔더가 보다 효과적으로 가두어짐으로써 솔더 필렛의 높이를 더 감소시켜 결과적으로 어쿠스틱 노이즈의 저감 효과를 더 향상시킬 수 있다.
도면부호 151'는 제1 접속 단자(141")와 제2 접속 단자(142")의 갭을 나타내고, 도면부호 152'는 제3 접속 단자(143")와 제4 접속 단자(144")를 나타낸다.
적층형 전자 부품(100)이 기판(210)에 실장된 상태에서 적층형 전자 부품(100)에 형성된 제1 및 제2 외부 전극(131, 132)에 극성이 다른 전압이 인가되면, 유전체층(111)의 역압전성 효과(Inverse piezoelectric effect)에 의해 커패시터 바디(110)는 두께 방향으로 팽창과 수축을 하게 되고, 제1 및 제2 외부 전극(131, 132)의 양 단부는 포아송 효과(Poisson effect)에 의해 커패시터 바디(110)의 Z 방향의 팽창 및 수축과는 반대로 수축 및 팽창을 하게 된다.
이러한 수축과 팽창은 진동을 발생시키게 된다.
또한, 상기 진동은 제 1 및 제2 외부 전극(131, 132)으로부터 기판(210)에 전달되고, 이에 기판(210)으로부터 음향이 방사되어 어쿠스틱 노이즈가 되는 것이다.
도 9는 도 1의 적층형 전자 부품이 기판에 실장된 상태를 개략적으로 도시한 측면도이다.
도 9를 참조하면, 본 실시 형태에 따른 적층형 전자 부품의 실장 기판은 일면에 제1 및 제2 전극 패드(221, 222)를 가지는 기판(210)과 기판(210)의 상면에서 제1 및 제2 접속 단자(141, 142)가 제1 전극 패드(221) 상에 접속되고 제3 및 제4 접속 단자(143, 144)가 제2 전극 패드(222) 상에 접속되도록 실장되는 적층형 전자 부품(100)을 포함한다.
이때, 본 실시 형태에서는, 적층형 전자 부품(100)은 솔더(231, 232)에 의해 기판(210)에 실장되는 것으로 도시하여 설명하고 있지만, 필요시 솔더 대신에 도전성 페이스트를 사용할 수 있다.
본 실시 형태에 따르면, 적층형 전자 부품(100)의 제1 및 제2 외부 전극(131, 132)을 통해 기판으로 전달되는 압전 진동이 제1 내지 제4 접속 단자(141, 142, 143, 144)의 탄성 변형을 통해 흡수됨으로써 어쿠스틱 노이즈를 저감시킬 수 있다.
또한, 제1 내지 제4 접속 단자(141, 14, 143, 144)의 제1 내지 제4 절개부(161, 162, 163, 164)에 의해 각각 마련되는 솔더 포켓에 솔더(231, 232)가 보다 효과적으로 가두어지게 되고, 이에 커패시터 바디(110)의 제2 면을 향한 솔더 필렛(Solder Fillet)의 형성을 억제할 수 있다.
또한, 접속 단자들이 서로 이격되어 커패시터 바디의 폭 방향 및 길이 방향의 최대 진동 변위 영역에 갭이 마련되므로, 적층형 전자 부품(100)의 압전 진동 전달 경로를 효과적으로 차단하여 적층형 전자 부품(100)의 어쿠스틱 노이즈 저감 효과를 크게 향상시킬 수 있다.
또한, 본 실시 형태에 따르면, 상기 어쿠스틱 노이즈 감소 구조에 의해, 적층형 전자 부품의 20kHz 이내의 가청 주파수에서 적층형 전자 부품의 압전 진동이 기판으로 전달되는 진동량을 효과적으로 억제할 수 있다.
따라서, 적층형 전자 부품의 고주파 진동을 저감하여 IT 또는 산업/전장 분야에서 전자 부품의 20kHz 이상의 고주파 진동에 의해 문제가 될 수 있는 센서류의 오작동을 방지하고, 센서류의 장시간 진동에 의한 내부피로 축적을 억제할 수 있다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100: 적층형 전자 부품
110: 커패시터 바디
111: 유전체층
121, 122: 제1 및 제2 내부 전극
131, 132: 제1 및 제2 외부 전극
131a, 132a: 제1 및 제2 접속부
131b, 132b: 제1 및 제2 밴드부
141, 142, 143, 144: 제1 내지 제4 접속 단자
151, 152: 갭
161, 162, 163, 164: 제1 내지 제4 절개부
210: 기판
221, 222: 제1 및 제2 전극 패드
231, 232: 솔더

Claims (7)

  1. 복수의 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 복수의 제1 및 제2 내부 전극을 포함하고, 서로 대향하는 제1 및 제2 면, 제1 및 제2 면과 연결되고 서로 대향하는 제3 및 제4 면, 제1 및 제2 면과 연결되고 제3 및 제4 면과 연결되고 서로 대향하는 제5 및 제6 면을 포함하며, 상기 제1 및 제2 내부 전극의 일단이 제3 및 제4 면을 통해 각각 노출되는 커패시터 바디;
    상기 커패시터 바디의 제3 및 제4 면에 각각 배치되는 제1 및 제2 접속부와, 상기 제1 및 제2 접속부에서 상기 커패시터 바디의 제1 면의 일부까지 연장되는 제1 및 제2 밴드부를 각각 포함하는 제1 및 제2 외부 전극;
    상기 커패시터 바디의 제1 면 측에서 상기 제1 밴드부와 접속되도록 배치되고, 제1 및 제2 절개부를 각각 가지는 제1 및 제2 접속 단자; 및
    상기 커패시터 바디의 제1 면 측에서 상기 제2 밴드부와 접속되도록 배치되고, 제3 및 제4 절개부를 각각 가지는 제3 및 제4 접속 단자; 를 포함하고,
    상기 제1 내지 제4 접속 단자 사이에는 상기 커패시터 바디의 길이 방향 및 폭 방향의 최대 진동 변위 영역과 접촉되지 않도록 갭(gap)이 마련되는 적층형 전자 부품.
  2. 제1항에 있어서,
    상기 제1 내지 제4 절개부가 상기 커패시터 바디의 내측 중앙을 향하는 모서리에 각각 마련되는 적층형 전자 부품.
  3. 제1항에 있어서,
    상기 제1 및 제2 절개부가 상기 커패시터 바디의 제3 면을 향하도록 마련되고,
    상기 제3 및 제4 절개부가 상기 커패시터 바디의 제4 면을 향하도록 마련되는 적층형 전자 부품.
  4. 제1항에 있어서,
    상기 제1 내지 제4 접속 단자의 모서리가 경사 면으로 형성되는 적층형 전자 부품.
  5. 제1항에 있어서,
    상기 제1 내지 제4 접속 단자가 도체로 이루어지는 적층형 전자 부품.
  6. 제1항에 있어서,
    상기 제1 내지 제4 접속 단자는 절연체로 이루어지고, 표면에 도체층이 형성되는 적층형 전자 부품.
  7. 일면에 제1 및 제2 전극 패드를 가지는 기판; 및
    상기 제1 전극 패드 상에 제1 및 제2 접속 단자가 접속되고 상기 제2 전극 패드 상에 제3 및 제4 접속 단자가 접속되도록 실장되는 제1항 내지 제6항 중 어느 한 항의 적층형 전자 부품; 을 포함하는 적층형 전자 부품의 실장 기판.
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