KR20200000096A - 반도체 패키지 - Google Patents

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Abstract

본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면에 위치한 복수의 연결 패드와 상기 복수의 연결 패드와 연결된 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 연결된 접속 전극을 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;와. 상기 연결 부재의 제2 면에 배치된 패시베이션층;과, 상기 패시베이션층 상에 배치된 복수의 UBM(Under Bump Metallurgy) 패드;와. 상기 패시베이션층을 관통하며, 상기 복수의 UBM 패드와 상기 복수의 연결 패드를 각각 연결하는 복수의 UBM 비아;와, 상기 복수의 UBM 패드 상에 각각 배치되는 복수의 전기연결 구조체;를 포함하며, 상기 복수의 UBM 패드는, 적층 방향으로 상기 반도체 칩에 중첩된 영역에 위치한 제1 UBM 패드와, 상기 중첩된 영역의 외측에 위치한 제2 UBM 패드를 포함하며. 상기 복수의 연결 패드는 상기 제1 UBM 패드에 관련된 제1 연결 패드와 상기 제2 UBM 패드에 관련된 제2 연결 패드를 포함하며, 상기 제1 연결 패드는 관련된 제1 UBM 패드가 적층방향으로 중첩되면서 상기 관련된 제1 UBM 패드의 면적보다 큰 면적을 가지며, 상기 제2 연결 패드의 면적보다도 큰 면적을 갖는 반도체 패키지를 제공한다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
최근에 경박 단소화를 이루고자 하는 패키징(Packaging) 기술이 활발히 연구되고 있으나, 제조공정 또는 사용 환경에서의 열싸이클 또는 충격 신뢰성(Reliability) 등이 매우 중요하다.
특히, 이러한 신뢰성 문제로는 이종 재료간의 접점에서 집중적으로 발생될 수 있다. 도전성 범프와 같은 전기연결 구조체과 그 주위로부터 발생되는 크랙이 대표적이며, 이러한 크랙은 재배선층이 구비된 연결 부재로 전파되어 반도체 패키지의 신뢰성을 크게 저하시킬 수 있다.
본 개시의 해결하고자 하는 과제들 중 하나는 전기연결 구조체 및/또는 UBM층 주위로부터 발생되는 크랙에 의한 신뢰성 저하를 저감시킬 수 있는 반도체 패키지를 제공하는데 있다.
본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면에 위치한 복수의 연결 패드와 상기 복수의 연결 패드와 연결된 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 연결된 접속 전극을 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;와. 상기 연결 부재의 제2 면에 배치된 패시베이션층;과, 상기 패시베이션층 상에 배치된 복수의 UBM(Under Bump Metallurgy) 패드;와. 상기 패시베이션층을 관통하며, 상기 복수의 UBM 패드와 상기 복수의 연결 패드를 각각 연결하는 복수의 UBM 비아;와, 상기 복수의 UBM 패드 상에 각각 배치되는 복수의 전기연결 구조체;를 포함하며, 상기 복수의 UBM 패드는, 적층 방향으로 상기 반도체 칩에 중첩된 영역에 위치한 제1 UBM 패드와, 상기 중첩된 영역의 외측에 위치한 제2 UBM 패드를 포함하며. 상기 복수의 연결 패드는 상기 제1 UBM 패드에 관련된 제1 연결 패드와 상기 제2 UBM 패드에 관련된 제2 연결 패드를 포함하며, 상기 제1 연결 패드는 관련된 제1 UBM 패드가 적층방향으로 중첩되면서 상기 관련된 제1 UBM 패드의 면적보다 큰 면적을 가지며, 상기 제2 연결 패드의 면적보다도 큰 면적을 갖는 반도체 패키지를 제공한다.
본 개시에 따른 일 실시예는, 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면에 위치한 복수의 연결 패드와 상기 복수의 연결 패드에 연결된 재배선층을 포함하는 연결 부재;와, 상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 연결된 접속 전극을 갖는 반도체 칩;과, 상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;와, 상기 연결 부재의 제2 면에 배치된 절연층;과, 상기 절연층 상에 배치되며 상기 연결 패드에 전기적으로 연결되는 복수의 UBM 층;과, 상기 복수의 UBM층 상에 각각 배치되는 복수의 전기연결 구조체;를 포함하며, 상기 복수의 연결 패드 각각은 관련된 UBM 층이 적층방향으로 중첩되면서 상기 관련된 UBM 층의 면적보다 큰 면적을 가지며, 상기 복수의 UBM 층은, 적층 방향으로 상기 반도체 칩에 중첩된 영역에 위치한 제1 UBM 층과 상기 중첩된 영역의 외측에 위치한 제2 UBM 층을 포함하며. 상기 복수의 연결 패드는 상기 제1 UBM 층에 관련된 제1 연결 패드와 상기 제2 UBM 층에 관련된 제2 연결 패드를 포함하며, 상기 제1 연결 패드는 상기 제2 연결 패드의 면적보다 큰 면적을 갖는 반도체 패키지를 제공한다.
본 개시의 여러 효과들 중 하나는 팬-인 영역에 위치한 연결 패드의 면적을 확장시킴으로써, UBM 패드(또는 UBM 층)와 전기연결 구조체와 페시베이션층의 삼중 접촉점에서 발생되는 크랙이 재배선층으로 전파되는 것을 차단할 수 있다. 그 결과, 반도체 패키지의 열적 신뢰성을 크게 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시예를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 10은 본 개시의 일 실시예에 따른 반도체 패키지에서의 크랙 전파를 방지하는 원리를 설명하는 개략도이다.
도 11a 및 도 11b는 각각 본 개시의 일 실시예에 따른 반도체 패키지의 일부 영역을 확대하여 나타내는 단면도이다.
도 12는 도 10a에 도시된 반도체 패키지의 일부 영역을 나타내는 평면도이다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 14는 도 13에 도시된 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 15는 도 13에 도시된 반도체 패키지의 일부 영역을 확대하여 나타내는 단면도이다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이다.
도 17은 도 16에 도시된 반도체 패키지의 일부 영역을 확대하여 나타내는 단면도이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 1을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동 부품 등이 포함될 수 있다. 또한, 기타 부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 2를 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 반도체 패키지(100)는, 예를 들면, 그 중 어플리케이션 프로세서일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체 칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체 칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체 칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체 칩의 스케일보다 훨씬 크다. 따라서, 반도체 칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 첨부된 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3은 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이며, 도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 3 및 도 4를 참조하면, 반도체 칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체 칩(2220) 상에 반도체 칩(2220)의 사이즈에 맞춰 연결 부재(2240)를 형성한다. 연결 부재(2240)는 반도체 칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선 패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결 부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프 금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체 칩(2220), 연결 부재(2240), 패시베이션층(2250), 및 언더범프 금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체 칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지 형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체 칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체 칩이나 크기가 작은 반도체 칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체 칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이며, 도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 5 및 도 6을 참조하면, 팬-인 반도체 패키지(2200)는 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 저융점 금속 또는 합금볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 봉합재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체 칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도이다.
도 7을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체 칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체 칩(2120)의 접속패드(2122)가 연결 부재(2140)에 의하여 반도체 칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결 부재(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프 금속층(2160)이 더 형성될 수 있다. 언더범프 금속층(2160) 상에는 저융점 금속 또는 합금볼(2170)이 더 형성될 수 있다. 반도체 칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결 부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
본 제조 공정은 반도체 칩(2120)의 외측에 봉합재(2130)를 형성한 후에 연결 부재(2140)가 형성될 수 있다. 이 경우에, 연결 부재(2140)는 반도체 칩(2120)을 봉합한 후에 실행되므로, 재배선층과 연결되는 비아(2143)는 반도체 칩(2120)에 가까울수록 작은 폭을 갖도록 형성될 수 있다(확대영역 참조).
이와 같이, 팬-아웃 반도체 패키지는 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체 칩의 I/O 단자를 모두 반도체 칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩 상에 형성된 연결 부재를 통하여 반도체 칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체 칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 8을 참조하면, 팬-아웃 반도체 패키지(2100)는 저융점 금속 또는 합금볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체 칩(2120) 상에 반도체 칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결 부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체 칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체 칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하, 첨부된 도면을 참조하여 본 개시의 다양한 실시예를 상세히 설명한다.
도 9는 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이며, 도 10a 및 도 10b는 각각 본 개시의 일 실시예에 따른 반도체 패키지의 일부 영역을 확대하여 나타내는 단면도이다.
도 9를 참조하면, 본 실시예에 따른 반도체 패키지(100)는, 서로 반대에 위치한 제1 면(140A)과 제2 면(140B)을 가지며 재배선층(redistribution layer, RDL)(145)을 포함하는 연결 부재(140)와, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 재배선층(145)과 연결된 접속 전극(120P)을 갖는 반도체 칩(120)과, 상기 연결 부재(140)의 제1 면(140A)에 배치되며 상기 반도체 칩(120)을 봉합하는 봉합재(130)를 포함한다.
상기 연결 부재(140)는 절연 부재(141)와 절연 부재(141)에 형성된 재배선층(145)을 포함한다. 상기 재배선층(145)은 재배선 패턴(142)과, 상기 재배선 패턴(142)과 접속 패드(143) 또는 인접한 다른 재배선 패턴(142)을 연결하는 재배선 비아(143)를 포함한다.
본 실시예에 채용된 재배선층(145)은 절연 부재(141)에서 서로 다른 3개의 레벨에 위치한 3층 구조로 예시되어 있으나, 단일 또는 다른 수의 층 구조을 포함할 수 있다. 재배선층(145)은 재배선 비아(143)를 통해 반도체 칩(120)의 접속 패드(120P)(또는 다른 실시예에 따라 지지 부재의 배선 구조)와 직접 연결될 수 있다.
상기 연결 부재(140)는 상기 제2 면(140B)에 위치하며 상기 재배선층(145)에 연결된 복수의 연결 패드(142P)를 포함한다. 상기 반도체 패키지(100)는, 상기 연결 부재(140)의 제2 면(140B)에 배치된 패시베이션층(150)과, 상기 패시베이션층(150)에는 복수의 연결 패드(142P)와 연결된 UBM(Under Bump Metallurgy)층(160)을 포함한다. 본 실시예에 채용된 UBM층(160)은 상기 패시베이션층(150) 상에 배치된 복수의 UBM 패드(162)와, 상기 패시베이션층(150)을 관통하여 상기 복수의 UBM 패드(162)와 상기 복수의 연결 패드(142P)를 각각 연결하는 복수의 UBM 비아(163)를 포함할 수 있다. 상기 복수의 연결 패드(142P)는 복수의 UBM 패드(162)와 대응되는 위치에 대응되는 형상을 가질 수 있다.
또한, 상기 복수의 UBM 패드(162) 상에 각각 복수의 전기연결 구조체(170)가 배치될 수 있다. 반도체 패키지(100)는 전기연결 구조체(170)를 이용하여 메인 보드와 같은 기판의 패드에 실장될 수 있다. 여기서, UBM 층(160)은 전기연결 구조체(170)와 재배선층(145) 사이의 열충격으로 인한 전기연결 구조체(170)의 크랙 발생을 억제하여 신뢰성을 개선할 수 있다.
이러한 구조에도 불구하고, 반도체 패키지에서 다양한 재료의 구성요소가 사용되므로, 이종 재료 간의 열팽창 계수의 차이로 의해 열응력이 발생할 수 있다. 이러한 열응력은 이종 재료 간의 계면 박리(delamination) 또는 크랙(crack)과 같은 불량 원인이 될 수 있다. 특히, UBM 층(160) 주위에서 이러한 열응력 문제가 심각해질 수 있다.
구체적으로, 도 10에 도시된 바와 같이, UBM 층(160)은 그 에지에서 서로 다른 물질로 구성된 패시베이션층(150)과 전기연결 구조체(170)와 접속되는 접촉점인 삼중점(TP)이 존재할 수 있다. 온도의 변화로 인해 발생되는 열응력은 UBM 층(160), 패시베이션층(150) 및 전기연결 구조체(170)의 삼중점(TP)에 집중되고 그 결과 크랙(C)이 발생되기 쉽다. 삼중점(TP)으로부터 발생된 크랙(C)은 패시베이션층(150)을 따라 연결 부재(140)로 전파되어 재배선층(145)을 손상시킬 수 있으며, 그 결과 치명적인 불량을 유발할 수 있다.
이와 같이, 본 발명자는 UBM 층(160)에 인접한 삼중점(TP)으로부터 발생되는 크랙(C)이 재배선층(145)을 손상시키는 것을 방지하기 위해서 연결 패드(142P)를 충분한 크기로 확장시키는 방안을 제안한다. 도 10에 도시된 바와 같이, 연결 패드(142P)는 적층방향으로 중첩된 UBM 층(160)(특히, UBM 패드(162)을 "d "만큼 확장시킬 경우에 적층방향으로 전파되는 크랙(C)을 차단할 수 있다.
크랙의 전파를 차단하는 관점에서, 연결 패드(142P)를 더 큰 면적을 갖도록 확장하여 설계하는 것이 바람직하나, 이러한 확장은 인접한 다른 회로(예, 인접한 연결 패드)에 의해 제한될 수 있다. 따라서, 본 발명자는 상대적으로 큰 열응력이 발생될 수 있는 영역에 특정하고, 이러한 영역에 한하여 연결 패드(142P)의 충분한 확장을 선택적으로 허용하는 방안을 제안한다.
구체적으로, 도 9에 도시된 바와 같이, 상기 UBM층(160) 및 상기 전기연결 구조체(170)의 일부는 상기 반도체 칩(150)과 중첩되는 팬-인(fan-in) 영역(FI)에 위치하고, 상기 UBM층(160) 및 상기 전기연결 구조체(170)의 다른 일부는 팬-아웃 영역(FO)에 배치될 수 있다.
애플리케이션 프로세서(AP)와 같은 반도체 칩(120)은 발열원으로 작용하므로, 반도체 칩(120)과 인접한 팬-인 영역(FI)은 열팽창 계수의 차이로 인한 응력에 팬-아웃 영역(FO)보다 크게 노출될 수 있다.
도 11a 및 도 11b는 각각 본 개시의 일 실시예에 따른 반도체 패키지의 팬-인 영역("A")과 팬-아웃 영역("B")을 각각 확대하여 나타내는 단면도이다.
도 9와 함께, 도 11a 및 도 11b을 참조하면, 상기 복수의 UBM 패드(163)는, 적층 방향으로 상기 반도체 칩(120)에 중첩된 영역, 즉 팬-인 영역(FI)에 위치한 제1 UBM 층(160-1)과, 상기 중첩된 영역의 외측 영역, 즉 팬-아웃 영역(FO)에 위치한 제2 UBM 층(160-2)을 포함할 수 있다. 상기 제1 및 제2 UBM 층(160-1,160-2)은 각각 제1 및 제2 UBM 패드(162-1,162-2)와, 제1 및 제2 UBM 비아(163-1,163-2)를 포함한다.
상기 복수의 연결 패드(142P)는 상기 제1 UBM 패드(163-1)에 관련된 제1 연결 패드(142P-1)와 상기 제2 UBM 패드(163-2)에 관련된 제2 연결 패드(142P-2)를 포함할 수 있다. 본 명세서에서, UBM 패드에 "관련된(associated)" 연결 패드는 특정 UBM 패드와 중첩되어 연결된 연결 패드를 지칭하는 표현으로 사용된다.
발열원인 반도체 칩(120)에 인접하여 열응력의 영향에 크게 노출되는 팬-인 영역(FI)에서, 도 12에 도시된 바와 같이, 상기 제1 연결 패드(142-1)는 관련된 제1 UBM 패드(162-1)가 적층방향으로 중첩되면서 제1 확장폭(d1)만큼 상기 관련된 제1 UBM 패드(162-1)의 면적보다 큰 면적을 가질 수 있다.
또한, 상기 제1 연결 패드(142-1)의 면적은 제2 확장폭(d2<d1)만큼 상기 제2 연결 패드(142-2)의 면적보다도 클 수 있다.
이와 같이, 제1 연결 패드(142-1)를 선별적으로 충분한 면적을 갖도록 형성함으로써 팬-인 영역(FI)에서 상대적으로 쉽게 발생되는 크랙을 더욱 효과적으로 차단할 수 있다. 상기 제1 연결 패드(142-1)의 제1 확장폭(d1)은 상기 관련된 제1 UBM 패드(162-1)와 중첩된 영역의 경계로부터 확장된 반경(radius) 요소로 정의될 수 있으며, 적어도 20㎛일 수 있다.
상기 제1 연결 패드(142-1)의 확장 정도는 그 주위의 다른 재배선층(145)의 설계에 따라 달라질 수 있다. 예를 들어, 인접한 제1 연결 패드 사이에 다른 재배선층(145)(특히, 재배선 패턴(142))의 배치 여부에 따라 상기 제1 연결 패드(142-1)의 확장 범위를 한정할 수 있다.
인접한 제1 연결 패드(142P-1)의 사이에 상기 재배선층(145)이 배치된 경우에, 상기 제1 연결 패드(142P-1)의 직경(Da)은 상기 관련된 제1 UBM 패드(162-1)의 직경(Db)에 대해 1.4∼1.75 배일 수 있다(도 12 참조).
이와 달리, 인접한 제1 연결 패드(142P-1)의 사이에 상기 재배선층(145)이 배치되지 않은 경우에, 상기 제1 연결 패드(142P-1)의 직경(Da)은 상기 관련된 제1 UBM 패드(162-1)의 직경(Db)에 대해 1.5∼2배일 수 있다(도 12 참조)
이하, 본 실시예에 따른 반도체 패키지의 각 구성요소를 더욱 상세하게 설명한다.
연결 부재(140)는 앞서 설명한 바와 같이, 절연 부재(141)와 상기 절연 부재(141)에 형성된 재배선층(145)을 포함할 수 있다. 예를 들어, 상기 절연 부재(141)는 상술된 절연성 수지 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 감광성 물질을 사용하는 경우에, 상기 절연층(141)은 보다 얇게 형성될 수 있으며, 보다 용이하게 재배선 비아(143)의 미세한 피치를 달성할 수 있다. 예를 들어, 상기 절연 부재(141)를 구성하는 각 절연층은 재배선 패턴(142)을 제외한 패턴 사이의 두께가 약 1㎛ 내지 약 10㎛이 될 수 있다.
재배선 패턴(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 재배선 패턴(142)은 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함할 수 있다. 또한, 비아패드 패턴, 전기연결 구조체 패드 패턴 등을 포함할 수 있다. 예를 들어, 재배선 패턴(142)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금과 같은 도전성 물질을 포함할 수 있다. 예를 들어, 재배선 패턴(142)의 두께는 약 0.5㎛ 내지 약 15㎛ 정도일 수 있다.
재배선 비아(143)은 다른 레벨에 위치한 요소(예, 전도성 트레이스와 재배선패턴들 또는 다른 절연층의 재배선 패턴들을 수직방향으로 연결하는 요소(층간 연결 요소)로 사용된다. 예를 들어, 재배선 비아(143)는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti) 또는 이들의 합금 등의 도전성 물질을 포함할 수 있다.
재배선 비아(143)는 도전성 물질로 완전히 충전되거나, 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 예를 들어, 재배선 비아(143)는 테이퍼 형상 또는 원통 형상과 같은 다양한 다른 형상을 가질 수 있다.
반도체 칩(120)의 수십 내지 수백개의 접속 패드(120P)가 재배선될 수 있으며, 전기연결 구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. UBM 층(160)은 전기연결 구조체(170)의 접속 신뢰성을 향상시켜 반도체 패키지(100)의 보드 레벨 신뢰성을 개선할 수 있다. UBM층(160)은 패시베이션층(150)에 배치되며 연결 부재(140)의 재배선 패턴(142)과 연결될 수 있다. 전기연결 구조체(170)는 반도체 패키지(100)를 외부와 물리적 및/또는 전기적으로 연결시킬 수 있다. 예를 들면, 반도체 패키지(100)는 전기연결 구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다.
전기연결 구조체(170)는 도전성 물질, 예를 들면, Sn-Al-Cu와 같은 저융점 합금으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 전기연결 구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결 구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 저융점 합금을 포함할 수 있다. 전기연결 구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다.
도 13은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이며, 도 14는 도 13에 도시된 반도체 패키지를 Ⅰ-Ⅰ' 선으로 절단하여 본 평면도이다.
도 13 및 도 14를 참조하면, 본 실시예에 따른 반도체 패키지(100A)는, 배선 구조를 갖는 지지 부재(110)를 갖는 점을 제외하고, 도 9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100A)는 반도체 칩(120)을 실장하기 위한 캐비티(110H)를 갖는 지지 부재(110)를 포함한다. 상기 지지 부재(110)는 연결 부재(140) 상에 배치되며 재배선층(145)과 연결된 배선 구조를 갖는다.
본 실시예에 채용된 지지 부재(110)는 연결 부재(140)와 접하는 일면을 갖는 제1 유전층(111a), 제1 유전층(111a)의 일면에 매립된 제1 배선층(112a), 제1 유전층(111a)의 타면에 배치된 제2 배선층(112b), 제1 유전층(111a)의 타면에 배치되어 제2 배선층(112b)을 덮는 제2 유전층(111b) 및 제2 유전층(111b) 상에 배치된 제3 배선층(112c)을 포함한다. 제1 내지 제3 배선층(112a,112b,112c)은 재배선층(145)에 의해 반도체 칩의 접속 패드(122)와도 전기적으로 연결될 수 있다.
제1 및 제2 배선층(112a,112b)과 제2 및 제3배선층(112b,112c)은 각각 제1 및 제2 유전층(111a,111b)을 관통하는 제1 및 제2 비아(113a,113b)를 통하여 전기적으로 각각 연결될 수 있다.
제1 배선층(112a)을 제1 유전층(111a) 내에 매립하는 경우, 제1 배선층(112a)의 두께에 의하여 발생하는 단차가 최소화되는 바, 연결 부재(140)의 절연거리가 일정해질 수 있다. 즉, 연결 부재(140)의 재배선 패턴(142)으로부터 제1 유전층(111a)의 하면까지의 거리와, 연결 부재(140)의 재배선 패턴(142)으로부터 반도체 칩(120)의 접속 패드(122)까지의 거리의 차이는, 제1 배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결 부재(140)의 고밀도 배선 설계가 용이할 수 있다.
지지 부재(110)의 제1 배선층(112a)의 하면은 반도체 칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 제1 배선층(112a)은 앞서 설명한 바와 같이, 유전층(111)의 내부로 리세스된다. 이와 같이, 제1 배선층(112a)이 제1 유전층(111a) 내부로 리세스되어 제1 유전층(111a)의 하면과 제1 배선층(112a)의 하면이 단차를 가지는 경우, 봉합재(130) 형성물질이 블리딩되어 제1 배선층(112a)을 오염시키는 것을 방지할 수도 있다.
제1 및 제2 유전층(111a,111b)의 재료는 절연물질을 포함하며, 예를 들어 절연물질은 에폭시 수지와 같은 열경화성 수지 또는 폴리이미드와 같은 열가소성 수지을 포함할 수 있다. 또는, 절연 물질은 무기 필러와 혼합되거나, 또는 무기필러와 함께 유리섬유와 같은 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT을 포함할 수 있다. 특정예에서는, PID 수지를 사용할 수도 있다.
열응력의 영향이 큰 팬-인 영역(FI)에서, 도 15에 도시된 바와 같이, 상기 제1 연결 패드(142-1)는 관련된 제1 UBM 패드(162-1)가 적층방향으로 중첩되면서 제1 확장폭(d1)만큼 상기 관련된 제1 UBM 패드(162-1)의 면적보다 큰 면적을 가질 수 있다. 앞서 설명한 바와 같이, 상기 제1 연결 패드(142-1)의 면적은 팬-아웃 영역(FO)에 위치한 제2 연결 패드의 면적보다도 클 수 있다.
도 15를 참조하면, 인접한 제1 연결 패드(142P-1)의 사이에 상기 재배선층(145)이 배치되지 않을 수 있으며, 상기 제1 연결 패드(142P-1)는 인접한 제1 연결 패드(142P-1)와의 간격(S)이 적어도 10㎛가 확보되도록 충분히 확장될 수 있다. 상기 제1 연결 패드(142P-1)의 직경은 이에 한정되지는 않으나, 상기 관련된 제1 UBM 패드(162-1)의 직경에 대해 1.4∼1.75 배일 수 있다.
도 16은 본 개시의 일 실시예에 따른 반도체 패키지를 나타내는 개략적인 단면도이며, 도 17은 도 16에 도시된 반도체 패키지의 일부 영역을 확대하여 나타내는 단면도이다.
도 16을 참조하면, 본 실시예에 따른 반도체 패키지(100B)는, 배선 구조를 갖는 지지 부재(110)를 갖는 점과 UBM 비아가 이중 비아로 형성된 점만을 제외하고, 도 9에 도시된 구조와 유사한 것으로 이해할 수 있다. 본 실시예의 구성요소에 대한 설명은 특별히 반대되는 설명이 없는 한, 도 9에 도시된 반도체 패키지(100)의 동일하거나 유사한 구성요소에 대한 설명을 참조할 수 있다.
본 실시예에 따른 반도체 패키지(100B)는 반도체 칩(120)을 실장하기 위한 캐비티(110H)를 갖는 지지 부재(110)를 포함한다. 상기 지지 부재(110)는 연결 부재(140) 상에 배치되며 재배선층(145)과 연결된 배선 구조를 갖는다.
본 실시예에 채용된 지지 부재(110)는, 제1 유전층(111a)과, 제1 유전층(111a)의 양면에 배치된 제1 배선층(112a) 및 제2 배선층(112b)과, 제1 절연층(112a) 상에 배치되며 제1 배선층(112a)을 덮는 제2 유전층(111b)과, 제2 유전층(111b) 상에 배치된 제3 배선층(112c)과, 제1 유전층(111a) 상에 배치되어 제2 배선층(112b)을 덮는 제3 유전층(111c)과, 제3 유전층(111c) 상에 배치된 제4 배선층(112d)을 포함한다. 제1 내지 제4 배선층(112a,112b,112c,112d)는 재배선층(145)을 통해서 반도체 칩(120)의 접속 패드(120P)와 전기적으로 연결될 수 있다.
지지 부재(110)가 더 많은 수의 제1 내지 제4 배선층(112a,112b,112c,112d)을 포함할 수 있으므로, 연결 부재(140)를 더욱 간소화할 수 있다. 따라서, 연결 부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
한편, 제1 내지 제4 배선층(112a,112b,112c,112d)은 제1 내지 제3 유전층(111a,111b,111c)을 각각 관통하는 제1 내지 제3 비아(113a,113b,113c)를 통하여 전기적으로 연결될 수 있다.
제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)보다 두께가 두꺼울 수 있다. 제1 유전층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2 유전층(111b) 및 제3 유전층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입될 수 있다. 제1 유전층(111a)은 제2 유전층(111b) 및 제3 유전층(111c)과 상이한 절연물질을 포함할 수 있다. 예를 들면, 제1 유전층(111a)은 심재, 필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2 유전층(111c) 및 제3 유전층(111c)은 필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다.
제1 유전층(111a)을 관통하는 제1 비아(113a)는 제2 및 제3 유전층(111b, 111c)을 관통하는 제2 및 제3 비아(113b, 113c)보다 직경이 클 수 있다.
지지 부재(110)의 제3 배선층(112c)의 하면은 반도체 칩(120)의 접속 패드(120P)의 하면보다 하측에 위치할 수 있다. 또한, 연결 부재(140)의 배선패턴(142)과 지지 부재(110)의 제3 배선층(112c) 사이의 거리는 연결부재(140)의 배선패턴(142)과 반도체 칩(120)의 접속패드(120P) 사이의 거리보다 작을 수 있다.
본 실시예와 같이, 제3 배선층(112c)이 제2 유전층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과로, 연결 부재(140)와 접할 수 있기 때문이다. 지지 부재(110)의 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 지지 부재(110)는 반도체 칩(120)의 두께에 대응하게 형성할 수 있는 바, 지지 부재(110) 내부에 형성된 제1 배선층(112a) 및 제2 배선층(112b)은 반도체 칩(120)의 활성면과 비활성면 사이 레벨에 배치될 수 있다.
도 17에 도시된 바와 같이, 본 실시예에 채용된 UBM 층(160)은 UBM 패드(162)와 관련 연결 패드(142P)를 연결하는 2개의 UBM 비아(163a,163b)를 포함할 수 있다. 다른 실시예에서, 각 UBM 층(160)의 UBM 비아(163)는 3개 이상의 복수개일 수도 있다.
본 실시예에서도, 반도체 칩(120)과 중첩된 팬-인 영역(FI)에 위치한 연결 패드(142)는 관련된 UBM 패드(162)가 적층방향으로 중첩되면서 제1 확장폭(d1)만큼 확장되어 관련된 UBM 패드(162)의 면적보다 큰 면적을 가질 수 있다. 상기 연결 패드(142P)의 폭(d1)은 20㎛ 이상일 수 있다. 상기 연결 패드(142P)는 관련된 UBM 패드의 직경보다 40% 이상 큰 직경을 가질 수 있다. 반면에, 팬-아웃 영역(FO)에 위치한 연결 패드(142P)는 제1 확장폭(d1)보다 작은 제2 확장폭(d2)만큼 연장되어, 팬-인 영역(FI)의 연결 패드(142P)의 면적보다도 작은 면적을 가질 수 있다.
팬-아웃 영역(FO)에서보다는 팬-인 영역(FI)에서 연결 패드(142P)를 충분히 확장시킬 수 있다. 이와 같이, 다른 열적 환경에 고려하여 연결 패드를 선별적으로 다르게 확장시킴으로써 제한된 설계면적 내에서 효과적으로 크랙 전파와 그에 따른 불량을 저감시킬 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다.
또한, "제1(first)" 또는 "제2(second)"와 같은 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (14)

  1. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면에 위치한 복수의 연결 패드와 상기 복수의 연결 패드와 연결된 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 연결된 접속 전극을 갖는 반도체 칩;
    상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 부재의 제2 면에 배치된 패시베이션층;
    상기 패시베이션층 상에 배치된 복수의 UBM(Under Bump Metallurgy) 패드;
    상기 패시베이션층을 관통하며, 상기 복수의 UBM 패드와 상기 복수의 연결 패드를 각각 연결하는 복수의 UBM 비아; 및
    상기 복수의 UBM 패드 상에 각각 배치되는 복수의 전기연결 구조체;를 포함하며,
    상기 복수의 UBM 패드는, 적층 방향으로 상기 반도체 칩에 중첩된 영역에 위치한 제1 UBM 패드와, 상기 중첩된 영역의 외측에 위치한 제2 UBM 패드를 포함하며. 상기 복수의 연결 패드는 상기 제1 UBM 패드에 관련된 제1 연결 패드와 상기 제2 UBM 패드에 관련된 제2 연결 패드를 포함하며,
    상기 제1 연결 패드는 관련된 제1 UBM 패드가 적층방향으로 중첩되면서 상기 관련된 제1 UBM 패드의 면적보다 큰 면적을 가지며, 상기 제2 연결 패드의 면적보다도 큰 면적을 갖는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1 연결 패드는 상기 관련된 제1 UBM 패드와 중첩된 영역의 경계로부터 적어도 20㎛ 더 확장된 영역을 갖는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제1 연결 패드는 상기 관련된 제1 UBM 패드의 직경보다 40% 이상 큰 직경을 갖는 반도체 패키지.
  4. 제1항에 있어서,
    인접한 제1 연결 패드와의 사이에 상기 재배선층이 배치된 경우에,
    상기 제1 연결 패드는 상기 관련된 제1 UBM 패드의 직경에 대해 1.4∼1.75배인 직경을 갖는 반도체 패키지.
  5. 제1항에 있어서,
    인접한 제1 연결 패드와의 사이에 상기 재배선층이 배치되지 않은 경우에,
    상기 제1 연결 패드는 상기 관련된 제1 UBM 패드의 직경에 대해 1.5∼2배인 직경을 갖는 반도체 패키지.
  6. 제1항에 있어서,
    상기 제1 연결 패드는 인접한 제1 연결 패드와의 간격이 적어도 10㎛가 되도록 배치되는 반도체 패키지.
  7. 제1항에 있어서,
    상기 제2 연결 패드는 관련된 제2 UBM 패드가 적층방향으로 중첩되면서 상기 관련된 제2 UBM 패드의 면적보다 큰 면적을 갖는 반도체 패키지.
  8. 제1항에 있어서,
    상기 전기연결 구조체는 상기 제1 UBM 패드와 상기 패시베이션층의 접촉점에 연결되도록 배치되는 반도체 패키지.
  9. 제8항에 있어서,
    상기 제1 UBM 패드에 관련된 제1 연결 패드는 상기 접촉점이 상기 적층 방향으로 중첩되는 영역을 갖는 반도체 패키지.
  10. 제1항에 있어서,
    상기 연결 부재는 절연 부재를 더 포함하며, 상기 재배선층은 상기 절연 부재의 다른 레벨에 위치한 복수의 재배선층을 포함하는 반도체 패키지.
  11. 제1항에 있어서,
    상기 복수의 UBM 비아는 하나의 UBM 패드에 2개 이상의 UBM 비아가 배치되는 반도체 패키지.
  12. 제1항에 있어서,
    상기 연결 부재의 제1 면 상에 배치되며, 상기 반도체 칩을 수용하는 캐비티를 갖는 지지 부재를 더 포함하는 반도체 패키지.
  13. 제12항에 있어서,
    상기 지지 부재는 그 상면 및 그 하면을 연결하는 배선 구조를 가지며, 상기 배선 구조는 상기 연결 부재의 재배선층과 연결되는 반도체 패키지.
  14. 서로 반대에 위치한 제1 면 및 제2 면을 가지며, 상기 제2 면에 위치한 복수의 연결 패드와 상기 복수의 연결 패드에 연결된 재배선층을 포함하는 연결 부재;
    상기 연결 부재의 제1 면에 배치되며 상기 재배선층과 연결된 접속 전극을 갖는 반도체 칩;
    상기 연결 부재의 제1 면에 배치되며 상기 반도체 칩을 봉합하는 봉합재;
    상기 연결 부재의 제2 면에 배치된 절연층;
    상기 절연층 상에 배치되며 상기 연결 패드에 전기적으로 연결되는 복수의 UBM 층; 및
    상기 복수의 UBM층 상에 각각 배치되는 복수의 전기연결 구조체;를 포함하며,
    상기 복수의 연결 패드 각각은 관련된 UBM 층이 적층방향으로 중첩되면서 상기 관련된 UBM 층의 면적보다 큰 면적을 가지며,
    상기 복수의 UBM 층은, 적층 방향으로 상기 반도체 칩에 중첩된 영역에 위치한 제1 UBM 층과 상기 중첩된 영역의 외측에 위치한 제2 UBM 층을 포함하며. 상기 복수의 연결 패드는 상기 제1 UBM 층에 관련된 제1 연결 패드와 상기 제2 UBM 층에 관련된 제2 연결 패드를 포함하며,
    상기 제1 연결 패드는 상기 제2 연결 패드의 면적보다 큰 면적을 갖는 반도체 패키지.
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