KR20190139745A - 반도체 디바이스 및 방법 - Google Patents

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KR20190139745A
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emitting diode
conductive
reflective structure
photosensitive
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첸-후아 유
켕-한 린
헝-주이 쿠오
후이-정 차이
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

일 실시형태에서, 방법은 발광 다이오드를 기판에 접속시키는 단계와, 상기 발광 다이오드를 감광성 밀봉재(photosensitive encapsulant)로 밀봉하는 단계와, 상기 발광 다이오드에 인접한 상기 감광성 밀봉재를 통해 제1 개구부를 형성하는 단계와, 상기 제1 개구부에 전도성 비아를 형성하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
<우선권 주장>
본 출원은 2018년 6월 8일에 출원한 미국 가특허출원 번호 제62/682,469호에 대해 우선권을 주장하며, 이 우선권 출원은 그 전체가 참조로써 본 명세서에 포함된다.
<배경>
반도체 산업은 다양한 전자 부품(예컨대, 트랜지스터, 다이오드, 레지스터, 커패시터 등)의 집적 밀도의 지속적인 개선으로 인해 급속한 성장이 계속되고 있다. 대부분의 경우, 집적 밀도의 개선은 최소 피처 사이즈의 되풀이된 축소로부터 유래되어, 더 많은 부품들이 주어진 면적 내에 집적될 수 있다. 최근에, 특히 전화기, 태블릿, 및 기타 휴대용 디바이스에서의 카메라의 수요가 증가함에 따라 점점 더 많은 애플리케이션에서 광학 피처가 반도체 디바이스와 통합되고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1 내지 도 18은 일부 예시적인 실시형태에 따른 레이저 디바이스를 형성하는 공정의 다양한 단면도를 도시한다.
도 19는 일부 실시형태에 따른 레이저 디바이스의 동작을 도시한다.
도 20 내지 도 22는 일부 다른 실시형태에 따른 레이저 디바이스를 형성하는 공정의 다양한 단면도를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
일부 실시형태에 따르면, 전도성 비아가 복수의 발광 다이오드 사이에 형성된다. 상측 구조가 하측 구조에 부착된다. 하측 구조는 예컨대 인터커넥트 구조를 포함할 수 있고, 그 위에 형성된 전도성 커넥터를 포함한다. 상측 구조는 복수의 발광 다이오드가 그리드 패턴으로 형성되어 있는 기판을 포함한다. 상측 구조의 각각의 발광 다이오드는 하측 구조의 각각의 전도성 커넥터에 접속된다. 상측 구조의 캐리어는 예컨대 에칭 공정에 의해 제거된다. 저온 폴리이미드(LTPI, low temperature polyimide) 등의 감광성 밀봉재(photosensitive encapsulant)가 발광 다이오드 주위에 그리고 발광 다이오드 상에 형성된다. 에칭 공정에 의해 감광성 밀봉재에 개구부가 형성되어 하측 구조의 하부 접속용 패드를 노출한다. 감광성 밀봉재를 현상하는 것이 아니라 에칭 공정에 의해 개구부를 형성함으로써 더 미세한 피치를 가진 개구부가 형성될 수 있다. 그런 다음, 개구부에 전도성 비아가 형성되어 하측 구조의 하부 접속용 패드에 접속된다. 이어서 전도성 라인이 형성되어 전도성 비아를 발광 다이오드에 접속시킬 수 있다. 발광 다이오드가 부착된 후에 전도성 비아를 형성함으로써, 전도성 비아의 붕괴 가능성을 줄일 수 있고, 보다 높은 종횡비의 보다 미세한 피치로 전도성 비아를 형성할 수 있다.
도 1 내지 도 3은 일부 예시적인 실시형태에 따른 제1 구조(100)를 형성하는 공정의 다양한 단면도를 도시한다. 제1 구조(100)는 복수의 발광 다이오드(104)(도 3 참조)가 형성되어 있는 캐리어 기판(102)을 포함한다.
도 1에서, 캐리어 기판(102)이 제공된다. 캐리어 기판(102)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예컨대, p타입 또는 n타입 도펀트로) 도핑되지 않을 수도 있다. 캐리어 기판(102)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예컨대 매립 산화물(buried oxide, BOX)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에 있어서, 캐리어 기판(102)의 반도체 재료는 실리콘, 게르마늄, 실리콘 탄화물, 갈륨 비소, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체, SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 포함하는 혼정 반도체, 또는 그 조합을 포함할 수 있다. 특정 실시형태에 있어서, 캐리어 기판(102)은 GaAs 기판이다.
또한, 제1 반사 구조(106)가 캐리어 기판(102) 상에 형성된다. 제1 반사 구조(106)는 유전체 또는 반도체 재료 등의 다층의 재료를 포함한다. 이들 층은 도핑되거나 도핑되지 않을 수 있다. 층은 화학적 기상 증착(CVD) 등의 적절한 퇴적 공정에 의해 퇴적될 수도 있고, 또는 적절한 에피택시 공정에 의해 성장할 수도 있다. 제1 반사 구조(106)는 상이한 굴절률을 가진 재료들의 교번층을 사용하여 광을 반사시키는 분포형 브래그 반사기(distributed Bragg reflector)일 수 있다. 일부 실시형태에 있어서, 제1 반사 구조(106)는 캐리어 기판(102)의 재료(예컨대, GaAs)의 도핑층과 비도핑층을 교대로 포함하며, 도핑층은 비도핑층과는 상이한 굴절률을 갖는다. 도펀트는 도핑층이 비도핑층과는 상이한 굴절률을 갖게 하는 임의의 도펀트일 수 있다. 일부 실시형태에서, 도펀트는 C 등의 p타입 도펀트이다. 일부 실시형태에서, 제1 반사 구조(106)의 도핑층은 약 1E-17 atoms/㎤ 내지 약 1E-18 atoms/㎤의 범위에 있는 도펀트 농도를 갖는다. 이에, 제1 반사 구조(106)가 최종 발광 다이오드(104)(도 3 참조) 내에 p타입 반사 영역을 형성할 수 있다. 제1 반사 구조(106)는 임의의 폭을 가질 수 있다. 일부 실시형태에서, 제1 반사 구조(106)는 약 14 ㎛의 폭을 갖는다.
또한, 발광 반도체 영역(108)이 제1 반사 구조(106) 상에 형성된다. 발광 반도체 영역(108)도 캐리어 기판(102)의 재료(예컨대, GaAs)의 도핑층을 포함한다. 발광 반도체 영역(108)은 p타입 영역과 n타입 영역을 가지며, 동작 중에 단일 공진 주파수에서 레이징(lase)하는 P-N 정션을 포함한다. p타입 영역은 붕소, 알루미늄, 갈륨, 인듐 등의 p타입 도펀트로 도핑될 수 있다. n타입 영역은 인, 비소 등의 n타입 도펀트로 도핑될 수 있다. 일부 실시형태에서는, p타입 영역이 n타입 영역 위에 형성된다. 발광 반도체 영역(108)의 n타입 영역은 제1 반사 구조(106)를 향해 발광하도록 제1 반사 구조(106)에 접속될 수 있다.
또한, 제2 반사 구조(110)가 발광 반도체 영역(108) 상에 형성된다. 발광 반도체 영역(108)의 p타입 영역은 제2 반사 구조(110)에 접속될 수 있다. 제2 반사 구조(110)는 유전체 또는 반도체 재료 등의 다층의 재료를 포함한다. 이들 층은 도핑되거나 도핑되지 않을 수 있다. 층은 화학적 기상 증착(CVD) 등의 적절한 퇴적 공정에 의해 퇴적될 수도 있고, 또는 적절한 에피택시 공정에 의해 성장할 수도 있다. 제2 반사 구조(110)는 상이한 굴절률을 가진 재료들의 교번층을 사용하여 광을 반사시키는 분포형 브래그 반사기일 수 있다. 일부 실시형태에 있어서, 제2 반사 구조(110)는 캐리어 기판(102)의 재료(예컨대, GaAs)의 도핑층과 비도핑층을 교대로 포함하며, 도핑층은 비도핑층과는 상이한 굴절률을 갖는다. 도펀트는 도핑층이 비도핑층과는 상이한 굴절률을 갖게 하는 임의의 도펀트일 수 있다. 일부 실시형태에서, 도펀트는 Si 등의 n타입 도펀트이다. 일부 실시형태에서, 제2 반사 구조(110)의 도핑층은 약 1E-17 atoms/㎤ 내지 약 1E-18 atoms/㎤의 범위에 있는 도펀트 농도를 갖는다. 이에, 제2 반사 구조(110)가 최종 발광 다이오드(104)(도 3 참조) 내에 n타입 반사 영역을 형성할 수 있다. 제2 반사 구조(110)의 도펀트는 제1 반사 구조(106)의 도펀트와는 상이한 도펀트일 수 있다. 제2 반사 구조(110)는 임의의 폭을 가질 수 있다. 일부 실시형태에서, 제2 반사 구조(110)는 약 13 ㎛의 폭을 갖는다.
반사 구조(106 및 110)는 발광 반도체 영역(108)의 광 강도를 높이는 것을 돕는 공진 캐비티(resonant cavity)를 형성한다. 반사 구조(106 및 110)는 상이한 반사율을 갖는데, 예를 들면 반사 구조(106 및 110)의 굴절률은 상이하다. 일부 실시형태에서는, 발광 반도체 영역(108)으로부터 레이저빔을 방출시키기 위해, 제1 반사 구조(106)는 제2 반사 구조(110)보다 낮은 반사율을 갖도록 형성된다. 반사 구조(106 및 110)의 굴절률은 반사 구조(106 및 110)의 전체 높이 및 전체 도핑량을 조정함으로써 달라질 수 있다. 예를 들어, 제1 반사 구조(106)의 높이(H1)는 제2 반사 구조(110)의 높이(H2)보다 낮을 수 있다. 일부 실시형태에서, 높이(H1)는 약 2 ㎛ 내지 약 4 ㎛의 범위에 있고(예컨대 약 3 ㎛), 높이(H2)는 약 5 ㎛ 내지 약 7 ㎛의 범위에 있다(예컨대 약 6 ㎛).
도 2에서, 컨택 패드(112)가 제2 반사 구조(110) 상에 형성된다. 컨택 패드(112)는 제2 반사 구조(110)에 물리적으로 그리고 전기적으로 접속됨에 따라 자체가 발광 반도체 영역(108)에 물리적으로 그리고 전기적으로 접속된다. 이에 컨택 패드(112)는 최종 발광 다이오드(104)(도 3 참조)의 n타입측에 접속된다. 컨택 패드(112)를 형성하기 위한 일례로서, 시드층이 제2 반사 구조(110) 위에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 물리적 기상 증착(PVD) 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 컨택 패드(112)에 대응한다. 패터닝은 포토레지스트를 관통하는 개구부를 형성하여 시드층을 노출시킨다. 포토레지스트의 개구부 내에 그리고 시드층의 노출 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출 부분은, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 컨택 패드(112)를 형성한다.
또한, 패시베이션층(114)이 컨택 패드(112)와 제2 반사 구조(110) 상에 형성된다. 패시베이션층(114)은 후속 처리 중에 제2 반사 구조(110)를 보호한다. 패시베이션층(114)은 실리콘 질화물 등의 질화물, 실리콘 산화물 등의 산화물 등일 수 있는 무기 재료로 형성될 수 있고, CVD 등의 퇴적 공정에 의해 형성될 수 있다. 패시베이션층(114)은 또한 폴리벤조옥사졸(PBO), 폴리이미드, 벤조시클로부텐(BCB) 등의 감광성 재료일 수 있는 폴리머로 형성될 수 있고, 스핀 코팅 등에 의해 형성될 수 있다.
또한, 언더범프 금속(UBM)(116)이 패시베이션층(114)의 개구부 상에 형성된다. UBM(116)을 형성하기 위한 일례로서, 패시베이션층(114)은 컨택 패드(112)를 노출하는 개구부를 갖도록 패터닝된다. 패터닝은, 패시베이션층(114)이 감광성 재료일 경우에는 패시베이션층(114)을 광에 노출시키는 공정, 또는 예컨대 이방성 에칭을 이용한 에칭 등의 조건에 맞는 공정에 의해 이루어질 수 있다. 패시베이션층(114)이 감광성 재료이면, 패시베이션층(114)은 노광 후에 현상될 수 있다. 시드층이 패시베이션층(114) 위에 그리고 개구부 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 UBM(116)에 대응한다. 패터닝은 포토레지스트를 관통하는 개구부를 형성하여 시드층을 노출시킨다. 포토레지스트의 개구부 내에 그리고 시드층의 노출 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출 부분은, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 UBM(116)를 형성한다.
도 3에서, 오목부(120)가 캐리어 기판(102) 내로 연장되어 형성된다. 오목부(120)는 패시베이션층(114), 제2 반사 구조(110), 발광 반도체 영역(108), 및 제1 반사 구조를 통해 연장되고, 오목부(120) 사이의 이들 피처의 잔여 부분이 발광 다이오드(104)를 형성한다. 오목부(120)는 예컨대 이방성 에칭을 이용하여, 조건에 맞는 에칭 공정에 의해 형성될 수 있다.
발광 다이오드(104)는 오목부(120)의 폭에 의해 결정되는, 피치(P1)만큼 이격되어 있다. 일부 실시형태에 있어서, 피치(P1)는 약 4 ㎛ 내지 약 7 ㎛의 범위에 있다. 또한, 발광 다이오드(104)는 테이퍼 형상(tapered shape)으로 형성된다. 제1 반사 구조(106)의 하측부는 하측폭(W1)을 갖고, 제2 반사 구조(110)의 상측부는 상측폭(W2)을 갖는다. 일부 실시형태에서, 하측폭(W1)은 약 13 ㎛ 내지 약 15 ㎛의 범위에 있고(예컨대 약 14 ㎛), 상측폭(W2)은 약 12 ㎛ 내지 약 14 ㎛의 범위에 있다.
또한, 불투명부(108B)가 발광 다이오드(104)의 발광 반도체 영역(108) 내에 형성된다. 불투명부(108B)는 평면에서 볼 때에 발광 반도체 영역(108)의 투명부(108A)의 둘레 주위로 연장된다. 불투명부(108B)는 발광 반도체 영역(108)으로부터의 광을 실질적으로 차단 또는 흡수하여, 광이 발광 다이오드(104)로부터 측 방향으로(예컨대 캐리어 기판(102)의 주 표면에 평행한 방향으로) 방출되지 않게 한다. 불투명부(108B)는 발광 반도체 영역(108)의 산화된 재료를 포함하고, 급속 열 산화(RTO) 공정, 화학적 산화 공정, 산소 함유 분위기에서 수행되는 급속 열 어닐링(RTA) 등의 산화 공정에 의해 형성될 수 있다. 발광 반도체 영역(108)의 잔여 투명부(108A)는 예를 들어 산화 중에 포토레지스트에 의해 마스킹될 수 있다.
또한, 보호 스페이서(124)가 발광 다이오드(104)의 측면 상에 형성된다. 보호 스페이서(124)는 실리콘 질화물, 실리콘 산화물, SiCN, 이들의 조합 등의 유전체 재료로 형성될 수 있다. 보호 스페이서(124)는 등각 퇴적 후에 이방성 에칭에 의해 형성될 수 있다.
도 4는 일부 실시형태에 따른 제2 구조(200)의 단면도를 도시한다. 제2 구조(200)는 집적 회로, 인터포저 등의 디바이스일 수 있다. 제2 구조(200)는 반도체 기판(202)을 포함하며, 반도체 기판(202) 내에 및/또는 상에는 트랜지스터, 다이오드, 커패시터, 레지스터(resistor) 등의 디바이스가 형성되어 있다. 이들 디바이스는, 예컨대 반도체 기판 상의 하나 이상의 유전체층 내의 금속화 패턴에 의해 형성된 인터커넥트 구조(204)에 의해 상호접속되어 집적 회로를 형성할 수 있다. 인터커넥트 구조(204)는 각각 발광 다이오드(104) 및 외부 접속부와의 결합에 사용될 수 있는 패드(204A 및 204B)를 포함한다. 인터커넥트 구조(204)는 정렬 마크(204C)를 더 포함한다. 구조를 보호하기 위해 패시베이션층(206)이 인터커넥트 구조(204) 위에 형성된다. 패시베이션층(206)은 실리콘 산화물, 실리콘 질화물, 탄소 도핑된 산화물 등의 로우-k(low-k) 유전체, 다공성 탄소 도핑된 실리콘 이산화물 등의 극도의 로우-k(extremely low-k) 유전체, 폴리이미드 등의 폴리머, 솔더 레지스트, 폴리벤조옥사졸(PBO), 벤조시클로부텐(BCB), 몰딩 화합물 등등, 또는 이들의 조합 등의 하나 이상의 적절한 유전체 재료로 제조될 수 있다. 패시베이션층(206)은 정렬 마크(204C)를 노출하는 개구부(208)를 갖도록 패터닝된다. 노출된 정렬 마크(204C)는 후속 처리 중에 정확한 위치 결정에 사용된다. 제2 구조(200)는 외부 접속부가 형성되는, 알루미늄 또는 구리 패드 또는 필러(pillar) 등의 컨택 패드(210)를 더 포함한다. 컨택 패드(210)는 제2 구조(200)의 각각의 활성면으로 칭해지는 것들 위에 있고, 예컨대 포토리소그래피, 에칭 및 도금 공정에 의해 패시베이션층(206)을 통해 연장되도록 형성될 수 있다.
도 5 내지 도 18은 일부 예시적인 실시형태에 따른 레이저 디바이스(300)를 형성하는 공정의 다양한 단면도를 도시한다. 레이저 디바이스(300)는 이미지 센서, 광섬유 네트워킹 디바이스 등을 형성하기 위한 추가 처리에서 패키징될 수 있다. 최종 디바이스는 SoC(System-on-Chip) 등의 집적 회로 디바이스의 일부일 수 있다.
도 5에서, 제1 구조(100)가 제2 구조(200)에 접속된다. 제1 구조(100)의 발광 다이오드(104)는 제2 구조(200)의 컨택 패드(210)에 접속된다. 전도성 커넥터(302)가 발광 다이오드(104)의 컨택 패드(112)를 컨택 패드(210) 각각과 접속시키도록 형성될 수 있다. 전도성 커넥터(302)는 솔더, 구리, 알루미늄, 금, 니켈, 은, 팔라듐, 주석 등, 또는 이들의 조합과 같은 도전성 재료로 형성될 수 있다. 일부 실시형태에 있어서, 전도성 커넥터(302)는 솔더 접속부이다. 일부 실시형태에 있어서, 전도성 커넥터(302)는 증착(evaporation), 전기도금, 인쇄, 솔더 전사, 볼 배치 등과 같은 흔하게 사용되는 방법을 통해 초기에 UBM(116) 또는 컨택 패드(210) 상에 솔더층을 형성함으로써 형성된다. 솔더층이 UBM(116) 또는 컨택 패드(210) 상에 형성되었으면, 컨택 패드(210)와 UBM(116)은 물리적으로 접촉하고, 재료를 원하는 범프 형상으로 성형하기 위해 리플로우가 행해질 수 있다. 발광 다이오드(104)가 부착된 후에, 발광 다이오드(104), 접촉 패드(210), 및 전도성 커넥터(302)는 합 높이(H3)를 갖는다. 일부 실시형태에 있어서, 합 높이(H3)는 약 13 ㎛ 내지 약 15 ㎛의 범위에 있다(예컨대 약 14 ㎛).
제1 구조(100)가 제2 구조(200)에 접속될 때, 발광 다이오드(104)의 제2 반사 구조(110)(예컨대, n타입측 또는 캐소드)는 제2 구조(200)를 향하고, 발광 다이오드(104)의 제1 반사 구조(106)(예컨대, p타입측 또는 애노드)는 제1 구조(100)를 향한다. 전술한 바와 같이, 제1 반사 구조(106)는 제2 반사 구조(110)보다 낮은 반사율을 갖는다. 이 경우에, 발광 반도체 영역(108)으로부터의 생성된 레이저빔이 제2 반사 구조(110)에서 반사된다. 반사된 레이저빔의 일부는 제1 반사 구조(106)에서 또 반사되고, 일부는 제1 반사 구조(106)를 투과한다.
도 6에서, 캐리어 기판(102)이 제거되고, 발광 다이오드(104)는 남게 된다. 캐리어 기판(102)은 캐리어 기판(102)의 재료(예컨대, GaAs)에 대해 선택적인 건식 에칭 등의 에칭 공정에 의해 제거될 수 있다. 제거 후에, 발광 다이오드(104)는 레이저 디바이스(300)의 발광 영역(300A)에 남아 있다. 레이저 디바이스(300)는 접속 영역(300B)과 정렬 영역(300C)을 더 포함한다. 더 설명하겠지만, 각각의 영역(300A, 300B, 및 300)에는 전도성 비아가 형성된다.
도 7에서, 패시베이션층(304)이 발광 다이오드(106)와 패시베이션층(206) 위에 형성된다. 패시베이션층(304)은 컨택 패드(210)와 전도성 커넥터(302)의 측면을 따라 그리고 개구부(208) 내로 연장된다. 패시베이션층(304)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, 화학적 기상 증착(CVD) 등의 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서, 패시베이션층(304)은 산화물(예컨대, 실리콘 산화물)로 형성된다. 패시베이션층(304)은 두께(T1)로 형성된다. 일부 실시형태에 있어서, 두께(T1)는 약 0.05 ㎛ 내지 약 0.1 ㎛의 범위에 있다.
또한, 감광성 밀봉재(306)가 패시베이션층(304) 위에 형성된다. 감광성 밀봉재는 예컨대 LTPI로 형성될 수 있고, 스핀 코팅 등의 코팅 공정에 의해 형성될 수 있다. LTPI는 산화물보다 갭 충전이 우수하며, 공극 형성 억제를 도울 수 있다. 감광성 밀봉재(306)는 패시베이션층(304)의 두께(T1)보다 큰 두께(T2)로 형성된다. 일부 실시형태에 있어서, 두께(T2)는 약 14 ㎛ 내지 약 16 ㎛의 범위에 있다. 감광성 밀봉재(306)는 발광 다이오드(104)를 둘러싸서 매립한다. 발광 다이오드(14) 위에 있는 감광성 밀봉재(306)의 부분은 두께(T3)를 갖는다. 일부 실시형태에 있어서, 두께(T3)는 약 2 ㎛ 내지 약 3 ㎛의 범위에 있다.
도 8에서, 감광성 밀봉재(306)를 평탄화하고 박막화하기 위해 평탄화 공정이 행해진다. 특히, 발광 다이오드(104) 위에 있는 감광성 밀봉재(306)의 양이 감소한다. 평탄화 공정은 예컨대 연삭 공정, 화학적 기계 연마(CMP) 공정 등일 수 있다. 평탄화 및 박막화 후에, 발광 다이오드(104) 위에 있는 감광성 밀봉재(306)의 부분은 두께(T3)보다 얇은 두께(T4)를 갖는다. 일부 실시형태에 있어서, 얇은 두께(T4)는 약 1 ㎛ 내지 약 2 ㎛의 범위에 있다(예컨대 약 1 ㎛).
또한, 개구부(308)가 정렬 영역(300C)에서 정렬 마크(204C) 위에 형성된다. 개구부(308)는 리소그래피 공정에 의해 형성될 수 있다. 예를 들어, 감광재 밀봉재(306)는 패터닝을 위해 광에 노출되고, 개구부(308)를 형성하도록 현상될 수 있다. 일부 실시형태에서, 개구부(308)는 정렬 마크(204C) 위에서 패시베이션층(304)의 일부를 노출시킨다. 일부 실시형태에서, 개구부(308)는 패시베이션층(304)을 통해 연장되어 정렬 마크(204C)를 노출한다.
도 9에서, 마스크층(312)이 감광성 밀봉재(306) 상에 형성된다. 마스크층(312)은 Ti, Cu, TiW, TaN, TiN, 이들의 조합, 또는 이들의 다층 등의 금속 또는 금속 함유 재료로 형성될 수 있으며, 하드마스크층이라고 칭해질 수 있다. 마스크층(312)은 물리적 화학 증착(PVD), CVD 등의 퇴적 공정에 의해 형성될 수 있다. 마스크층(312)은 또한 개구부(308) 내로 연장될 수 있다.
또한, 포토레지스트(314)가 마스크층(312) 상에 형성된다. 포토레지스트층(314)은 단층 포토레지스트, 3층 포토레지스트 등일 수 있으며, 마스크층(312) 상에 직접(예컨대, 접촉하여) 형성된다. 포토레지스트(314)는 스핀 코팅 등에 의해 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 일부 실시형태에서, 포토레지스트(314)는 하부 반사방지 코팅(BARC) 또는 흡광층을 포함하여, 포토레지스트(314)만 노광되게 하고 감광층(316)은 노광되거나 현상되지 않게 한다. 패터닝은 포토레지스트(314)를 관통하는 개구부를 형성하여 마스크층(312)을 노출시킨다.
도 10에서, 감광성 밀봉재(306)는, 포토레지스트(314)의 패턴을 마스크층(312)에 전사한 다음, 마스크층(312)의 패턴을 감광성 밀봉재(306)에 전사함으로써 패터닝된다. 마스크층(312)은 패터닝된 포토레지스트(314)를 에칭 마스크로서 사용하여, 습식 에칭, 건식 에칭, 또는 이들의 조합 등의 조건에 맞는 에칭 공정에 의해 패터닝될 수 있다. 그런 다음, 감광성 밀봉재(306)는 패터닝된 포토레지스트(312)를 에칭 마스크로서 사용하여, 건식 에칭 등의 조건에 맞는 에칭 공정에 의해 패터닝될 수 있다. 일부 실시형태에서, 건식 에칭은 O2 중의 CF4 가스 등의 에칭제로 행해질 수 있는 플라즈마 에칭이다. 패터닝은 감광성 밀봉재(306)를 관통하는 개구부(316A 및 316B)를 형성하여, 인터커넥트 구조(204)의 패드(204A 및 204B)를 각각 노출시킨다. 개구부(316A 및 316B)는 상이한 사이즈를 가질 수 있다. 개구부(316A)는 상측폭(W3)과 하측폭(W4)을 갖는다. 일부 실시형태에서, 상측폭(W3)은 약 3 ㎛ 내지 약 5 ㎛의 범위에 있고(예컨대 약 3 ㎛), 하측폭(W4)은 약 2 ㎛ 내지 약 4 ㎛의 범위에 있다. 개구부(316B)는 상측폭(W5)과 하측폭(W6)을 갖는다. 상측폭(W5)은 상측폭(W3)보다 크고, 하측폭(W6)은 하측폭(W4)보다 크다. 일부 실시형태에서, 상측폭(W5)는 약 70 ㎛ 내지 약 90 ㎛의 범위에 있고, 하측폭(W6)은 약 50 ㎛ 내지 약 70 ㎛의 범위에 있다(예컨대 약 50 ㎛). 감광성 밀봉재(306)의 패터닝이 완성되면, 마스크층(312)과 포토레지스트(314)의 잔여부는 예컨대 에칭 공정, 애싱 공정, 이들의 조합 등에 의해 제거될 수 있다.
감광성 밀봉재(306) 자체가 감광성이지만, 감광성 밀봉재(306)는 포토레지스트(314)와 마스크층(312)을 이용한 에칭 공정 및 포토리소그래피로 패터닝된다. 포토리소그래피 및 에칭 공정에 의해 개구부(316A 및 316B)를 형성함으로써, 개구부(316A 및 316B)는 더 작아질 수 있고, 노광 및 현상을 통해 감광성 밀봉재(306)를 패터닝하여 형성되는, 개구부(308)와 같은 개구부보다 더 미세한 피처를 가질 수 있다.
도 11에서, 시드층(324)이 감광성 밀봉재(306) 위에 그리고 개구부(308, 316A 및 316B) 내에 형성된다. 일부 실시형태에서는, 시드층(324)이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층(324)은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층(324)은 예컨대 PVD 등을 이용하여 형성될 수 있다.
도 12에서, 전도성 재료(326)가 시드층(324) 위에 그리고 개구부(308, 316A 및 316B) 내에 형성된다. 전도성 재료(326)는 구리, 티탄, 텅스텐, 알루미늄 등의 금속을 포함할 수 있다. 전도성 재료(326)는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다.
도 13에서, 전도성 재료(326)와 감광성 밀봉재(306)를 평탄화하고 박막화하기 위해 평탄화 공정이 행해진다. 평탄화 공정은 예컨대 연삭 공정, CMP 공정 등일 수 있다. 전도성 재료(326)와 시드층(324)의 잔여 부분은 개구부(308, 316A 및 316B) 내에 전도성 비아(328A, 328B 및 328C)를 각각 형성한다. 전도성 비아(328A 및 328B)는 패드(204A 및 204B)에 각각 물리적으로 그리고 전기적으로 접속된다. 선택적으로, 전도성 비아(328C)는 정렬 마크(306C)에 접속될 수도 있다. 정렬 마크(204C)가 개구부(308)에 의해 노출되지 않는 실시형태에서는, 전도성 비아(328C)가 공정 정렬에 사용되는 절연된 무기능 비아(non-functional via)일 수도 있다.
도 14에서, 포토레지스트(334)가 감광성 밀봉재(306) 위에 그리고 전도성 비아(328A, 328B, 및 328C) 내에 형성된다. 포토레지스트(334)는 단층 포토레지스트, 3층 포토레지스트 등일 수 있으며, 스핀 코팅 등에 의해 형성될 수 있고, 패터닝을 위해 광에 노출될 수 있다. 일부 실시형태에서, 포토레지스트(334)는 하부 반사방지 코팅(BARC) 또는 흡광층을 포함하여, 포토레지스트(334)만 노광되게 하고 감성 밀봉재(306)는 노광되거나 현상되지 않게 한다. 패터닝은 포토레지스트(334)를 관통하는 개구부를 형성하여 감광성 밀봉재(306)의 일부를 노출시킨다.
도 15에서, 패시베이션층(304)은, 포토레지스트(334)의 패턴을 감광성 밀봉재(306)에 전사한 다음, 감광성 밀봉재(306)의 패턴을 패시베이션층(304)에 전사함으로써 패터닝된다. 감광성 밀봉재(306)는 포토레지스트(334)를 에칭 마스크로서 사용하여, 건식 에칭 등의 조건에 맞는 에칭 공정에 의해 패터닝될 수 있다. 일부 실시형태에서, 건식 에칭은 플라즈마 산화물 에칭이다. 그런 다음, 패시베이션층(304)은 감광성 밀봉재(306)를 에칭 마스크로서 사용하여, 습식 에칭 등의 조건에 맞는 에칭 공정에 의해 패터닝될 수 있다. 패터닝은 패시베이션층(304)을 관통하는 개구부(336)를 형성하여 발광 다이오드(104)의 제1 반사 구조(106)를 노출시킨다. 포토레지스트(334)는 예컨대 산소 플라즈마 등을 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토리소그래피 및 에칭 공정에 의해 개구부(336)를 형성함으로써, 개구부(336)는 더 작아질 수 있고, 노광 및 현상을 통해 감광성 밀봉재(306)를 패터닝하여 형성되는, 개구부(308)와 같은 개구부보다 더 미세한 피처를 가질 수 있다.
도 16에서, 전도성 라인(338)이 개구부(336) 내에 형성되고, 그에 따라 발광 다이오드(104)의 제1 반사 구조(106)에 대한 컨택을 형성한다. 시드층이 감광성 밀봉재(306) 위에 그리고 개구부(336) 내에 형성된다. 일부 실시형태에서는, 시드층이 금속층이며, 이것은 단일층이거나, 상이한 재료로 형성된 복수의 서브층을 포함하는 복합층일 수 있다. 일부 실시형태에 있어서, 시드층은 티탄층과, 그 티탄층 위에 구리층을 포함할 수 있다. 시드층은 예컨대 PVD 등을 이용하여 형성될 수 있다. 그런 다음, 포토레지스트가 시드층 상에 형성되어 패터닝된다. 포토레지스트는 스핀 코팅 등으로 형성될 수 있고 패터닝을 위해 광에 노출될 수 있다. 포토레지스트의 패턴은 전도성 라인(338)에 대응한다. 패터닝은 포토레지스트를 관통하는 개구부를 형성하여 시드층을 노출시킨다. 포토레지스트의 개구부 내에 그리고 시드층의 노출 부분 상에 전도성 재료가 형성된다. 전도성 재료는 전기도금이나 무전해 도금 등의 도금에 의해 형성될 수 있다. 전도성 재료는 금속, 동종 구리, 티탄, 텅스텐, 알루미늄 등을 포함할 수 있다. 그런 다음, 전도성 재료가 형성되지 않은 시드층의 부분과 포토레지스트가 제거된다. 포토레지스트는 예컨대 산소 플라즈마 또는 동류를 이용하여, 조건에 맞는 애싱 또는 박리 공정에 의해 제거될 수 있다. 포토레지스트가 제거되면, 시드층의 노출 부분은, 예컨대 습식 또는 건식 에칭 등의 조건에 맞는 에칭 공정을 이용하여 제거된다. 시드층의 잔여 부분과 전도성 재료가 전도성 라인(338)을 형성한다.
제1 반사 구조(106)에 대한 컨택이 되는 것뿐만 아니라, 전도성 라인(338)은 발광 다이오드(104)를 전도성 비아(328A)에 접속시킨다. 형성 후에, 인터커넥트 구조(204)는 전도성 커넥터(302)를 통해 제2 반사 구조(110)에 전기적으로 접속되고, 인터커넥트 구조(204)는 전도성 라인(338)과 전도성 비아(328A)를 통해 제1 반사 구조(106)에 전기적으로 접속된다.
또한, 테스트 패드(340)가 전도성 비아(328B) 상에 형성된다. 테스트 패드(340)는 레이저 디바이스(300)의 후속 테스트에 사용될 수 있다. 일부 실시형태에 있어서, 테스트는 레이저 디바이스(300)를 제조하는 공정의 중간 단계에서 행해질 수 있고, KGD(known good device)만이 추가 처리에 사용될 수 있다. 테스트 패드(340)는 전도성 비아(328B)를 통해 인터커넥트 구조(204)에 전기적으로 접속된다.
도 17에서, 패시베이션층(342)이 전도성 라인(338), 테스트 패드(340), 및 감광성 밀봉재(306) 위에 형성된다. 패시베이션층(342)은 실리콘 산화물, 실리콘 질화물 등을 포함할 수 있고, CVD 등의 퇴적 공정에 의해 형성될 수 있다. 일부 실시형태에서, 패시베이션층(342)은 질화물(예컨대, 실리콘 질화물)로 형성된다.
도 18에서, 패시베이션층(342)이 패터닝되고, 패시베이션층(342)의 잔여 부분이 전도성 라인(338)을 덮는다. 이에, 전도성 비아(328B 및 328C)가 노출될 수 있다. 전도성 비아(328B)에 외부 접속부가 형성될 수 있다. 테스트 패드(340)는 외부 접속부가 형성되기 전에 제거될 수도(제거되지 않을 수도) 있다. 예를 들면, 테스트 패드(340)는 디바이스 테스트 후에 그리고 외부 접속부가 형성되기 전에 제거될 수 있다. 일부 실시형태에 있어서, 전도성 비아(328B)에 대한 외부 접속부는 와이어 본드 접속부이다. 일부 실시형태에서, 외부 접속부는 전도성 비아(328C)에 형성되지 않고, 전도성 비아(328C)는 최종 레이저 디바이스(300)에서 절연되게 된다.
도 19는 일부 실시형태에 따른 레이저 디바이스(300)의 동작을 도시한다. 레이저 디바이스(300)는 깊이 센서(400)에 대한 레이저빔 소스로서 이용될 수 있다. 레이저빔은 레이저 디바이스(300)에 의해 펄스로 생성될 수 있으며, 타겟(404)에서 반사된 후에 검출기(402)에 의해 수광될 수 있다. 레이저빔에 대한 왕복 시간이 측정되어 깊이 센서(400)와 타겟(404) 사이의 거리를 계산하는데 이용될 수 있다. 검출기(402)는 예컨대 포토다이오드 등의 CMOS 이미지 센서일 수 있다. 일부 실시형태에서, 검출기(402)는 레이저 디바이스(300)와 동일한 기판 상에 형성된다. 예를 들어, 검출기(402)는 제2 구조(200)의 반도체 기판(202)에 형성될 수 있다(도 4 참조).
도 20 내지 도 22는 일부 예시적인 실시형태에 따른 제1 구조(100)를 형성하는 공정의 다양한 단면도를 도시한다. 본 실시형태에서, 마스크층(312)은 포토레지스트(314)와 함께 제거되지 않고, 전도성 재료(326)의 형성 후에 제거된다. 도 20에서, 시드층(324)이 마스크층(312) 위에 그리고 개구부(308, 316A 및 316B) 내에 직접 형성된다. 도 21에서, 전도성 재료(326)가 시드층(324) 위에 그리고 개구부(308, 316A 및 316B) 내에 형성된다. 도 22에서, 전도성 재료(326)와 감광성 밀봉재(306)를 평탄화하고 박막화하기 위해 평탄화 공정이 행해진다. 감광성 밀봉재(306)를 덮는 마스크층(312)과 시드층(324)의 일부가 평탄화 공정에 의해 제거된다. 그렇게 형성된 전도성 비아(328C)는 마스크층(312)에 의해 절연된다.
실시형태들은 이하의 효과를 달성할 수 있다. 발광 다이오드(104)가 부착된 후에 전도성 비아(327A, 328B 및 328C)를 형성함으로써, 전도성 비아의 붕괴 가능성을 줄일 수 있다. 또한, 노광 및 현상 대신에 포토레지스트 및 에칭으로 감광성 밀봉재(306)에 개구부(316A)를 형성함으로써, 전도성 비아(328A)가 보다 높은 종횡비의 보다 미세한 피치로 형성될 수 있으며, 이것은 전도성 비아(328A)를 발광 다이오드(104) 사이에 형성할 때에 중요할 수 있다. 특히, 전도성 비아(328A)는 4.2만큼 높은 종횡비를 가질 수 있다.
일 실시형태에서, 방법은 발광 다이오드를 기판에 접속시키는 단계와, 상기 발광 다이오드를 감광성 밀봉재(photosensitive encapsulant)로 밀봉하는 단계와, 상기 발광 다이오드에 인접한 상기 감광성 밀봉재를 통해 제1 개구부를 형성하는 단계와, 상기 제1 개구부에 전도성 비아를 형성하는 단계를 포함한다.
본 방법의 일부 실시형태에서, 상기 제1 개구부에 전도성 비아를 형성하는 단계는, 상기 감광성 밀봉재 상에 마스크층을 형성하는 단계와, 상기 제1 개구부에 대응하는 제1 패턴으로 상기 포토레지스트를 패터닝하는 단계와, 제1 에칭 공정에 의해 상기 제1 패턴을 상기 포토레지스트로부터 상기 마스크층에 전사시키는 단계와, 제2 에칭 공정에 의해 상기 제1 패턴을 상기 마스크층으로부터 상기 감광성 밀봉재에 전사시키는 단계를 포함한다. 본 방법의 일부 실시형태에서, 상기 제1 에칭 공정은 습식 에칭이다. 본 방법의 일부 실시형태에서, 상기 제2 에칭 공정은 플라즈마 산화물 에칭이다. 본 방법의 일부 실시형태에서, 상기 마스크층은 Ti, Cu, TiW, TaN, TiN, 또는 이들의 조합을 포함한다. 본 방법의 일부 실시형태에서, 발광 다이오드는, 반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와, 반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 반사 구조와, 상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함한다. 일부 실시형태에서, 본 방법은, 상기 감광성 밀봉재에, 상기 발광 다이오드를 노출하는 제2 개구부를 형성하는 단계와, 상기 제2 개구부에 전도성 라인을 도금하는 단계를 더 포함하고, 상기 전도성 라인은 상기 발광 다이오드의 제1 반사 구조와 상기 전도성 비아를 접속시킨다. 본 방법의 일부 실시형태에서, 상기 발광 다이오드는 상기 제2 반사 구조 상의 컨택 패드를 더 포함하고, 상기 발광 다이오드를 기판에 접속시키는 단계는 상기 발광 다이오드의 컨택 패드를 상기 기판에 접속시키는 단계를 포함한다.
일 실시형태에서, 방법은 제1 구조를 인터커넥트에 접속시키는 단계로서, 상기 제1 구조는 캐리어 기판으로부터 연장되는 발광 다이오드를 포함하고, 상기 발광 다이오드의 제1 단부는 상기 인터커넥트에 접속되는 것인 상기 접속시키는 단계와, 상기 캐리어 기판을 제거하여 상기 발광 다이오드를 노출시키는 단계와, 상기 발광 다이오드를 감광성 밀봉재로 밀봉하는 단계와, 상기 발광 다이오드를 밀봉한 후에, 상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아를 형성하여 상기 인터커넥트와 접촉시키는 단계와, 상기 발광 다이오드의 제2 단부를 상기 제1 전도성 비아에 접속시키는 전도성 라인을 형성하는 단계를 포함한다.
본 방법의 일부 실시형태에서, 상기 캐리어 기판은 반도체 재료를 포함하고, 상기 방법은 상기 캐리어 기판 상에 제1 반사 구조를 형성하는 단계로서, 상기 제1 반사 구조는 상기 반도체 재료의 제1 도핑층들을 포함하고, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 제1 반사 구조를 형성하는 단계와, 상기 제1 반사 구조 상에 발광 반도체 영역을 형성하는 단계와, 상기 발광 반도체 영역 상에 제2 반사 구조를 형성하는 단계로서, 상기 제2 반사 구조는 상기 반도체 재료의 제2 도핑층들을 포함하고, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조를 형성하는 단계와, 상기 제1 반사 구조, 상기 제2 반사 구조, 및 상기 발광 반도체 영역을 패터닝하여 상기 발광 다이오드를 형성하는 단계를 더 포함한다. 일부 실시형태에서, 본 방법은, 상기 제2 반사 구조 상에 컨택 패드를 형성하는 단계와, 상기 컨택 패드와 상기 제2 반사 구조 위에 패시베이션층을 퇴적하는 단계와, 상기 패시베이션층에 개구부를 형성하여 상기 컨택 패드를 노출시키는 단계와, 상기 개구부에 언더범프 금속(UBM)을 형성하여 상기 컨택 패드와 결합시키는 단계를 더 포함한다. 본 방법의 일부 실시형태에서, 상기 제1 구조를 인터커넥트 구조에 접속시키는 단계는, 상기 UBM을 상기 인터커넥트에 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함하고, 상기 감광성 밀봉재는 상기 전도성 커넥터도 밀봉한다. 본 방법의 일부 실시형태에서, 상기 발광 다이오드는 상기 인터커넥트의 제1 영역에 접속되고, 상기 인터커넥트는 제2 영역에 정렬 마크를 포함하며, 상기 방법은 상기 감광성 밀봉재를 통해 연장되는 제2 전도성 비아를 형성하여 상기 인터커넥트와 접촉시키는 단계를 더 포함한다. 본 방법의 일부 실시형태에서, 상기 제1 전도성 비아를 형성하는 단계는, 상기 감광성 밀봉재 위에 마스크층을 형성하는 단계와, 상기 마스크층을 패터닝하여 패터닝된 마스크를 형성하는 단계와, 상기 패터닝된 마스크의 패턴을 상기 감광성 밀봉재에 전사시켜, 상기 인터커넥트의 제1 영역 위에서 상기 감광성 밀봉재에 제1 개구부를 형성하는 단계와, 상기 제1 개구부에 상기 제1 전도성 비아를 도금하는 단계를 포함한다. 본 방법의 일부 실시형태에서, 상기 제2 전도성 비아를 형성하는 단계는, 상기 감광성 밀봉재의 일부를 광에 노출시키는 단계와, 상기 감광성 밀봉재의 노출된 부분을 현상하여, 상기 인터커넥트의 제2 영역 위에서 상기 감광성 밀봉재에 제2 개구부를 형성하는 단계와, 상기 제2 개구부에 상기 제2 전도성 비아를 도금하는 단계를 포함한다.
일 실시형태에서, 디바이스는, 인터커넥트와, 상기 인터커넥트에 접속되는 발광 다이오드와, 상기 발광 다이오드를 둘러싸는 감광성 밀봉재와, 상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아로서, 상기 제1 전도성 비아는 상기 인터커넥트에 전기적으로 접속되고, 상기 제1 전도성 비아는 시드층 상에 전도성 재료를 포함하며, 상기 시드층은 상기 전도성 재료와 상기 인터커넥트 사이에 배치되고, 상기 시드층은 상기 전도성 재료와 상기 감광성 밀봉재 사이에도 배치되는 것인 상기 제1 전도성 비아와, 상기 발광 다이오드를 상기 제1 전도성 비아에 접속시키는 전도성 라인을 포함한다.
본 디바이스의 일부 실시형태에서, 발광 다이오드는, 반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와, 반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조와, 상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함한다. 본 디바이스의 일부 실시형태에서, 발광 다이오드는 상기 제2 반사 구조 상의 컨택 패드를 더 포함하고, 상기 인터커넥트는 컨택 패드를 더 포함한다. 본 디바이스의 일부 실시형태에서, 발광 다이오드는 상기 컨택 패드 상의 언더범프 금속(UBM)을 더 포함한다. 일부 실시형태에서, 디바이스는 상기 발광 다이오드의 UBM을 상기 인터커넥트의 컨택 패드에 접속시키는 전도성 커넥터를 더 포함하고, 상기 감광성 밀봉재는 상기 전도성 커넥터를 둘러싼다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 방법에 있어서,
발광 다이오드를 기판에 접속시키는 단계와,
상기 발광 다이오드를 감광성 밀봉재(photosensitive encapsulant)로 밀봉하는 단계와,
상기 발광 다이오드에 인접한 상기 감광성 밀봉재를 통해 제1 개구부를 형성하는 단계와,
상기 제1 개구부에 전도성 비아를 형성하는 단계를 포함하는 방법.
2. 제1항에 있어서, 상기 제1 개구부에 전도성 비아를 형성하는 단계는,
상기 감광성 밀봉재 상에 마스크층을 형성하는 단계와,
상기 마스크층 상에 포토레지스트를 형성하는 단계와,
상기 제1 개구부에 대응하는 제1 패턴으로 상기 포토레지스트를 패터닝하는 단계와,
제1 에칭 공정에 의해 상기 제1 패턴을 상기 포토레지스트로부터 상기 마스크층에 전사시키는 단계와,
제2 에칭 공정에 의해 상기 제1 패턴을 상기 마스크층으로부터 상기 감광성 밀봉재에 전사시키는 단계를 포함하는 것인 방법.
3. 제2항에 있어서, 상기 제1 에칭 공정은 습식 에칭인 것인 방법.
4. 제2항에 있어서, 상기 제2 에칭 공정은 플라즈마 산화물 에칭인 것인 방법.
5. 제2항에 있어서, 상기 마스크층은 Ti, Cu, TiW, TaN, TiN, 또는 이들의 조합을 포함하는 것인 방법.
6. 제1항에 있어서, 상기 발광 다이오드는,
반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와,
반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조와,
상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함하는 것인 방법.
7. 제6항에 있어서,
상기 감광성 밀봉재에, 상기 발광 다이오드를 노출하는 제2 개구부를 형성하는 단계와,
상기 제2 개구부에 전도성 라인을 도금하는 단계를 더 포함하고, 상기 전도성 라인은 상기 발광 다이오드의 제1 반사 구조와 상기 전도성 비아를 접속시키는 것인 방법.
8. 제6항에 있어서, 상기 발광 다이오드는 상기 제2 반사 구조 상의 컨택 패드를 더 포함하고, 상기 발광 다이오드를 기판에 접속시키는 단계는,
상기 발광 다이오드의 컨택 패드를 상기 기판에 접속시키는 단계를 포함하는 것인 방법.
9. 방법에 있어서,
제1 구조를 인터커넥트(interconnect)에 접속시키는 단계로서, 상기 제1 구조는 캐리어 기판으로부터 연장되는 발광 다이오드를 포함하고, 상기 발광 다이오드의 제1 단부는 상기 인터커넥트에 접속되는 것인 상기 접속시키는 단계와,
상기 캐리어 기판을 제거하여 상기 발광 다이오드를 노출시키는 단계와,
상기 발광 다이오드를 감광성 밀봉재로 밀봉하는 단계와,
상기 발광 다이오드를 밀봉한 후에, 상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아를 형성하여 상기 인터커넥트와 접촉시키는 단계와,
상기 발광 다이오드의 제2 단부를 상기 제1 전도성 비아에 접속시키는 전도성 라인을 형성하는 단계를 포함하는 방법.
10. 제9항에 있어서, 상기 캐리어 기판은 반도체 재료를 포함하고, 상기 방법은,
상기 캐리어 기판 상에 제1 반사 구조를 형성하는 단계로서, 상기 제1 반사 구조는 상기 반도체 재료의 제1 도핑층들을 포함하고, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조를 형성하는 단계와,
상기 제1 반사 구조 상에 발광 반도체 영역을 형성하는 단계와,
상기 발광 반도체 영역 상에 제2 반사 구조를 형성하는 단계로서, 상기 제2 반사 구조는 상기 반도체 재료의 제2 도핑층들을 포함하고, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조를 형성하는 단계와,
상기 제1 반사 구조, 상기 제2 반사 구조, 및 상기 발광 반도체 영역을 패터닝하여 상기 발광 다이오드를 형성하는 단계를 더 포함하는 것인 방법.
11. 제10항에 있어서,
상기 제2 반사 구조 상에 컨택 패드를 형성하는 단계와,
상기 컨택 패드와 상기 제2 반사 구조 위에 패시베이션층을 퇴적하는 단계와,
상기 패시베이션층에 개구부를 형성하여 상기 컨택 패드를 노출시키는 단계와,
상기 개구부에 언더범프 금속(UBM)을 형성하여 상기 컨택 패드와 결합시키는 단계를 더 포함하는 방법.
12. 제11항에 있어서, 상기 제1 구조를 인터커넥트 구조에 접속시키는 단계는,
상기 UBM을 상기 인터커넥트에 전기적으로 접속시키는 전도성 커넥터를 형성하는 단계를 포함하고, 상기 감광성 밀봉재는 상기 전도성 커넥터도 밀봉하는 것인 방법.
13. 제9항에 있어서, 상기 발광 다이오드는 상기 인터커넥트의 제1 영역에 접속되고, 상기 인터커넥트는 제2 영역에 정렬 마크를 포함하며, 상기 방법은,
상기 감광성 밀봉재를 통해 연장되는 제2 전도성 비아를 형성하여 상기 인터커넥트와 접촉시키는 단계를 더 포함하는 것인 방법.
14. 제13항에 있어서, 상기 제1 전도성 비아를 형성하는 단계는,
상기 감광성 밀봉재 위에 마스크층을 형성하는 단계와,
상기 마스크층을 패터닝하여 패터닝된 마스크를 형성하는 단계와,
상기 패터닝된 마스크의 패턴을 상기 감광성 밀봉재에 전사시켜, 상기 인터커넥트의 제1 영역 위에서 상기 감광성 밀봉재에 제1 개구부를 형성하는 단계와,
상기 제1 개구부에 상기 제1 전도성 비아를 도금하는 단계를 포함하는 것인 방법.
15. 제13항에 있어서, 상기 제2 전도성 비아를 형성하는 단계는,
상기 감광성 밀봉재의 일부를 광에 노출시키는 단계와,
상기 감광성 밀봉재의 노출된 부분을 현상하여, 상기 인터커넥트의 제2 영역 위에서 상기 감광성 밀봉재에 제2 개구부를 형성하는 단계와,
상기 제2 개구부에 상기 제2 전도성 비아를 도금하는 단계를 포함하는 것인 방법.
16. 디바이스에 있어서,
인터커넥트와,
상기 인터커넥트에 접속되는 발광 다이오드와,
상기 발광 다이오드를 둘러싸는 감광성 밀봉재와,
상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아로서, 상기 제1 전도성 비아는 상기 인터커넥트에 전기적으로 접속되고, 상기 제1 전도성 비아는 시드층 상에 전도성 재료를 포함하며, 상기 시드층은 상기 전도성 재료와 상기 인터커넥트 사이에 배치되고, 상기 시드층은 상기 전도성 재료와 상기 감광성 밀봉재 사이에도 배치되는 것인 상기 제1 전도성 비아와,
상기 발광 다이오드를 상기 제1 전도성 비아에 접속시키는 전도성 라인을 포함하는 디바이스.
17. 제16항에 있어서, 상기 발광 다이오드는,
반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와,
반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조와,
상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함하는 것인 디바이스.
18. 제17항에 있어서, 상기 발광 다이오드는 상기 제2 반사 구조 상의 컨택 패드를 더 포함하고, 상기 인터커넥트는 컨택 패드를 더 포함하는 것인 디바이스.
19. 제18항에 있어서, 상기 발광 다이오드는 상기 컨택 패드 상의 언더범프 금속(UBM)을 더 포함하는 것인 디바이스.
20. 제19항에 있어서,
상기 발광 다이오드의 UBM을 상기 인터커넥트의 컨택 패드에 접속시키는 전도성 커넥터를 더 포함하고, 상기 감광성 밀봉재는 상기 전도성 커넥터를 둘러싸는 것인 디바이스.

Claims (10)

  1. 방법에 있어서,
    발광 다이오드를 기판에 접속시키는 단계와,
    상기 발광 다이오드를 감광성 밀봉재(photosensitive encapsulant)로 밀봉하는 단계와,
    상기 발광 다이오드에 인접한 상기 감광성 밀봉재를 통해 제1 개구부를 형성하는 단계와,
    상기 제1 개구부에 전도성 비아를 형성하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서, 상기 제1 개구부에 전도성 비아를 형성하는 단계는,
    상기 감광성 밀봉재 상에 마스크층을 형성하는 단계와,
    상기 마스크층 상에 포토레지스트를 형성하는 단계와,
    상기 제1 개구부에 대응하는 제1 패턴으로 상기 포토레지스트를 패터닝하는 단계와,
    제1 에칭 공정에 의해 상기 제1 패턴을 상기 포토레지스트로부터 상기 마스크층에 전사시키는 단계와,
    제2 에칭 공정에 의해 상기 제1 패턴을 상기 마스크층으로부터 상기 감광성 밀봉재에 전사시키는 단계를 포함하는 것인 방법.
  3. 제1항에 있어서, 상기 발광 다이오드는,
    반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와,
    반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조와,
    상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함하는 것인 방법.
  4. 제3항에 있어서,
    상기 감광성 밀봉재에, 상기 발광 다이오드를 노출하는 제2 개구부를 형성하는 단계와,
    상기 제2 개구부에 전도성 라인을 도금하는 단계를 더 포함하고, 상기 전도성 라인은 상기 발광 다이오드의 제1 반사 구조와 상기 전도성 비아를 접속시키는 것인 방법.
  5. 방법에 있어서,
    제1 구조를 인터커넥트(interconnect)에 접속시키는 단계로서, 상기 제1 구조는 캐리어 기판으로부터 연장되는 발광 다이오드를 포함하고, 상기 발광 다이오드의 제1 단부는 상기 인터커넥트에 접속되는 것인 상기 접속시키는 단계와,
    상기 캐리어 기판을 제거하여 상기 발광 다이오드를 노출시키는 단계와,
    상기 발광 다이오드를 감광성 밀봉재로 밀봉하는 단계와,
    상기 발광 다이오드를 밀봉한 후에, 상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아를 형성하여 상기 인터커넥트와 접촉시키는 단계와,
    상기 발광 다이오드의 제2 단부를 상기 제1 전도성 비아에 접속시키는 전도성 라인을 형성하는 단계
    를 포함하는 방법.
  6. 디바이스에 있어서,
    인터커넥트와,
    상기 인터커넥트에 접속되는 발광 다이오드와,
    상기 발광 다이오드를 둘러싸는 감광성 밀봉재와,
    상기 감광성 밀봉재를 통해 연장되는 제1 전도성 비아로서, 상기 제1 전도성 비아는 상기 인터커넥트에 전기적으로 접속되고, 상기 제1 전도성 비아는 시드층 상에 전도성 재료를 포함하며, 상기 시드층은 상기 전도성 재료와 상기 인터커넥트 사이에 배치되고, 상기 시드층은 상기 전도성 재료와 상기 감광성 밀봉재 사이에도 배치되는 것인 상기 제1 전도성 비아와,
    상기 발광 다이오드를 상기 제1 전도성 비아에 접속시키는 전도성 라인
    을 포함하는 디바이스.
  7. 제6항에 있어서, 상기 발광 다이오드는,
    반도체 재료의 제1 도핑층들을 포함하는 제1 반사 구조로서, 상기 제1 도핑층들의 교번층들은 p타입 도펀트로 도핑되는 것인 상기 제1 반사 구조와,
    반도체 재료의 제2 도핑층들을 포함하는 제2 반사 구조로서, 상기 제2 도핑층들의 교번층들은 n타입 도펀트로 도핑되는 것인 상기 제2 반사 구조와,
    상기 제1 반사 구조와 상기 제2 반사 구조 사이에 배치된 발광 반도체 영역을 포함하는 것인 디바이스.
  8. 제7항에 있어서, 상기 발광 다이오드는 상기 제2 반사 구조 상의 컨택 패드를 더 포함하고, 상기 인터커넥트는 컨택 패드를 더 포함하는 것인 디바이스.
  9. 제8항에 있어서, 상기 발광 다이오드는 상기 컨택 패드 상의 언더범프 금속(UBM)을 더 포함하는 것인 디바이스.
  10. 제9항에 있어서,
    상기 발광 다이오드의 UBM을 상기 인터커넥트의 컨택 패드에 접속시키는 전도성 커넥터를 더 포함하고, 상기 감광성 밀봉재는 상기 전도성 커넥터를 둘러싸는 것인 디바이스.
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