KR20190124728A - 웨이퍼의 제조방법 - Google Patents

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신에쯔 한도타이 가부시키가이샤
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Abstract

본 발명은, 웨이퍼의 주연부의 면취가공, 주면의 래핑 또는 양면연삭가공, 에칭가공, 주면의 경면연마가공, 면취부의 경면연마가공의 각 공정을 가지며, 제품 웨이퍼를 제조하는 방법으로서, 면취부의 단면형상을, 제1의 주면으로부터 연속하는 제1의 경사부와, 제1의 경사부로부터 연속하는 곡률반경R1의 제1의 원호부와, 제2의 주면으로부터 연속하는 제2의 경사부와, 제2의 경사부로부터 연속하는 곡률반경R2의 제2의 원호부와, 제1의 원호부와 제2의 원호부를 접속하는 단부로 이루어지는 것으로 하고, 면취가공에 있어서, 제품 웨이퍼에 있어서의 R1 및 R2의 목표값의 범위 내보다 작은 R1 및 R2로 가공하고, 면취부의 경면연마가공에 있어서, 제품 웨이퍼에 있어서의 R1 및 R2의 목표값의 범위 내가 되도록 가공하는 웨이퍼의 제조방법이다. 이에 따라, 에칭에서 발생하는 면취단면형상의 원주방향 불균일을 억제할 수 있는 웨이퍼의 제조방법이 제공된다.

Description

웨이퍼의 제조방법
본 발명은, 웨이퍼의 제조방법에 관한 것이다.
반도체 웨이퍼의 제조방법으로는, (a)단결정 잉곳으로부터 박판웨이퍼를 잘라내는 슬라이스공정과, (b)웨이퍼의 외주부의 결함(カケ)을 방지하기 위한 면취공정과, (c)웨이퍼의 두께불균일을 없애기 위한 래핑공정 혹은 양면연삭공정과, (d)상기의 면취가공, 래핑이나 연삭에서 도입된 가공변형이나 오염물을 제거하기 위한 에칭공정과, (e)웨이퍼의 주표면의 편면 또는 양면을 경면으로 하는 경면연마공정, 및 (f)면취부를 경면으로 하는 경면연마공정을 순차 행하는 것이 일반적이다.
상기의 에칭공정에서는, 예를 들어 불화수소, 질산, 아세트산 등으로 이루어지는 혼산을 이용하는 산에칭과, 수산화나트륨이나 수산화칼륨 등의 알칼리를 이용하는 알칼리에칭이 있다.
산에칭은, 에칭레이트나 면상태의 제어가 용이하다는 이점이 있는 한편, 에칭레이트가 크기 때문에, 래핑 및 양면연삭에 의해 향상된 웨이퍼의 평탄도를 악화시킨다는 결점이 있다.
한편, 알칼리에칭에서는, 에칭레이트가 느리기 때문에 웨이퍼의 평탄도를 유지하는 것이 가능하고, 에칭 후에 양호한 평탄도의 웨이퍼를 얻을 수 있다는 이점을 갖는다.
최근, 까다로운 평탄도 요구를 달성하기 위해, 알칼리에칭이 널리 이용되고 있다.
국제공개 제WO2008/093488호 팜플렛 일본특허공개 2015-153999호 공보
그러나, 특히 알칼리에칭에서는, 결정방위에 따라 에칭속도가 상이하므로, 면취부의 최외주 및 곡선부의 에칭량은 결정방위각도에 따라 상이하고, 그 결과 면취단면형상은 원주방향의 위치에 따라 변화한다.
또한, 이후에 행해지는 면취부 경면연마가공의 절삭량(取り代)은 원주방향에서 균일하므로, 알칼리에칭가공에 의해 발생한 면취단면형상치수의 원주방향 불균일이 잔존하고, 원주방향에서 균일한 면취단면형상이 얻어지지 않는다는 문제가 있었다.
본 발명은, 상기 문제점을 감안하여 이루어진 것으로, 에칭에서 발생하는 면취단면형상의 원주방향 불균일을 억제할 수 있는 웨이퍼의 제조방법을 제공하는 것을 목적으로 한다.
본 발명은, 상기 과제를 해결하기 위해 이루어진 것으로, 단결정 잉곳으로부터 슬라이스된 웨이퍼의 주연부를 연삭하여 면취가공을 행하는 공정과, 상기 면취가공을 행한 웨이퍼의 주면에 래핑 또는 양면연삭가공을 행하는 공정과, 상기 래핑 또는 양면연삭가공을 행한 웨이퍼에 에칭가공을 행하는 공정과, 상기 에칭가공을 행한 웨이퍼의 주면에 편면 또는 양면의 경면연마가공을 행하는 공정과, 상기 경면연마가공을 행한 웨이퍼의 면취부를 경면연마가공하는 공정을 가지며, 제품이 되는 웨이퍼를 제조하는 방법으로서, 상기 면취가공을 행하는 공정보다 이후의 웨이퍼에 있어서의 면취부의 단면형상을, 상기 웨이퍼의 일방의 주면인 제1의 주면으로부터 연속함과 함께 이 제1의 주면으로부터 경사진 제1의 경사부와, 이 제1의 경사부로부터 연속하는 원호상의 부분이고, 곡률반경R1을 갖는 제1의 원호부와, 상기 웨이퍼의 다른 일방의 주면인 제2의 주면으로부터 연속함과 함께 이 제2의 주면으로부터 경사진 제2의 경사부와, 이 제2의 경사부로부터 연속하는 원호상의 부분이고, 곡률반경R2를 갖는 제2의 원호부와, 상기 제1의 원호부와 상기 제2의 원호부를 접속함과 함께 상기 웨이퍼의 최외주단부(端部)를 구성하는 단부로 이루어지는 것으로 하고, 상기 면취가공에 있어서, 상기 제품이 되는 웨이퍼에 있어서의 상기 R1 및 상기 R2의 목표값의 범위 내보다 작은 상기 R1 및 상기 R2가 되도록 면취가공을 행하고, 상기 면취부의 경면연마가공에 있어서, 상기 제품이 되는 웨이퍼에 있어서의 상기 R1 및 상기 R2의 목표값의 범위 내의 상기 R1 및 상기 R2가 되도록 상기 면취부의 경면연마가공을 행해 상기 제품이 되는 웨이퍼를 제조하는 것을 특징으로 하는 웨이퍼의 제조방법을 제공한다.
이러한 웨이퍼의 제조방법이면, 제품 웨이퍼로서, 목표값의 범위 내의 R1 및 R2를 가짐과 함께, 종래보다, 원주방향에서 균일한 면취단면형상을 갖는 웨이퍼를 제조할 수 있다.
또한, 상기 면취가공에 있어서, 상기 R1 및 R2가 50μm 이상 200μm 이하의 범위 내가 되도록 가공을 행하는 것이 바람직하다.
이러한 범위에서 면취가공을 행함으로써, 보다 효과적으로, 제품이 되는 웨이퍼의 면취단면형상의 원주방향에 있어서의 균일성을 얻을 수 있다.
또한, 웨이퍼의 제조방법에서는, 상기 에칭가공을, 알칼리계 수용액을 이용하여 행할 수 있다.
이러한 알칼리계 수용액을 이용한 에칭가공에 의해, 웨이퍼의 주면의 평탄도를 유지하기 쉬워진다. 또한, 본 발명의 웨이퍼의 제조방법은, 면취단면형상의 웨이퍼원주방향의 분포를 변화시키기 쉬운 알칼리계 수용액을 이용한 알칼리에칭가공을 행하는 경우에 특히 호적하게 채용할 수 있다.
또한, 상기 단결정 잉곳을 단결정 실리콘 잉곳으로 할 수 있다.
본 발명의 웨이퍼의 제조방법은, 단결정 실리콘 잉곳으로부터 얻어지는 단결정 실리콘 웨이퍼의 제조방법에 있어서 특히 호적하게 이용할 수 있다.
본 발명에 의한 웨이퍼의 제조방법이면, 제품 웨이퍼로서, 목표값의 범위 내의 R1 및 R2를 가짐과 함께, 종래보다, 원주방향에서 균일한 면취단면형상을 갖는 웨이퍼를 제조할 수 있다. 특히, 면취단면형상이 웨이퍼의 원주방향의 위치에 따라 변화하기 쉬운 알칼리에 의한 에칭을 행하는 경우여도, 원주방향에서 균일한 면취단면형상을 갖는 웨이퍼를 제조할 수 있다.
도 1은 본 발명의 웨이퍼의 제조방법의 일 예를 나타내는 플로우도이다.
도 2는 실시예 1에 의한 면취가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 3은 실시예 1에 의한 에칭가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 4는 실시예 1에 의한 면취부 경면연마가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 5는 실시예 1에 의한 면취부 경면연마가공 후의 면취단면형상치수BC값의 원주방향변화를 나타내는 그래프이다.
도 6은 실시예 2에 의한 면취가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 7은 실시예 2에 의한 에칭가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 8은 실시예 2에 의한 면취부 경면연마가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 9는 실시예 2에 의한 면취부 경면연마가공 후의 면취단면형상치수BC값의 원주방향변화를 나타내는 그래프이다.
도 10은 비교예에 의한 면취가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 11은 비교예에 의한 에칭가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 12는 비교예에 의한 면취부 경면연마가공 후의 면취단면형상치수R1값 및 R2값의 원주방향변화를 나타내는 그래프이다.
도 13은 비교예에 의한 면취부 경면연마가공 후의 면취단면형상치수BC값의 원주방향변화를 나타내는 그래프이다.
도 14는 면취단면형상치수R1값, R2값, BC값을 설명하는 모식적인 단면도이다.
이하, 본 발명의 실시의 형태에 대하여 설명하나, 본 발명은 이것들로 한정되는 것은 아니다.
상기와 같이, 에칭, 특히 알칼리에칭에서 발생하는 면취단면형상의 원주방향에서의 불균일의 문제를 해결할 수 있는 웨이퍼의 제조방법이 요구되고 있다.
본 발명자는, 상기 목적을 달성하기 위해 예의 검토를 행하였다. 그 결과, 면취가공의 단계에서는, 최종적으로 제품이 되는 웨이퍼의 면취형상의 사양범위에 있어서의 원호부의 곡률반경R1 및 R2의 값보다 작은 R1 및 R2가 되도록 가공해 두고, 면취부 경면연마의 단계에 있어서, 사양의 범위 내의 R1 및 R2가 되도록 경면연마를 행함으로써, 상기 과제를 해결할 수 있는 것을 발견하여, 본 발명의 웨이퍼의 제조방법을 완성시켰다.
종래, 알칼리에칭에 의해 웨이퍼주연부의 면취단면형상이 균일하지 않게 된다는 문제점에 대하여, 여러가지 대응책이 있었다(예를 들어, 특허문헌 1, 2). 그러나, 종래는, 본 발명과 같이 면취가공의 단계에서 최종적인 웨이퍼의 사양보다 R1 및 R2를 작게 설정한다는 경우는 없었다. 특히, 종래는, 최종적인 웨이퍼의 원호부의 R1 및 R2를 사양의 범위 내로 하기 위해, 면취가공 직후의 원호부의 R1 및 R2를 최종적인 웨이퍼의 R1 및 R2와 동등해지도록 하고, 면취부 경면연마공정에서는 원호부의 R1 및 R2를 크게 변화시키지 않는 가공을 행했었다.
이하, 도면을 참조하면서 본 발명을 보다 상세하게 설명한다. 도 1은, 본 발명의 웨이퍼의 제조방법의 일 예를 나타내는 플로우이다.
우선, 도 1(1)에 나타내는 바와 같이, 단결정 잉곳을 슬라이스하여 슬라이스 웨이퍼를 얻는다(공정1). 이때의 단결정 잉곳으로서, 단결정 실리콘 잉곳을 이용할 수 있다. 본 발명의 웨이퍼의 제조방법은, 반도체 웨이퍼, 특히, 단결정 실리콘 잉곳으로부터 얻어지는 단결정 실리콘 웨이퍼의 제조방법에 있어서 특히 호적하게 이용할 수 있다.
다음에, 도 1(2)에 나타내는 바와 같이, 상기 공정1에서 단결정 잉곳으로부터 슬라이스된 웨이퍼의 주연부를 연삭하여 면취가공을 행한다(공정2).
여기서, 면취가공을 행하는 공정보다 이후의 웨이퍼에 있어서의 면취부의 단면형상(면취단면형상)에 대하여, 도 14를 참조하여 설명한다. 도 14는, 웨이퍼의 주연부(11)를 나타내고 있다. 웨이퍼는 2개의 주면(21, 22)을 갖고 있다. 편의상, 일방의 주면을 제1의 주면(21), 다른 일방의 주면을 제2의 주면(22)으로 한다. 면취단면형상은, 웨이퍼의 일방의 주면인 제1의 주면(21)으로부터 연속함과 함께 이 제1의 주면(21)으로부터 경사진 제1의 경사부(31)와, 이 제1의 경사부(31)로부터 연속하는 원호상의 부분이고, 곡률반경R1을 갖는 제1의 원호부(41)를 갖고 있다. 또한, 이 면취단면형상은, 웨이퍼의 다른 일방의 주면인 제2의 주면(22)으로부터 연속함과 함께 이 제2의 주면(22)으로부터 경사진 제2의 경사부(32)와, 이 제2의 경사부(32)로부터 연속하는 원호상의 부분이고, 곡률반경R2를 갖는 제2의 원호부(42)를 갖고 잇다. 나아가, 면취단면형상은, 제1의 원호부(41)와 제2의 원호부(42)를 접속함과 함께 웨이퍼의 최외주단부를 구성하는 단부(51)를 갖고 있다. 단부(51)는 거의 평면으로 할 수 있다.
여기서, 도 14에 나타낸 면취단면형상의 치수 중, R1은 상기와 같이 제1의 원호부(41)의 곡률반경이고, R2는 상기와 같이 제2의 원호부(42)의 곡률반경이다. 면취단면형상의 치수로는, 이 밖에, 「BC값」을 정의할 수 있다. 이 BC값은, 웨이퍼의 최외주단으로부터 웨이퍼의 내측으로 50μm의 위치에 있어서의 웨이퍼의 두께이다(도 14 참조).
본 발명에서는, 이 공정2의 면취가공에 있어서, 제품이 되는 웨이퍼에 있어서의 R1 및 R2의 목표값(즉, 제품 웨이퍼의 사양)의 범위 내보다 작은 R1 및 R2가 되도록 면취가공을 행한다.
예를 들어, 최종적인 제품 웨이퍼의 사양에 있어서, 면취단면형상치수R1값 및 R2값이 250μm 이상 300μm 이하인 것이 정해져 있는 경우, 면취가공의 단계에서는, R1값 및 R2값을 250μm 미만이 되도록 면취한다. 본 발명에서는, 특히, 면취단면형상치수R1값 및 R2값이 50μm 이상 200μm 이하의 범위 내가 되도록, 상기의 슬라이스 웨이퍼의 주연부를 연삭하는 면취가공을 행하는 것이 바람직하다. 이때, 면취단면형상치수R1값 및 R2값을 50μm 이상 150μm 이하로 하는 것이 보다 바람직하다. 또한, 면취단면형상치수R1값 및 R2값을 50μm 이상 100μm 이하로 하는 것이 특히 바람직하다.
본 발명에서는, 면취단면형상치수R1값 및 R2값을 작게 할수록 에칭(특히 알칼리에칭)에서 발생하는 면취단면형상의 원주방향 불균일을 억제할 수 있는 점에서는 바람직하다. 한편으로, 면취가공에 의해 이후에 행해지는 가공공정에 있어서의 웨이퍼 외주로부터의 결함·팁이나 균열의 발생이나, 웨이퍼·핸들링지그의 접촉에 의한 웨이퍼 외주로부터의 결함·팁이나 균열의 발생을 억제하기 위해서는, 상기와 같이, 면취단면형상치수R1값 및 R2값을 50μm 이상으로 하는 것이 바람직하다.
상기와 같이 공정2의 면취가공을 행한 후, 다음에, 도 1(3)에 나타내는 바와 같이, 면취가공을 행한 웨이퍼의 주면에 래핑 또는 양면연삭가공을 행한다(공정3).
다음에, 도 1(4)에 나타내는 바와 같이, 면취나 래핑 등의 가공에서 생긴 가공변형의 제거를 위해, 래핑 또는 양면연삭가공을 행한 웨이퍼에 에칭가공을 행한다(공정4). 이때, 에칭가공을, 알칼리계 수용액을 이용하여 행하는 것이 바람직하다. 알칼리계 수용액으로는, 수산화나트륨수용액 또는 수산화칼륨수용액을 호적하게 사용할 수 있다. 이와 같이, 에칭가공을, 수산화나트륨수용액 또는 수산화칼륨수용액 등의 알칼리계 수용액을 이용하여 행하면, 에칭가공에 의한 웨이퍼주면의 형상변화를 비교적 억제하여 에칭할 수 있고, 평탄도가 높은 웨이퍼를 얻을 수 있다.
한편으로, 상기 서술한 바와 같이, 웨이퍼에 대해 알칼리에칭을 행하는 경우는 에칭이방성에 의해 면취단면형상의 원주방향 불균일이 발생하는 것인데, 본 발명과 같이, 면취가공 후의 면취단면형상치수R1값 및 R2값을 작게 할수록 알칼리에칭에서 발생하는 면취단면형상의 원주방향 불균일을 억제할 수 있다.
다음에, 도 1(5)에 나타내는 바와 같이, 에칭가공을 행한 웨이퍼의 주면에 편면 또는 양면의 경면연마가공을 행한다(공정5).
다음에, 도 1(6)에 나타내는 바와 같이, 주면에 대한 경면연마가공을 행한 웨이퍼의 면취부를 경면연마가공한다(공정6). 이 면취부의 경면연마가공에 있어서, 제품이 되는 웨이퍼에 있어서의 R1 및 R2의 목표값의 범위 내가 되도록 가공을 행한다. 공정2의 면취가공에서 작게 형성한 R1 및 R2는, 이 공정6의 면취부 경면연마가공에 의해 크게 할 수 있다. 따라서, 공정2에서 최종적인 제품 웨이퍼의 사양보다 작은 R1 및 R2로는, 공정6에서 사양의 범위 내로 할 수 있다.
다음에, 도 1(7)에 나타내는 바와 같이, 필요에 따라, 웨이퍼의 주면에 최종연마가공을 행할 수 있다(공정7).
이상과 같은 공정을 거쳐, 제품이 되는 웨이퍼를 제조한다. 이러한 웨이퍼의 제조방법이면, 종래, 특히 알칼리에칭에서 발생했었던 면취단면형상의 원주방향 불균일의 문제를 해결할 수 있고, 불균일이 적은 정밀한 면취형상을 갖는 웨이퍼를 제작할 수 있다.
또한, 본 발명에서는, 상기와 같이 면취가공의 단계에서 R1 및 R2를 최종적인 제품 웨이퍼의 목표값의 범위 내보다 작게 가공해 두고, 면취부 경면연마의 단계에 있어서, 목표값의 범위 내의 R1값 및 R2값이 되도록 경면연마를 행하는 것을 행하면 되며, 상기 이외의 각종 공정을 포함하고 있을 수도 있다. 예를 들어, 필요에 따라, 세정공정이나 열처리공정 등을 상기 각 공정 전후에 통상의 방법으로 행해도 된다.
실시예
이하, 실시예 및 비교예를 나타내어 본 발명을 보다 구체적으로 설명하는데, 본 발명은 이들 실시예로 한정되는 것은 아니다. 한편, 후술하는 도 2~13에 나타나는 측정값은 모두 코벨코과연사 에지프로파일러LEP로 측정한 것이다.
(실시예 1)
이하와 같이 하여, 최종적인 제품 웨이퍼의 R1, R2의 목표값을 220μm 이상 300μm 이하라고 정해, 웨이퍼의 제조를 행하였다.
우선, 단결정 실리콘 잉곳을 슬라이스하여, 슬라이스 웨이퍼를 얻었다(공정1). 다음에, 면취단면형상치수R1값 및 R2값이 50μm 이상 100μm 이하의 범위 내가 되도록 설계한 홈형상을 갖는 연삭휠을 이용하여 고속으로 회전시키고, 유지대(保持台)에 유지된 상기 슬라이스공정 후의 실리콘 웨이퍼의 주연부를 상기 연삭휠에 당접함과 함께, 웨이퍼를 회전시킴으로써 면취가공을 행하였다(공정2).
이 시점(공정2의 면취가공 직후)에서, 실리콘 웨이퍼의 원주 내 9점, 구체적으로는 노치를 기준으로 9°와 351°를 포함하는 45° 간격의 9개소에 대하여 면취단면형상치수R1값, R2값의 측정을 행하였다. 이 결과를 도 2에 나타낸다. 도 2에 나타낸 바와 같이, R1 및 R2는, 웨이퍼의 원주방향의 어느 점에서도, 50μm 이상 100μm 이하였다. R1의 최대값R1max와, R1의 최소값R1min의 차인 R1max-R1min값은 7.3μm, R2의 최대값R2max와, R2의 최소값R2min의 차인 R2max-R2min값은 6.0μm였다.
다음에, 상기 면취공정 후의 실리콘 웨이퍼에 양면연삭가공을 행하였다(공정3). 보다 구체적으로는, 다이아몬드지립을 갖는 연삭휠 2개를, 상기 실리콘 웨이퍼의 양면에 각각 갖다 댐과 함께, 연삭휠 내에 연삭액을 공급하고, 웨이퍼를 회전시킴으로서 양면연삭가공을 행하였다.
다음에, 상기 양면연삭공정 후의 실리콘 웨이퍼를 질량농도 약 52%, 액온 약 75℃로 가열된 수산화나트륨수용액을 이용하여 10분 침지함으로써, 에칭량(代)이 약 20μm의 두께인 에칭가공을 행하였다(공정4). 상기 알칼리에칭공정 후의 실리콘 웨이퍼의 면취단면형상치수를, 상기와 동일한 개소에 대하여 상기 측정조건과 동일한 조건으로 측정하였다. 그 결과를 도 3에 나타낸다. 도 3에 나타낸 바와 같이, 알칼리에칭공정 직후의 면취단면형상은, 도 2와 비교하면 측정점에 따라 차가 발생하고 있는데(R1max-R1min값 21.6μm, R2max-R2min값 14.4μm), 후술하는 비교예의 에칭가공 직후의 면취단면형상(도 11)과 비교하면, 현격히 원주방향에서의 R1, R2의 균일성이 향상되어 있다.
다음에, 상기 에칭공정 후의 실리콘 웨이퍼 양면에 경면연마가공을 행하였다(공정5). 보다 구체적으로는, 양면연마장치용 캐리어의 유지구멍에 상기 실리콘 웨이퍼를 유지하고, 양면연마장치의 상정반과 하정반에 연마포를 첩부하여 웨이퍼를 사이에 끼우고, 연마면에 연마재를 공급하면서 정반을 회전시킴으로써 양면에 경면연마가공을 행하였다.
다음에, 스피드팸사제 IV형 경면면취기를 이용하여, R1, R2의 목적값(狙い値)이 250μm가 되도록 하여, 면취부 경면연마가공을 행하였다(공정6). 상기 면취부 경면연마공정 후의 실리콘 웨이퍼의 면취단면형상치수를, 상기와 동일한 개소에 대하여 측정하였다. 이때의 측정 결과를, 면취단면형상치수R1값, R2값에 대하여 도 4에, BC값에 대하여 도 5에 나타낸다. 도 5에서는, BC값의 목적값과의 차를 나타내었다. 도 4에 나타낸 바와 같이, R1, R2 모두 원주방향의 분포폭이 작다(R1max-R1min값 21.6μm, R2max-R2min값 14.4μm). 이는, 특히 후술하는 도 12와의 비교로 알 수 있다. 또한, 도 4에 있어서 웨이퍼의 R1, R2는 모두 235~255μm 정도였고, 목표값의 범위 내로 할 수 있었음을 알 수 있다. 또한, 도 5에 나타낸 바와 같이, 최종적인 웨이퍼의 BC값과, BC값의 목적값으로부터의 어긋남(ずれ)의 차는 작으며(BC값 목적값으로부터의 어긋남의 최대값BCmax와, 최소값BCmin의 차인 BCmax-BCmin값은 2.8μm), 또한, 그 분포도 균일한 것이었다.
(실시예 2)
실시예 1과 동일한 방법으로 슬라이스 웨이퍼를 얻은 후, 실시예 1과 동일한 방법으로, 면취단면형상치수R1값 및 R2값이 150~200μm가 되도록 설계한 홈형상을 갖는 연삭휠을 이용하여 면취가공을 행하였다.
다음에 실시예 1과 동일한 방법으로, 순차, 양면연삭가공, 알칼리에칭가공, 양면경면연마가공 및 면취부 경면연마가공을 행하였다.
실시예 1과 마찬가지로, 상기 면취공정 후, 상기 알칼리에칭공정 후, 상기 면취부 경면연마공정 후의 면취단면형상치수를 실시예 1과 동일한 개소에 대하여 상기 측정조건과 동일한 조건으로 측정하였다. 상기 면취공정 후의 면취단면형상치수R1값, R2값을 도 6, 알칼리에칭공정 후의 면취단면형상치수R1값, R2값을 도 7, 면취부 경면면취공정 후의 면취단면형상치수R1값, R2값을 도 8, BC값을 도 9에 나타낸다.
(비교예)
실시예 1과 동일한 방법으로 슬라이스 웨이퍼를 얻은 후, 실시예 1과 동일한 방법으로, 면취단면형상치수R1값 및 R2값이 250~300μm가 되도록 설계한 홈형상을 갖는 연삭휠을 이용하여 면취가공을 행하였다. 즉, 면취가공의 단계로부터, 최종적인 제품 웨이퍼의 사양범위 내에 있는 R1값 및 R2값으로 하였다.
다음에 실시예 1과 동일한 방법으로, 순차, 양면연삭가공, 알칼리에칭가공, 양면경면연마가공 및 면취부 경면연마가공을 행하였다.
실시예 1과 마찬가지로, 상기 면취공정 후, 상기 알칼리에칭공정 후, 상기 면취부 경면연마공정 후의 면취단면형상치수를 실시예 1과 동일한 개소에 대하여 상기 측정조건과 동일한 조건으로 측정하였다. 상기 면취공정 후의 면취단면형상치수R1값, R2값을 도 10, 알칼리에칭공정 후의 면취단면형상치수R1값, R2값을 도 11, 면취부 경면면취공정 후의 면취단면형상치수R1값, R2값을 도 12, BC값을 도 13에 나타낸다.
실시예 1, 2 및 비교예에서 최종적으로 얻어진 웨이퍼의 R1max-R1min값, R2max-R2min값, BCmax-BCmin값을 표 1에 정리하였다.
Figure pct00001
표 1에 나타내는 바와 같이, 면취단면형상치수R1값 및 R2값이 250~300μm가 되도록 면취가공한 비교예의 웨이퍼보다, 면취단면형상치수R1값 및 R2값이 50~100μm가 되도록 면취가공한 실시예 1의 웨이퍼, 면취단면형상치수R1값 및 R2값이 150~200μm가 되도록 면취가공한 실시예 2의 웨이퍼 쪽이, R1값, R2값, BC값이 원주방향에서 균일한 면취단면형상을 갖는 웨이퍼를 제조할 수 있다. 또한, 실시예 1과 실시예 2를 비교하면, 면취가공단계에서 보다 R1값 및 R2값을 작게 한 실시예 1 쪽이, 원주방향에서 균일한 면취단면형상을 갖는 제품 웨이퍼를 제조할 수 있는 것을 알 수 있다.
한편, 본 발명은, 상기 실시형태로 한정되는 것은 아니다. 상기 실시형태는, 예시이며, 본 발명의 특허청구의 범위에 기재된 기술적 사상과 실질적으로 동일한 구성을 갖고, 동일한 작용효과를 나타내는 것은, 어떠한 것이어도 본 발명의 기술적 범위에 포함된다.

Claims (4)

  1. 단결정 잉곳으로부터 슬라이스된 웨이퍼의 주연부를 연삭하여 면취가공을 행하는 공정과,
    상기 면취가공을 행한 웨이퍼의 주면에 래핑 또는 양면연삭가공을 행하는 공정과,
    상기 래핑 또는 양면연삭가공을 행한 웨이퍼에 에칭가공을 행하는 공정과,
    상기 에칭가공을 행한 웨이퍼의 주면에 편면 또는 양면의 경면연마가공을 행하는 공정과,
    상기 경면연마가공을 행한 웨이퍼의 면취부를 경면연마가공하는 공정
    을 가지며, 제품이 되는 웨이퍼를 제조하는 방법으로서,
    상기 면취가공을 행하는 공정보다 이후의 웨이퍼에 있어서의 면취부의 단면형상을,
    상기 웨이퍼의 일방의 주면인 제1의 주면으로부터 연속함과 함께 이 제1의 주면으로부터 경사진 제1의 경사부와,
    이 제1의 경사부로부터 연속하는 원호상의 부분이고, 곡률반경R1을 갖는 제1의 원호부와,
    상기 웨이퍼의 다른 일방의 주면인 제2의 주면으로부터 연속함과 함께 이 제2의 주면으로부터 경사진 제2의 경사부와,
    이 제2의 경사부로부터 연속하는 원호상의 부분이고, 곡률반경R2를 갖는 제2의 원호부와,
    상기 제1의 원호부와 상기 제2의 원호부를 접속함과 함께 상기 웨이퍼의 최외주단부를 구성하는 단부
    로 이루어지는 것으로 하고,
    상기 면취가공에 있어서, 상기 제품이 되는 웨이퍼에 있어서의 상기 R1 및 상기 R2의 목표값의 범위 내보다 작은 상기 R1 및 상기 R2가 되도록 면취가공을 행하고,
    상기 면취부의 경면연마가공에 있어서, 상기 제품이 되는 웨이퍼에 있어서의 상기 R1 및 상기 R2의 목표값의 범위 내의 상기 R1 및 상기 R2가 되도록 상기 면취부의 경면연마가공을 행해 상기 제품이 되는 웨이퍼를 제조하는 것을 특징으로 하는 웨이퍼의 제조방법.
  2. 제1항에 있어서,
    상기 면취가공에 있어서, 상기 R1 및 R2가 50μm 이상 200μm 이하의 범위 내가 되도록 가공을 행하는 것을 특징으로 하는 웨이퍼의 제조방법.
  3. 제1항 또는 제2항에 있어서,
    상기 에칭가공을, 알칼리계 수용액을 이용하여 행하는 것을 특징으로 하는 웨이퍼의 제조방법.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 단결정 잉곳을 단결정 실리콘 잉곳으로 하는 것을 특징으로 하는 웨이퍼의 제조방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220159509A (ko) 2021-05-25 2022-12-05 이기정 웨이퍼 제조 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113646896A (zh) * 2020-01-29 2021-11-12 Ｊｘ金属株式会社 磷化铟基板
CN113809149B (zh) * 2021-07-23 2023-12-12 上海先进半导体制造有限公司 晶圆、半导体元件及半导体元件处理方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093488A1 (ja) 2007-01-31 2008-08-07 Shin-Etsu Handotai Co., Ltd. シリコンウエーハの面取り装置およびシリコンウエーハの製造方法ならびにエッチドシリコンウエーハ
KR20100015163A (ko) * 2008-08-04 2010-02-12 주식회사 실트론 웨이퍼 제조 방법
JP2015153999A (ja) 2014-02-18 2015-08-24 信越半導体株式会社 半導体ウェーハの製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3580600B2 (ja) * 1995-06-09 2004-10-27 株式会社ルネサステクノロジ 半導体装置の製造方法およびそれに使用される半導体ウエハ並びにその製造方法
JP4076046B2 (ja) * 2000-05-30 2008-04-16 エム・イー・エム・シー株式会社 ウエハの多段面取り加工方法
JPWO2002005337A1 (ja) * 2000-07-10 2004-01-08 信越半導体株式会社 鏡面面取りウェーハ、鏡面面取り用研磨クロス、及び鏡面面取り研磨装置及び方法
US7258931B2 (en) * 2002-08-29 2007-08-21 Samsung Electronics Co., Ltd. Semiconductor wafers having asymmetric edge profiles that facilitate high yield processing by inhibiting particulate contamination
JP2004319910A (ja) * 2003-04-18 2004-11-11 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの製造方法
DE102006037267B4 (de) * 2006-08-09 2010-12-09 Siltronic Ag Verfahren zur Herstellung von Halbleiterscheiben mit hochpräzisem Kantenprofil
JP5138407B2 (ja) * 2008-02-14 2013-02-06 セイコーインスツル株式会社 ウエハ及びウエハ研磨方法
JP5472073B2 (ja) * 2010-12-16 2014-04-16 信越半導体株式会社 半導体ウェーハ及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008093488A1 (ja) 2007-01-31 2008-08-07 Shin-Etsu Handotai Co., Ltd. シリコンウエーハの面取り装置およびシリコンウエーハの製造方法ならびにエッチドシリコンウエーハ
KR20090115717A (ko) * 2007-01-31 2009-11-05 신에쯔 한도타이 가부시키가이샤 실리콘 웨이퍼의 면취 장치 및 실리콘 웨이퍼의 제조방법 그리고 에치드 실리콘 웨이퍼
KR20100015163A (ko) * 2008-08-04 2010-02-12 주식회사 실트론 웨이퍼 제조 방법
JP2015153999A (ja) 2014-02-18 2015-08-24 信越半導体株式会社 半導体ウェーハの製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220159509A (ko) 2021-05-25 2022-12-05 이기정 웨이퍼 제조 방법

Also Published As

Publication number Publication date
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