KR20190113931A

KR20190113931A - 전자 기판과 그 제조 방법, 및 전자 디바이스

Info

Publication number: KR20190113931A
Application number: KR1020197026165A
Authority: KR
Inventors: 쥔 천; 밍 장; 치청 천; 환 류
Original assignee: 보에 테크놀로지 그룹 컴퍼니 리미티드; 허페이 신성 옵토일렉트로닉스 테크놀러지 컴퍼니 리미티드
Priority date: 2018-01-30
Filing date: 2018-12-24
Publication date: 2019-10-08
Also published as: CN110096169B; EP3748478A4; US20210405810A1; CN110096169A; JP2021511650A; EP3748478A1; WO2019148999A1; US11366556B2

Abstract

전자 기판과 그 제조 방법, 및 전자 디바이스. 전자 기판(100/200/300)은 베이스 기판(101) 및 베이스 기판(101) 상에 위치한 제1 도전성 구조(102)를 포함한다. 제1 도전성 구조(102)는 베이스 기판(101) 상에 위치하고, 베이스 기판(101)으로부터 먼 제1 도전성 구조의 측면이 위치한 제1 도전성 구조(102)의 적어도 일부는 에칭 장벽 특성들을 갖는다. 전자 기판(100/200/300) 내의 제1 도전성 구조(102)는 양호한 에칭 장벽 특성들을 갖는다.

Description

전자 기판과 그 제조 방법, 및 전자 디바이스

관련 출원과의 상호 참조

본원은 2018년 1월 30일자 출원된 중국 특허 출원 번호 201810089650.6호를 우선권 주장하고, 그 개시내용은 본원의 일부로서 전체적으로 본원에 참조로 포함된다.

본 개시내용의 실시예들은 전자 기판과 그 제조 방법, 및 전자 디바이스에 관한 것이다.

터치 기판들은 상이한 감지 원리들에 따라, 예를 들어, 저항형 터치 기판, 용량형 터치 기판, 광학형 터치 기판, 음향파형 터치 기판, 전자기형 터치 기판 등으로 분류될 수 있다. 용량형 터치 기판은 빠른 반응 시간, 고감도, 양호한 신뢰성, 고내구성 등의 장점들을 갖기 때문에, 용량형 터치 기판이 점점 더 많은 분야들에 적용되어 왔다. 용량형 터치 기판은 예를 들어, 일반적으로 전극 층, 배선 층 등과 같은 구조들을 포함하고, 터치 객체의 터치 위치를 검출하기 위해 사용된다.

본 개시내용의 적어도 하나의 실시예는 베이스 기판 및 제1 도전성 구조를 포함하는 전자 기판을 제공하고, 제1 도전성 구조는 베이스 기판 상에 있고, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제1 부분이고, 베이스 기판에 가까운 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제2 부분이고, 제1 부분은 제2 부분과 비교하여 에칭 장벽 특성을 갖는다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 구조는 단일 층 막 구조이다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 부분의 결정화도는 제2 부분의 결정화도보다 크다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 구조는 적층된 구조로 되어 있고 제1 도전성 층 및 베이스 기판으로부터 먼 제1 도전성 층의 측면 상에 적층된 장벽 층을 포함하고, 장벽 층은 제1 도전성 구조의 제1 부분이다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 층의 재료의 결정화도는 장벽 층의 재료의 결정화도보다 적다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 층의 재료와 장벽 층의 재료는 둘 다 도전성 산화물들을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 도전성 산화물들은 인듐 주석 산화물들이고, 장벽 층의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 제1 도전성 층의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높거나; 또는 도전성 산화물들은 인듐 아연 산화물들이고, 장벽 층의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 제1 도전성 층의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 층의 재료는 도전성 산화물을 포함하고, 장벽 층의 재료는 결정화된 금속, 결정화된 도전성 산화물, 및 폴리머 도전성 재료로 이루어진 군 중 적어도 하나 이상을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판은 베이스 기판 상의 제2 도전성 구조를 추가로 포함하고, 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 제1 도전성 구조의 제1 부분의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 크다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제2 도전성 구조의 적어도 일부 재료는 도전성 산화물을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제2 도전성 구조는 베이스 기판 상의 제1 도전성 구조의 정투영을 중첩하는 중첩 부분을 포함하고, 제1 도전성 구조는 제2 도전성 구조의 중첩 부분과 베이스 기판 사이의 부분을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 중첩 부분은 제1 도전성 구조와 전체적으로 직접 접촉한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 베이스 기판에 가까운 제1 도전성 기판의 제1 하부 표면과 베이스 기판에 가까운 제2 도전성 구조의 제2 하부 표면은 둘 다 베이스 기판과 직접 접촉한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판은 제1 도전성 구조 및 제2 도전성 구조를 덮는 절연 층을 추가로 포함하고, 절연 층은 베이스 기판으로부터 먼 제1 도전성 구조의 상부 표면 및 베이스 기판으로부터 먼 제2 도전성 구조의 상부 표면과 직접 접촉한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판은 배선 구조를 추가로 포함하고, 터치 기판은 터치 영역 및 비터치 영역을 포함하고, 제1 도전성 구조와 제2 도전성 구조 중 하나는 터치 영역 내에 있고, 제1 도전성 구조와 제2 도전성 구조 중 다른 하나의 적어도 일부는 비터치 영역 내에 있다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 구조 및 제2 도전성 구조 중 하나는 배선 구조이고, 배선 구조는 적층된 구조로 되어 있고; 배선 구조는 베이스 기판 상에 순차적으로 적층된 제1 배선 층과 제2 배선 층의 적층된 층을 포함하거나, 또는 배선 구조는 베이스 기판 상에 순차적으로 적층된 제2 배선 층과 제3 배선 층의 적층된 층을 포함하거나, 또는 배선 구조는 베이스 기판 상에 순차적으로 적층된 제1 배선 층, 제2 배선 층, 및 제3 배선 층의 적층된 층을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 배선 층 및 제3 배선 층 중 적어도 하나의 재료는 제1 도전성 구조의 재료와 적어도 부분적으로 동일하다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 배선 층의 재료 및 제3 배선 층의 재료는 도전성 산화물을 포함하고, 제2 배선 층의 재료는 금속을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제1 도전성 구조와 제2 도전성 구조 중 하나는 제1 터치 전극 구조이고, 제1 터치 전극 구조는 복수의 블록형 제1 서브 전극 패턴 및 복수의 스트립형 제2 서브 전극 패턴을 포함하고; 전자 기판은 제2 터치 전극 구조를 추가로 포함하고, 제2 터치 전극 구조와 제1 터치 전극 구조는 상이한 층들 내에 있고, 제2 터치 전극 구조는 제2 서브 전극 패턴들에 의해 이격된 인접한 제1 서브 전극 패턴들을 전기적으로 접속한다.

본 개시내용의 적어도 하나의 실시예는 전자 디바이스를 제공하고, 전자 디바이스는 본 개시내용의 어느 한 실시예에 따른 전자 기판을 포함한다.

본 개시내용의 적어도 하나의 실시예는 전자 기판의 제조 방법을 제공하고, 제조 방법은 베이스 기판 상에 제1 도전성 구조를 형성하는 단계를 포함하고, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제1 부분이고, 베이스 기판에 가까운 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제2 부분이고, 제1 부분은 제2 부분과 비교하여 에칭 장벽 특성을 갖는다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법에서, 제1 도전성 구조를 형성하는 단계는 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계, 제1 도전성 패턴을 형성하기 위해 제1 도전성 층 막을 패터닝하는 단계, 및 제1 도전성 구조를 형성하기 위해 베이스 기판으로부터 먼 제1 도전성 패턴의 측면으로부터 제1 도전성 패턴을 적어도 부분적으로 결정화하는 단계를 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법에서, 제1 도전성 구조를 형성하는 단계는 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계, 제1 도전성 층 막 상에 장벽 층 막을 형성하고, 제1 도전성 층 및 장벽 층을 각각 형성하기 위해 제1 도전성 층 막 및 장벽 층 막을 패터닝하는 단계를 포함하고, 제1 도전성 구조는 제1 도전성 층 및 장벽 층을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법에서, 제1 도전성 층 막의 재료는 도전성 산화물을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법은 제1 도전성 구조가 형성되는 베이스 기판 상에 제2 도전성 구조를 형성하는 단계를 추가로 포함하고, 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 제1 도전성 구조의 제1 부분의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 크다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법은 제1 도전성 구조와 제2 도전성 구조 중 하나는 제1 터치 전극 구조이고, 다른 하나는 배선 구조이고; 배선 구조는 적층된 구조로 되어 있고 제1 터치 전극 구조와 동일한 층 상에 형성되고 또는 제1 터치 전극 구조 상에 형성되는 것을 추가로 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법에서, 배선 구조를 형성하는 단계는 베이스 기판 상에 제1 배선 층 막, 제2 배선 층 막, 및 제3 배선 층 막을 순차적으로 형성하는 단계; 및 배선 구조를 형성하기 위해 제1 배선 층 막, 제2 배선 층 막, 및 제3 배선 층 막의 적층된 층을 패터닝하는 단계를 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 방법에서, 제1 도전성 구조와 제2 도전성 구조 중 하나는 제1 터치 전극 구조이고, 제1 터치 전극 구조는 복수의 블록형 제1 서브 전극 패턴 및 복수의 스트립형 제2 서브 전극 패턴을 포함하고, 복수의 블록형 제1 서브 전극 패턴과 복수의 스트립형 제2 서브 전극 패턴은 인터레이스되고, 상기 방법은 제1 터치 전극 구조와 상이한 층 상에 있는 제2 터치 전극 구조를 형성하는 단계를 추가로 포함하고, 제2 터치 전극 구조는 제2 서브 전극 패턴들에 의해 이격된 인접한 제1 서브 전극 패턴들을 전기적으로 접속한다.

본 개시내용의 적어도 하나의 실시예는 베이스 기판, 베이스 기판 상의 제1 도전성 구조, 및 베이스 기판 상의 제2 도전성 구조를 포함하는 전자 기판을 제공한다. 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 크다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 베이스 기판에 가까운 제1 도전성 기판의 제1 하부 표면과 베이스 기판에 가까운 제2 도전성 구조의 제2 하부 표면은 베이스 기판과 직접 접촉한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제2 도전성 구조는 베이스 기판 상의 제1 도전성 구조의 정투영과 중첩하는 중첩 부분을 포함하고, 제1 도전성 구조는 제2 도전성 구조의 중첩 부분과 베이스 기판 사이의 부분을 포함한다.

예를 들어, 본 개시내용의 실시예에 의해 제공된 전자 기판에서, 제2 도전성 구조의 중첩 부분은 제1 도전성 구조와 전체적으로 직접 접촉한다.

예를 들어, 본 개시내용의 실시예는 상기 실시예들 중 어느 하나에 따른 전자 기판을 포함하는 전자 디바이스를 제공한다.

본 개시내용의 적어도 하나의 실시예는 전자 기판의 제조 방법을 제공하고, 상기 방법은 베이스 기판 상에 제1 도전성 구조를 형성하는 단계; 및 다음에 베이스 기판 상에 제2 도전성 구조를 형성하는 단계를 포함하고, 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 베이스 기판으로부터 먼 적어도 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 크다.

본 개시내용의 실시예들의 기술적 해결책들을 분명히 도시하기 위해, 실시예들의 도면들이 다음에 간단히 설명될 것이고; 설명된 도면은 단지 본 개시내용의 일부 실시예들에만 관련되고 그러므로 본 개시내용으로 한정되지 않는다는 것이 분명하다.
도 1a 및 도 1b는 본 개시내용의 실시예에 따른 터치 기판의 개략적 단면 구조도들이고;
도 2a 및 도 2b는 본 개시내용의 실시예에 따른 또 하나의 터치 기판의 개략적 단면 구조도들이고;
도 3a 및 도 3b는 본 개시내용의 실시예에 따른 또 다른 터치 기판의 개략적 단면 구조도들이고;
도 4a-4d는 본 개시내용의 또 하나의 실시예에 따른 제조 공정에서의 터치 기판의 제1 터치 전극 구조의 개략적 단면 구조도들이고;
도 5a-5e는 본 개시내용의 또 하나의 실시예에 따른 제조 공정에서의 또 하나의 터치 기판의 제1 터치 전극 구조의 개략적 단면 구조도들이고;
도 6a-6j는 본 개시내용의 또 다른 실시예에 따른 제조 공정에서의 터치 기판의 개략적 단면 구조도들이다.

본 개시내용의 실시예들의 목적들, 기술적 상세들 및 장점들을 분명히 하기 위해, 실시예들의 기술적 해결책들이 본 개시내용의 실시예들에 관련된 도면과 함께 분명하고 완전히 이해가능한 방식으로 설명될 것이다. 물론, 설명된 실시예들은 단지 본 개시내용의 실시예들의 일부이지 모두는 아니다. 본원의 설명된 실시예들에 기초하여, 본 기술 분야의 기술자들은 어떤 발명적 연구 없이 다른 실시예(들)를 도출해 낼 수 있고, 이는 본 개시내용의 범위 내에 있게 된다.

달리 정의되지 않는다면, 본원에 사용된 모든 기술적 및 과학적 용어들은 본 개시내용이 속하는 기술 분야의 통상의 기술자에 의해 통상적으로 이해되는 것과 동일한 의미들을 갖는다. 본 개시내용에서 사용되는 용어들 "제1", "제2" 등은 어떤 순차, 양 또는 중요도를 표시하고자 하는 것이 아니고, 다양한 소자들을 구별하고자 하는 것이다. 용어들 "구성한다", "구성하는", "포함한다", "포함하는" 등은 이들 용어 앞에 언급된 요소들 또는 객체들이 이들 용어들 뒤에 나오는 요소들 또는 객체들 및 그것의 등가물들을 포함하는 것을 명시하고자 하는 것이지, 다른 요소들 또는 객체들을 배제하지 않는다. 문구들 "접속", "접속된" 등은 물리적 접속 또는 기계적 접속을 정의하고자 하는 것이 아니고, 직접적으로 또는 간접적으로 전기적 접속을 포함할 수 있다. "상에", "아래", "우", "좌" 등은 단지 상대적 위치 관계를 표시하기 위해 사용되고, 설명된 객체의 위치가 변경될 때, 상대적 위치 관계가 그에 따라 변경될 수 있다.

용량형 터치 기판은 예를 들어, 전극 층, 배선 층 등과 같은 구조들을 일반적으로 포함한다. 전극 층의 재료는 일반적으로 투명한 금속 산화물이고, 배선 층의 재료는 일반적으로 구리 또는 은인데, 왜냐하면 구리 또는 은은 양호한 전성 및 전기적 도전성을 갖기 때문이다. 그러나, 구리 또는 은 금속 층은 예를 들어, 베이스 기판과의 약한 접합력을 갖고 불충분한 산화 방지 능력을 갖는다.

구리 또는 은 금속 층의 베이스 기판과의 접착력을 개선시키기 위해, 예를 들어, 버퍼 층이 구리 또는 은 금속 층 아래에 제조되고, 버퍼 층의 재료는 예를 들어, 금속 또는 금속 산화물일 수 있고; 그런데, 구리 또는 은 금속 층이 산화를 야기하도록 공기에 노출되는 것을 방지하기 위해, 예를 들어, 보호 층이 구리 또는 은 금속 층 상에 형성되고, 보호 층의 재료는 예를 들어, 금속 또는 금속 산화물일 수 있다. 복수의 막으로 형성된 배선 구조는 구리 또는 은 금속 층의 접착력을 개선시킬 수 있고 높은 내산화성을 갖는다. 그러나, 배선 구조의 재료와 전극 층의 재료는 둘 다 금속 산화물들이기 때문에, 배선 층을 에칭할 때, 배선 층을 에칭하기 위한 에칭 용액은 배선 층 아래에 패터닝된 전극 층을 더 에칭하기가 쉬워서, 전극 층의 치수 정확성에 영향을 주거나 심지어 전극 층을 파손시키고, 그러므로 예를 들어, 전극 층으로 구성된 터치 패널의 터치 효과에 영향을 준다.

본 개시내용의 적어도 하나의 실시예는 전자 기판과 그 제조 방법, 및 전자 디바이스를 제공한다. 일부 실시예들에서, 전자 기판은 용량형 터치 기판과 같은 터치 기판이다. 일부 실시예들에서, 전자 기판은 가요성 터치 기판과 같은 가요성 기판이다.

전자 기판은 베이스 기판 및 제1 도전성 구조를 포함하고, 제1 도전성 구조는 베이스 기판 상에 있고, 베이스 기판으로부터 먼 제1 도전성 구조의 적어도 측면 상의 제1 도전성 구조의 부분은 에칭 장벽 특성을 갖는다.

예를 들어, 제1 도전성 구조는 이러한 에칭 장벽 특성을 갖고: 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제1 부분(즉, 베이스 기판으로부터 먼 제1 도전성 구조의 상부 표면이 위치한 부분)이고, 베이스 기판에 가까운 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제2 부분(즉, 베이스 기판에 가까운 제1 도전성 구조의 하부 표면이 위치한 부분)이고, 제1 부분은 제2 부분과 비교하여 에칭 장벽 특성을 갖고, 즉, 동일한 에천트에 대해, 제1 부분의 에칭 장벽 능력은 제2 부분의 에칭 장벽 능력보다 크므로, 제1 부분은 제2 부분보다 에칭되기가 더 어렵다.

예를 들어, 전자 기판은 베이스 기판 상에 위치한 제1 도전성 구조 및 제2 도전성 구조를 포함하고, 제1 도전성 구조는 이러한 에칭 장벽 특성을 갖는데: 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 큰데, 즉, 제1 도전성 구조의 상부 표면은 제2 도전성 구조의 적어도 일부 재료보다 에천트에 의해 에칭되기가 더 어렵다. 이 경우에, 예를 들어, 제1 도전성 구조의 제1 부분의 에칭 장벽 능력은 제1 도전성 구조의 제2 부분의 에칭 장벽 능력보다 크거나 동일하다.

예를 들어, 제2 도전성 구조는 베이스 기판 상의 제1 도전성 구조의 정투영 외부에 위치한 부분을 포함하고, 제2 도전성 구조는 제1 도전성 구조가 위치한 층 외부에 위치한 부분을 포함한다(즉, 제1 도전성 구조와 제2 도전성 구조의 적어도 일부가 상이한 층들 내에 배치되므로, 제1 도전성 구조와 제2 도전성 구조의 적어도 일부는 제조 공정 동안 상이한 포토리소그래피 공정들에 의해 제조된다).

대응하여, 전자 기판의 제조 방법은 베이스 기판 상에 제1 도전성 구조를 형성하는 단계를 포함하고, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부는 에칭 장벽 특성을 갖는다.

예를 들어, 제조 방법에서, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제1 부분이고, 베이스 기판에 가까운 제1 도전성 구조의 측면 상의 제1 도전성 구조의 부분은 제2 부분이고, 제1 부분은 제2 부분과 비교하여 에칭 장벽 특성을 갖는다.

예를 들어, 전자 기판이 제2 도전성 구조를 포함하는 경우에, 전자 기판의 제조 방법은 베이스 기판 상에 제1 도전성 구조를 형성하는 단계; 다음에, 베이스 기판 상에 제2 도전성 구조를 형성하는 단계를 포함한다. 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부(즉, 제1 부분)의 에칭 장벽 능력은 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 크다.

본 개시내용의 적어도 하나의 실시예에서, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부는 강한 에칭 장벽 특성을 가지므로, 본 개시내용의 실시예는 비교적 양호한 에칭 장벽 특성을 갖는다. 예를 들어, 베이스 기판으로부터 먼 제1 도전성 구조의 측면 상의 제1 도전성 구조의 적어도 일부의 에칭 장벽 능력이 제2 도전성 구조의 적어도 일부 재료의 에칭 장벽 능력보다 큰 경우에, 후속하여 형성되고 예를 들어 제1 도전성 구조에 인접한 제2 도전성 구조(예를 들어, 금속 층과 금속 산화물 층의 적층된 층)를 에칭하기 위해 에천트(예를 들어, 에칭 용액)가 사용될 때, 제1 도전성 구조는 에천트에 의해 에칭 공격을 받지 않는다.

예를 들어, 제1 도전성 구조는 단일 층 막 구조이다. 예를 들어, 제1 도전성 구조가 단일 층 막 구조인 경우에, 제1 도전성 구조의 적어도 제1 부분은 결정화되는데(예를 들어, 전체 제1 도전성 구조가 결정화되거나 제1 도전성 구조의 제1 부분만이 결정화된다), 즉, 제1 도전성 구조의 제1 부분의 결정화도는 제1 도전성 구조의 제2 부분의 결정화도보다 크거나 동일하다. 본 개시내용의 실시예에서, 제1 도전성 구조의 상부 표면이 위치한 부분의 재료는 결정화된 도전성 산화물과 같은, 결정화된 재료이고, 그러므로 제1 도전성 구조의 상부 표면은 강한 에칭 장벽 능력을 갖는다.

예를 들어, 단일 층 막 구조의 제1 도전성 구조는 다음과 같이 형성된다: 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계; 제1 도전성 패턴을 형성하기 위해 제1 도전성 층 막을 패터닝하는 단계; 및 제1 도전성 구조를 형성하기 위해 베이스 기판으로부터 먼 제1 도전성 패턴의 측면으로부터 제1 도전성 패턴을 적어도 부분적으로 결정화하는 단계.

예를 들어, 제1 도전성 구조는 다층 막 구조(즉, 적층된 구조)로 되어 있고, 제1 도전성 층 및 베이스 기판으로부터 먼 제1 도전성 층의 측면 상에 적층된 장벽 층을 포함한다. 상기 에천트에 대해, 장벽 층은 제1 도전성 층보다 강한 에칭 장벽 능력(즉, 에칭되기가 덜 쉬움)을 가지므로, 제1 도전성 구조의 상부 표면은 강한 에칭 장벽 능력을 갖는다.

예를 들어, 다층 막 구조의 제1 도전성 구조는 다음과 같이 형성된다: 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계; 제1 도전성 층 막 상에 장벽 층 막을 형성하는 단계, 및 각각 제1 도전성 층 및 장벽 층을 형성하기 위해 제1 도전성 층 막 및 장벽 층 막을 패터닝하는 단계이고, 여기서 제1 도전성 구조는 제1 도전성 층 및 장벽 층을 포함한다.

제1 도전성 구조가 먼저 형성되고, 다음에 제2 도전성 구조가 에천트로 에칭에 의해 형성되므로, 일부 실시예들에서, 제2 도전성 구조는 베이스 기판 상에 제1 도전성 구조의 정투영을 중첩하는 중첩 부분을 포함하고, 제1 도전성 구조는 베이스 기판과 제2 도전성 구조의 중첩 부분 사이의 부분을 포함한다.

일부 실시예들에서, 제1 도전성 구조를 형성하는 단계 후에, 제2 도전성 구조를 형성하는 단계가 바로 수행된다(즉, 제1 도전성 구조를 형성하는 단계와 제2 도전성 구조를 형성하는 단계 사이에 다른 막들을 형성하는 단계는 없다). 그러므로, 베이스 기판에 가까운 제1 도전성 구조의 제1 하부 표면과 베이스 기판에 가까운 제2 도전성 구조의 제2 하부 표면은 둘 다 (베이스 기판과 같은) 동일한 층과 직접 접촉한다.

다른 실시예들에서, 제1 도전성 구조를 형성하는 단계 후에, 제2 도전성 구조를 형성하는 단계가 바로 수행된다(즉, 제1 도전성 구조를 형성하는 단계와 제2 도전성 구조를 형성하는 단계 사이에 다른 막들을 형성하는 단계는 없다). 그러므로, 베이스 기판으로부터 먼 제1 도전성 구조의 상부 표면 및 베이스 기판으로부터 먼 제2 도전성 구조의 상부 표면은 둘 다 (제1 도전성 구조 및 제2 도전성 구조를 덮는 절연 층과 같은) 동일한 층과 직접 접촉한다.

예를 들어, 제1 도전성 구조와 제2 도전성 구조 중 하나는 제1 터치 전극 구조이고, 제1 터치 전극 구조는 복수의 블록형 제1 서브 전극 패턴 및 복수의 스트립형 제2 서브 전극 패턴을 포함한다. 전자 기판은 제2 터치 전극 구조를 추가로 포함하고, 제2 터치 전극 구조와 제1 터치 전극 구조는 상이한 층들 내에 위치하고, 제2 터치 전극 구조는 제2 서브 전극 패턴들에 의해 이격된 인접한 제1 서브 전극 패턴들을 전기적으로 접속한다.

예를 들어, 제2 터치 전극 구조와 제1 서브 전극 패턴들 사이의 전기적 접속을 보장하기 위해, 제1 도전성 구조가 제2 도전성 구조의 중첩 부분과 베이스 기판 사이의 부분을 포함하는 경우에, 제1 도전성 구조의 상부 표면이 위치하는 부분의 재료는 도전성 재료이다.

예를 들어, 제1 도전성 구조와 제2 도전성 구조 중 다른 하나는 터치 신호 전송을 위한 배선 구조이다. 예를 들어, 배선 구조는 다층 막 구조이고, 배선 구조는 베이스 기판 상에 후속하여 적층된 제1 배선 층과 제2 배선 층의 적층된 층 및/또는 베이스 기판 상에 후속하여 적층된 제2 배선 층과 제3 배선 층의 적층된 층을 포함한다. 제1 배선 층은 제2 배선 층과 베이스 기판 사이의 접착력을 개선시키기 위해 사용되고, 제3 배선 층은 제2 배선 층이 산화되는 것을 방지하기 위해 사용된다.

예를 들어, 배선 구조가 제1 배선 층, 제2 배선 층, 및 제3 배선 층을 포함하는 경우에, 배선 구조를 형성하는 단계는 베이스 기판 상에 제1 배선 층 막, 제2 배선 층 막, 및 제3 배선 층 막을 순차적으로 형성하는 단계, 및 배선 구조를 형성하기 위해 제1 배선 층 막, 제2 배선 층 막, 및 제3 배선 층 막의 적층된 층을 패터닝하는 단계를 포함한다.

예를 들어, 각각의 구조를 형성하는 상기 패터닝 공정은 예를 들어, 포토리소그래피 공정이고, 포토리소그래피 공정은 원하는 구조를 형성하기 위해 막(단일 층 막 또는 다층 막) 상에 코팅, 노출, 및 현상에 의해 포토레지스트 패턴을 형성하는 단계; 및 포토레지스트 패턴을 마스크로서 취함으로써 막을 에칭하기 위해 에천트를 사용하는 단계를 포함할 수 있다.

예를 들어, 다층 막 구조의 에칭을 위해, 다층 막 구조 내의 복수의 막을 위해 사용된 에천트들은 상이하거나, 또는 적어도 2개의 막이 동일한 에천트를 사용함으로써 에칭된다.

본 개시내용이 일부 특정한 실시예들을 참조하여 아래에 설명된다. 본 개시내용의 실시예의 다음을 설명을 분명하고 구체적이게 하기 위해, 공지된 기능들 및 공지된 소자들의 상세한 설명은 생략될 수 있다. 본 개시내용의 실시예들의 임의의 소자가 도면들 중 하나보다 많이 나타나는 경우에, 소자는 도면들 각각 내에 동일한 참조 번호로 표시될 수 있다. 다음의 실시예들에서, 본 개시내용은 전자 기판이 터치 기판이고, 제1 도전성 구조가 제1 터치 전극 구조이고, 제2 도전성 구조가 배선 구조이고, 제3 도전성 구조가 제2 터치 전극 구조이고, 에천트가 에칭 용액인 경우를 예로서 취함으로써 설명된다. 본 개시내용은 아래에 기재된 실시예들을 포함하지만, 이들로 제한되지 않는다. 다른 실시예들에서 제공된 터치 기판에서, 먼저 형성된 도전성 구조의 상부 표면이 강한 에칭 장벽 능력을 갖는다는 것이 보장될 수 있는 한, 제1 도전성 구조는 배선 구조일 수 있고, 제2 도전성 구조는 제1 터치 전극 구조일 수 있다.

본 개시내용의 적어도 하나의 실시예는 도 1a 및 1b에 도시한 것과 같은 터치 기판(100), 도 2a 및 2b에 도시한 것과 같은 터치 기판(200), 및 도 3a 및 3b에 도시한 것과 같은 터치 기판(300)을 제공한다.

도 1a 내지 3b에 도시한 것과 같이, 터치 기판(100/200/300)은 베이스 기판(101) 및 제1 터치 전극 구조(102)를 포함한다. 제1 터치 전극 구조(102)는 베이스 기판(101) 상에 배치되고, 베이스 기판(101)으로부터 먼 제1 터치 전극 구조(102)의 측면 상의 제1 터치 전극 구조(102)의 부분(즉, 상부 표면(2B)이 위치하는 제1 부분)은 에칭 장벽 특성을 갖는다.

예를 들어, 도 1a, 1b, 3a, 및 3b에 도시한 것과 같이, 제1 터치 전극 구조(102)는 이러한 에칭 장벽 특성을 갖는데: 동일한 에천트에 대해, 제1 터치 전극 구조(102)의 상부 부분(즉, 제1 부분)의 에칭 장벽 능력은 제1 터치 전극 구조(102)의 하부 부분(즉, 제2 부분)의 에칭 장벽 능력보다 크므로, 제1 부분은 제2 부분보다 에칭되기가 쉽지 않다.

예를 들어, 도 1a 내지 도 3b에 도시한 것과 같이, 터치 기판(100/200/300)은 베이스 기판(101) 상에 있는 제1 터치 전극 구조(102) 및 배선 구조(103)를 포함하고, 제1 터치 전극 구조(102)는 이러한 에칭 장벽 특성을 갖는데: 배선 구조(103)의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 베이스 기판(101)으로부터 먼 제1 터치 전극 구조(102)의 측면 상의 제1 터치 전극 구조(102)의 적어도 일부(상부 표면(2B)이 위치한 제1 부분)는 배선 구조(103)의 적어도 일부 재료의 에칭 장벽 능력보다 큰 에칭 장벽 능력을 갖는데, 즉, 제1 터치 전극 구조(102)의 상부 표면(2B)은 배선 구조(103)의 적어도 일부 재료보다 에천트에 의해 에칭되기가 쉽지 않다. 이 경우에, 예를 들어, 제1 터치 전극 구조(102)의 제1 부분의 에칭 장벽 능력은 제1 터치 전극 구조(102)의 제2 부분의 에칭 장벽 능력보다 크거나 동일하다.

예를 들어, 도 1a 내지 도 3b에 도시한 것과 같이, 전자 기판(100/200/300)은 제1 터치 전극 구조(102)를 덮는 절연 층(104) 및 절연 층(104) 상의 제2 터치 전극 구조(105)를 추가로 포함하고, 제2 터치 전극 구조(105)와 제1 터치 전극 구조(102)는 상이한 층들 내에 위치한다. 도 6i에 도시한 것과 같이, 제1 터치 전극 구조(102)는 복수의 블록형 제1 서브 전극 패턴(102A) 및 복수의 스트립형 제2 서브 전극 패턴(102B)을 포함한다. 도 1a 내지 도 3b에 도시한 것과 같이, 절연 층(104)은 제1 서브 전극 패턴(102A)의 표면의 일부를 노출하고, 제2 터치 전극 구조(105)는 제2 서브 전극 패턴들(102B)에 의해 이격된 인접한 제1 서브 전극 패턴들(102A)을 전기적으로 접속한다.

예를 들어, 도 1a 내지 도 3b에 도시한 것과 같이, 제1 터치 전극 구조(102)는 베이스 기판(101)과 제2 터치 전극 구조(105) 사이에 위치한다. 이 경우에, 제1 터치 전극 구조(102)의 상부 표면(2B)이 위치하는 부분의 재료는 제1 터치 전극 구조(102)의 제1 서브 전극 패턴(102A)과 제2 터치 전극 구조(105) 사이의 전기적 접속을 보장하도록, 도전성 재료이다. 다른 실시예들에서, 예를 들어, 제2 터치 전극 구조(105)가 베이스 기판(101)과 제1 터치 전극 구조(102) 사이에 위치하는 경우에, 제1 터치 전극 구조(102)의 상부 표면(2B)이 위치하는 부분의 재료도 또한 도전성 재료일 수 있다.

예를 들어, 도 1a 내지 도 3b에 도시한 것과 같이, 베이스 기판(101)에 가까운 제1 터치 전극 구조(102)의 제1 하부 표면(2A) 및 베이스 기판(101)에 가까운 배선 구조(103)의 제2 하부 표면(103A)은 둘 다 베이스 기판(101)과 직접 접촉한다.

예를 들어, 도 1a 내지 도 3b에 도시한 것과 같이, 베이스 기판(101)으로부터 먼 제1 터치 전극 구조(102)의 상부 표면(2B)과 베이스 기판(101)으로부터 먼 배선 구조(103)의 상부 표면(103B)은 둘 다 절연 층(104)과 직접 접촉한다.

예를 들어, 도 1b, 2b, 및 3b에 도시한 것과 같이, 전자 기판(100/200/300)은 터치 신호 전송을 구현하기 위한 배선 구조(103)를 추가로 포함한다. 도 6i에 도시한 것과 같이, 배선 구조(103)는 복수의 신호 전송 라인을 포함하고, 신호 전송 라인들 각각은 서브 전극 패턴들의 하나의 행 또는 하나의 열에 전기적으로 접속된다. 예를 들어, 배선 구조(103)는 베이스 기판(101) 상에 제1 터치 전극 구조(102)의 정투영을 중첩하는 중첩 부분(103C)을 포함하고, 제1 터치 전극 구조(102)는 배선 구조(103)의 중첩 부분(103C)과 베이스 구조(101) 사이의 부분을 포함한다.

예를 들어, 도 1b, 2b, 및 3b에 도시한 것과 같이, 배선 구조(103)의 전체 중첩 부분(103C)은 제1 터치 전극 구조(102)와 직접 접촉한다. 그러므로, 배선 구조(103)의 중첩 부분(103C)은 또한 제1 터치 전극 구조(102)를 보호할 수 있다.

도 1a 내지 도 3b에 도시한 것과 같이, 베이스 기판(101)은 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 또는 다른 적합한 재료를 갖는 기판일 수 있고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다.

도 1a 및 도 1b에 도시한 것과 같이, 제1 터치 전극 구조(102)는 다층 구조이고 (제1 전극 층과 같은) 제1 도전성 층(1021) 및 제1 도전성 층(1021) 상에 적층된 장벽 층(1022)을 포함한다. 예를 들어, 베이스 기판(101) 상의 장벽 층(1022)의 정투영은 베이스 기판(101) 상의 제1 도전성 층(1021)의 정투영과 일치한다. 예를 들어, 배선 구조(103)의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 장벽 층(1022)의 에칭 장벽 능력은 제1 도전성 층(1021)의 에칭 장벽 능력보다 크다.

예를 들어, 제1 도전성 층(1021)의 재료와 장벽 층(1022)의 재료는 둘 다 도전성 산화물을 포함한다. 예를 들어, 제1 터치 전극 구조(102)로 구성된 터치 기판(100)이 디스플레이 패널에 적용되는 경우에, 제1 터치 전극 구조(102)는 일반적으로 디스플레이 패널의 디스플레이 영역 상에 배치되므로, 투명한 도전성 재료가 제1 터치 전극 구조(102)를 구성하는 재료로서 선택되는데, 예를 들어, 제1 도전성 층(1021)의 재료 및 장벽 층(1022)의 재료는 투명한 도전성 산화물들이다.

예를 들어, 제1 도전성 층(1021)의 재료의 결정화도는 장벽 층(1022)의 재료의 결정화도보다 적으므로, 장벽 층(1022)의 에칭 장벽 능력은 제1 도전성 층(1021)의 에칭 장벽 능력보다 크다. 예를 들어, 제1 도전성 층(1021)의 재료는 (비정질 도전성 산화물과 같은) 도전성 산화물을 포함하고, 장벽 층(1022)의 재료는 결정화된 금, 결정화된 은, 결정화된 알루미늄, 결정화된 백금, 결정화된 팔라듐, 결정화된 알루미늄 도핑된 아연 산화물, 결정화된 플루오린 도핑된 주석 산화물, 그래핀, 폴리피롤, 폴리티오펜, 폴리아닐린 등으로 이루어진 군 중 하나 이상과 같은, 결정화된 금속, 결정화된 도전성 산화물, 및 폴리머 도전성 재료로 이루어진 군으로부터 선택된 적어도 하나 이상의 조합을 포함한다.

예를 들어, 실시예의 예에서, 제1 도전성 층(1021)의 재료는 투명한 도전성 산화물(예를 들어, 비정질 투명한 도전성 산화물)과 같은 도전성 산화물을 포함하고, 장벽 층(1022)의 재료는 결정화된 도전성 산화물(예를 들어, 결정화된 투명한 도전성 산화물)을 포함한다.

예를 들어, 제1 도전성 층(1021) 및 장벽 층(1022) 내에 포함된 도전성 산화물은 예를 들어, 인듐 주석 산화물(약자로 ITO), 인듐 아연 산화물(약자로 IZO), 주석 산화물(화학식은 SnO₂) 등일 수 있다.

예를 들어, 제1 도전성 층(1021)이 인듐 주석 산화물(예를 들어, 비정질 인듐 주석 산화물)로 구성되고 장벽 층(1022)이 결정화된 인듐 주석 산화물로 구성되는 경우에, 결정화 작용이 장벽 층(1022)에 대해 수행되기 때문에, 장벽 층(1022)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비(질량 비)는 제1 도전성 층(1021)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비(질량 비)보다 높다. 예를 들어, 장벽 층(1022)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상이고, 제1 도전성 층(1021)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 약 89:11 내지 91:9이다.

예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제1 도전성 층(1021)은 인듐 아연 산화물로 구성되고, 장벽 층(1022)은 결정화된 인듐 아연 산화물로 구성된다. 예를 들어, 장벽 층(1022)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비(질량 비)는 제1 도전성 층(1021)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비(질량 비)보다 높다.

제1 도전성 층(1021) 내에 포함된 도전성 산화물과 장벽 층(1022) 내에 포함된 도전성 산화물은 적어도 일부 동일한 원소들(예를 들어, 둘 다 인듐 및/또는 아연 등을 포함함)을 포함하고, 대안적으로, 제1 도전성 층(1021) 내에 포함된 도전성 산화물 내의 원소들과 장벽 층(1022) 내에 포함된 도전성 산화물 내의 원소들은 상이하다는 점에 주목하여야 한다.

예를 들어, 제1 도전성 층(1021) 및 장벽 층(1022)은 또한 각각 상이한 원소들을 포함하는 재료들을 사용하여 형성되는 것과 같이, 상이한 재료들로 구성될 수 있다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제1 도전성 층(1021)의 재료는 예를 들어, 인듐 주석 산화물 또는 인듐 아연 산화물일 수 있고, 장벽 층(1022)의 재료는 예를 들어, 결정화된 알루미늄 도핑된 아연 산화물, 결정화된 플루오린 도핑된 주석 산화물 등과 같은 임의의 적합한 결정화된 투명한 도전성 재료들일 수 있다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제1 도전성 층(1021)의 재료는 예를 들어, 인듐 주석 산화물 또는 인듐 아연 산화물일 수 있고, 장벽 층(1022)의 재료는 예를 들어, 그래핀, 폴리피롤, 폴리티오펜, 폴리아닐린 또는 기타 적합한 유기 폴리메릭 투명한 도전성 재료일 수 있다.

위의 도 1a 및 1b에 도시한 실시예들에서, 제1 터치 전극 구조(102)는 제1 도전성 층(1021) 및 제1 도전성 층(1021) 상의 장벽 층(1022)을 포함한다. 본 개시내용의 실시예들에서, 예를 들어, 플루오린화수소산 등과 같은 약한 산이 후속하여 형성되는 배선 구조(103) 내에 포함된 금속 또는 금속 산화물을 에칭하도록 선택될 수 있고, 플루오린화수소산 등과 같은 약한 산은 장벽 층(1022)을 에칭할 수 없고 또는 장벽 층(1022)에 대해 작은 에칭 속도를 갖고, 그러므로 장벽 층(1022)은 다른 금속 층들/금속 산화물들이 에칭될 때 제1 도전성 층(1021)이 에칭 용액에 의해 에칭되는 것을 방지할 수 있다.

도 1a 내지 도 3b에 도시한 것과 같이, 배선 구조(103)가 베이스 기판(101) 상에 배치되고 제1 터치 전극 구조(102)와 동일한 층 상에 위치한다. 도 1a 내지 도 3b에 도시한 것과 같이, 적층된 구조의 배선 구조(103)는 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)을 포함하고, 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)은 베이스 기판(101) 상에 순차적으로 적층된다. 예를 들어, 제1 배선 층(1031)의 재료 및 제3 배선 층(1033)의 재료는 예를 들어, 양호한 전성을 갖는 인듐 주석 산화물 또는 인듐 아연 산화물일 수 있는, 비정질 도전성 산화물(예를 들어, 비정질 투명한 도전성 산화물)을 포함한다. 예를 들어, 제2 배선 층(1032)의 재료의 예들은 은, 구리, 알루미늄, 크롬, 몰리브덴, 티타늄, 은 합금, 구리 합금, 알루미늄-네오디뮴 합금, 구리-몰리브덴 합금, 몰리브덴-네오디뮴 합금, 또는 이들의 임의의 조합과 같은 금속들을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다.

본 개시내용의 실시예들에서, 예를 들어, 도 1a-3b에 도시한 것과 같이, 터치 기판(100/200/300)은 터치 영역 D1 및 비터치 영역 D2를 포함하고, 제1 터치 전극 구조(102)는 터치 영역 D1 내에 배치되고, 배선 구조(103)는 비터치 영역 D2 내에 적어도 부분적으로 위치한다. 예를 들어, 배선 구조(103)가 터치 기판(100)의 주변 배선이라고 하는 경우에, 배선 구조(103)는 터치 기판(100)의 비터치 영역 D2 내에 배치되고; 배선 구조(103)가 터치 기판(100)의 모든 배선들이라고 하는 경우에, 배선 구조(103)는 터치 기판(100)의 터치 영역 D1과 비터치 영역 D2 내에 배치될 수 있다.

본 개시내용의 실시예들에서, 배선 구조(103)는 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)을 순차적으로 적층함으로써 형성된다. 인듐 주석 산화물 또는 인듐 아연 산화물은 양호한 전성 및 내산화성을 갖기 때문에, 인듐 주석 산화물, 인듐 아연 산화물 등과 같은 도전성 산화물로 구성된 제1 배선 층(1031)은 제1 배선 층(1031) 상에 형성된 제2 배선 층(1032)의 버퍼 층의 역할을 할 수 있고, 제2 배선 층(1032)과 베이스 기판(101) 사이의 접착력을 개선하는 데 사용된다. 인듐 주석 산화물, 인듐 아연 산화물 등과 같은 도전성 산화물로 구성된 제3 배선 층(1033)은 제2 배선 층(1032)이 공기에 노출되는 것을 방지하도록, 제2 배선 층(1032)의 보호 층의 역할을 할 수 있으므로, 제2 배선 층(1032)이 산화되는 것이 방지될 수 있다.

배선 구조(103)의 적층된 구조는 도 1a 내지 3b에 도시한 실시예들을 포함하지만, 이들로 제한되지 않는다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 배선 구조(103)는 예를 들어, 베이스 기판(101) 상에 순차적으로 적층된 제1 배선 층(1031) 및 제2 배선 층(1032)을 포함할 수 있고, 제3 배선 층(1033)은 포함하지 않는다. 본 예에서, 제1 배선 층(1031)의 재료는 인듐 주석 산화물 또는 인듐 아연 산화물 등과 같은, 도전성 산화물(예를 들어, 투명한 도전성 산화물)을 포함한다. 제2 배선 층(1032)의 재료의 예들은 은, 구리, 알루미늄, 크롬, 몰리브덴, 티타늄, 은 합금, 구리 합금, 알루미늄-네오디뮴 합금, 구리-몰리브덴 합금, 몰리브덴-네오디뮴 합금, 또는 이들의 임의의 조합과 같은 금속들을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다. 예를 들어, 본 개시내용의 또 하나의 실시예에서, 배선 구조(103)는 예를 들어, 베이스 기판(101) 상에 순차적으로 적층된 제2 배선 층(1032) 및 제3 배선 층(1033)을 포함할 수 있고, 제1 배선 층(1031)은 포함하지 않는다.

본 개시내용의 실시예들에서, 배선 구조(103)와 제1 터치 전극 구조(102) 사이의 위치적 관계는 예를 들어, 실시예의 또 하나의 예에서, 배선 구조(103)가 제1 터치 전극 구조(102) 상에 배치되고, 예를 들어, 제1 터치 전극 구조(102)를 덮는 패시베이션 층 또는 절연 층 상에 형성되는 것을 포함하지만(제1 터치 전극 구조(102)를 노출하는 비아 홀은 절연 층 또는 패시베이션 층 내에 배치됨), 이로 제한되지 않는다는 점에 주목하여야 한다

도 1a 내지 도 3b에 도시한 것과 같이, 절연 층(104)은 베이스 기판(101) 상에 배치되고 배선 구조(103) 및 제1 터치 전극 구조(102)를 덮고, 절연 층(104)은 제1 터치 전극 구조(102)를 노출하는 복수의 비아 홀을 갖는다. 절연 층(104)의 재료의 예들은 SiNx, SiOx, 또는 다른 적합한 재료들을 포함하고, 본 개시내용의 실시예들은 이로 제한되지 않는다.

도 1a 내지 도 3b에 도시한 것과 같이, 제2 터치 전극 구조(105)는 베이스 기판(101) 상에 배치되고 제1 터치 전극 구조(102)와 상이한 층 내에 위치하고, 제2 터치 전극 구조(105)는 절연 층(104) 내의 복수의 비아 홀을 통해 제1 터치 전극 구조(102)에 전기적으로 접속된다. 물론, 제2 터치 전극 구조(105)와 제1 터치 전극 구조(102) 사이의 위치적 관계는 도 1에 도시한 경우를 포함하지만, 이로 제한되지 않는다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제2 터치 전극 구조(105)는 베이스 기판(101)과 제1 터치 전극 구조(102) 사이에 위치하고 제1 터치 전극 구조(102)에 전기적으로 접속된다. 제2 터치 전극 구조(102)의 재료의 예는 인듐 주석 산화물, 인듐 아연 산화물, 또는 다른 적합한 재료들과 같은, 도전성 산화물(예를 들어, 투명한 도전성 산화물)을 포함하고, 이는 본 개시내용의 실시예들에서 제한되지 않는다.

예를 들어, 본 개시내용의 실시예들에 의해 제공된 터치 기판(100/200/300)은 터치 검출 칩을 추가로 포함할 수 있고, 제1 터치 전극 구조(102) 및 제2 터치 전극 구조(105)는 터치 기능을 구현하기 위해 터치 신호들을 수신 또는 송신하도록, 배선 구조(103)를 통해 터치 검출 칩에 접속된다.

명료성을 위해, 도면들은 터치 기판(100/200/300)의 모든 구조들을 도시하지 않는다는 점에 주목하여야 한다. 터치 기판의 필수 기능을 달성하기 위해, 본 기술 분야의 기술자들은 특정한 응용 시나리오에 따라 도시하지 않은 다른 구조들을 설정할 수 있고, 본 개시내용의 실시예들은 이로 제한되지 않는다.

도 1a 및 1b에 도시한 것과 같이, 본 개시내용의 적어도 하나의 실시예에 의해 제공된 터치 기판(100)에서, 제1 터치 전극 구조(102)는 베이스 기판(101) 상에 배치된 제1 도전성 층(1021) 및 베이스 기판(101)으로부터 먼 제1 도전성 층(1021)의 측면 상에 배치된 장벽 층(1022)을 포함하고, 장벽 층(1022)은 배선 구조(103)를 구성하는 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)이 에칭될 때, 제1 도전성 층(1021)과 동일한 재료를 에칭하기 위한 에칭 용액에 대해 장벽 특성을 갖고, 사용된 에칭 용액이 제1 도전성 층(1021)에 에칭 영향을 줄지라도, 장벽 층(1022)은 제1 도전성 층(1021)을 에칭 용액의 나쁜 영향들로부터 보호할 수 있다.

또한, 적어도 하나의 실시예에서, 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)은 배선 구조(103)를 형성하도록 순차적으로 적층된다. 제1 배선 층(1031)은 제1 배선 층(1031) 상에 형성된 제2 배선 층(1032)의 버퍼 층의 역할을 할 수 있고, 제2 배선 층(1032)의 접착력을 개선하는 데 사용된다. 제3 배선 층(1033)은 제2 배선 층(1032)이 공기에 노출되는 것을 방지하도록, 제2 배선 층(1032)의 보호 층의 역할을 할 수 있으므로, 제2 배선 층(1032)이 산화되는 것이 방지될 수 있다. 또한, 적층된 구조의 배선 구조(103)는 하나의 포토리소그래피 공정(위에 설명된 패터닝 공정의 한 예)에 의해 형성될 수 있고, 그러므로, 한편으로, 공정 비용 및 마스크 비용이 절약될 수 있고, 다른 한편으로, 복수의 막의 복수의 에칭에 의해 야기된 상이한 층들 간의 정렬이 생략되므로, 배선 구조(103)의 라인 폭이 추가로 개량될 수 있고, 예를 들어, 배선 구조(103)는 약 10㎛의 라인 폭을 가질 수 있다.

도 2a 및 2b에 도시한 것과 같이, 본 예에서 제공된 터치 기판(200)에서, 제1 터치 전극 구조(102)가 베이스 기판(101) 상에 배치되고 단일 층 구조이고, 전체 제1 터치 전극 구조(102)는 결정화된 도전성 산화물이고, 즉, 제1 터치 전극 구조(102)를 구성하는 재료는 결정화된 인듐 주석 산화물, 결정화된 인듐 아연 산화물 등과 같은, 결정화된 도전성 산화물(예를 들어, 투명한 도전성 산화물)이다. 예를 들어, 제1 터치 전극 구조(102)가 결정화된 인듐 주석 산화물로 구성되는 경우에, 제1 터치 전극 구조(102)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상이다. 인듐 주석 산화물 또는 인듐 아연 산화물이 결정화되기 때문에, 인듐 주석 산화물 또는 인듐 아연 산화물의 분자 구조가 변화하고, 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액은 결정화된 인듐 주석 산화물 또는 결정화된 인듐 아연 산화물에 작은 부식 영향을 주고, 그러므로 결정화된 제1 터치 전극 구조(102)는 약한 산성을 갖는 에칭 용액에 대해 장벽 특성을 가질 수 있다. 예를 들어, 배선 구조(103)가 플루오린화수소산 및 다른 약한 산과 같은 에칭 용액을 사용하여 에칭될 때, 사용된 에칭 용액이 재료가 결정화되기 전에 제1 터치 전극 구조(102)를 형성하기 위해 사용된 재료에 에칭 영향을 줄지라도, 결정화된 제1 터치 전극 구조(102)는 또한 에칭 용액의 에칭 공격으로부터 보호될 수 있다.

도 3a 및 3b에 도시한 것과 같이, 본 예에서 제공된 터치 기판(300)에서, 제1 터치 전극 구조(102)는 베이스 기판(101) 상에 배치되고 단일 층 구조이고, 제1 터치 전극 구조(102)는 도전성 산화물로 구성되고, 예를 들어, 인듐 주석 산화물 또는 인듐 아연 산화물과 같은 투명한 도전성 산화물로 구성되고, 베이스 기판(101)으로부터 먼 제1 터치 전극 구조(102)의 측면 상의 제1 터치 전극 구조(102)의 부분은 결정화된다. 도 3 내의 제1 터치 전극 구조(102)의 더 어두운 부분은 결정화된 부분을 표시하고, 예를 들어, 결정화도는 도면의 상부 표면으로부터 하부 위치까지 점차적으로 감소한다.

예를 들어, 제1 터치 전극 구조(102)가 인듐 주석 산화물로 구성되는 경우에, 제1 터치 전극 구조(102)의 결정화된 부분 내의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 제1 터치 전극 구조(102)의 비결정화된 부분 내의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높다. 예를 들어, 제1 터치 전극 구조(102)의 결정화된 부분 내의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상이고, 제1 터치 전극 구조(102)의 비결정화된 부분 내의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 약 89:11 내지 91:9이다.

예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제1 터치 전극 구조(102)가 인듐 아연 산화물로 구성되는 경우에, 제1 터치 전극 구조(102)의 결정화된 부분 내의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 제1 터치 전극 구조(102)의 비결정화된 부분 내의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높다.

인듐 주석 산화물 또는 인듐 아연 산화물이 결정화되기 때문에, 인듐 주석 산화물 또는 인듐 아연 산화물의 분자 구조가 변화하고, 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액이 결정화된 인듐 주석 산화물 또는 결정화된 인듐 아연 산화물에 작은 부식 영향을 주고, 그러므로 제1 터치 전극 구조(102)의 결정화된 부분은 에칭 용액에 대해 장벽 특성을 갖는다. 예를 들어, 배선 구조(103)가 플로오린화수소산 또는 다른 약한 산과 같은 에칭 용액을 사용하여 에칭될 때, 에칭 용액이 베이스 기판에 가까운 제1 터치 전극 구조(102)의 측면 상의 제1 터치 전극 구조(102)의 비결정화된 부분에 에칭 영향을 줄지라도, 베이스 기판(101)으로부터 먼 제1 터치 전극 구조(102)의 측면 상의 제1 터치 전극 구조(102)의 결정화된 부분은 또한 에칭 용액의 나쁜 영향들로부터 제1 터치 전극 구조(102)를 보호할 수 있다.

예를 들어, 본 개시내용의 실시예는 전자 디바이스를 추가로 제공하고, 전자 디바이스는 상기 실시예들에서 설명된 전자 기판들 중 어느 것을 포함한다. 전자 디바이스는 터치 패널, 디스플레이 패널, 디스플레이 디바이스, 텔레비전, 전자 페이퍼, 이동 전화, 태블릿 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 내비게이터 등과 같은 터치 기능을 갖는 임의의 제품 또는 소자일 수 있다. 본 개시내용의 실시예는 전자 디바이스가 디스플레이 디바이스인 경우를 예로서 취하여 설명되고, 디스플레이 디바이스는 디스플레이 패널을 추가로 포함하고, 터치 기판은 별개로 형성되고 다음에 디스플레이 패널과 조합될 수 있거나, 디스플레이 패널과 소자들의 부분을 공유함으로써 디스플레이 패널과 일체로 형성될 수 있다. 본 개시내용의 실시예들은 터치 기판과 디스플레이 패널이 조합되는 모드를 제한하지 않는다는 점에 주목하여야 한다.

예를 들어, 터치 기판의 베이스 기판(101)은 보호 커버 플레이트일 수 있고, 보호 커버 플레이트는 디스플레이 패널을 보호하기 위해 디스플레이 패널 상에 덮혀지고, 제1 터치 전극 구조(102)가 형성되는 보호 커버 플레이트의 측면은 디스플레이 패널과 마주한다. 즉, 터치 기판과 디스플레이 패널의 조합 모드는 OGS(원 글래스 솔류션) 모드이다.

또 하나의 예를 들면, 터치 기판의 베이스 기판(101)은 디스플레이 패널의 컬러 필터 기판일 수 있고, 컬러 필터 기판은 어레이 기판과 셀로 조립되기 위해 사용되고, 터치 기판의 제1 터치 전극 구조(102)는 어레이 기판으로부터 먼 컬러 필터 기판의 측면 상에 배치된다. 즉, 터치 기판과 디스플레이 패널은 온-셀(On-Cell) 모드로 조합된다.

또 다른 예를 들면, 터치 기판의 베이스 기판(101)은 또한 컬러 막 기판일 수 있고, 컬러 필터 기판은 어레이 기판과 셀로 조립되기 위해 사용되고, 터치 기판의 제1 터치 전극 구조(102)는 어레이 기판과 마주하는 컬러 필터 기판의 측면 상에 배치된다. 즉, 터치 기판과 디스플레이 패널은 인-셀(In-Cell) 모드로 조합된다.

본 개시내용의 실시예들에 의해 제공된 디스플레이 디바이스의 기술적 효과들은 상기 실시예들에서 설명된 터치 기판들의 어레이의 기술적 효과들이라고 할 수 있고, 상세들은 여기서 다시 설명되지 않는다.

본 개시내용의 실시예는 터치 기판(100/200/300)의 제조 방법을 추가로 제공하고, 제조 방법은 베이스 기판(101) 상에 제1 터치 전극 구조(102)를 형성하는 단계; 및 다음에 베이스 기판(101) 상에 배선 구조(103)를 형성하는 단계를 포함한다. 제조 방법에서, 제1 터치 전극 구조(102)의 상부 표면(2B)이 위치하는 부분은 에칭 장벽 특성을 갖는다.

본 개시내용의 실시예는 터치 기판(100) 내의 제1 터치 전극 구조(102)의 제조 방법을 제공하고, 도 4a-4d는 본 개시내용의 실시예에 따른 제조 공정에서의 터치 기판(100)의 제1 터치 전극 구조(102)의 개략적 단면 구조도들이다.

도 4a에 도시한 것과 같이, 베이스 기판(101)이 먼저 제공되고, 베이스 기판(101)은 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 또는 다른 적합한 재료의 기판일 수 있다.

도 4a에 도시한 것과 같이, 예를 들어, 전극 층 막(21)(제1 도전성 층 막의 예) 및 장벽 층 막(22)은 베이스 기판(101) 상에 순차적으로 퇴적된다. 예를 들어, 전극 층 막(21)은 예를 들어, 화학적 증착, 물리적 증착 등의 방법에 의해 베이스 기판(101) 상에 퇴적될 수 있다. 전극 층 막(21)의 재료의 예는 인듐 주석 산화물 또는 인듐 아연 산화물과 같은 투명한 도전성 산화물과 같은, 도전성 산화물(예를 들어, 비정질 도전성 산화물)을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다. 예를 들어, 전극 층 막(21)이 인듐 주석 산화물(예를 들어, 비정질 인듐 주석 산화물)로 구성되는 경우에, 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 약 89:11 내지 91:9일 수 있다.

전극 층 막(21)이 형성된 후에, 장벽 층 막(22)은 예를 들어, 화학적 증착, 물리적 증착 등의 방법에 의해 전극 층 막(21) 상에 퇴적될 수 있다. 장벽 층 막(22)의 재료는 예를 들어, 결정화된 인듐 주석 산화물 또는 결정화된 인듐 아연 산화물, 또는 결정화된 알루미늄 도핑된 아연 산화물 또는 플루오린 도핑된 주석 산화물과 같은 임의의 적합한 결정화된 도전성 재료(예를 들어, 결정화된 투명한 도전성 재료)일 수 있거나; 또는 또한 그래핀, 폴리피롤, 폴리티오펜, 폴리아닐린 등과 같은 임의의 적합한 유기 폴리머 도전성 재료(예를 들어, 유기 폴리머 투명한 도전성 재료)일 수 있고, 본 개시내용의 실시예는 장벽 층 막(22)의 재료를 특정적으로 제한하지 않는다. 예를 들어, 장벽 층 막(22)이 결정화된 인듐 주석 산화물로 구성되는 경우에, 장벽 층 막(22)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상이고, 그러므로, 장벽 층 막(22)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 전극 층 막(21)은 예를 들어, 인듐 아연 산화물로 형성될 수 있고, 장벽 층 막(22)는 결정화된 인듐 아연 산화물로 형성될 수 있고, 장벽 층 막(22)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 전극 층 막(21)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높다.

도 4b에 도시한 것과 같이, 장벽 층 막(22)이 전극 층 막(21) 상에 퇴적된 후에, 포토레지스트 층이 장벽 층 막(22)의 전체 표면 상에 형성된다. 포토레지스트 층은 장벽 층 막(22) 상에 원하는 형상을 갖는 포토레지스트 패턴(106)을 형성하도록, 노출 공정 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 패터닝된다.

도 4c는 형성된 제1 터치 전극 구조(102)의 평면 구조 개략도이고, 도 4d는 도 4c의 선 A-A'를 따라 취해진 개략 단면 구조도이다.

도 4c 및 4d를 참조하면, 장벽 층 막(22) 및 전극 층 막(21)은 베이스 기판(101) 상에 제1 도전성 층(1021) 및 장벽 층(1022)을 형성하기 위해 에칭 마스크로서 상기 포토레지스트 패턴(106)을 사용하여 패터닝되고, 제1 도전성 층(1021) 및 장벽 층(1022)은 적층된 구조의 제1 터치 전극 구조(102)를 구성하고, 제1 터치 전극 구조(102)는 복수의 제1 서브 전극 패턴(102A) 및 복수의 제2 서브 전극 패턴(102B)을 포함하고, 복수의 제1 서브 전극 패턴(102A)과 복수의 제2 서브 전극 패턴(102B)은 인터레이스된다. 장벽 층 막(22)은 결정화된 금속, 결정화된 도전성 산화물, 및 유기 폴리머 도전성 막으로 이루어진 군으로부터 선택된 적어도 하나 이상의 조합이기 때문에, 예를 들어, 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액은 장벽 층 막(22)을 에칭할 수 없고 또는 장벽 층 막(22)에 대해 매우 낮은 에칭 속도를 갖고, 그러므로 왕수 등과 같은 강한 산이 적층된 구조의 제1 터치 전극 구조(102)를 형성하기 위해 장벽 층 막(22) 및 전극 층 막(21)을 에칭 및 패터닝하기 위한 에칭 용액으로서 선택될 필요가 있다.

본 개시내용의 적어도 하나의 실시예에 의해 형성된 터치 기판(100)에서, 제1 터치 전극 구조(102)는 베이스 기판(101) 상에 형성된 제1 도전성 층(1021) 및 베이스 기판(101)으로부터 먼 제1 도전성 층(1021)의 측면 상에 형성된 장벽 층(1022)을 포함한다. 장벽 층(1022)은 에칭 용액에 대해 장벽 특성을 갖고, 예를 들어, 후속하여 형성되는 금속 산화물 층을 에칭할 때, 에칭 용액은 제1 도전성 층(1021)에 에칭 영향을 줄지라도, 장벽 층(1022)은 또한 에칭 용액의 나쁜 영향들로부터 제1 도전성 층(1021)을 보호할 수 있다.

도 5a-5e는 본 개시내용의 또 하나의 실시예에 따른 제조 공정에서의 터치 기판(200)의 제1 터치 전극 구조(102)의 개략적 단면 구조도들이다.

도 5a에 도시한 것과 같이, 베이스 기판(101)이 먼저 제공되고, 베이스 기판(101)은 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 또는 다른 적합한 재료의 기판일 수 있다.

도 5a에 도시한 것과 같이, 예를 들어, 전극 층 막(21)(제1 도전성 층 막의 예)이 예를 들어, 화학적 증착, 물리적 증착 등의 방법에 의해 베이스 기판(101) 상에 퇴적될 수 있다. 전극 층 막(21)의 재료의 예는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO) 등과 같은 비정질 투명한 도전성 산화물과 같은, 도전성 산화물(예를 들어, 비정질 도전성 산화물)을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다. 예를 들어, 전극 층 막(21)이 인듐 주석 산화물로 구성되는 경우에, 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 약 89:11 내지 91:9일 수 있다.

도 5b에 도시한 것과 같이, 전극 층 막(21)이 베이스 기판(101) 상에 형성되기 때문에, 포토레지스트 층이 전극 층 막(21)의 전체 표면 상에 형성된다. 포토레지스트 층은 전극 층 막(21) 상에 원하는 형상을 갖는 포토레지스트 패턴(106)을 형성하도록, 노출 공정 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 패터닝된다.

도 5c에 도시한 것과 같이, 전극 층 막(21)은 베이스 기판(101) 상에 비정질 제1 터치 전극 구조 패턴(1020)을 형성하기 위해 에칭 마스크로서 상기 포토레지스트 패턴(106)을 사용하여 패터닝된다. 전극 층 막(21)은 비정질 도전성 금속 산화물(예를 들어, 비정질 투명한 도전성 금속 산화물)로 구성되기 때문에, 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액이 비정질 제1 터치 전극 구조 패턴(1020)을 형성하기 위해 전극 층 막(21)을 에칭하도록 선택될 수 있다.

도 5d는 형성된 제1 터치 전극 구조(102)의 평면 구조 개략도이고, 도 5e는 도 5d의 선 B-B'를 따라 취해진 개략 단면 구조도이다. 도 5d 및 5e를 참조하면, 비정질 제1 터치 전극 구조 패턴(1020)이 형성된 후에, 어닐링 공정이 비정질 제1 터치 전극 구조 패턴(1020)에 대해 수행되고, 어닐링 방법은 예를 들어, RTA(신속한 열적 어닐링), ELA(엑시머 레이저 어닐링), 퍼너스 어닐링 등과 같은 어닐링 방법일 수 있다. 어닐링 공정 동안, 제1 터치 전극 구조 패턴(1020)을 구성하는 재료의 분자 구조가 변화하므로, 비정질 제1 터치 전극 구조 패턴(1020)은 결정화된 제1 터치 전극 구조(102)로 된다. 예를 들어, 비정질 제1 터치 전극 구조 패턴(1020)이 인듐 주석 산화물로 구성되는 경우에, 결정화된 제1 터치 전극 구조(102)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 비정질 제1 터치 전극 구조 패턴(1020)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높다. 예를 들어, 본 개시내용의 실시예의 예에서, 비정질 제1 터치 전극 구조 패턴(1020)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 약 89:11 내지 91:9이고, 결정화된 제1 터치 전극 구조(102)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상일 수 있다. 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 비정질 제1 터치 전극 구조 패턴(1020)이 인듐 아연 산화물로 구성되는 경우에, 결정화된 제1 터치 전극 구조(102)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 비정질 제1 터치 전극 구조(102)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높다. 도 5d에 도시한 것과 같이, 형성된 결정화된 제1 터치 전극 구조(102)는 복수의 제1 서브 전극 패턴(102A) 및 복수의 제2 서브 전극 패턴(102B)을 포함하고, 복수의 제1 서브 전극 패턴(102A)과 복수의 제2 서브 전극 패턴(102B)은 인터레이스된다.

제품 설계 요건들에 따라, 제1 터치 전극 구조(102)는 상기 예들에서 설명된 것과 같이 완전히 결정화될 수 있고; 물론, 제1 터치 전극 구조(102)는 또한 부분적으로 결정화될 수 있다는 점에 주목하여야 한다.

예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 베이스 기판(101)이 제공되고 비정질 제1 터치 전극 구조 패턴(1020)이 도 5a-5c에 설명된 방법에 따라 베이스 기판(101) 상에 형성되고, 어닐링 공정이 비정질 제1 터치 전극 구조 패턴(1020)의 부분에 대해 수행되고, 베이스 기판(101)으로부터 먼 비정질 제1 터치 전극 구조 패턴(1020)의 측면이 어닐링 시간 및 어닐링 속도와 같은 인자들을 제어함으로써 결정화된다. 예를 들어, 비정질 제1 터치 전극 구조 패턴(1020)이 인듐 주석 산화물로 구성되는 경우에, 제1 터치 전극 구조(102)의 대응하는 결정화된 부분의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 비정질 제1 터치 전극 구조 패턴(1020)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높고; 대안적으로, 비정질 제1 터치 전극 구조 패턴(1020)이 인듐 아연 산화물로 구성되는 경우에, 제1 터치 전극 구조(102)의 대응하는 결정화된 부분의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 비정질 제1 터치 전극 구조 패턴(1020)의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높다.

예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제1 터치 전극 구조(102)는 예를 들어, 전극 층 막(21)의 퇴적 조건들을 제어함으로써 형성될 수 있다. 전극 층 막(21)의 재료의 예는 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 아연 산화물(ZnO) 등과 같은 투명한 도전성 산화물을 포함하고, 이는 본 예에서 특정적으로 제한되지 않는다. 상이한 재료들의 전극 층 막들의 퇴적 조건들은 상이하고, 본 예는 전극 층 막(21)의 재료가 인듐 주석 산화물인 경우를 예로서 취하여 설명된다.

예를 들어, 베이스 기판(101)이 먼저 제공되고, 베이스 기판(101)은 예를 들어, 유리 기판, 석영 기판, 플라스틱 기판, 또는 다른 적합한 재료의 기판일 수 있다.

다음에, 예를 들어, 인듐 주석 산화물 전극 층 막(21)은 예를 들어, 화학적 증착, 물리적 증착과 같은 방법에 의해 베이스 기판(101) 상에 퇴적될 수 있다. (퇴적 속도, 퇴적 시간, 타깃 포격 율 등과 같은) 퇴적 조건들을 제어함으로써, 형성된 전극 층 막(21) 내의 In₂O₃ 대 SnO₂의 비는 베이스 기판(101)에 가까운 형성된 전극 층 막(21)의 측면으로부터 베이스 기판(101)으로부터 먼 형성된 전극 층 막(21)의 측면으로의 방향으로 점차적으로 증가한다. 예를 들어, 베이스 기판(101)에 가까운 측면 상의 형성된 전극 층 막(21)에서, 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 약 89:11 내지 91:9일 수 있고, 베이스 기판(101)으로부터 먼 측면 상의 형성된 전극 층 막(21)에서, 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 예를 들어, 93:7 이상일 수 있다. 퇴적 조건들을 제어함으로써, 베이스 기판(101)으로부터 먼 측면 상에 형성된 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 베이스 기판(101)에 가까운 측면 상에 형성된 전극 층 막(21)의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높으므로, 전극 층 막(21)은 배선 구조를 후속하여 제조하는 포토리소그래피 공정에서 에칭 용액에 의해 나쁘게 영향받는 것이 방지될 수 있다.

전극 층 막(21)이 베이스 기판(101) 상에 형성된 후에, 포토레지스트 층이 다음에 전극 층 막(21)의 전체 표면 상에 퇴적된다. 포토레지스트 층은 전극 층 막(21) 상에 원하는 형상을 갖는 포토레지스트 패턴(106)을 형성하기 위해 노출 공정 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 패터닝된다. 전극 층 막(21)은 베이스 기판(101) 상에 제1 터치 전극 구조(102)를 형성하기 위해 에칭 마스크로서 상기 포토레지스트 패턴(106)을 사용하여 패터닝된다.

적어도 하나의 예에 의해 제공된 터치 기판(200) 내의 제1 터치 전극 구조(102)의 제조 방법에서, 제1 터치 전극 구조(102)에 대해 전체적 결정화 공정 또는 부분적 결정화 공정을 수행함으로써, 또는 퇴적 조건들을 제어함으로써, 형성된 전극 층 막(21) 내의 분자 농도는 구배로 변화하고, 제1 터치 전극 구조(102)의 분자 구조들이 변화하므로, 제1 터치 전극 구조(102)는 에칭 용액에 대해 장벽 특성을 갖는다. 예를 들어, 후속하여 형성된 금속 층/금속 산화물 층이 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액을 사용하여 에칭될 때, 에칭 용액이 비정질 제1 터치 전극 구조 패턴(1020)에 에칭 영향을 줄지라도, 제1 터치 전극 구조(102)는 에칭 용액의 재에칭 공격으로부터 보호될 수 있다.

본 개시내용의 실시예는 터치 기판의 제조 방법을 제공하고, 터치 기판은 상기 실시예들 중 어느 것에서 설명된 터치 기판을 포함한다. 본 개시내용의 실시예는 터치 기판(200)의 제조 방법을 예로서 취함으로써 설명되고, 도 6a-6j는 본 개시내용의 실시예에 따른 제조 공정에서의 터치 기판(200)의 개략적 단면 구조도들이다.

도 6a에 도시한 것과 같이, 도 5a-5e의 제조 방법을 참조하면, 결정화된 제1 터치 전극 구조(102)가 베이스 기판(101) 상에 형성된 후에, 제1 배선 층 막(31), 제2 배선 층 막(32), 및 제3 배선 층 막(33)(3개의 배선 층 막의 적층된 층은 제2 도전성 구조를 형성하기 위한 위에 설명된 도전성 막의 예임)은 베이스 기판(101) 상에 순차적으로 퇴적되고, 결정화된 제1 터치 전극 구조(102)가 화학적 증착, 물리적 증착 등의 방법에 의해 베이스 기판(101) 상에 형성된다. 본 개시내용의 실시예에서, 제1 배선 층 막(31)의 재료 및 제3 배선 층 막(33)의 재료의 예들은 도전성 산화물(예를 들어, 비정질 도전성 산화물)을 포함하고, 예를 들어, 도전성 산화물은 양호한 전성을 갖는 인듐 주석 산화물 또는 인듐 아연 산화물과 같은 투명한 도전성 산화물이다. 예를 들어, 투명한 도전성 산화물의 두께는 50-200옹스트롬(Å)이다. 제2 배선 층 막(32)의 재료의 예는 은, 구리, 알루미늄, 크롬, 몰리브덴, 티타늄, 은 합금, 구리 합금, 알루미늄-네오디뮴 합금, 구리-몰리브덴 합금, 몰리브덴-네오디뮴 합금, 또는 이들 금속의 임의의 조합과 같은 금속들을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다.

도 6b에 도시한 것과 같이, 포토레지스트 층이 제3 배선 층 막(33)의 전체 표면 상에 형성되고, 포토레지스트 층은 제3 배선 층 막(33) 상에 원하는 형상을 갖는 포토레지스트 패턴(106)을 형성하도록 노출 공정 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 패터닝된다.

도 6c는 형성된 전자 기판(200)의 평면 구조 개략도이고, 도 6d는 도 6c의 선 C-C'를 따라 취해진 개략 단면 구조도이다. 도 6c 및 6d를 참조하면, 제1 배선 층 막(31), 제2 배선 층 막(32), 및 제3 배선 층 막(33)은 베이스 기판(101) 상에 적층된 구조의 배선 구조(103)를 형성하도록, 에칭 마스크로서 포토레지스트 패턴(106)을 사용하여 동시에 패터닝되고, 배선 구조(103)는 제1 터치 전극 구조(102)에 전기적으로 접속된다. 제1 배선 층 막(31), 제2 배선 층 막(32), 및 제3 배선 층 막(33)은 금속 또는 금속 산화물로 만들어진다. 제1 배선 층 막(31), 제2 배선 층 막(32), 및 제3 배선 층 막(33) 중 적어도 하나가 에칭될 때, 예를 들어, 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액은 배선 구조(103)를 형성하기 위해 에칭하는 데 사용될 수 있다. 제1 터치 전극 구조(102)는 결정화 공정을 받기 때문에, 결정화된 제1 터치 전극 구조(102)는 에칭 용액에 대해 양호한 장벽 특성을 갖고, 그러므로 제1 터치 전극 구조(102)는 약한 산성을 갖는 에칭 용액의 에칭 공격으로부터 보호될 수 있다.

터치 기판(200)은 본 개시내용의 실시예에서, 도 6c 및 6d에 도시한 것과 같이, 터치 영역 D1 및 비터치 영역 D2를 포함하고, 제1 터치 전극 구조(102)는 터치 기판(200)의 터치 영역 D1 내에 형성되고, 배선 구조(103)는 터치 기판(200)의 비터치 영역 D2 내에 형성된다.

배선 구조(103)와 제1 터치 전극 구조(102) 사이의 위치적 관계는 예를 들어, 실시예의 또 하나의 예에서, 배선 구조(103)는 예를 들어, 제1 터치 전극 구조(10) 상에 형성되고, 예를 들어, 제1 터치 전극 구조(102)를 덮는 절연 층 또는 패시베이션 층(예를 들어, 제1 터치 전극 구조(102)를 노출하는 비아 홀은 절연 층 또는 패시베이션 층 내에 배치됨) 상에 형성되는 것을 포함하지만, 이로 제한되지 않는다는 점에 주목하여야 한다.

도 6e는 형성된 터치 기판(200)의 평면 구조 개략도이고, 도 6f는 도 6e의 선 D-D'를 따라 취해진 개략 단면 구조도이다. 도 6e 및 6f를 참조하면, 제1 터치 전극 구조(102) 및 배선 구조(103)가 베이스 기판(101) 상에 순차적으로 형성된 후에, 절연 층 막은 베이스 기판(101) 상에 퇴적되고, 절연 층 막은 절연 층(104)을 형성하기 위해 포토리소그래피 공정에 의해 패터닝된다. 절연 층(104)은 배선 구조(103) 및 제1 터치 전극 구조(102)를 덮고 제1 터치 전극 구조(102)를 노출하는 복수의 비아 홀을 갖는다. 절연 층(104)의 재료의 예들은 SiNx, SiOx와 같은 무기 절연 재료, 수지 재료와 같은 유기 절연 재료, 또는 다른 적합한 재료들을 포함하고, 이는 본 개시내용의 실시예에 의해 제한되지 않는다.

도 6g에 도시한 것과 같이, 전극 층 막(1050)은 베이스 기판(101) 상에 퇴적되고, 전극 층 막(1050)의 재료의 예들은 금속이나 인듐 주석 산화물 또는 인듐 아연 산화물과 같은 투명한 도전성 산화물을 포함하고, 이는 본 개시내용의 실시예들에서 특정적으로 제한되지 않는다.

도 6h에 도시한 것과 같이, 포토레지스트 층이 전극 층 막(1050)의 전체 표면 상에 형성되고, 포토레지스트 층은 전극 층 막(1050) 상에 원하는 형상을 갖는 포토레지스트 패턴(106)을 형성하도록 노출 공정 및 현상 공정을 포함하는 포토리소그래피 공정에 의해 패터닝된다.

도 6i는 형성된 터치 기판(200)의 평면 구조 개략도이고, 도 6j는 도 6i의 선 E-E'를 따라 취해진 개략 단면 구조도이다. 도 6i 및 6j를 참조하면, 전극 층 막(1050)은 베이스 기판(101) 상에 제2 터치 전극 구조(105)를 형성하기 위해 에칭 마스크로서 상기 포토레지스트 패턴(106)을 사용하여 패터닝된다. 도 6i 및 6j에 도시한 것과 같이, 제1 터치 전극 구조(102)는 복수의 제1 서브 전극 패턴(102A) 및 복수의 제2 서브 전극 패턴(102B)을 포함하고, 복수의 제1 서브 전극 패턴(102A)과 복수의 제2 서브 전극 패턴(102B)은 인터레이스되고, 제2 터치 전극 구조(105)는 제2 서브 전극 패턴들(102B)에 의해 이격된 인접한 제1 서브 전극 패턴들(102A)을 전기적으로 접속한다.

제2 터치 전극 구조(105)와 제1 터치 전극 구조(102) 사이의 위치적 관계는 예를 들어, 본 개시내용의 실시예의 또 하나의 예에서, 제2 터치 전극 구조(105)는 베이스 기판(101)과 제1 터치 전극 구조(102) 사이에 위치하고, 제1 터치 전극 구조(102)에 전기적으로 접속되는 것을 포함하지만, 이로 제한되지 않는다는 점에 주목하여야 한다.

예를 들어, 본 개시내용의 실시예들에 의해 제공된 터치 기판(200)은 터치 검출 칩을 추가로 포함할 수 있고, 제1 터치 전극 구조(102) 및 제2 터치 전극 구조(105)는 터치 기능을 구현하기 위해 터치 신호들을 수신 또는 송신하도록, 배선 구조(103)를 통해 터치 검출 칩에 접속된다.

본 개시내용의 적어도 하나의 실시예에 의해 제공된 터치 기판(200)의 제조 방법에서, 결정화된 제1 터치 전극 구조(102)는 제1 터치 전극 구조(102)의 분자 구조들을 변화시키기 위해 제1 터치 전극 구조(102)에 대해 결정화 공정을 수행함으로써 에칭 용액에 대한 장벽 특성을 갖는다. 예를 들어, 제1 배선 층 막(31), 제2 배선 층 막(32), 및 제3 배선 층 막(33)이 배선 구조(103)를 형성하기 위해 플루오린화수소산과 같은 약한 산성을 갖는 에칭 용액을 사용하여 에칭될 때, 결정화된 제1 터치 전극 구조(102)는 에칭 용액에 의한 에칭 공격으로부터 보호될 수 있다.

또한, 적어도 하나의 실시예에서, 제1 배선 층(1031), 제2 배선 층(1032), 및 제3 배선 층(1033)은 배선 구조(103)를 형성하기 위해 순차적으로 적층되고, 제1 배선 층(1031)은 제1 배선 층(1031) 상에 형성된 제2 배선 층(1032)의 버퍼 층의 역할을 할 수 있고, 베이스 기판(101) 상의 제2 배선 층(1032)의 불충분한 접착력의 문제를 개선하기 위해 사용된다. 제3 배선 층(1033)은 제2 배선 층(1032)이 공기에 노출되는 것을 방지하도록, 제2 배선 층(1032)의 보호 층의 역할을 할 수 있음으로써, 제2 배선 층(1032)의 산화 문제를 피한다. 또한, 적층된 구조의 배선 구조(103)는 하나의 포토리소그래피 공정에 의해 형성될 수 있고, 그러므로, 한편으로, 공정 비용 및 마스크 비용이 절약될 수 있고, 다른 한편으로, 복수의 막의 복수의 에칭에 의해 야기된 상이한 층들 간의 정렬이 생략되므로, 배선 구조(103)의 라인 폭이 추가로 개량될 수 있고, 예를 들어, 배선 구조(103)는 약 10㎛의 라인 폭을 가질 수 있다.

충돌이 없는 경우에, 본 개시내용의 각각의 실시예들 및 실시예(들) 내의 특징들은 새로운 실시예(들)을 획득하기 위해 서로 조합될 수 있다.

위에 설명된 것은 단지 본 개시내용의 예시적인 구현들이지 본 개시내용의 보호 범위를 제한하려는 것이 아니고, 본 개시내용의 보호 범위는 첨부된 청구범위에 의해 결정되어야 한다.

Claims

전자 기판으로서,
베이스 기판, 및
상기 베이스 기판 상의 제1 도전성 구조를 포함하고, 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 부분은 제1 부분이고, 상기 베이스 기판에 가까운 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 부분은 제2 부분이고, 상기 제1 부분은 상기 제2 부분과 비교하여 에칭 장벽 특성을 갖는 전자 기판.
제1항에 있어서, 상기 제1 도전성 구조는 단일 층 막 구조인 전자 기판.
제2항에 있어서, 상기 제1 부분의 결정화도는 상기 제2 부분의 결정화도보다 큰 전자 기판.
제1항에 있어서, 상기 제1 도전성 구조는 적층된 구조로 되어 있고 제1 도전성 층 및 상기 베이스 기판으로부터 먼 상기 제1 도전성 층의 측면 상에 적층된 장벽 층을 포함하고, 상기 장벽 층은 상기 제1 부분인 전자 기판.
제4항에 있어서, 상기 제1 도전성 층의 재료의 결정화도는 상기 장벽 층의 재료의 결정화도보다 적은 전자 기판.
제4항 또는 제5항에 있어서, 상기 제1 도전성 층의 재료와 상기 장벽 층의 재료는 둘 다 도전성 산화물들을 포함하는 전자 기판.
제6항에 있어서, 상기 도전성 산화물들은 인듐 주석 산화물들이고, 상기 장벽 층의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비는 상기 제1 도전성 층의 인듐 주석 산화물 내의 In₂O₃ 대 SnO₂의 비보다 높거나; 또는
상기 도전성 산화물들은 인듐 아연 산화물들이고, 상기 장벽 층의 상기 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비는 상기 제1 도전성 층의 인듐 아연 산화물 내의 In₂O₃ 대 ZnO₂의 비보다 높은 전자 기판.
제4항에 있어서, 상기 제1 도전성 층의 재료는 도전성 산화물을 포함하고, 상기 장벽 층의 재료는 결정화된 금속, 결정화된 도전성 산화물, 및 폴리머 도전성 재료로 이루어진 군 중 적어도 하나 이상을 포함하는 전자 기판.
제1항 내지 제8항 중 어느 한 항에 있어서, 상기 베이스 기판 상의 제2 도전성 구조를 추가로 포함하고,
상기 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 상기 제1 도전성 구조의 상기 제1 부분의 에칭 장벽 능력은 상기 제2 도전성 구조의 상기 적어도 일부 재료의 에칭 장벽 능력보다 큰 전자 기판.
제9항에 있어서, 상기 제2 도전성 구조는 상기 베이스 기판 상의 상기 제1 도전성 구조의 정투영을 중첩하는 중첩 부분을 포함하고, 상기 제1 도전성 구조는 상기 중첩 부분과 상기 베이스 기판 사이의 부분을 포함하는 전자 기판.
제10항에 있어서, 상기 중첩 부분은 상기 제1 도전성 구조와 전체적으로 직접 접촉하는 전자 기판.
제9항 내지 제11항 중 어느 한 항에 있어서, 상기 베이스 기판에 가까운 상기 제1 도전성 기판의 제1 하부 표면과 상기 베이스 기판에 가까운 상기 제2 도전성 구조의 제2 하부 표면은 둘 다 상기 베이스 기판과 직접 접촉하는 전자 기판.
제9항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 도전성 구조 및 상기 제2 도전성 구조를 덮는 절연 층을 추가로 포함하고, 상기 절연 층은 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 상부 표면 및 상기 베이스 기판으로부터 먼 상기 제2 도전성 구조의 상부 표면과 직접 접촉하는 전자 기판.
제9항 내지 제13항 중 어느 한 항에 있어서, 상기 제1 도전성 구조와 상기 제2 도전성 구조 중 하나는 배선 구조이고, 상기 배선 구조는 적층된 구조로 되어 있고;
상기 배선 구조는 상기 베이스 기판 상에 순차적으로 적층된 제1 배선 층과 제2 배선 층의 적층된 층을 포함하거나, 또는
상기 배선 구조는 상기 베이스 기판 상에 순차적으로 적층된 제2 배선 층과 제3 배선 층의 적층된 층을 포함하거나, 또는
상기 배선 구조는 상기 베이스 기판 상에 순차적으로 적층된 제1 배선 층, 제2 배선 층, 및 제3 배선 층의 적층된 층을 포함하는 전자 기판.
제14항에 있어서, 상기 제1 배선 층과 상기 제3 배선 층 중 적어도 하나의 재료는 상기 제1 도전성 구조의 재료와 적어도 부분적으로 동일한 전자 기판.
제14항 또는 제15항에 있어서, 상기 제1 배선 층의 재료 및 상기 제3 배선 층의 재료는 도전성 산화물을 포함하고, 상기 제2 배선 층의 재료는 금속을 포함하는 전자 기판.
전자 디바이스로서,
제1항 내지 제16항 중 어느 한 항에 따른 전자 기판을 포함하는 전자 디바이스.
전자 기판의 제조 방법으로서,
베이스 기판 상에 제1 도전성 구조를 형성하는 단계를 포함하고, 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 부분은 제1 부분이고, 상기 베이스 기판에 가까운 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 부분은 제2 부분이고, 상기 제1 부분은 상기 제2 부분과 비교하여 에칭 장벽 특성을 갖는 방법.
제18항에 있어서,
상기 제1 도전성 구조를 형성하는 단계는 상기 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계, 제1 도전성 패턴을 형성하기 위해 상기 제1 도전성 층 막을 패터닝하는 단계, 및 상기 제1 도전성 구조를 형성하기 위해 상기 베이스 기판으로부터 먼 상기 제1 도전성 패턴의 측면으로부터 상기 제1 도전성 패턴을 적어도 부분적으로 결정화하는 단계를 포함하거나; 또는
상기 제1 도전성 구조를 형성하는 단계는 상기 베이스 기판 상에 제1 도전성 층 막을 형성하는 단계, 상기 제1 도전성 층 막 상에 장벽 층 막을 형성하는 단계, 및 제1 도전성 층 및 장벽 층을 각각 형성하기 위해 상기 제1 도전성 층 막 및 상기 장벽 층 막을 패터닝하는 단계를 포함하고, 상기 제1 도전성 구조는 상기 제1 도전성 층 및 상기 장벽 층을 포함하는 방법.
제18항 또는 제19항에 있어서,
상기 제1 도전성 구조가 형성되는 상기 베이스 기판 상에 제2 도전성 구조를 형성하는 단계를 추가로 포함하고, 상기 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 상기 제1 도전성 구조의 상기 제1 부분의 에칭 장벽 능력은 상기 제2 도전성 구조의 상기 적어도 일부 재료의 에칭 장벽 능력보다 큰 방법.
전자 기판으로서,
베이스 기판,
상기 베이스 기판 상의 제1 도전성 구조; 및
상기 베이스 기판 상의 제2 도전성 구조를 포함하고, 상기 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 적어도 일부의 에칭 장벽 능력은 상기 제2 도전성 구조의 상기 적어도 일부 재료의 에칭 장벽 능력보다 큰 전자 기판.
제21항에 있어서, 상기 베이스 기판에 가까운 상기 제1 도전성 기판의 제1 하부 표면과 상기 베이스 기판에 가까운 상기 제2 도전성 구조의 제2 하부 표면은 둘 다 상기 베이스 기판과 직접 접촉하는 전자 기판.
제21항 또는 제22항에 있어서, 상기 제1 도전성 구조 및 상기 제2 도전성 구조를 덮는 절연 층을 추가로 포함하고, 상기 절연 층은 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 상부 표면 및 상기 베이스 기판으로부터 먼 상기 제2 도전성 구조의 상부 표면과 직접 접촉하는 전자 기판.
전자 디바이스로서,
제21항 내지 제23항 중 어느 한 항에 따른 전자 기판을 포함하는 전자 디바이스.
전자 기판의 제조 방법으로서,
베이스 기판 상에 제1 도전성 구조를 형성하는 단계,
다음에 상기 베이스 기판 상에 제2 도전성 구조를 형성하는 단계를 포함하고, 상기 제2 도전성 구조의 적어도 일부 재료를 에칭하기 위한 에천트에 대해, 상기 베이스 기판으로부터 먼 상기 제1 도전성 구조의 측면 상의 상기 제1 도전성 구조의 적어도 일부의 에칭 장벽 능력은 상기 제2 도전성 구조의 상기 적어도 일부 재료의 에칭 장벽 능력보다 큰 방법.