KR20190093504A - 반도체 패키지 - Google Patents

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KR20190093504A
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conductive
line
semiconductor chip
lines
plating
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KR1020190008911A
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유재웅
정소현
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에스케이하이닉스 주식회사
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Abstract

반도체 패키지를 제시한다. 반도체 패키지의 패키지 기판은 베이스층의 제1표면에 복수의 제1층의 도전 라인들을 배치되고, 제2표면에 제1층의 도전 라인들에 각각 전기적으로 접속되는 복수의 제2층의 도전 라인들을 배치한다. 제1층의 도전 라인들 중 하나의 도전 라인에 도금 인입 라인(plating lead line)이 연결되고, 임시 브리지 라인(provisional bridge line)이 제2층의 도전 라인들을 서로 전기적으로 연결시킨다. 유전층이 임시 브리지 라인의 중간 부분을 끊어 제1 및 상기 제2잔류 부분들로 분리시키는 오프닝 홀(opening hole)을 제공한다. 제2층의 도전 라인들 중 제1도전 라인이 제1잔류 부분에 접속되고, 제2층의 도전 라인들 중 제2도전 라인이 제2잔류 부분에 접속된다. 제1 및 제2도전 라인들은 실질적으로 동일한 전위의 동작 전압들이 인가되는 도전 라인들이다.

Description

반도체 패키지{Semiconductor package}
본 출원은 반도체 패키지(semiconductor package)에 관한 것이다.
반도체 패키지는 반도체 칩(chip)을 실장하는 패키지 기판(package substrate)를 포함하여 구성된다. 패키지 기판은 반도체 칩에 전기적으로 접속되는 회로 배선 구조를 포함하여 구성된다. 회로 배선의 일부 부분에 도금층(plating layer)이 형성된다. 도금층은 회로 배선과 이에 접속되는 커넥터(connector)와 사이의 접착력(bondability)을 증가시키고, 전기적 도전성(electrically conductivity)을 개선시킬 수 있다.
본 출원은 전해 도금을 위한 도금선들을 감소시킨 반도체 패키지 구조를 제시하고자 한다.
본 출원의 일 관점은, 반도체 칩; 및 상기 반도체 칩이 실장되는 패키지 기판;을 포함하는 반도체 패키지를 제시한다. 상기 패키지 기판은 서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer), 상기 베이스층의 제1표면에 배치된 제1본딩 핑거(bonding finger), 상기 베이스층의 제1표면에서 상기 제1본딩 핑거에 이격되어 배치된 도금 인입 라인(plating lead line), 상기 제1본딩 핑거에 전기적으로 접속하고 상기 베이스층을 실질적으로 관통하는 제1도전성 비아(conductive via), 상기 도금 인입 라인에 전기적으로 접속하고 상기 제1도전성 비아에 이격된 제2도전성 비아, 상기 베이스층의 제2표면에서 상기 제1 및 제2도전성 비아들에 각각 접속하는 제1 및 제2볼 랜드(ball land)들, 상기 제1도전성 비아에 전기적으로 연결된 제1임시 브리지 라인의 제1잔류 부분, 상기 제2도전성 비아에 전기적으로 연결된 제1임시 브리지 라인의 제2잔류 부분, 및 상기 제1 및 제2잔류 부분들을 서로 분리시켜 이격시키는 오프닝 홀(opening hole),을 포함할 수 있다. 상기 제1볼 랜드는 상기 제1잔류 부분에 전기적으로 연결되고, 상기 제2볼 랜드는 상기 제2잔류 부분에 전기적으로 연결되고, 상기 제1 및 제2볼 랜드들은 실질적으로 동일한 동작 전압에 전기적으로 결합될 수 있다.
본 출원의 일 관점은, 반도체 칩; 및 상기 반도체 칩이 실장되는 패키지 기판;을 포함하는 반도체 패키지를 제시한다. 상기 패키지 기판은 서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer); 상기 베이스층의 제1표면에 배치된 복수의 제1층의 도전 라인들; 상기 베이스층의 제2표면에 배치되고 상기 제1층의 도전 라인들에 각각 전기적으로 접속되는 복수의 제2층의 도전 라인들; 상기 제1층의 도전 라인들 중 제1도전 라인에 연결되는 도금 인입 라인(plating lead line); 상기 제2층의 도전 라인들 중 제2도전 라인에 전기적으로 연결된 임시 브리지 라인 의 제1잔류 부분; 상기 제2층의 도전 라인들 중 제3도전 라인에 전기적으로 연결된 임시 브리지 라인의 제2잔류 부분; 및 상기 제1 및 제2잔류 부분들을 서로 분리시켜 이격시키는 오프닝 홀(opening hole),을 포함할 수 있다. 상기 제2 및 제3도전 라인들은 실질적으로 동일한 동작 전압에 전기적으로 결합될 수 있다.
본 출원의 일 관점은, 반도체 칩; 및 상기 반도체 칩이 실장되는 패키지 기판;을 포함하는 반도체 패키지를 제시한다. 상기 패키지 기판은, 서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer), 상기 베이스층의 제1표면에 배치된 복수의 제1그룹의 도전 라인들 및 제2그룹의 도전 라인들, 상기 베이스층의 제2표면에 배치되고 상기 제1 및 제2그룹의 도전 라인들에 각각 전기적으로 접속되는 복수의 제3 및 제4그룹의 도전 라인들, 상기 제1그룹의 도전 라인들 중 하나의 제1도전 라인에 연결되는 제1도금 인입 라인(plating lead line), 상기 제2그룹의 도전 라인들 중 하나의 제2도전 라인에 연결되는 제2도금 인입 라인, 상기 제3그룹의 도전 라인들 중 어느 하나에 전기적으로 연결된 제1그룹의 임시 브리지 라인의 제1잔류 부분, 상기 제3그룹의 도전 라인들 중 다른 하나에 전기적으로 연결된 제1그룹의 임시 브리지 라인의 제2잔류 부분, 상기 제1 및 제2잔류 부분들을 서로 이격시켜 전기적으로 분리시키는 제1오프닝 홀(opening hole), 상기 제3그룹의 도전 라인들 중 어느 하나에 전기적으로 연결된 제2그룹의 임시 브리지 라인의 제3잔류 부분, 상기 제3그룹의 도전 라인들 중 다른 하나에 전기적으로 연결된 제2그룹의 임시 브리지 라인의 제4잔류 부분, 및 상기 제3 및 제4잔류 부분들을 서로 이격시켜 전기적으로 분리시키는 제2오프닝 홀을 포함할 수 있다. 상기 제1 및 제2잔류 부분들은 실질적으로 동일한 제1동작 전압에 전기적으로 결합되고, 상기 제3 및 제4잔류 부분들은 실질적으로 동일한 제2동작 전압에 전기적으로 결합될 수 있다.
본 출원의 실시예들에 따르면, 도금선들을 감소시킨 패키지 기판을 포함한 반도체 패키지 구조를 제시할 수 있다. 패키지 기판에서 도금선들의 수량이 줄어들 수 있다. 패키지 기판에서 도금선들의 전체 길이가 단축될 수 있다. 이에 따라, 도금선들이 반도체 패키지의 동작 특성을 저하시키거나 또는 신호 무결성(signal integrity)을 저하시키는 원하지 않는 작용을 유효하게 억제시킬 수 있다. 패키지 기판의 구조는 전기 화학적 이동(electro-chemical migration) 불량이 유발되는 것을 억제하거나 방지할 수 있다.
도 1은 일 실시예에 의한 반도체 패키지를 보여주는 단면도이다.
도 2는 일 실시예에 따른 오프닝 홀(opening hole)들이 형성되기 이전의 패키지 기판의 단면 구조를 모식적(schematic)으로 보여주는 단면도이다.
도 3은 도 2의 패키지 기판의 상면 회로 배선 레이아웃(top circuit layout)을 모식적으로 보여주는 평면도이다.
도 4는 도 2의 패키지 기판의 바닥면 회로 배선 레이아웃(bottom circuit layout)을 모식적으로 보여주는 평면도이다.
도 5는 일 실시예에 의한 오프닝 홀들이 구비된 패키지 기판의 단면 구조를 모식적으로 보여주는 단면도이다.
도 6 내지 도 9는 일 실시예에 의한 오프닝 홀(opening hole)들이 구비된 패키지 기판을 모식적으로 보여주는 평면도들이다.
도 10은 일 실시예에 의한 반도체 패키지를 보여주는 단면도이다.
도 11은 반도체 패키지에 전기 화학적 이동(ECM: Electro-Chemical Migration) 불량이 발생된 예를 보여주는 도면이다.
도 12는 일 실시예에 따른 패키지 기판의 상면 회로 배선 레이아웃을 보여주는 평면도이다.
도 13은 비교예에 따른 패키지 기판의 상면 회로 배선 레이아웃를 보여주는 평면도이다.
본 출원의 예의 기재에서 사용하는 용어들은 제시된 실시예에서의 기능을 고려하여 선택된 용어들로서, 그 용어의 의미는 기술 분야에서의 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 사용된 용어의 의미는 본 명세서에 구체적으로 정의된 경우 정의된 정의에 따르며, 구체적인 정의가 없는 경우 당업자들이 일반적으로 인식하는 의미로 해석될 수 있다. 본 출원의 예의 기재에서 "제1" 및 "제2", "상부(top)"및 "하부(bottom or lower)"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
반도체 패키지는 반도체 다이 또는 반도체 칩과 같은 전자 소자들을 포함할 수 있으며, 반도체 다이 또는 칩은 전자 회로가 집적된 반도체 기판이 다이(die) 또는 칩 형태로 절단 가공된 형태를 포함할 수 있다. 반도체 칩은 DRAM이나 SRAM, NAND FLASH, NOR FLASH, MRAM, ReRAM, FeRAM 또는 PcRAM과 같은 메모리(memory) 집적회로가 집적된 메모리 칩이나, 또는 반도체 기판에 논리 회로가 집적된 로직(logic) 다이나 에이직(ASIC) 칩을 의미할 수 있다. 반도체 패키지는 휴대 단말기와 같은 정보통신 기기나, 바이오(bio)나 헬스케어(health care) 관련 전자 기기들, 인간에 착용 가능한(wearable) 전자 기기들에 적용될 수 있다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭할 수 있다. 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
반도체 패키지에서 반도체 칩은 패키지 기판에 실장된다. 패키지 기판은 반도체 칩에 전기적으로 접속되는 회로 배선 구조를 포함하여 구성된다. 회로 배선의 일부 부분에 도금층(plating layer)이 형성된다. 도금층은 회로 배선과 이에 접속되는 커넥터(connector) 사이의 접착력(bondability)을 증가시키고, 전기적 도전성(electrically conductivity)를 개선시킬 수 있다.
도금층은 전해 도금 방식으로 형성될 수 있다. 전해 도금 공정을 적용하기 위해서 회로 배선에 도금선(plating line)들이 연결된다. 도금선들은 패키지 기판의 에지(edge)로부터 회로 배선, 예컨대, 신호 라인(signal line)들에 연결되는 긴 도전 패턴들로 도입된다. 도금선들은 전해 도금을 위해서 필요한 도전 라인이지만, 반도체 패키지의 동작 시 요구되는 회로 배선으로 작용하지는 않는다.
반도체 패키지가 동작하는 과정에서, 도금선들은 스터브(stub)와 같은 불필요한 전송 선로로 작용할 수 있다. 신호 라인들에 접속한 도금선들은 신호가 우회하는 경로로 작용하거나 또는 신호가 리플렉션(reflection)되는 경로로 작용할 수 있다. 도금선들을 따라 신호가 불필요하게 리플렉션됨에 따라, 신호 전송 속도가 원하지 않게 저하되거나 또는 반도체 패키지의 동작 특성이 저하되거나 또는 신호 무결성(signal integrity)이 저하될 수 있다. 본 출원에서는 도금선들의 전체 길이를 감소시키고 단축시킨 패키지 기판을 포함하는 반도체 패키지 구조를 제시한다.
습도나 온도의 변화와 같은 외부 환경 변화는 패키지 기판에 전기 화학적 이동(ECM: Electro-Chemical Migration) 불량을 유발할 수 있다. 본 출원에서는 전기 화학적 이동(ECM) 불량을 억제하거나 방지할 수 있는 패키지 기판 구조를 채용한 반도체 패키지를 제시한다.
도 1은 일 실시예에 따른 반도체 패키지(10)의 단면 구조를 모식적으로 보여주는 단면도이다. 도 2는 일 실시예에 의한 패키지 기판(100)의 단면 구조를 모식적으로 보여주는 단면도이다. 도 2의 패키지 기판(100)은 도 1의 패키지 기판(100F)의 오프닝 홀(opening hole: 117)들이 형성되기 이전의 형태를 보여준다. 도 3은 도 2의 패키지 기판(100)의 상면 회로 배선 레이아웃(top circuit layout: 101)을 모식적(schematic)으로 보여주는 평면도이다. 도 4는 도 2의 패키지 기판의 바닥면 회로 배선 레이아웃(bottom circuit layout: 102)을 모식적으로 보여주는 평면도이다.
도 1을 참조하면, 반도체 패키지(10)는 패키지 기판(100F) 상에 실장된 반도체 칩(130)을 포함한다. 패키지 기판(100F)은 도금 인입 라인(121)과 임시 브리지 라인(provisional bridge line for plating: 126)의 제1 및 제2잔류 부분들(122A, 122B)들을 포함한다. 오프닝 홀(117)은 임시 브리지 라인(126)의 중간 부분을 끊어, 임시 브리지 라인의 제1 및 제2잔류 부분들(122A, 122B)이 서로 마주보도록 만들어 준다. 임시 브리지 라인의 제1 및 제2잔류 부분들(122A, 122B)은 서로 동일한 전위의 동작 전압들이 인가되는 배선들에 각각 접속된다.
반도체 칩(130)은 패키지 기판(100F)의 제1유전층(115) 상에 실장된다. 반도체 칩(130)을 덮는 몰딩층(molding layer: 139)이 패키지 기판(100F)의 제1유전층(115) 상에 형성된다. 본딩 와이어(bonding wire: 135)가 반도체 칩(130)의 접촉 패드(contact pad: 131)에 본딩 핑거(bonding finger: 140)를 전기적으로 연결시킨다. 본딩 와이어(135)는 제1도금층(151)을 통해서 본딩 핑거(140)에 연결된다. 제2도금층(152)에는 외측 커넥터(outer connector)로서 솔더 볼(solder ball: 136)이 결합될 수 있다.
도 2를 참조하면, 패키지 기판(100)은 도 1의 패키지 기판(100F)의 오프닝홀(117)이 형성되기 이전의 형태인 프리 패키지 기판(pre-packaging substrate)를 보여준다. 패키지 기판(100)은 베이스층(base layer: 110)을 포함하고, 베이스층(110)에 도금선 구조가 구비된다. 베이스층(110)은 패키지 기판(100)의 몸체(body) 또는 코어(core)를 이루는 유전 물질의 층일 수 있다. 도금선 구조는 도금 인입 라인(lead line for plating: 121) 및 임시 브리지 라인(126)들을 포함한다. 임시 브리지 라인(126)은 제1임시 브리지 라인(122)를 포함한다. 도 3에 제시된 것과 같이, 임시 브리지 라인(126)은 제2 내지 제4임시 브리지 라인들(123, 124, 125)을 더 포함할 수 있다.
베이스층(110)은 서로 반대되는 표면들인 제1표면(111)과 제2표면(112)을 가진다. 베이스층(110)의 제1표면(111) 상에 제1유전층(115)이 형성되고, 제2표면(112)을 덮도록 제2유전층(116)이 형성된다. 제1유전층(115)이나 제2유전층(116)은 솔더 레지스트층(solder resist layer)을 포함하는 층으로 형성될 수 있다. 패키지 기판(100)은 인쇄회로기판(PCB: Printed Circuit Board) 구조로 구비될 수 있다. 패키지 기판(100)은 볼 그리드 어레이(BGA: Ball Grid Array) 기판 구조로 구비될 수 있다.
패키지 기판(100)은 바운더리 영역(boundary region: 104)과 바운더리 영역(104) 내측에 위치하는 내측 영역(inner region: 103)을 포함할 수 있다. 내측 영역(103)과 이웃하는 다른 내측 영역(103')이 바운더리 영역(104)에 의해서 이어진 형태로 패키지 기판(100)이 도입된다.
패키지 기판(100)의 내측 영역(103)은, 그 영역 내에 반도체 칩(130)이 실장되는 영역이다. 내측 영역(103)은 반도체 칩(130)에 전기적으로 접속되는 회로 배선들이 위치하는 영역일 수 있다. 반도체 칩(130)은 내측 영역(103) 내에 실장된다. 반도체 칩(130)은 베이스층(110)의 제1표면(111) 상측에 실장된다. 반도체 칩(130)은 제1유전층(115) 상에 부착될 수 있다. 바운더리 영역(104)은 반도체 칩(130)을 패키징(packaging)하는 최종 과정에서 제거되는 영역일 수 있다. 바운더리 영역(104)은, 패키지 기판(100)에 실장된 반도체 칩(130)을 몰딩(molding)한 후, 개별 반도체 패키지들로 분리하는 소잉(sawing) 공정에서 제거되는 영역일 수 있다.
도 3을 참조하면, 패키지 기판(100)의 베이스층(110)의 제1표면(111) 상에 상면 회로 배선들이 구비된다. 상면 회로 배선들의 레이아웃(101)에 묘사된 것과 같이, 상면 회로 배선들은 본딩 핑거(bonding finger: 140)들, 제1층의 트레이스 패턴 (trace pattern of first layer: 160)들 및 도금 인입 라인(121)을 포함한다.
본딩 핑거(140)들은 서로 이격되어 베이스층(110)의 제1표면(111)에 배치된다. 예컨대, 제1본딩 핑거(141)와 이격되도록 제2본딩 핑거(142), 제3본딩 핑거(143), 제4본딩 핑거(144)들이 배치된다. 본딩 핑거(140)들은 반도체 칩(130)과의 전기적 연결을 위해, 반도체 칩(130) 주위에 배치될 수 있다.
본딩 핑거(140)들 중 제1본딩 핑거(141)와, 제3 및 제4 본딩 핑거들(143, 144)은 반도체 칩(130)에 신호를 인가하는 신호 라인들(signal lines)을 구성하는 일부 부분들을 제공한다. 신호 라인들은 데이터 신호들 또는 어드레스 및 커맨드 신호(address and command signal)들이 인가되는 도전 경로들이다. 제1본딩 핑거(141)와, 제3 및 제4 본딩 핑거들(143, 144)을 통해서 신호들이 반도체 칩(130)에 인가된다. 반면에, 제2본딩 핑거(142)는 반도체 칩(130)에 파워(power)를 인가하는 파워 라인을 구성하는 일부 부분이다.
제1층의 트레이스 패턴(160)들은 본딩 핑거(140)들로부터 연장되는 도전 라인(conductive line)들이다. 제1층의 트레이스 패턴(160)들은 본딩 핑거(140)들을 도전성 비아(conductive via: 180)들 각각에 전기적으로 접속시킨다. 제1층의 트레이스 패턴(160)들은 제1 내지 제4트레이스 패턴들(161, 162, 163, 164)을 포함할 수 있다.
도 4 및 도 2를 참조하면, 패키지 기판(100)의 베이스층(110)의 제2표면(112) 상에 바닥면 회로 배선들이 구비된다. 바닥면 회로 배선들의 레이아웃(102)에 묘사된 것과 같이, 바닥면 회로 배선들은 볼 랜드(ball land: 190)들, 제2층의 트레이스 패턴(170)들 및 복수의 임시 브리지 라인(126)들을 포함한다. 제2층의 트레이스 패턴(170)들은 베이스층(110)의 제2표면(112)에 배치된다.
도전성 비아(180)들 각각은 제1층의 트레이스 패턴(160)들을 제2층의 트레이스 패턴(170)들에 전기적으로 연결시킨다. 도전성 비아(180) 각각은 제1층의 트레이스 패턴(160)에 일 단부가 접속되고, 제2층의 트레이스 패턴(170)에 다른 단부가 접속된다. 도전성 비아(180)들은 베이스층(110)을 실질적으로 수직하게 관통하는 도전 패턴들이다. 제2층의 트레이스 패턴(170)들은 제5 내지 제8트레이스 패턴들(171, 172, 173, 174)을 포함할 수 있다. 제1 내지 제8의 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다.
제2층의 트레이스 패턴(170)들에 볼 랜드(190)들이 각각 전기적으로 접속된다. 제2층의 트레이스 패턴(170)들은 도전성 비아(180)들을 볼 랜드(190)들에 각각 전기적으로 연결시킨다. 볼 랜드(190)들은 패키지 기판(100)을 외부 기기와 접속시키는 외측 커넥터(outer connector: 도시되지 않음)가 접속되는 부분이다. 외측 커넥터는 솔더 볼(solder ball)을 포함할 수 있다.
도 2 및 도 3을 함께 참조하면, 본딩 핑거(140)는 내측 커넥터(inner connector)를 통해 반도체 칩(130)에 접속될 수 있다. 예컨대, 제4본딩 핑거(144)와 반도체 칩(130)의 접촉 패드(contact pad: 131)는 본딩 와이어(bonding wire: 135)를 통해서 서로 전기적으로 연결된다. 도 3에서 내측 커넥터는 본딩 와이어(135)로 구비된 것을 예시하고 있지만, 내측 커넥터는 다른 형태의 도전 부재를 포함할 수 있다. 예컨대, 내측 커넥터는 도전성 범프(bump) 형태로 구비될 수도 있다.
제1도금층(151)들이 본딩 핑거(140)들의 표면들에 각각 형성된다. 제1도금층(151)은 본딩 와이어(135)와 본딩 핑거(140)의 접착력(bondability)을 증가시키는 층으로 형성될 수 있다. 제1도금층(151)은 본딩 와이어(135)와 본딩 핑거(140) 사이의 전기적 전도성(electrically conductivity)을 개선시키는 층으로 형성될 수 있다. 본딩 핑거(140)가 구리(Cu)층을 포함하여 형성될 때, 제1도금층(151)은 구리층의 부식을 막고 오염을 방지하는 층으로 형성될 수 있다. 제1도금층(151)은 전해 도금(electrolytic plating) 공정으로 형성된다. 제1도금층(151)은 본딩 핑거(140)를 이루는 도전 물질과 다른 도전 물질, 예컨대, 니켈 및 골드(Ni/Au)의 층을 포함하여 형성될 수 있다.
도 2과 도 4를 함께 참조하면, 볼 랜드(190)의 표면에는 제2도금층(152)이 형성된다. 제2도금층(152)은 볼 랜드(190)가 산화되는 것을 막고 외측 커넥터(미도시), 즉 솔더볼이 볼 랜드(190)에 접속될 때 금속간 화합물이 과도하게 형성되는 것을 억제하는 역할을 하는 층으로 형성될 수 있다. 제1도금층(151)이 전해 도금 공정으로 형성될 때 동시에 제2도금층(152)은 전해 도금될 수 있다. 다른 일 실시예에서, 제1도금층(151)과 제2도금층(152)은 각각 별도의 전해 도금 공정을 통해서 도금 처리될 수 있다.
도 2를 다시 참조하면, 제1도금층(151) 및 제2도금층(152)들은 전해 도금 공정으로 형성된다. 전해 도금 공정은, 본딩 핑거(140)들 및 볼 랜드(190)들에 도금 전류(plating electrical current)를 인가하는 것을 요구한다. 도금 버스(plating bus: 129), 도금 인입 라인(121) 및 임시 브리지 라인(126)들을 포함하는 도금선 구조를 통해서, 도금 전류는 본딩 핑거(140)들 및 볼 랜드(190)들에 인가될 수 있다.
도 3을 참조하면, 도금 버스(129)는 패키지 기판(100)의 바운더리 영역(104)에 배치된다. 도금 버스(129)는 바운더리 영역(104) 내의 베이스층(110)의 제1표면(111) 상에 형성된다. 도금 인입 라인(121)은 도금 버스(129)로부터 가지친 도전 라인(branched conductive line) 형태이다. 도금 인입 라인(121)은 도금 버스(129)로부터 연장되어 제2본딩 핑거(142)에 전기적으로 접속되는 도전 라인이다. 도금 인입 라인(121)은 제2트레이스 패턴(162)에 접속 연결되고, 제2트레이스 패턴(162)을 통해 제2본딩 핑거(142)에 전기적으로 연결된다. 도시하지는 않았지만 다른 실시예에서, 도금 인입 라인(121)은 제2본딩 핑거(142)에 직접 연결될 수도 있다.
도금 인입 라인(121)은 베이스층(110)의 제1표면(111) 상에서 여러 본딩 핑거(140)들 중에서 제2본딩 핑거(142)에만 접속된다. 도금 인입 라인(121)은 베이스층(110)의 제1표면(111)에서 제1본딩 핑거(141)와 이격(isolated)되어 배치된다. 베이스층(110)의 제1표면(111)에서, 도금 인입 라인(121)은 제1트레이스 패턴(161)이나, 제3 및 제4트레이스 패턴(163, 164)에는 직접적으로 연결되지 않는다. 베이스층(110)의 제1표면(111)에서, 도금 인입 라인(121)은 제1본딩 핑거(141)나 제3 및 제4본딩 핑거(143, 144)들에는 직접적으로 접속되지 않는다.
제2본딩 핑거(142) 및 제2트레이스 패턴(162)은 예컨대 파워 라인(power line)을 구성하는 일부 부분들이다. 반면에, 제1본딩 핑거(141) 및 제1트레이스 패턴(161)과 제3 및 제4본딩 핑거들(143, 144) 및 제3 및 제4트레이스 패턴들(163, 164)들은 신호 라인들의 일부 부분들이다. 도금 인입 라인(121)은 베이스층(110)의 제1표면(111)에 위치하는 파워 라인에만 연결 접속되고, 신호 라인들에는 직접적으로 연결되지 않는다.
도 2를 참조하면, 도금 인입 라인(121) 및 도금 버스(129)는 베이스층(110)의 제1표면(111) 상에 배치된 반면, 임시 브리지 라인(126)들은 베이스층(110)의 제2표면(112) 상에 배치된다. 도금 인입 라인(121)과 임시 브리지 라인(126)들은 서로 반대측 표면들에 각각 위치한다.
도 4를 참조하면, 임시 브리지 라인(126)들은 서로 이격된 도전성 비아(190)들을 전기적으로 서로 연결시킨다. 임시 브리지 라인(126)들은 서로 이격된 도전성 비아(190)들 사이에 도금 전류가 흐르도록 허용한다. 임시 브리지 라인(126)들은 전해 도금 공정 이후에 전기적으로 단선되는 임시 도전 라인(provisional conductive line)이다. 도금 인입 라인(121)으로 인가되는 도금 전류는, 임시 브리지 라인(126)들 및 도전성 비아(180)들을 통해서, 제1본딩 핑거(141), 제3 및 제4본딩 핑거들(143, 144)에 전달될 수 있다.
도 2 및 도 4를 참조하면, 베이스층(110)의 제2표면(112)에 제1볼 랜드(191)에 전기적으로 접속되는 제5트레이스 패턴(171)이 구비된다. 제1볼 랜드(191)는 제1도전성 비아(181)에 전기적으로 접속된다. 제5트레이스 패턴(171)은 제1도전성 비아(181)에 연결되고, 제1도전성 비아(181)를 통해서 제1트레이스 패턴(161)에 전기적으로 접속된다. 제1볼 랜드(191)는 제5트레이스 패턴(171), 제1도전성 비아(181) 및 제1트레이스 패턴(161)을 경유하여, 제1본딩 핑거(141)에 전기적으로 접속된다. 제1볼 랜드(191), 제5트레이스 패턴(171), 제1도전성 비아(181), 제1트레이스 패턴(161) 및 제1본딩 핑거(141)들은 신호 라인(signal line)을 제공한다.
제1볼 랜드(191)와 이격되어 제2볼 랜드(192)가 배치된다. 제2볼 랜드(192)는 제2도전성 비아(182)에 전기적으로 접속된다. 임시 브리지 라인(126)들 중 제1임시 브리지 라인(122)은 제1볼 랜드(191)에 제2볼 랜드(192)를 전기적으로 접속시킨다. 제1임시 브리지 라인(122)은 제5트레이스 패턴(171)을 제6트레이스 패턴(172)에 전기적으로 접속시킨다. 제5트레이스 패턴(171)은 제1볼 랜드(191)와 제1도전성 비아(181)를 전기적으로 접속시킨다. 제6트레이스 패턴(172)은 제2볼 랜드(192)와 제2도전성 비아(182)를 전기적으로 접속시킨다. 제1임시 브리지 라인(122)과 제5 및 제6트레이스 패턴(171, 172)들을 통해서 제1볼랜드(191)는 제2볼랜드(192)에 전기적으로 연결된다. 제1임시 브리지 라인(122)은 제1도전성 비아(181)에 제2도전성 비아(182)를 전기적으로 접속시킨다. 제2볼 랜드(192), 제6트레이스 패턴(172), 제2도전성 비아(182), 제2트레이스 패턴(162) 및 제2본딩 핑거(142)들은 파워 라인을 제공할 수 있다.
제5 및 제6트레이스 패턴들(171, 172)은 베이스층(110)의 제2표면(112)에서 서로 이격된 도전 라인들이다. 제2도전성 비아(182)는 제1도전성 비아(181)에 이격되어 배치된다. 제2도전성 비아(182)는 베이스층(110)의 제1표면(111)에서 도금 인입 라인(121)에 전기적으로 접속되고, 제1도전성 비아(181)는 베이스층(110)의 제1표면(111)에서 제1본딩 핑거(141)에 전기적으로 접속된다.
제1임시 브리지 라인(122)은 제1도전성 비아(181)를 제2도전성 비아(182)에 실질적으로 접속시킨다. 제1임시 브리지 라인(122)은 제1본딩 핑거(141) 및 제1볼 랜드(191)를 도금 인입 라인(121)에 전기적으로 접속시킨다. 도금 인입 라인(121)을 통해 인가되는 도금 전류는, 제1임시 브리지 라인(122)를 통해서, 제1본딩 핑거(141) 및 제1볼 랜드(191)에 전달된다.
도금 버스(129)를 통해서 인가된 도금 전류는, 도금 인입 라인(121), 제2트레이스 패턴(162), 제2도전성 비아(182), 제6트레이스 패턴(172), 제1임시 브리지 라인(122), 제5트레이스 패턴(171), 제1도전성 비아(181) 및 제1트레이스 패턴(161)의 도전 경로를 지나 제1본딩 핑거(141)에 인가된다. 제1본딩 핑거(141)에 도금 전류가 인가되므로, 전해 도금으로 제1도금층(151)이 제1본딩 핑거(141)에 형성될 수 있다.
도금 버스(129)에 인가된 도금 전류는, 도금 인입 라인(121), 제2트레이스 패턴(162), 제2도전성 비아(182), 제6트레이스 패턴(172), 제1임시 브리지 라인(122), 및 제5트레이스 패턴(171)의 도전 경로를 지나 제1볼 랜드(191)에 인가된다. 제1본딩 핑거(141)와 제1볼 랜드(191)에 도금 전류가 동시에 인가되면, 제1도금층(151)과 제2도금층(152)이 각각 동시에 제1본딩 핑거(141) 및 제1볼 랜드(191)에 전해 도금될 수 있다.
도금 버스(129)에 인가된 도금 전류는, 도금 인입 라인(121), 제2트레이스 패턴(162), 제2도전성 비아(182) 및 제6트레이스 패턴(172)의 도전 경로를 지나 제2볼 랜드(192)에 인가된다. 제2트레이스 패턴(162)은, 도 3에 제시된 것과 같이, 제2본딩 핑거(142)에 연결되고 있으므로, 제2본딩 핑거(142)에도 동시에 도금 전류가 인가된다. 전해 도금으로 제2본딩 핑거(142)에 제1도금층(151)이 형성되며, 동시에 제2도금층(152)이 제2볼 랜드(192)에 형성된다.
도 3 및 도 4를 참조하면, 제2임시 브리지 라인(123)은, 제1임시 브리지 라인(122)를 통해서, 도금 인입 라인(121)을 제3본딩 핑거(143) 및 제3볼 랜드(193)에 전기적으로 접속시킨다. 제2임시 브리지 라인(123)은 제1임시 브리지 라인(122)에 제7트레이스 패턴(173) 및 이에 연결된 제3도전성 비아(183)를 전기적으로 접속시킨다. 도 4에서 제2임시 브리지 라인(123)은 제1임시 브리지 라인(122)에 직접적으로 연결된 것으로 묘사되지만, 다른 실시예에서 제2임시 브리지 라인(123)은 제1 또는 제2볼 랜드들(191, 192), 또는 제5 또는 제6트레이스 패턴들(171, 172) 중 어느 하나에 직접적으로 연결되도록 변형될 수도 있다.
제3임시 브리지 라인(124)은, 제2 및 제1임시 브리지 라인들(123, 122)을 통해서, 도금 인입 라인(121)을 제4본딩 핑거(144) 및 제4볼 랜드(194)에 전기적으로 접속시킨다. 제3임시 브리지 라인(124)은 제2임시 브리지 라인(123)을 통해서 제1임시 브리지 라인(122)에 전기적으로 접속될 수 있다. 제3임시 브리지 라인(124) 및 제2임시 브리지 라인(123)을 통해서, 제4도전성 비아(184)는 제1임시 브리지 라인(122)에 전기적으로 접속될 수 있다. 제3임시 브리지 라인(124)을 통해서 제8트레이스 패턴(174) 및 이에 연결된 제4도전성 비아(184)가 제2임시 브리지 라인(123)에 전기적으로 접속된다.
제4임시 브리지 라인(125)은, 제3, 제2 및 제1임시 브리지 라인들(124, 123, 122)을 통해서, 도금 인입 라인(121)을 또 다른 본딩 핑거(140) 및 또 다른 볼 랜드(190)에 전기적으로 접속시키도록 연장될 수 있다.
이와 같이, 임시 브리지 라인(126)들은 서로 이격된 볼 랜드(190)들을 서로 전기적으로 연결 또는 접속시키도록 도입된다. 제1, 제3 및 제4본딩 핑거들(141, 143, 144)들은 베이스층(110)의 제1표면(111)에서는 도금 인입 라인(121)과 직접적으로 연결되지 않는다. 그렇지만, 임시 브리지 라인(126)들과 도전성 비아들(180)을 통해서, 제1, 제3 및 제4본딩 핑거들(141, 143, 144)들은 도금 인입 라인(121)에 전기적으로 접속될 수 있다.
임시 브리지 라인(126)들에 의해서, 베이스층(110)의 제1표면(111)에서 도금 인입 라인(121) 이외의 추가의 도금 인입 라인들을 생략할 수 있다. 다시 말해서, 제1, 제3 및 제4본딩 핑거들(141, 143, 144)들과 도금 버스(129)를 직접적으로 연결하는 추가 도금 인입 라인들은 생략될 수 있다.
도금 버스(129), 도금 인입 라인(121) 및 임시 브리지 라인(126)들을 통해 도금 전류를 인가하여, 제1도금층(151)들 및 제2도금층(152)들을 전해 도금으로 형성한다. 제1도금층(151)들 및 제2도금층(152)들을 형성한 이후에, 임시 브리지 라인(126)들을 끊어준다. 즉, 임시 브리지 라인(126)을 전기적인 오픈 상태(open state)로 만들어 준다.
도 5는 일 실시예에 의한 패키지 기판(100)에 구비된 오프닝 홀(opening hole: 117)들을 모식적으로 보여주는 단면도이다. 도 6은 일 실시예에 의한 패키지 기판(100F)에 구비된 오프닝 홀(117)들을 모식적으로 보여주는 평면도(116S)이다. 도 7은 도 5의 패키지 기판(100F)의 상면 회로 배선 레이아웃(101)을 모식적으로 보여주는 평면도이다.
도 5 내지 도 7을 참조하면, 제1 및 제2도금층들(151, 152)을 형성한 이후에, 임시 브리지 라인(126)들의 중간 부분들을 제거하여 오프닝 홀(117)들을 형성할 수 있다. 예컨대, 제1임시 브리지 라인(122)의 중간 부분(122C)이 제거되어 오프닝 홀(117)들 중 하나를 형성할 수 있다. 오프닝 홀(117)들은 패키지 기판(100F)의 바닥면(bottom surface)에 형성될 수 있다. 패키지 기판(100F)의 바닥면은 제2유전층(116)의 표면(116S)에 의해 제공된다. 제2유전층(116)에 의해서 오프닝 홀(117)들이 제공된다. 오프닝 홀(117)들은 제2유전층(116)의 일부 영역들에 대해 진행되는 식각(etching) 공정으로 형성될 수 있다.
오프닝 홀(117)은 제2유전층(116)의 일부 부분을 제거하고, 이로 인해 노출되는 제1임시 브리지 라인(122)의 중간 부분(122C)을 제거하여 형성될 수 있다. 오프닝 홀(117)의 측면(117W)들을 따라 임시 브리지 라인(126)들의 잔류 부분들의 측면들이 노출될 수 있다. 예컨대, 제1임시 브리지 라인(122)의 제1 및 제2잔류 부분들(122A, 122B)의 측면들이 오프닝 홀(117)의 측면(117W)들을 따라 노출될 수 있다. 제1잔류 부분(122A)과 제2잔류 부분(122B)는 오프닝 홀(117)에 의해서 서로 격리될 수 있다. 오프닝 홀(117)이 제1임시 브리지 라인(122)와 제2임시 브리지 라인(123)이 연결된 연결 부분에 대응되는 중간 부분(122C)을 제거하면, 오프닝 홀(117)의 측면(117W)들을 따라 제1임시 브리지 라인(122)의 제1 및 제2잔류 부분들(122A, 122B)들과 제2임시 브리지 라인(123)의 잔류 부분(123A)의 측면들이 노출된다.
제2유전층(116)에 오프닝 홀(117)이 제공될 수 있다. 제1임시 브리지 라인(122)의 중간 부분(122C)은 오프닝 홀(117)을 제공하도록 제거될 수 있다. 잔류 부분(122A, 122B)들은 오프닝 홀(117)에 의해서 서로 이격된다. 제1임시 브리지 라인(122)의 제1잔류 부분(122A)과 이에 마주보는 다른 제2잔류 부분(122B)은 서로 물리적으로 이격되고 전기적으로 분리되므로, 전기적으로 오픈 상태(electrically open state)가 된다. 제1임시 브리지 라인(122)와 제2임시 브리지 라인(123)의 연결 부분이 오프닝 홀(117)을 제공하도록 제거될 수 있다. 잔류 부분들(122A, 122B, 123A)은 오프닝 홀(117)에 의해서 서로 격리된다.
도 4의 볼 랜드들(190)들은 임시 브리지 라인(126)들에 의해 전기적으로 서로 연결된다. 도 5 내지 도 7에서, 제2유전층(116)에 오프닝 홀(117)을 형성하면서 임시 브리지 라인(126)의 중간 부분이 끊어지므로, 볼 랜드들(190)이 서로 전기적으로 분리된다. 예컨대, 오프닝 홀(117)에 의해서, 제1볼 랜드(191)는 제2 내지 제4볼 랜드들(192, 193, 194)로부터 전기적으로 분리되어 전기적인 연결이 끊어진다.
도 6과 도 4를 함께 참조하면, 제1볼 랜드(191)는 제5트레이스 패턴(171)을 통해서 제1임시 브리지 라인(122)의 제1잔류 부분(122A)에 접속되고 있다. 또한, 제2볼 랜드(192)는 제6트레이스 패턴(172)을 통해서 제1임시 브리지 라인(122)의 제2잔류 부분(122B)에 접속되고 있다.
도 6과 도 4 및 도 1을 함께 참조하면, 제2볼 랜드(192)와 제1볼 랜드(191)는, 반도체 패키지(10)의 반도체 칩(130)을 동작시키는 동작 전압이 인가되는 볼 랜드들일 수 있다. 제2볼 랜드(192)와 제1볼 랜드(191)는 동일한 전위의 동작 전압들이 인가되는 볼 랜드들일 수 있다. 반도체 칩(130)이 동작될 때, 제1볼 랜드(191)에 예컨대, 1.17V의 신호 전압이 인가되고, 제1볼 랜드(191)에 접속되는 제1본딩 핑거(141)에 1.17V가 전달된다. 제1볼 랜드(191)에서 제1본딩 핑거(141)까지 이어지는 전기적 경로는 예컨대, 1.17V의 신호 전압이 인가되는 신호 라인일 수 있다.
제2볼 랜드(192)에 예컨대, 1.17V의 파워(power) 전압이 인가될 수 있다. 제2볼 랜드(192)에서 제2본딩 핑거(142)까지 이어지는 전기적 경로는 1.17V의 파워 전압이 인가되는 파워 라인일 수 있다. 제2볼 랜드(192)에는 제1볼 랜드(191)에 인가되는 신호 전압과 동일한 1.17V의 파워 전압이 인가될 수 있다. 실질적으로 동일한 전위의 동작 전압들이 제1볼 랜드(191)와 제2볼 랜드(192)에 인가될 수 있다. 이들 서로 동일한 전압이 인가되는 제1볼 랜드(191)와 제2볼 랜드(192)는, 도 4에서와 같이, 제1임시 브리지 라인(122)이 서로 전기적으로 접속시킬 수 있다. 1.17V가 아닌 다른 수준의 전압을 인가하는 다른 파워 라인이나 0V로 접지시키는 그라운드 라인은, 제1임시 브리지 라인(122)에 연결되지 않는다.
도 8은 일 실시예에 의한 패키지 기판(100-1)의 상면 회로 배선 레이아웃(101-1)을 모식적으로 보여주는 평면도이다. 도 9는 도 8의 패키지 기판(100-1)의 바닥면 회로 배선 레이아웃(102-1)을 모식적으로 보여주는 평면도이다. 도 8 및 도 9에서 도 3 및 도 4와 도 6 및 도 7에서 제시된 도면 부호들과 동일하게 제시된 도면 부호들은 실질적으로 동일한 부재를 의미한다.
도 8을 참조하면, 패키지 기판(100-1)의 상면 회로 배선 레이아웃(101-1)은, 서로 이격된 제1 및 제2도금 인입 라인들(121, 121-1) 및 제1 및 제2그룹(group)의 임시 브리지 라인들(126, 126-1)을 포함한 도금선 구조를 구비한다. 상면 회로 배선 레이아웃(101-1)은, 제1 및 제2그룹의 도전 라인들(160, 160-1)을 더 포함한다.
제1 및 제2도금 인입 라인들(121, 121-1)은 서로 이격되어 베이스층(110)의 제1표면(111)에 배치된다. 제1도금 인입 라인(121)은 제1그룹의 도전 라인(160)들 중 하나인 제1도전 라인(162)에 연결될 수 있다. 제1도전 라인(162)은 제2트레이스 패턴(도 3의 162)과 동일한 요소일 수 있다. 제1그룹의 도전 라인(160)들은 도 3의 제1층의 트레이스 패턴(160)들과 동일한 요소일 수 있다. 제1그룹의 도전 라인(160)들은 제1트레이스 패턴(161), 제3트레이스 패턴(163) 및 제4트레이스 패턴(164)를 더 포함할 수 있다.
제1그룹의 도전 라인(160)들 각각에는 제1그룹의 본딩 핑거(140)들 및 제1그룹의 도전성 비아(180)들이 연결될 수 있다. 제1그룹의 본딩 핑거(140)들은 도 3의 본딩 핑거(140)들과 동일한 요소일 수 있다. 제1그룹의 본딩 핑거(140)들은 제1본딩 핑거(141), 제2본딩 핑거(142), 제3본딩 핑거(143) 및 제4본딩 핑거(144)를 포함할 수 있다. 제1그룹의 도전성 비아(180)들은 도 3의 도전성 비아(180)들과 동일한 요소일 수 있다. 제1그룹의 도전성 비아(180)들은 제1도전성 비아(181), 제2도전성 비아(182), 제3도전성 비아(183) 및 제4도전성 비아(184)을 포함할 수 있다.
제2도금 인입 라인(121-1)은 제2그룹의 도전 라인(160-1)들 중 하나인 제2도전 라인(161-1)에 연결될 수 있다. 제2그룹의 도전 라인(160-1)들은 제2도전 라인(161-1), 제3도전 라인(162-1) 및 제4도전 라인(163-1)을 포함할 수 있다. 제2그룹의 도전 라인(160-1)들 각각에는 제2그룹의 본딩 핑거(140-1)들 및 제2그룹의 도전성 비아(180-1)들이 연결될 수 있다. 제2그룹의 본딩 핑거(140-1)들은 제5본딩 핑거(141-1), 제6본딩 핑거(142-1), 및 제7본딩 핑거(143-1)를 포함할 수 있다. 제2그룹의 도전성 비아(180-1)들은 제5도전성 비아(181-1), 제6도전성 비아(182-1), 및 제7도전성 비아(183-1)을 포함할 수 있다. 제1 및 제2그룹의 도전 라인(160, 160-1)들은 베이스층(110)의 제1표면(111)에 서로 이격되어 배치된다.
도 9를 참조하면, 베이스층(110)의 제2표면(112)에 복수의 제3 및 제4그룹의 도전 라인들(170, 170-1)이 구비된다. 제1그룹의 복수의 임시 브리지 라인(126)들은 제3그룹의 도전 라인(170)들을 서로 전기적으로 연결시킨다. 제3그룹의 도전 라인(170)들은 도 4의 제2층의 트레이스 패턴(170)들과 동일한 요소일 수 있다. 제3그룹의 도전 라인(170)들은 제5, 제6, 제7 및 제8트레이스 패턴들(171, 172, 173, 174)을 포함할 수 있다. 제2그룹의 복수의 임시 브리지 라인(126-1)들은 제4그룹의 도전 라인(170-1)들을 서로 전기적으로 연결시킨다. 제4그룹의 도전 라인(170-1)들은 제5도전 라인(171-1), 제6도전 라인(172-1) 및 제7도전 라인(173-1)을 포함할 수 있다.
제2유전층(116)은 제1오프닝 홀(117) 및 제2오프닝 홀(117-1)들을 제공한다. 제1오프닝 홀(117)은 제1그룹의 임시 브리지 라인(126)들 중 하나인 제1임시 브리지 라인(122)의 중간 부분(122C)을 끊어 제1 및 제2잔류 부분들(122A, 122B)로 분리시킨다. 제1임시 브리지 라인(122)의 중간 부분(122C)이 제거되어 제1오프닝 홀(117)이 형성될 수 있다. 제1오프닝 홀(117)은 또한 제2임시 브리지 라인(123)의 잔류 부분(123A)을 제1잔류 부분(122A)과 서로 이격되도록 분리시킬 수 있다. 제1오프닝 홀(117)에 이격되어 제3오프닝 홀(117-2)이 더 형성될 수 있다.
제2오프닝 홀(117-1)은 제2그룹의 임시 브리지 라인(126-1)들 중 하나인 제2그룹의 제2임시 브리지 라인(122-1)의 중간 부분(122C-1)을 끊어 제3 및 제4잔류 부분들(122A-1, 122B-1)로 분리시킨다. 제2그룹의 임시 브리지 라인(126-1)들의 제2임시 브리지 라인(122-1)의 중간 부분(122C-1)이 제거되어, 제2오프닝 홀(117-1)이 형성될 수 있다. 또한, 제2오프닝 홀(117-1)은 제2그룹의 제2임시 브리지 라인(123-1)의 잔류 부분(123A-1)을 제3잔류 부분(122A-1)와 분리시킬 수 있다.
제 1 및 제2잔류 부분들(122A, 122B)은 서로 동일한 제1전위의 동작 전압들이 인가되는 도전 라인들이다. 제 1 및 제2잔류 부분들(122A, 122B) 각각에 접속되는 제1그룹의 제1볼 랜드(191)와 제1그룹의 제2볼 랜드(192)에 동일한 제1전위의 동작 전압들이 인가된다. 예컨대, 제2잔류 부분(122B)은 반도체 칩(130)에 파워를 인가하는 파워 라인에 접속되고, 제1잔류 부분(122A)은 반도체 칩(130)에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 신호 라인에 접속될 수 있다.
일 실시예에서, 제1잔류 부분(122A)은 신호 라인에 연결될 수 있다. 제1신호 라인은 반도체 칩에 데이터 인풋아웃풋(data input/output : DQ)를 전송하는 신호 라인일 수 있다. 제2잔류 부분(122B)은 파워 라인에 연결될 수 있다. 파워 라인은 반도체 칩에 출력단 드레인 파워 전압(output stage drain power voltage : VDDQ)를 제공하도록 구성된 도전 라인일 수 있다.
일 실시예에서, 제1잔류 부분(122A)은 제1신호 라인에 연결될 수 있다. 제1신호 라인은 데이터 신호, 어드레스 신호 및 커맨드 신호들 중 어느 하나의 신호를 전송하는 신호 라인일 수 있다. 제2잔류 부분(122B)은 또 다른 제2신호 라인에 전기적으로 연결될 수 있다.
제 3 및 제4잔류 부분들(122A-1, 122B-1)은 서로 동일한 제2전위의 동작 전압들이 인가되는 도전 라인들이다. 제 3 및 제4잔류 부분들(122A-1, 122B-1) 각각에 접속되는 제2그룹의 제1볼 랜드(191-1)와 제2그룹의 제2볼 랜드(192-1)에 동일한 제2전위의 동작 전압들이 인가된다. 예컨대, 제3잔류 부분(122A-1)은 반도체 칩(130)에 접속되는 하나의 제1그라운드 라인에 접속되고, 제4잔류 부분(122B-1)은 또 다른 제2그라운드 라인에 접속될 수 있다.
제3그룹의 도전 라인들(170)과 제4그룹의 도전 라인들(170-1)은 서로 다른 전위의 동작 전압들이 인가되는 배선들일 수도 있다. 따라서, 제2그룹의 제2임시 브리지 라인(122-1)의 제1 및 제2잔류 부분들(122A, 122B)은, 제 3 및 제4잔류 부분들(122A-1, 122B-1)들과 서로 다른 전위의 동작 전압들이 각각 인가되는 배선들일 수 있다. 제2그룹의 임시 브리지 라인(126-1)들은 동일한 전위의 전압들이 인가되는 배선들만을 서로 전기적으로 연결시킨다.
도 1을 다시 참조하면, 반도체 패키지(10)의 패키지 기판(100F)은 도금 인입 라인(121)과, 임시 브리지 라인(126)의 제1임시 브리지 라인(122)의 제1 및 제2잔류 부분들(122A, 122B)들을 포함한다.
도 1 및 도 7을 참조하면, 도금 인입 라인(121)은 제2도전성 비아(182) 또는 제2본딩 핑거(142)에만 접속되도록 제한된다. 또한, 도 6 및 도 7에 제시된 것과 같이, 오프닝 홀(117)을 형성하는 과정에서, 임시 브리지 라인(126)들의 중간 부분(122C)들이 제거되므로, 임시 브리지 라인(126)들은 전기적 오픈 상태가 된다.
도 2 및 도 3을 다시 참조하면, 패키지 기판(100)은 베이스층(110)의 제1표면(111)에 배치된 복수의 제1층의 도전 라인들을 포함한다. 제1층의 도전 라인들은 제1층의 트레이스 패턴(160)들과 본딩 핑거(140)들을 포함한다. 도 2 및 도 4를 참조하면, 패키지 기판(100)은 베이스층(110)의 제2표면(112)에 배치된 복수의 제2층의 도전 라인들을 포함한다. 제2층의 도전 라인들은 제2층의 트레이스 패턴(170)들과 볼 랜드(190)들을 포함한다. 복수의 제2층의 도전 라인들은 도전성 비아(180)들을 통해서 제1층의 도전 라인들에 각각 전기적으로 접속된다. 제1층의 도전 라인들 중 제1도전 라인인 제1트레이스 패턴(161)에 도금 인입 라인(121)이 연결된다. 임시 브리지 라인(126)들이 제2층의 도전 라인들을 서로 전기적으로 연결시킨다.
도금 인입 라인(121)이 연결된 도전 라인, 예컨대, 제2트레이스 패턴(162)은 반도체 칩(130)에 파워 전압을 인가하는 파워 라인(power line)을 구성하는 일부로 제공될 수 있다. 또는 제2트레이스 패턴(162)은 반도체 칩(130)에 그라운드 전압을 제공하는 그라운드 라인을 구성하는 일부로 제공될 수 있다.
도 5를 참조하면, 제1임시 브리지 라인(122)의 중간 부분 122C가 제거되어 오프닝 홀(117)이 제공된다. 오프닝 홀(117)에 의해서 제1 및 제2잔류 부분들(122A, 122B)은 서로 격리된다. 제1잔류 부분(122A)은 제2층의 도전 라인들 중의 제2도전 라인에 접속하고, 제2잔류 부분(122B)은 제2층의 도전 라인들 중의 제3도전 라인에 접속한다. 제2도전 라인은 제5트레이스 패턴(171)으로 예시될 수 있다. 제3도전 라인은 제6트레이스 패턴(172)일 수 있다. 제1잔류 부분(122A)에 접속되는 제2도전 라인과, 제2잔류 부분(122B)에 접속되는 제3도전 라인은 서로 동일한 전위의 동작 전압들이 인가되는 배선들을 각각 구성한다.
제2도전 라인은 반도체 칩(130)에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 신호 라인을 제공한다. 제3도전 라인은 반도체 칩(130)에 파워를 인가하는 파워 라인을 제공한다. 또는, 제2도전 라인은 반도체 칩(130)에 접속되는 제1그라운드 라인(ground line)을 제공하고, 제3도전 라인은 반도체 칩(130)을 접지하는 제2그라운드 라인을 제공할 수 있다.
일 실시예에서, 제2도전 라인은 반도체 칩에 데이터 인풋아웃풋(DQ)을 인가하는 신호 라인을 제공하도록 구성될 수 있다. 제3도전 라인은 반도체 칩에 출력단 드레인 파워 전압(VDDQ)을 제공하는 파워 라인을 제공하도록 구성될 수 있다.
일 실시예에서, 제2도전 라인은 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들 중 어느 하나를 인가하는 제1신호 라인으로 동작하도록 구성될 수 있다. 제3도전 라인은 제2신호 라인으로 구성될 수 있다.
도 10은 일 실시예에 의한 반도체 패키지(10)에 동작 전압들(V1, V2)을 인가하는 것을 보여주는 단면도이다. 도 11은 비교예의 패키지 기판(10R)에 전기 화학적 이동(ECM) 불량(5119)이 발생된 예를 보여주는 도면이다.
도 10을 참조하면, 반도체 패키지(10)를 신뢰성 테스트할 수 있다. 신뢰성 테스트의 하나로 가속스트레스 테스트(HAST: Highly Accelerated Stress Test)가 있다. 고온 및 고습도에서 반도체 패키지(10)에 바이어스(bias)를 인가하여, 반도체 패키지(10)의 신뢰성을 테스트할 수 있다. 바이어스는 반도체 패키지(10)의 동작 전압들과 실질적으로 동일한 수준의 전압들로 주어질 수 있다. 예컨대, 반도체 패키지(10)의 제1볼 랜드(191)에 제1전압(V1)을 인가하고, 제2볼 랜드(192)에 제2전압(V2)이 인가될 수 있다. 제1전압(V1)은 대략 1.17V로 인가될 수 있다. 제2전압(V2)은 대략 1.17V로 인가될 수 있다. 오프닝 홀(117)에서 마주보는 제1 및 제2잔류 부분(122A, 122B)들은 각각 제1 및 제2볼 랜드들(191, 192)에 접속되고 있다. 제1 및 제2잔류 부분(122A, 122B)들 각각에는 서로 동일한 전위인 1.17V가 인가될 수 있다.
일 실시예에서, 제2볼 랜드(192), 제2도전성 비아(182), 및 제2본딩 핑거(142)는, 반도체 칩에 파워 전압을 인가하는 파워 라인을 제공하도록 구성될 수 있다. 제1볼 랜드(191), 제1도전성 비아(181), 및 제1본딩 핑거(141)는, 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들 중 적어도 하나를 인가하는 신호 라인을 제공하도록 구성될 수 있다.
일 실시예에서, 제2볼 랜드(192), 제2도전성 비아(182), 및 제2본딩 핑거(142)는, 반도체 칩에 데이터 인풋아웃풋(DQ)을 전송하도록 구성된 신호 라인을 제공하도록 구성될 수 있다. 제1볼 랜드(191), 제1도전성 비아(181), 및 제1본딩 핑거(141)는, 반도체 칩에 출력단 드레인 파워 전압(VDDQ)을 제공하는 파워 라인을 제공하도록 구성될 수 있다.
일 실시예에서, 제1볼 랜드(191), 제1도전성 비아(181), 및 제1본딩 핑거는, 반도체 칩에 제1그라운드 전압을 제공하도록 접속되는 제1그라운드 라인(ground line)을 제공하도록 구성될 수 있다. 제2볼 랜드(192), 제2도전성 비아(182), 및 제2본딩 핑거(142)는, 상기 반도체 칩에 제2그라운드 전압을 제공하도록 접속되는 제2그라운드 라인을 제공할 수 있다.
일 실시예에서, 제1볼 랜드(191), 제1도전성 비아(181), 및 제1본딩 핑거(141)는, 반도체 칩에 제1데이터 인풋아웃풋(DQ)을 전송하는 제1신호 라인을 제공하도록 구성될 수 있다. 제2볼 랜드(192), 제2도전성 비아(182), 및 제2본딩 핑거(142)는, 반도체 칩에 제2데이터 인풋아웃풋(DQ)을 전송하는 제2신호 라인을 제공할 수 있다.
일 실시예에서, 제1볼 랜드(191), 제1도전성 비아(181), 및 제1본딩 핑거는, 반도체 칩에 드레인 파워 전압(drain power voltage: VDD)를 제공하는 파워 라인을 구성할 수 있다. 제2볼 랜드(192), 제2도전성 비아(182), 및 제2본딩 핑거(142)는, 반도체 칩에 컬럼 어드레스(column address: CA)를 전송하는 신호 라인을 구성할 수 있다.
제1 및 제2잔류 부분(122A, 122B)의 측면들은 오프닝 홀(117)에 노출되고 있어, 제1 및 제2잔류 부분(122A, 122B)의 측면들이 HAST 테스트 환경에 노출된 상태로 HAST가 수행될 수 있다. 제1 및 제2잔류 부분(122A, 122B)들에는 서로 동일한 전위인 1.17V가 인가되므로, 제1 및 제2잔류 부분(122A, 122B)들 사이의 전위 차이가 이론적으로 OV이다. 제1 및 제2잔류 부분(122A, 122B)들 사이에 전위 차가 유발되지 않으므로, 이들 사이에 전기 화학적 이동(ECM) 현상이 억제될 수 있다.
도 11을 참조하면, 비교예의 패키지 기판(10R)은 베이스층(5100) 상하에 제1유전층(5115) 및 제2유전층(5116)이 위치한다. 제2유전층(5116)에 임시 브리지 라인을 끊어주면서 오프닝 홀(5117)이 형성될 수 있다. 제1잔류 부분(5122A)와 제2잔류 부분(5122B)은 오프닝 홀(51117)에 의해 서로 이격될 수 있다. 오프닝 홀(5117)의 벽면에 제1잔류 부분(5122A)와 제2잔류 부분(5122B)의 벽면들이 노출된다. 제1잔류 부분(5122A)와 제2잔류 부분(5122B)에 서로 다른 전위의 제3전압(V3)과 제4전압(V4)이 인가된다면, 제1잔류 부분(5122A)와 제2잔류 부분(5122B) 사이에는 0V가 아닌 전위 차이가 형성된다. 이러한 전위 차이에 의해서 이들 제1잔류 부분(5122A)와 제2잔류 부분(5122B) 사이에 전기 화학적 이동(ECM) 현상이 유발될 수 있다. EMC 현상에 의해서 제1잔류 부분(5122A)와 제2잔류 부분(5122B) 사이에 금속 이온의 이동 및 석출이 일어날 수 있다. 이러한 금속 이온의 이동 및 석출은 제1잔류 부분(5122A)와 제2잔류 부분(5122B) 사이에 불량 도전층(5119)을 생성할 수 있다. 불량 도전층(5119)은 제1잔류 부분(5122A)와 제2잔류 부분(5122B)을 전기적으로 연결시키는 불량을 야기할 수 있다. 불량 도전층(5119)은 제1잔류 부분(5122A)와 제2잔류 부분(5122B)에 각각 접속된 제1도전 라인(5171)과 제2도전 라인(5172)들을 서로 전기적으로 연결시키는 불량을 야기할 수 있다.
도 10을 다시 참조하면, 제1 및 제2잔류 부분(122A, 122B)에 서로 동일한 전위인 1.17V가 인가되므로, 제1 및 제2잔류 부분(122A, 122B) 사이에서 전기 화학적 이동(ECM) 현상이 억제될 수 있다. 반도체 패키지(10)를 HAST 테스트할 때, ECM 현상이 반도체 패키지(10)에 유발되는 것을 방지할 수 있다. 따라서, HAST 결과의 신뢰성을 제고할 수 있다.
도 12는 일 예에 따른 패키지 기판(200)의 상면 회로 배선 레이아웃(201)을 보여주는 평면도이다. 도 13은 비교예에 따른 패키지 기판(300)의 상면 회로 배선 레이아웃(301)를 보여주는 평면도이다.
도 12에 제시된 패키지 기판(200)의 상면 회로 배선 레이아웃(201)은, 내측 영역(203) 전체에 배치된 회로 배선들을 보여준다. 도금 인입 라인들(221-1, 221-2, 221-3)은, 패키지 기판(200)의 베이스층의 제1표면(211) 상에서, 제1도전 라인(260S)들에는 직접적으로 연결되지 않도록 설계된다. 제1도전 라인(260S)들은 반도체 칩(230)에 데이터 신호들 또는 어드레스 및 커맨드 신호들을 인가하는 신호 라인들을 포함할 수 있다. 제1도전 라인(260S)들은 제1트레이스 패턴(261-1), 제1본딩 핑거(241-1) 및 제1도전성 비아(281)를 포함한다.
도금 인입 라인들(221-1, 221-2, 221-3)은 비신호 라인들에 각각 연결되도록 배치된다. 예컨대, 제1도금 인입 라인(221-1)은 도금 버스(229)로부터 분지되고, 제2도전 라인(260P)에 연결된다. 제2도전 라인(260P)은 제2트레이스 패턴(262-1), 제2본딩 핑거(242-1) 및 제2도전성 비아(282)를 포함한다. 제2도전 라인(260P)는 반도체 칩(230)에 파워를 인가하는 제1파워 라인을 제공한다. 또 다른 제2도금 인입 라인(221-2)은 도금 버스(229)와 그라운드 플레인(262-2)를 연결하도록 도입될 수 있다. 제3도금 인입 라인(221-3)은 또 다른 제2파워 라인을 도금 버스(229)에 연결시킬 수 있다.
일 예에 따른 패키지 기판(200)의 베이스층의 제1표면(211)에서, 소수의 파워 라인들 또는 그라운드에만 제한적으로 도금 인입 라인들(221-1, 221-2, 221-3)이 연결된다. 반면에, 도 13에 제시된 것처럼 비교에에 따른 패키지 기판(300)의 상면 회로 배선 레이아웃(301)은, 매우 많은 수의 도금 인입 라인(322)들이 도금 버스(329)로부터 분지된 것을 보여준다. 상면 회로 배선 레이아웃(301)에서, 반도체 칩(330)과 전기적으로 접속하도록 배치된 신호 라인(362)들 각각에 도금 인입 라인(322)들이 연결되고 있다. 이와 같이, 도금 인입 라인(322)들은 매우 많은 수로 도입되고 있다.
신호 라인(362)들에 각각 연결된 도금 인입 라인(322)들은, 최종 제품인 반도체 패키지가 동작할 때 불필요한 전송 선로인 스터브로 작용할 수 있다. 이에 따라, 반도체 칩(330)에 신호를 인가하거나 출력할 때, 도금 인입 라인(322)들은 신호의 리플렉션(reflection)을 유발하거나 반도체 패키지의 신호 무결성을 저하시키는 요인으로 작용할 수 있다.
도 12에 제시된 도금 인입 라인들(221-1, 221-2, 221-3)은, 도 13에 제시된 도금 인입 라인(322)들에 비해 매우 작은 개수로 도입되고 있다. 도금 인입 라인들(221-1, 221-2, 221-3)의 총 연장 길이는 상대적으로 단축된 길이를 가질 수 있다. 또한, 도 12의 도금 인입 라인들(221-1, 221-2, 221-3)은 신호 라인(260S)들에는 연결되지 않는다. 따라서, 도금 인입 라인들(221-1, 221-2, 221-3)이 신호 라인(260S)들에 대해 스터브로 작용하는 것을 유효하게 배제시킬 수 있다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다. 본 출원에서 제시한 기술적 사상이 반영되는 한 다양한 다른 변형예들이 가능할 것이다.
100: 패키지 기판,
117: 오프닝 홀,
121: 도금 인입 라인,
122A, 122B: 임시 브리지 라인의 잔류 부분,
126: 임시 브리지 라인,
140: 본딩 핑거,
151, 152: 도금층,
160: 제1층의 트레이스 패턴,
170: 제2층의 트레이스 패턴.
180: 도전성 비아,
190: 도전성 볼 랜드.

Claims (22)

  1. 반도체 칩; 및
    상기 반도체 칩이 실장되는 패키지 기판;을 포함하고,
    상기 패키지 기판은
    서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer),
    상기 베이스층의 제1표면에 배치된 제1본딩 핑거(bonding finger),
    상기 베이스층의 제1표면에서 상기 제1본딩 핑거에 이격되어 배치된 도금 인입 라인(plating lead line),
    상기 제1본딩 핑거에 전기적으로 접속하고 상기 베이스층을 실질적으로 관통하는 제1도전성 비아(conductive via),
    상기 도금 인입 라인에 전기적으로 접속하고 상기 제1도전성 비아에 이격된 제2도전성 비아,
    상기 베이스층의 제2표면에서 상기 제1 및 제2도전성 비아들에 각각 접속하는 제1 및 제2볼 랜드(ball land)들,
    상기 제1도전성 비아에 전기적으로 연결된 제1잔류 부분;
    상기 제2도전성 비아에 전기적으로 연결된 제2잔류 부분; 및
    상기 제1 및 제2잔류 부분들을 서로 분리시켜 이격시키는 오프닝 홀(opening hole);을 포함하고,
    상기 제1볼 랜드는 상기 제1잔류 부분에 전기적으로 연결되고, 상기 제2볼 랜드는 상기 제2잔류 부분에 전기적으로 연결되고,
    상기 제1 및 제2볼 랜드들은 실질적으로 동일한 동작 전압에 전기적으로 연결된 반도체 패키지.
  2. 제1항에 있어서,
    상기 제1본딩 핑거 상에 형성된 제1도금층; 및
    상기 제1 및 제2볼 랜드들 상에 형성된 제2도금층들을 더 포함하는 반도체 패키지.
  3. 제1항에 있어서,
    상기 제2도전성 비아는 상기 오프닝 홀에 의해서 상기 제1도전성 비아와 전기적으로 분리되고,
    상기 도금 인입 라인은 상기 오프닝 홀에 의해서 상기 제1본딩 핑거로부터 전기적으로 분리된 반도체 패키지.
  4. 제1항에 있어서,
    상기 베이스층의 제1표면에서 상기 제1본딩 핑거에 이격되고,
    상기 도금 인입 라인에 전기적으로 접속되는 제2본딩 핑거를 더 포함하는 반도체 패키지.
  5. 제4항에 있어서,
    상기 제2볼 랜드, 상기 제2도전성 비아, 및 상기 제2본딩 핑거는
    상기 반도체 칩에 파워를 인가하는 파워 라인(power line)을 제공하고,
    상기 제1볼 랜드, 상기 제1도전성 비아, 및 상기 제1본딩 핑거는
    상기 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 신호 라인(signal line)을 제공하는 반도체 패키지.
  6. 제4항에 있어서,
    상기 제2볼 랜드, 상기 제2도전성 비아, 및 상기 제2본딩 핑거는
    상기 반도체 칩에 데이터 인풋아웃풋(DQ)을 전송하는 신호 라인을 제공하고,
    상기 제1볼 랜드, 상기 제1도전성 비아, 및 상기 제1본딩 핑거는
    상기 반도체 칩에 출력단 드레인 파워 전압(VDDQ)을 제공하는 파워 라인을 제공하는 반도체 패키지.
  7. 제4항에 있어서,
    상기 제1볼 랜드, 상기 제1도전성 비아, 및 상기 제1본딩 핑거는
    상기 반도체 칩에 접속되는 제1그라운드 라인(ground line)을 제공하고,
    상기 제2볼 랜드, 상기 제2도전성 비아, 및 상기 제2본딩 핑거는 상기 반도체 칩에 접속되는 제2그라운드 라인을 제공하는 반도체 패키지.
  8. 제4항에 있어서,
    상기 제1볼 랜드, 상기 제1도전성 비아, 및 상기 제1본딩 핑거는
    상기 반도체 칩에 제1데이터 인풋아웃풋(DQ)을 전송하는 제1신호 라인을 제공하고,
    상기 제2볼 랜드, 상기 제2도전성 비아, 및 상기 제2본딩 핑거는
    상기 반도체 칩에 제2데이터 인풋아웃풋(DQ)을 전송하는 제2신호 라인을 제공하는 반도체 패키지.
  9. 제4항에 있어서,
    상기 베이스층의 제1표면에서 상기 제1본딩 핑거를 상기 제1도전성 비아에 연결시키는 제1트레이스 패턴; 및
    상기 제1트레이스 패턴과 이격되고, 상기 제2본딩 핑거를 상기 제2도전성 비아에 연결시키는 제2트레이스 패턴;을 더 포함하는 반도체 패키지.
  10. 제9항에 있어서,
    상기 베이스층의 제1표면에서 상기 제1 및 제2본딩 핑거들에 이격된 제3 및 제4본딩 핑거들;
    상기 제1 및 제2도전성 비아들과 이격된 제3 및 제4도전성 비아들; 및
    상기 제3 및 제4본딩 핑거들을 상기 제3 및 제4도전성 비아들에 각각 연결시키는 제3 및 제4트레이스 패턴들을 더 포함하는 반도체 패키지.
  11. 제10항에 있어서,
    상기 패키지 기판은
    상기 제3도전성 비아에 전기적으로 연결되는 제3잔류 부분을 더 포함하고,
    상기 오프닝 홀은 상기 제3잔류 부분으로부터 상기 제1 및 제2잔류 부분들을 이격시키는 반도체 패키지.
  12. 반도체 칩; 및
    상기 반도체 칩이 실장되는 패키지 기판;을 포함하고,
    상기 패키지 기판은
    서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer),
    상기 베이스층의 제1표면에 배치된 복수의 제1층의 도전 라인들,
    상기 베이스층의 제2표면에 배치되고 상기 제1층의 도전 라인들에 각각 전기적으로 접속되는 복수의 제2층의 도전 라인들,
    상기 제1층의 도전 라인들 중 제1도전 라인에 연결되는 도금 인입 라인(plating lead line),
    상기 제2층의 도전 라인들 중 제2도전 라인에 전기적으로 연결된 제1잔류 부분,
    상기 제2층의 도전 라인들 중 제3도전 라인에 전기적으로 연결된 제2잔류 부분, 및
    상기 제1 및 제2잔류 부분들을 서로 분리시켜 이격시키는 오프닝 홀(opening hole),을 포함하고,
    상기 제2 및 제3도전 라인들은 실질적으로 동일한 동작 전압에 전기적으로 결합된 반도체 패키지.
  13. 제12항에 있어서,
    상기 제2도전 라인은
    상기 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 신호 라인(signal line)을 제공하고,
    상기 제3도전 라인은
    상기 반도체 칩에 파워를 인가하는 파워 라인(power line)을 제공하는 반도체 패키지.
  14. 제12항에 있어서,
    상기 제2도전 라인은
    상기 반도체 칩에 접속되는 제1그라운드 라인(ground line)을 제공하고,
    상기 제3도전 라인은 상기 반도체 칩을 접지하는 제2그라운드 라인을 제공하는 반도체 패키지.
  15. 제12항에 있어서,
    상기 제2도전 라인은
    상기 반도체 칩에 데이터 인풋아웃풋(DQ)을 인가하는 신호 라인을 제공하고,
    상기 제3도전 라인은
    상기 반도체 칩에 출력단 드레인 파워 전압(VDDQ)을 제공하는 파워 라인을 제공하는 반도체 패키지.
  16. 제12항에 있어서,
    상기 제2도전 라인은
    상기 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 제1신호 라인으로 구성되고,
    상기 제3도전 라인은
    상기 제2신호 라인으로 구성되는 반도체 패키지.
  17. 제12항에 있어서,
    상기 제1층의 도전 라인들의 일부 부분들에 형성된 제1도금층들; 및
    상기 제2층의 도전 라인들의 일부 부분들에 형성된 제2도금층들;을 더 포함하는 반도체 패키지.
  18. 반도체 칩; 및
    상기 반도체 칩이 실장되는 패키지 기판;을 포함하고,
    상기 패키지 기판은
    서로 반대되는 제1 및 제2표면들을 포함하는 베이스층(base layer),
    상기 베이스층의 제1표면에 배치된 복수의 제1그룹의 도전 라인들 및 제2그룹의 도전 라인들,
    상기 베이스층의 제2표면에 배치되고 상기 제1 및 제2그룹의 도전 라인들에 각각 전기적으로 접속되는 복수의 제3 및 제4그룹의 도전 라인들,
    상기 제1그룹의 도전 라인들 중 하나의 제1도전 라인에 연결되는 제1도금 인입 라인(plating lead line),
    상기 제2그룹의 도전 라인들 중 하나의 제2도전 라인에 연결되는 제2도금 인입 라인,
    상기 제3그룹의 도전 라인들 중 어느 하나에 전기적으로 연결된 제1잔류 부분,
    상기 제3그룹의 도전 라인들 중 다른 하나에 전기적으로 연결된 제2잔류 부분,
    상기 제1 및 제2잔류 부분들을 서로 이격시켜 전기적으로 분리시키는 제1오프닝 홀(opening hole),
    상기 제3그룹의 도전 라인들 중 어느 하나에 전기적으로 연결된 제3잔류 부분,
    상기 제3그룹의 도전 라인들 중 다른 하나에 전기적으로 연결된 제4잔류 부분, 및
    상기 제3 및 제4잔류 부분들을 서로 이격시켜 전기적으로 분리시키는 제2오프닝 홀을 포함하고,
    상기 제1 및 제2잔류 부분들은 실질적으로 동일한 제1동작 전압에 전기적으로 결합되고,
    상기 제3 및 제4잔류 부분들은 실질적으로 동일한 제2동작 전압에 전기적으로 결합된 반도체 패키지.
  19. 제18항에 있어서,
    상기 제1잔류 부분은
    상기 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 신호 라인(signal line)에 접속되고,
    상기 제2잔류 부분은
    상기 반도체 칩에 파워를 인가하는 파워 라인(power line)에 접속된 반도체 패키지.
  20. 제18항에 있어서,
    상기 제1잔류 부분은
    상기 반도체 칩에 데이터 인풋아웃풋(DQ)을 인가하는 신호 라인에 연결되고,
    상기 제2잔류 부분은
    상기 반도체 칩에 출력단 드레인 파워 전압(VDDQ)을 제공하는 파워 라인에 연결된 반도체 패키지.
  21. 제18항에 있어서,
    상기 제1잔류 부분은
    상기 반도체 칩에 데이터 신호들, 어드레스 신호, 또는 커맨드 신호들을 인가하는 제1신호 라인에 접속하고,
    상기 제2잔류 부분은
    상기 제2신호 라인에 접속한 반도체 패키지.
  22. 제16항에 있어서,
    상기 제3잔류 부분은
    상기 반도체 칩에 접속되는 제1그라운드 라인(ground line)을 제공하고,
    상기 제4잔류 부분은
    상기 반도체 칩을 접속되는 제2그라운드 라인을 제공하는 반도체 패키지.
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