KR20190082769A - 촉매 라미네이트 또는 접착제와의 집적 회로 웨이퍼 통합 - Google Patents

촉매 라미네이트 또는 접착제와의 집적 회로 웨이퍼 통합 Download PDF

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KR20190082769A
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Abstract

촉매 라미네이트는, 촉매 입자가 촉매 라미네이트 전체에 배치되지만, 촉매 라미네이트의 외부 표면으로부터 배제되도록, 촉매 입자가 수지, 섬유 강화 층, 및 촉매 입자로 형성된다. 촉매 라미네이트는 단일 또는 다층 촉매 라미네이트 인쇄 회로 기판을 만들기 위해 형성된 트레이스 채널 및 비아를 갖는다. 집적 회로 패드의 위치와 일치하는 위치를 갖는 개구는 라미네이트 PCB에 형성된다. 집적 회로는 촉매 라미네이트 PCB에 결합되고, 집적 회로와 라미네이트는 모두 무전해 도금을 거쳐서, 집적 회로를 단일 또는 다층 촉매 라미네이트 PCB에 전기적으로 연결된다.

Description

촉매 라미네이트 또는 접착제와의 집적 회로 웨이퍼 통합
본 발명은 집적 회로 패키징 및 기판에 집적 회로를 부착하는 것에 관한 것이다. 특히, 본 발명은 집적 회로 칩 또는 다이를 촉매 라미네이트 기판 또는 촉매 접착제에 전기적으로 결합시켜 디바이스 어셈블리를 형성하는 것에 관한 것이다.
전자 회로에 대한 기본적인 고려사항은 회로 요소의 상호접속이다. 통상적인 종래 기술의 상호접속 기술은 인쇄 회로 기판(PCB)으로서, 라미네이트 상에 전도성 트레이스가 인쇄되고, PCB 상에 다양한 부품들이 실장되어 전기적 상호접속을 제공한다. 한 가지 근본적인 고려사항은, 새로운 세대의 집적 회로가 계속해서 더욱 미세하게 되어, 미세한 제조 라인 폭(현재 50nm 정도)을 제공하지만, 인쇄 회로 기판의 라인 폭이 5mil 간격(~ 125μ)으로 유지되어, 2,500개의 요소가 집적 회로의 라인 폭보다 굵다는 것이다. 따라서, 칩 디자인은 칩의 복잡성과 기능성은 최대화하고, 칩을 떠나는 입력/출력(I/O) 라인의 수를 최소화하기 위한 노력이 계속되고 있다. 다수의 I/O 커넥션을 갖는 칩 설계에서, 칩 피처(chip feature)의 크기가 계속 축소되지만 PCB 라인 폭이 변경되지 않은 채, PCB에 대한 칩 I/O 핀의 적용은 해결되지 않은 문제로 남아있다.
도 1a는 볼 그리드 어레이(BGA) 패키지(101)의 측면도를 도시하며, 상기 패키지(101)는 BGA 패키지(101)의 볼(114)에 전기적으로 접속되는 일련의 패드를 갖는 인쇄 회로 기판(102)에 납땜 된다. BGA 패키지(110)는 상부에 인쇄된 와이어 본딩 패드(110) 및 아래의 BGA 패드(115)에 전기적 트레이스를 갖는 기판(112)에 장착된 칩(104)을 포함한다.
개별 와이어(108)는 IC(104)의 패드(106)로부터 기판(112)의 본딩 패드(110)까지 초음파 용접에 의해 접착된다. 칩(104)은 접착제 또는 다른 기술을 사용하여 기판(112)에 기계적으로 부착될 수 있으며, 패드(106)는 도시된 바와 같이 위로부터 접근 가능하다. 칩(104)과 패드, 그리고 기판(112)과 패드(110) 사이의 상호접속 와이어(108)의 와이어 본딩 후에, 에폭시와 같은 밀봉제(105)가 칩의 상부를 보호하도록 도포된다. 2차 작업에서, 개별 볼(114)은 각각의 부착 지점(115)에서 기판(112)의 바닥 패드에 부착되어, 후속 작업 동안, 상승된 온도에서 리플로우하여 회로 기판(102)에 전기적인 접속을 형성한다. 기판(112)은 일반적인 인쇄 회로 기판 보드일 수 있으며, 5mil(~ 125μ)의 너비 및 5mil(~ 125μ)의 가장자리 간격의 일반적인 PCB 라인 폭을 따르며, 알루미늄, 금, 은 또는 구리일 수 있는, 다이 본드 와이어(108)와의 재료 호환성을 위해 트레이스 위에 니켈 플래시 또는 기타 얇은 도금을 갖는 인쇄된 구리 트레이스를 사용하여 형성된다. 종래의 집적 회로에서, 개별 디바이스는 반도체 디바이스를 형성하기 위해 도핑을 달성하는 패턴화된 국부적 이온 주입에 의해 실리콘(Si)과 같은 칩 기판으로 형성되고, 반도체 디바이스는 알루미늄 또는 구리로 형성된 일련의 금속 상호접속(금속화 층), 및 선택적으로 개재된 절연 또는 장벽 층을 사용하여 상호접속된다. 칩 상호접속 랜드(또는 패드)는 일반적으로 금속화 층과 동일한 재료를 사용하여 제공되며, 일반적으로 낮은 복잡성/밀도 칩의 경우는 알루미늄을 사용하고, 높은 복잡성/밀도 칩의 경우는 구리를 사용한다.
도 1b는 본 특허출원 전체에 걸쳐 취해진, 도 1a의 참조 번호를 사용하여 식별된 구조를 갖는, 도 1a의 평면도를 도시한다.
도 1a의 종래 시스템은, 칩 라인 폭보다 상당히 거친 PCB 라인 폭에 의해 제한된다. 또한, 도 1a의 와이어 본딩 방법은 칩(104)으로부터 PCB(102)로 바람직하지 않은 리드 인덕턴스를 도입하여, 결과적으로 회로의 고주파수 신호 전파 성능을 제한한다. 기준 접지면을 사용하여 인쇄 회로 기판 트레이스의 고주파 전송선 특성을 유지하는 것은 가능하지만, 특히 전송 라인에 전달된 스위칭 주파수가 증가함에 따라, 다른 본드 와이어에 유도 결합된 108과 같은 본드 와이어에 대해 연속 임피던스 또는 연속 접지 기준을 제공하는 것은 불가능하다.
PCB 기술의 한 가지 고려사항은 결함이 있는 것으로 발견된 개별 디바이스를 교체할 수 있는, 제조 가능성 및 서비스 가능성이다. 도 1a의 BGA 패키징 기술에서, 칩이 결함일 때, 회로 기판(112)과 PCB(102) 사이의 BGA 볼이 용융될 때까지 국부화된 열이 BGA 칩 어셈블리(101)에 가해지고, 그 후 BGA 칩 어셈블리(101)가 제거되며, 대체 BGA 칩 어셈블리(101)가 설치될 수 있다. 또한, 고가의 BGA 어셈블리(101)의 경우, 리-볼(re-ball)(새로운 솔더 볼(114)을 설치)이 가능하고, 볼(114)이 인접한 상부 및 하부 표면상의 패드 위로 용융(리플로우)할 때까지 국부적인 가열 및 솔더 플럭스를 사용하여 BGA 패키지(101)를 PCB(102)에 다시 부착할 수 있다.
BGA 패키징의 낮은 패키지 밀도 및 리드 인덕턴스를 해결하기 위해, 도 2a에 도시된 "플립 칩(flip chip)" 패키징 방법은, 도 1a의 BGA 칩 패키지의 위를 향하는 칩 랜드 방위와 비교하여, 칩 회로 및 랜드가 아래를 향하는 반전된 칩 기판(202)을 포함한다. 플립-칩 방법에서, 칩(202)은 하부 표면상에 형성된 상호접속 랜드(일반적으로 구리)를 가지며, 절연 마스크 층(204)은 솔더 볼(208)이 이동하는 것을 방지하고, 인접한 상호접속 층을 전기적으로 절연시킨다.
플립 칩 상호접속은 비교적 높은 툴링 비용 및 자본 장비의 비용을 요구하기 때문에, 일반적으로 휴대 전화와 같은 고용량 및 고밀도 패키징 방법에 사용된다. 도 2b는 도 2a의 측면도와 비교하기 위한 플립 칩의 저면도를 도시한다.
종래 기술의 한가지 문제점은, BGA 칩 본딩이 리드 인덕턴스를 도입하는 것이며, 이는 높은 툴링 비용 및 플립-칩 디바이스의 재작업 또는 제거의 어려움을 감수하는, 플립 칩 방법에 의해 해결된다는 것이다. 종래 기술의 패키징에 대한 또 다른 문제점은, 칩 모듈이 감독 당국에 의해 검사 및 인증되는 에이전시-규제 어셈블리에서 사용하기 위해서는, PCB 상에 다수의 칩과 회로를 통합하는 것이 바람직하다는 것이다. 이러한 에이전시-규제 어셈블리의 예로서는, 감독 당국이 공개 표준에 있어 RF 방출에 대한 모듈을 검사하고, 방출 표준을 준수하도록 모듈을 인증하는, Bluetooth® 또는 802.11 무선 근거리 통신망(WLAN) 모듈이 있다. 이러한 형태의 사전 승인된 모듈을 사용하면, 사전 승인된 모듈의 이전에 승인된 설계가 PCB에 통합될 경우, 필요한 재인증이 필요없이 상호접속된 PCB 설계를 변경할 수 있다.
본 발명자는 최소한의 증분형 툴링 비용으로 종래의 PCB 제조 방법에 의해 제공되는 것보다 더욱 미세한 PCB 라인 폭의 여러 요소를 제공하는 고밀도 패키징 디바이스 및 방법을 발견했다. 따라서, 저비용의 비용에 민감한 응용을 위해 집적 회로 칩을 회로 기판 또는 기판에 직접 장착할 수 있고, 고속 작업 및 개선된 신호 무결성을 위한 연속적인 전기 접속을 제공하고, 종래 기술의 유도성 와이어가 필요없는 패키징 방법을 제공하는 것이 바람직하다.
본 발명의 제 1 목적은 다수의 개구를 갖는 촉매 기판으로서, 촉매 기판은 비 촉매 표면과 상기 비 촉매 표면 아래에 배제 깊이(exclusion depth)를 갖는 촉매 입자를 가지며, 채널들 또는 개구들을 형성하는 에칭, 스크레이핑(scraping), 드릴링 또는 다른 제거 수단에 의해 표면 제료를 제거하여, 밑에 있는 촉매 입자를 활성화(노출)시킴으로써, 촉매 입자가 무전해 도금을 지지하기에 충분한 밀도를 가지며, 개구들이 반도체 칩의 리드 부착물에 인접하여 위치되고, 무전해 도금 중에, 노출된 촉매 입자, 개구 표면 및 또한 칩 랜드 부착물 상에 무전해 전도성 금속이 침착되어, 칩 랜드와 기판 채널 및 개구 사이에 전기적 접속을 제공하게 된다.
본 발명의 제 2 목적은 반도체 칩과 기판 사이에 전기적 연결을 제공하는 방법으로서, 상기 방법은 전기 부착 패드를 갖는 반도체 칩상에서 작업하며, 촉매 기판은 촉매 코어를 가지며, 촉매 코어는 기계적 또는 화학적 방법을 포함하는 임의의 표면 재료 제거 방법을 사용하여, 촉매 기판에 형성된 채널들 및 개구들에 전도성 금속의 무전해 도금을 야기하도록 충분한 촉매 밀도를 제공하며, 촉매 기판은 표면이 제거되지 않아 촉매 입자를 노출시키지 않으며, 상기 방법은,
촉매 입자를 노출시키기에 충분한 깊이에서 촉매 라미네이트 내로 개구 및 선택적으로 트레이스 채널을 형성하는 단계;
상기 촉매 라미네이트에 형성된 개구와 정렬된 전기 랜드를 갖는 반도체 칩을 위치시키는 단계;
무전해 전도성 재료가 반도체 칩 리드 부착부 및 개구, 및 임의의 상호접속 채널 사이에 증착될 때까지 반도체 칩 및 기판을 무전해 용액에 침지하는 단계를 포함한다.
리드 부착 랜드(IC에 대한 전기적 기능 입력/출력, 전력 및 접지 패드)를 갖는 반도체 집적 회로(IC) 칩은, 라미네이트를 통해 분포된 촉매 입자와, 또한 촉매 입자가 노출되지 않은 표면상의 배제 영역을 갖는 촉매 라미네이트 상에 위치된다. 촉매 라미네이트는, 화학적 또는 기계적 에칭, 또는 스크레이핑 또는 드릴링과 같은 제거 수단을 사용하여 하부의 촉매 입자를 노출시키기 위해, 표면 입자 재료를 촉매 입자 배제 깊이 이하로 제거되는 것이 요구된다. 표면 물질의 제거는 촉매 입자를 노출시키고 전도성 트레이스를 형성하기 위해 구리와 같은 용액으로부터 전도성 재료의 무전해 도금에 적합한 표면을 제공한다. 개구는 드릴링 또는 펀칭에 의해 촉매 라미네이트에 형성되고, 상기 개구는 칩 랜드에 대응하며, 촉매 기판에는 선택적인 트레이스 채널이 형성된다. 다른 트레이스 채널, 패드 및 개구는 촉매 기판상의 다른 구성요소, 트레이스, 및 칩을 지지할 수 있으며, 트레이스 채널은 기판의 한면 또는 양면에 형성될 수 있다. 무전해 도금 단계는 전도성 트레이스를 트레이스 채널, 개구 및 개구에 인접한 칩 랜드(전기 패드)에만 형성되게 하여, 촉매 라미네이트의 표면이 제거된 선택된 영역에만, 전도체 트레이스 및 부착물이 형성되게 한다.
본 발명의 또 다른 예에서, 반도체 칩은 전기적 부착을 위한 랜드를 가지며, 반도체 칩은 랜드를 갖는 표면상에 촉매 접착제로 코팅되고, 촉매 접착제는 겔 포인트, 및 수지 내의 촉매 입자가 표면 아래로 이동하기에 충분한 체류 온도 및 체류 시간동안 경화되어, 표면상에 노출된 촉매 입자가 없는 촉매 접착제를 생성하고, 촉매 입자는 촉매 접착제의 배제 깊이 아래에 있다. 경화된 접착제는 배제 깊이 아래로 연장되어 표면상에 형성된 채널을 가지며, 또한 랜드의 깊이까지 연장되게 형성된 개구를 갖는다. 후속하는 무전해 구리 증착 단계에서, 구리는 개구 벽 및 채널 벽과 같은 노출된 촉매 입자를 갖는 영역, 및 촉매 입자 또는 구리 도금을 제공하는 랜드 상에 증착되며, 이들 중 하나는 무전해 구리 증착 동안 전도성 접속을 형성하게 된다.
도 1a는 회로 기판에 납땜된 종래 기술의 BGA 패키지의 측면도를 도시한다.
도 1b는 도 1a의 종래 기술의 BGA 패키지의 평면도를 도시한다.
도 2a는 회로 기판에 납땜된 종래 기술의 플립 칩의 측면도를 도시한다.
도 2b는 BGA 볼을 구비한 종래 기술의 플립 칩의 저면도를 도시한다.
도 3은 본 발명의 일 실시 형태에 따라, 인쇄 회로 기판에 부착된, 기판에 부착된 칩의 측면도를 도시한다.
도 3a는 본딩 공정의 제 1 단계에서 도 3의 상세 측면도를 도시한다.
도 3b는 후속 처리 단계의 도 3a의 측면도를 도시한다.
도 4는 공정의 단계들을 갖는 흐름도를 도시한다.
도 5는 칩에 결합된 다층 촉매 라미네이트 기판을 도시한다.
도 6a, 도 6b 및 도 6c는 공정의 특정 단계들을 적용한 후의 집적 회로의 저면도를 도시한다.
도 6a-1, 도 6b-1 및 도 6c-1은 각각 도 6a, 도 6b 및 도 6c의 측면도를 도시한다.
도 6d 및 도 6e는 공정의 연속 단계 이후의 집적 회로의 측면도를 도시한다.
도 7은 처리 단계들의 흐름도를 도시한다.
도 8a는 촉매 프리-프레그를 형성하는 공정을 도시한다.
도 8b 및 8c는 촉매 프리-프레그를 형성하기 위한 라미네이션 공정을 도시한다.
도 9는 표면 및 그 아래의 배제 영역에서 촉매 입자를 배제하는 촉매 라미네이트를 형성하는 시간 및 온도에 대한 플롯을 도시한다.
도 10은 촉매 프리-프레그를 형성하기 위한 공정 흐름도이다.
도 11은 섹션을 통한 촉매 입자의 밀도를 도시하는 상응하는 플롯을 갖는 촉매 라미네이트의 측 단면도를 도시한다.
도 3은 칩(302)이 기판(306)에 부착되는 웨이퍼 레벨 패키징의 일례의 측면도를 도시하며, 기판은 회로 기판(312)에 납땜된 BGA 볼(310)에 대한 칩(302)의 상호접속 패드로부터 유도되는 예시적인 전기 트레이스(진하게 도시됨)를 갖는다. 본 발명의 리드 부착을 달성하는 많은 방법이 있으며, 도 3은 단지 일 실시예를 도시하기 위해 도시된다. 디테일 A(304)는 도 3a 및 3b에 도시된 부착 단계 이후에 칩(302)으로부터 기판(306)으로의 부착을 나타내는 관심 영역을 포함한다.
도 3a는 전기 접속을 위해 칩(302)에 형성된 칩 부착 패드(326)를 갖는 촉매 기판(306) 및 칩(302)의 상세도를 도시한다. 칩 랜드(326)는 전형적으로 칩(302)의 제조 공정에서 최종 금속화 단계 동안 형성되며, 리드 부착 패드의 두께는 명확성을 위해, IC(302)의 리드 부착 랜드(326)를 구별하기 위해 수직으로 크게 과장되어 있다. 기판(306)은 몇 가지 상이한 방식 중 하나의 촉매 라미네이트로 형성되지만, 기판을 제조하는 다양한 형태의 공통적인 특징은 촉매 입자, 수지 및 섬유유리와 같은, 직조 또는 비직조 결합제의 혼합물로부터 형성된 촉매 라미네이트이며, 여기서 촉매 라미네이트는 라미네이트 전체에 분산된 촉매 입자의 특성을 갖지만 촉매 입자가 존재하지 않는 표면 배제 깊이를 갖는다. 본 발명의 일례에서, 촉매 입자는 가장 긴 치수가 25μ 미만이고, 촉매 입자의 표면 배제 깊이는 가장 긴 촉매 입자 치수의 최대 치수의 약 절반이다. 도 3a는 노출된 표면 촉매 입자를 갖지 않는 촉매 라미네이트(306)를 도시하는데, 표면이 배제 깊이 이하로 제거된 영역, 예컨대 이들 영역에서 촉매 입자를 노출시키는 채널(322) 및 개구(324)를 제외한다. 개구(324)는 칩 부착 랜드(326)에 대응하도록 위치되고, 칩(302)은 패드(326) 및 개구(324)가 서로 정렬된 상태로 기판(306)에 부착된다.
도 3b는 트레이스 채널(322), 개구(324), 벽 및 패드(326)에 전도성 금속을 증착하여, 전도성 트레이스 및 부착물을 칩(302), 패드(326)에 형성시키는, 무전해 증착 단계 후의 기판(306) 및 칩(302), 랜드(326)를 도시한다. 본 발명의 또 다른 예에서, BGA 볼은 무전해 도금 이후에 개구(324) 아래에 배치될 수 있으며, 채널(322) 또는 관련된 채널 트레이스를 갖거나 갖지 않는다.
도 4는 기판 채널들 및 칩 랜드에 전기적 접속을 수행하기 위한 예시적인 공정 단계들을 도시한다. 단계(402)는 참조로 포함된 2016년 8월 18일자로 출원된 미국 특허 제15/240,133호에 기술된 촉매 기판의 형성에 관한 것이다. 단계(402)의 촉매 기판은 기계적 강도 및 유연성을 제공하는 섬유유리와 같은 직물 섬유의 하나 이상의 층을 가질 수 있는 가변 두께의 기판을 포함하며, 섬유유리는 가장 긴 치수가 25μ 미만의 촉매 입자와, 촉매 입자의 최대 길이, 예를 들어 25μ 이하의 평균 입자 간격을 갖는 촉매 입자와 혼합된 수지로 형성된 촉매 수지로 주입된다. 촉매 기판을 형성하는 공정은, 촉매 입자가 멀리 이동하기에 충분한 촉매 라미네이트의 겔 포인트에서의 압력 및 온도(겔 포인트 지속 시간 동안 평형 상태의 고체 및 액체 수지를 가짐)를 유지하는 임계 공정 단계를 포함하여, 제거되지 않은 원래의 표면 영역에서의 무전해 도금을 방지하기 위한 표면 마스크가 필요치 않다. 이러한 방식으로, 촉매 라미네이트의 외부 표면은 노출된 촉매 입자가 없으며, 촉매 라미네이트의 외부 표면은 무전해 증착을 가능하게 하는 촉매 라미네이트를 위해 (촉매 입자 치수의 약 1/2의 촉매 배제 영역의 깊이까지) 제거 되어야만 한다.
공정 단계(404)는 촉매 라미네이트에서 도 3a의 개구(324)의 형성을 제공한다. 단계(406)는 트레이스 채널을 도 3a의 채널(322)과 같은 촉매 라미네이트로 형성하는 선택적인 단계이다. 부착 개구 및 트레이스 채널이 촉매 라미네이트에 형성된 후에, 칩은 단계(408)에서 촉매 라미네이트의 표면상에 위치되고, 칩 패드는 촉매 라미네이트의 개구에 정렬된다. 트레이스 채널은 촉매 라미네이트(306)의 상부 또는 하부 표면 중 어느 하나에 형성될 수 있지만, 칩(302)은 임의의 기판(302) 채널에 인접한 (아래) 칩에 의해 은닉된 채널에서 무전해 증착을 억제하기 때문에, 트레이스는 일반적으로 칩(302)과 기판(306) 사이의 직접적인 영역에 위치하지는 않는다. 단계(410)에서, 칩(302)과 기판(306)은 함께 배치되고, 선택적으로 서로 결합되며, 트레이스 채널, 개구 및 칩 패드에 증착된 도전체를 형성하는, 무전해 도금 탱크에 배치된다.
도 5는 촉매 라미네이트를 갖는 다층 기판(502)이 칩(302) 패드(326)에 본딩되는, 본 발명의 다른 실시예를 도시한다. 다층 기판(502)은 본딩 작업 이전에 많은 다른 방법으로 제조될 수 있으며, 예로서, PCB(502)는 일련의 촉매 라미네이트로 형성될 수 있으며, 여기서 각각의 촉매 라미네이트는, 2016년 8월 18일에 출원된 미국 특허 출원 제15/240,133호에 기재된 다층 기판을 제조하기 위한 임의의 몇 가지 기술과 같은 무전해 도금을 받는다. 최종 단계에서, 비아(516) 및 개구(512)는 전술한 바와 같이 부착된 기판, 칩(302)을 통해 드릴링 될 수 있고, 패드(326)를 다층 회로 기판(502)에 전기적으로 연결하는 외부 무전해 도금(514)을 제공하며, 또한 PCB(502)의 외부 트레이스 층을 제공하는, 최종 무전해 도금 단계가 수행될 수 있다.
도 6a는 외부 금속화 층 상에 형성된 전기적 부착 랜드(602)를 갖는 집적 회로(604)의 저면도를 도시한다. 집적 회로(604)는 일반적으로, 디바이스를 형성하기 위해 반도체 재료의 도핑에 의해 형성된 개별 트랜지스터들 및 다른 개별 디바이스를 포함하며, 개별 디바이스는 금속화 층들 및 절연 층들의 교번 층들에 의해 상호접속된다. 금속화 층 및 디바이스는, 일련의 패터닝 단계, 이온 주입에 의해 수행되는 도핑 단계, 및 알루미늄 또는 금과 같은 전도성 재료의 패터닝된 증착에 의해 형성된 금속화 층을 통해 형성된다. 또 다른 예에서, 집적 회로(604)는 고전력 전계효과 트랜지스터(FET) 또는 비교적 큰 다이(604)에 소수의 전기적 랜드(602)를 갖는 다른 디바이스와 같은 반도체 디바이스이다. 집적 회로 랜드(602)는 전형적으로 금속화의 최종 외부 층 상에 형성된다. 랜드 금속화는 일반적으로 알루미늄(Al), 또는 경우에 따라 금(Au)과 같은 내부 금속 층과 동일한 물질이다. 도 6a-1은 도 6a의 집적 회로(604)의 측면도를 도시한다.
본 발명의 일 실시예에서, 집적 회로 랜드(602)는 촉매 입자가 시딩된 니켈과 같은 전이 물질로 플래시 도금되거나, 후술하는 바와 같이, 후속하는 무전해 도금을 위한 지지체(scaffold)를 제공하는 니켈 플래시 단계 후에, 촉매 입자가 첨가된다.
도 6b는 롤링, 스프레이, 또는 임의의 다른 적용 방법에 의해, 촉매 접착제(606) 물질이 집적 회로(604)에 도포된 후의 저면도를 도시한다. 촉매 접착제(604)는 촉매 입자와 수지의 혼합물을 포함하고, 촉매 입자가 촉매 접착제의 표면으로부터 12μ와 같은 배제 영역으로 배출되도록 충분한 시간 동안 겔 온도에서 경화된다. 본 발명의 일례에서, 표면 배제 영역은 25μ보다 작은 촉매 입자의 가장 긴 치수의 1/2이다. 촉매 접착제(606)의 도포 및 경화 후에, 촉매 라미네이트에 대해 전술한 바와 같이, 표면은 촉매 입자가 없으며, 랜드(602)는 후속 작업이 수행될 때까지 촉매 접착제(606) 아래에서 격리된다.
도 6c는, 촉매 접착제(606)를 통해 집적 회로(604)의 랜드(602) 뿐만 아니라, 일련의 얕은 채널(603) 및 얕은 리드 부착물(608)을 관통하여, 일련의 깊은 개구(607)가 형성되는, 후속 단계를 도시한다. 도 6c-1은 도 6의 확대 측면도를 도시하며, 여기에는 집적 회로(604) 및 촉매 접착제(606) 뿐만 아니라 집적 회로(604)의 랜드(602)에 촉매 접착제(606)의 전체 두께를 관통하는 채널(608)과 깊은 개구(607)가 도시되어 있다. 채널(608), 패드 및 개구(607)를 형성하는 표면 제거에 앞서, 촉매 접착제(606)의 촉매 입자는 촉매 접착제가 최초로 형성될 때 경화 및 베이킹 공정에 의해 표면 아래의 배제 영역에 유지되었다. 채널(603), 리드(608) 및 개구(602) 모두가 초기 경화 공정에 의해 형성된 촉매 입자 표면 배제 영역 아래로 연장될 때, 채널 및 개구의 내부 표면은 무전해 도금을 촉진하기에 적합한 촉매 입자를 제공한다. 전술한 바와 같이, 집적 회로 랜드(602)는 니켈로 플래싱된 후, 구리로 플래싱될 수 있고, 또는 랜드(602)는 촉매 접착제의 개구 및 채널과 동일한 방식으로 용액 내의 구리 이온을 끌어당기는 촉매 물질로 코팅될 수 있다.
도 6d는, 도 6c-1의 디바이스가 무전해 도금 조에 배치되고, 구리와 같은 전도성 재료가 채널(608) 및 개구(607) 내로 침착되어 상호접속 전도성 트레이스를 형성하는 공정의 후속 단계를 도시한다.
도 6e는, 인쇄 회로 기판(620)의 근방에 있을 수 있는 트레이스로부터 구리로 채워진 채널(610)을 격리시키기 위해 마스크 층(614)이 추가될 수 있는, 2개의 선택적인 최종 후처리 단계를 도시한다. BGA 장착의 경우, 미래의 표면 실장 솔더링 작업에 사용하기 위해 단자 영역에 볼(612)이 배치된다. 대안적으로, 본 발명은 표면층 상에 측 방향 트레이스가 없이 실시될 수 있으며, 볼(612)은 무전해 도금 후에, 상호접속 트레이스 또는 채널(608/610)이 있거나 없이, 개구(607) 바로 아래에 위치될 수 있다.
도 7은 본 발명에 따른 도 6 내지 도 6e의 디바이스를 제공하는 공정의 흐름도를 도시한다. 단계(702 및 704)에서, IC 또는 칩의 전도성 패드 또는 랜드는 무전해 도금 공정과의 호환성을 제공하기 위해 도금된다. 예를 들어, 최종 금속화 층 및 I/O, 전력 및 접지 랜드가 알루미늄인 경우, 일 예시의 증착은 단계(704)의 노출된 촉매 입자를 포함하는 니켈 플래시 도금일 수 있다. 대안적으로, 무전해 도금 재료로서 구리의 경우에, 니켈 도금층이 알루미늄 금속화 랜드 상에 도포될 수 있고, 촉매 입자가 무전해 도금 영역 또는 연속적으로 무전해 도금의 구리 도금층을 형성할 수 있다. 개구 영역 내의 촉매 입자 또는 호환 가능한 도금 층의 처리는 무전해 도금을 통한 만족스러운 연결성을 제공할 것이다. 단계(706)는 도 6c-1의 607과 같은 개구 및 608과 같은 트레이스 채널의 형성에 관한 것이다. 단계(708)는 도 6d에 도시된 트레이스(610)를 형성하는 무전해 구리 증착을 제공하고, 단계들(710 및 712)은 도 6e의 선택적 마스크(614) 및 BGA 볼(612)을 제공한다.
본 발명의 촉매 라미네이트 및 촉매 접착제는 여러 방법으로 형성될 수 있다. 도 8a는 프리-프레그(수지에 결합된 예비함침된 섬유의 매트릭스)를 제조하기 위한 예시적인 공정을 도시한다. 프리-프레그의 섬유에는 직조된 섬유유리 직물, 탄소 섬유 또는 다른 섬유를 포함하여 많은 다른 물질이 사용될 수 있으며, 에폭시 수지, 폴리이미드 수지, 시아네이트 에스테르 수지, PTFE(Teflon®) 혼합 수지, 또는 다른 수지를 포함하는 다양한 다른 물질이 수지에 사용될 수 있다. 본 발명의 일 양상은 1mil(25μ) 정도의 미세 피치 전도성 트레이스를 지지할 수 있는 인쇄 회로 기판 라미네이트이며, 무전해 구리 형성을 위한 촉매를 사용하는 구리 트레이스의 형성에 대해 기재되어 있지만, 본 발명의 범위는 무전해 도금 및 전기 도금에 적합한 다른 금속으로 확장될 수 있다. 구리(Cu) 채널의 무전해 증착을 위해, 9 내지 11족 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au),은(Ag), 코발트(Co) 또는 구리(Cu)와 같은 주기율표 전이 금속 원소, 철(Fe), 망간(Mn), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W), 티타늄(Ti), 주석(Sn) 등의 다른 금속을 포함하는 이들의 다른 혼합물, 또는 이들의 혼합물 또는 염류가 선택되더라도, 원소 팔라듐이 촉매 입자로서 바람직하며, 이들 중 어느 것도 촉매 입자로서 사용할 수 있다. 본 발명의 후보 리스트는 포괄적이라기보다는 예시적인 것으로 의도되며, 구리 이온을 흡인하기 위한 다른 촉매가 또한 사용될 수 있다는 것이 당 업계에 공지되어 있다. 본 발명의 일례에서, 촉매 입자는 균일한 촉매 입자이다. 본 발명의 또 다른 예에서, 촉매 입자는 수 옹스트롬(angstrom) 두께의 촉매 금속으로 코팅된 고온 내열성 플라스틱 입자 또는 무기 입자로서, 이에 의해, 비 촉매성 내부 입자를 캡슐화하는 얇은 촉매 외부 표면을 갖는 불균일 촉매 입자를 형성한다. 이러한 제형(formulation)은 가장 긴 크기가 25μ 정도의 큰 촉매 입자에 바람직하다. 이 제형의 이종 촉매 입자는 무기, 유기, 또는 실리콘 디옥사이드(Si02)와 같은 불활성 충전제, 카올린과 같은 무기 점토, 또는 기상 증착 또는 화학 증착에 의해, 충전제의 표면에 흡착된 팔라듐과 같은 촉매로 코팅된 고온 플라스틱 충전제를 포함할 수 있다. 촉매 입자가 무전해 도금에 대해 바람직한 성질을 갖기 위해서는 단지 몇 원자 층의 촉매가 필요하다.
불균일 촉매 입자를 형성하는 한 예에서, 충전제(유기 또는 무기)의 조(bath)는 크기가 25μ 미만의 입자를 포함하도록 크기별로 분류되고, 이러한 정렬된 무기 입자는 탱크 내의 수용 조에 혼합되어 교반되며, 이어서 PdCl과 같은 팔라듐 염(또는 다른 촉매의 은 염과 같은 임의의 다른 촉매)이 HC1과 같은 산 및 히드라진 수화물과 같은 환원제와 함께 도입되고, 이에 따라 무기 입자를 코팅하는 금속 Pd를 환원시키는 혼합물이 충전제 상에 코팅된 Pd의 두께가 수 옹스트롬이 되게하고, 균일한 Pd 금속 입자를 사용한 것과 비교하여, Pd의 부피 요구량이 크게 감소된 균일한 Pd 입자의 촉매 성질을 갖는 불균일 촉매 입자를 생성한다. 그러나 수 nm 정도의 매우 작은 촉매 입자의 경우, 균일한 촉매 입자(예 : 순수한 Pd)가 선호될 수 있다.
예시적인 무기 충진제는 다양한 양의 철, 마그네슘, 알칼리 금속, 알칼리 토금 및 다른 양이온을 함유할 수 있는, 수화 알루미늄 필로실리케이트(hydrous aluminum phyllosilicates)와 같은 점토 광물을 포함한다. 무기 충진제 계열은 실리콘 디옥사이드, 알루미늄 실리케이트, 카올리나이트(Al2S12O5(OH)4), 폴리실리케이트, 또는 카올린 또는 중국 점토류에 속하는 기타 점토 광물을 포함한다. 예시적인 유기 충전제는 PTFE(테플론) 및 고온 내성을 갖는 다른 중합체를 포함한다.
팔라듐 염의 예는 BrPd, CL2Pd, Pd(CN)2, I2Pd, Pd(N03) 2*2H20, Pd(N03)2, PdS04, Pd(NH3)4Br2, Pd(NH3) 4C12H20 등 이다. 본 발명의 촉매 분말은 또한, 불균일 촉매 입자(예를 들어, 무기 충전제 입자 위에 코팅된 촉매 물질), 균일 촉매 입자(원소 팔라듐 등)뿐만 아니라, 비 촉매 입자(무기 충진제 계열에서 선택됨)를 포함할 수 있다. 본 발명의 일례에서, 촉매 분말의 조성물은 무기 충전제와 혼합된 촉매 입자(팔라듐 또는 다른 활성 촉매)의 혼합된 범위이며, 나머지는 수지(중량 기준)이다. 혼합된 범위는 상응하는 범위의 13% 무기 충전제(중량 기준 74% 수지에서)에 대해 18% 무기 충전제(중량 기준 77% 수지에서)를 갖는 5% 활성 촉매 입자를 포함한다. 통상적으로, 무기 충전제의 비율을 증가시키면 촉매 입자 비율 요건이 감소하지만, 5% 내지 13% 활성 촉매 입자 범위 및 13% 내지 18% 무기 충전제 입자 범위는 예시적인 범위를 나타내며, 다른 농도는 본 발명의 작업에 대해 제한 없이 사용될 수 있다.
촉매 중, 팔라듐은 비교 경제성, 유용성 및 기계적 특성 때문에 바람직한 촉매이지만, 다른 촉매도 사용될 수 있다.
도 8a는 촉매 라미네이트의 형성을 도시하며, 여기서 직물 섬유유리와 같은 직물 천(802)의 롤은 직물을 안내하는 롤러의 세트를 통해, 촉매 입자와 혼합된 에폭시 수지로 채워져서, 휘발성 액체와 혼합하여 점도를 감소시키는 탱크(808)로 공급되어, A- 스테이지(액체) 프리-프레그를 형성한다.
수지는 폴리이미드 수지, 에폭시 및 시아나이드 에스테르의 혼합물(상승된 온도에서 경화를 제공함), 또는 코팅 도중 선택 가능한 점도 및 냉각 후 열경화성을 갖는 임의의 다른 적합한 수지 제형일 수 있다. 난연제는 예를 들어, 난연성 표준을 준수하거나 FR-4 또는 FR-10과 같은 프리-프레그의 표준 FR 시리즈 중 하나와 호환되도록, 추가될 수 있다. 고속 전기 회로에 대한 추가적인 요구 사항은, 유전 상수 ε(유전율)이며, 이것은 종종 약 4이고, 유전체에 형성된 전송 라인의 특성 임피던스와 거리에 따른 주파수 의존 에너지 흡수량의 측정인 손실 탄젠트 δ를 지배하며, 이에 따라 손실 탄젠트는 유전체가 고주파 전계와 어떻게 상호 작용하여 전송 라인 길이의 cm당 계산 가능한 양의 dB만큼 신호 진폭을 바람직하지 않게 감소시키는 지를 측정한다. 수지는 크기가 정해져 있는 촉매 입자와 혼합된다. 일례의 제형에서, 촉매 입자는 균일 촉매 입자(금속 팔라듐) 또는 불균일 촉매 입자(무기 입자 또는 고온 플라스틱 위에 코팅된 팔라듐) 중 적어도 하나를 포함하고, 어느 하나의 제형에 있어서, 촉매 입자는 바람직하게는 최대 길이가 25μ 미만이며, 입자의 50%가 12μ ~ 25μ 사이, 또는 1 ~ 25μ 범위, 또는 그 이하의 크기로 계산된다. 이들은 본 발명의 범위를 제한하지 않는 촉매 입자 유형 및 크기의 실시예이다. 일 실시예에서, 촉매 입자(균일 또는 불균일)는 1 내지 25μ 범위의 크기이다. 본 발명의 또 다른 예에서, 균일한 촉매 입자는 금속성 팔라듐을 입자로 분쇄하고 25μ의 직사각형 개구를 갖는 메시의 체에 통과시킴으로써 형성된다. 다른 예에서, 촉매 수지 혼합물(806)은 균일 또는 불균일 촉매 입자를 수지의 중량에 대해 실질적으로 12중량 %의 촉매 입자의 비와 같은 중량비로, 프리-프레그 수지 내로 혼합함으로써 형성된다. 수지 혼합물 중의 촉매 입자의 중량비는 선택적으로 촉매 입자 중량 대 수지의 총 중량의 5-16%의 범위일 수 있다. 다른 혼합 비율이 또한 사용될 수 있고, 더 작은 입자를 사용하는 것이 바람직할 수 있음을 이해할 것이다. 본 발명의 일례에서, 촉매 입자 밀도는 3 내지 5μ 정도의 촉매 입자 사이의 평균 거리를 제공하도록 선택된다.
직물이 롤러(804)에 의해 촉매 수지 조(806)에 침지된 후에, 촉매 수지 함침 천은 롤러(810)로 안내되어, 경화되지 않은 액체 A-단계 프리-프레그(805)의 두께를 설정하고, 수지/유리+수지 비율에서 수지의 퍼센트를 설정한다. A-스테이지 프리-프레그(805)는 이어서 A-스테이지 프리-프레그의 유기물 및 다른 휘발성 화합물을 제거하고, 액체 함량을 크게 감소시켜, 롤러(811)에 의해 운반된 무-점성 B-스테이지 프리-프레그를 형성한다. 일 실시예에서, 오븐(803)은 휘발성 화합물을 A-스테이지 프리-프레그의 약 80% 용매 비율로부터 B-스테이지 프리-프레그의 약 0.1% 미만의 용매 비율로 건조시킨다. 결과적으로 B-스테이지 프리-프레그(807)는 재료 핸들링(811)에 제공되고, 핸들링 및 저장을 용이하게 하기 위해 시트로 절단될 수 있고, 나중에 진공하에서 시트의 표면에 걸쳐 압력을 가하는, 도 8b의 라미네이션 프레스(826)에 배치되고, 프리-프레그 코어가 라미네이션 프레스에 있는 동안, 온도 프로파일을 변화시키고, 도 9b에 도시된 온도 플롯(902)을 따른다. 본 발명의 일 실시예에서, 수지가 풍부한 표면을 생성하기 위해, 외부 표면(나중에 그 아래에 있는 촉매 입자를 노출시키기 위해 표면을 제거할 것임)의 근처에 위치한 프리-프레그 시트는, 유리(106) (71% 수지), 유리(1067), 또는 유리(1035) (65% 수지)와 같이, 65% 보다 크게 갖도록 선택되고, 내부 프리- 프레그 시트(표면 제거 대상이 아님)는 65% 미만의 수지를 갖도록 선택된다. 또한, 촉매 프리-프레그의 표면 근처에 섬유유리가 존재할 가능성을 줄이기 위해, 직조된 섬유유리가 내부 프리-프레그 층과 함께 사용될 수 있고, 편평한 비직조 섬유유리가 외부 수지가 풍부한 프리-프레그 층에서 사용될 수 있다. 외부 표면층에 수지가 풍부한 프리-프레그와 편평한 비직조 섬유유리를 조합하면, 외부 표면과 캡슐화된 섬유유리 사이에 0.7mil(17μ)~0.9mil(23μ)의 배제 영역이 생긴다. 글라스 스타일 106, 1035 및 1067은 외부 수지가 풍부한 표면에서 사용하기에 적합하며, 그 이유는 섬유유리 두께가, 3.7mil (94μ)의 섬유를 가지는, 글라스 스타일 2116과 같이, 라미네이트의 중앙 영역에 사용되는 65% 이상의 수지를 갖는 전형적인 프리-프레그 시트에서 발견되는 유리 섬유의 두께보다 더 작기 때문이다 (1.3-1.4mil/33-35μ). 이러한 값은 예시로서 주어지며, 상업적으로 이용될 수 있는 가장 작은 섬유유리는 계속해서 직경이 감소할 것으로 예상된다. 온도 대 시간 플롯(902)은 본 발명에서 조정되어, 촉매 입자 및 섬유유리가, 겔 포인트 온도의 액체 상태 동안 에폭시의 표면 장력에 의해 튕겨져, 라미네이트의 외부 표면으로부터 멀어지도록 한다. 플롯(902)의 냉각 사이클 후에, 경화된 C-스테이지 프리-프레그 시트는 오프로드(814) 된다. 경화된 C-스테이지 프리-프레그 시트를 형성하는 공정은 단일 또는 다중 시트의 섬유 직물을 사용하여, 2mil(51μ) 내지 60mil(1.5mm)까지 다양하게, 완성된 두께를 변화시킬 수 있다.
도 10은 촉매 입자가 주입되었지만 프리-프레그의 외부 표면으로부터 배제된 프리-프레그 라미네이트를 제조하는 공정의 흐름도를 도시한다. 단계(1002)는 촉매 입자를 수지에 혼합하고, 종종 혼합물 점도를 낮추기 위해 유기 휘발성 물질을 첨가하여, 저장소(808)에 위치된 촉매 수지(806)를 형성한다. 단계(1004)는 촉매 수지를 도 8의 롤러(804)와 같은 직물에 주입하여 A-스테이지 프리-프레그를 형성하고, 단계(1006)는 촉매 수지 주입된 직물을 롤러(810)에 의해 B-스테이지 프리-프레그로 처음 롤링하고, 단계(1007)는 B-스테이지 프리-프레그를 형성하기 위해 유기 용매를 제거하기 위한 베이킹 단계이고, 단계(1008)는 촉매 수지 주입된 직물(830)을 라미네이션 프레스(826)에서 촉매 C-스테이지 프리-프레그의 시트로 가압하고, 진공 펌프(828)로 라미네이션 공정 동안 챔버(824)를 배기시켜, 에폭시로부터 기포를 제거하고, 에폭시에서 형성될 수 있는 임의의 공기 공극을 감소시키는, 플롯(902)의 온도 사이클을 따른다. 냉각된 최종 촉매 C-스테이지 프리-프레그 시트는 절단되어 나중 사용을 위해 저장된다.
온도 대 시간의 도 9의 플롯(902)은 라미네이션 공정(812)에서의 프리-프레그의 온도 프로파일을 도시하며, 이는 촉매 입자의 표면 특성이 외부 수지가 풍부한 표면으로부터 배제되지만, 외부 수지가 풍부한 표면 바로 아래에 존재하는 촉매 프리-프레그의 형성에 중요하다. 수지는 저장소(808)에서 액체 상태이며, 프리-프레그는 수지가 섬유유리 내로 함침되고 롤러(810)를 통과한 후에 A-스테이지에 있게 된다. 프리-프레그는 베이킹(8010) 이후 B-스테이지에 있게 되고, 휘발성 유기물은 초기 수지 경화와 함께 베이킹되어, 도 9의 냉각 단계와 같이, 라미네이션 주기의 끝에서 B-스테이지 프리-프레그를 C-스테이지 프리-프레그로 변환시킨다. B-스테이지 프리-프레그는 라미네이트 공정에 놓이고, 진공이 형성되어 갇힌 공기가 라미네이션 층 사이에 형성되는 것을 방지한다. 온도 상승 시간(904) 동안 열처리하여 10-15 초 정도의 시간 동안 프리-프레그 겔 포인트(905)로 결정된 온도 및 압력을 달성하며(겔 포인트는, 액체 및 고체 상태가 서로 평형에 가깝게 되는 상태로 형성된다), 이는 표면으로부터 촉매 입자를 이동시키는 공정에 중요하며, 그 후에 프리-프레그의 온도는 60-90 분의 범위일 수 있는 체류 온도 및 체류 시간(906)에서 유지되고, 이어서 냉각 사이클(908)이 수행된다. 체류 온도 및 겔 포인트 온도는 예를 들어 120℃ (에폭시 용) 내지 350℃ (테프론/폴리이미드 수지 용)의 범위에서 압력 및 수지에 의존한다. 너무 짧은 시간 동안 겔 포인트(905)에서 프리-프레그를 유지하면, 최종 프리-프레그의 표면에 촉매 입자 또는 섬유유리가 바람직하지 않게 존재하게 된다.
도 11은, 도 8a, 8b, 8c, 9 및 10의 공정에 의해 형성된 최종 촉매 프리-프레그(1102)를 도시하며, 여기서 촉매 입자(1114)는 프리-프레그(1102)의 중심 영역 내에 균일하게 분포하지만, 제 1 표면(1104) 아래의 경계 영역(1108), 또는 제 2 표면(1106) 아래의 경계 영역(1110) 아래에는 존재하지 않는다. 25μ보다 작은 입자의 입자 분포의 예를 들면, 촉매 입자 경계는, 전형적으로 표면 아래 10-12μ이며(입자 크기의 절반 정도), 따라서 삽입된 촉매 입자가 무전해 도금에 이용 가능하도록 표면 물질의 깊이 또는 그 이상이 제거되어야 한다.
종래 기술의 촉매 라미네이트는 촉매 라미네이트의 활성화된 표면상에 원치 않는 무전해 도금을 방지하기 위해 마스킹되어야 하는 활성화된 표면을 갖는다. 대조적으로, 본 발명의 촉매 라미네이트는 촉매 입자를 제 1 표면(1104)에서 제 1 경계(1108)까지, 및 제 2 표면(1106)에서 제 2 경계(1110)까지 두께 범위에서 배제하여, 종래 기술에서와 같이, 촉매 입자와의 접촉을 방지하는 별도의 마스크 층이, 무전해 도금에 요구되지 않는다. 따라서, 제 1 표면(1104)으로부터 경계층(1108)의 깊이까지 또는 그 이상까지의 표면 물질의 제거, 또는 제 2 표면(1106)으로부터 제 2 표면(1106)까지의 표면 물질의 제거는, 무전해 도금에 사용될 수 있는 촉매 물질의 노출을 초래한다. 섬유를 노출시키는 후속 단계에서, 표면층의 제거는 추가 세척 단계를 필요로 하므로, 수지가 풍부한 표면을 제공하는 공정이 촉매뿐만 아니라, 섬유 직물을 배제하는 것이 또한 바람직하며, 따라서, 표면 제거는 수지로만 이루어져서 하부의 촉매 입자를 노출시키는 것이 바람직하다. 이것은 수지가 풍부한 외부 프리-프레그 층과, 외부 층에 더 작은 직경의 섬유를 가진 평평한 비직조 섬유유리 층의 조합을 사용하여 수행된다. 무전해 도금을 사용하여 채널에 트레이스를 형성하는 추가적인 이점은 트레이스가 3면에서 기계적으로 지지되어, 유전체 라미네이트에 대한 트레이스의 접착력이 크게 향상된다는 것이다.
본 발명은 하부의 촉매 입자를 노출시키는 표면 물질의 제거에 의존한다. 이 표면 제거를 배제 깊이 수준까지 수행하는 많은 방법이 있다. 표면 물질의 제거는 레이저 절삭에 의한 것일 수 있으며, 여기서 촉매 프리-프레그의 온도는 촉매 프리-프레그가 증발될 때까지 순간적으로 상승하며, 주변 프리-프레그를 구조적으로 변화시키지 않고 촉매 입자를 노출시킨다. 자외선(UV) 파장과 같이, 제거되는 프리-프레그 물질에 대해 낮은 반사율과 이 광학 파장의 높은 흡수율을 갖는 파장의 레이저를 사용하는 것이 바람직할 수 있다. 이러한 UV 레이저의 예는 UV 엑시머 레이저 또는 이트륨-알루미늄-가넷(yttrium-aluminum-garnet)(YAG) 레이저이며, 이는 좁은 빔 범위 및 정확한 기계적 깊이의 채널을 형성하고 잘 정의된 측벽을 갖는 높은 가용 전력으로 인해 좋은 선택이다. 레이저의 예는 레이저 파워와 표면을 가로지르는 이동 속도에 의해 행해진 깊이로 0.9-1.1mil(23μ~28μ)의 직경의 폭으로 재료를 제거할 수 있다. 채널 및 개구를 형성하기 위한 또 다른 표면 제거 기술은 플라즈마 에칭이며, 이는 국부적으로, 또는 표면층으로부터 플라즈마를 배제하는 패턴화된 마스크, 예를 들어 드라이 필름 포토레지스트, 또는 촉매 프리-프레그의 에칭 속도와 비교하여 낮은 에칭 속도를 갖는 다른 마스크 재료로 표면을 준비함으로써 수행될 수 있다. 포토레지스트 두께는 전형적으로 에폭시/포토레지스트 에칭 선택도(경화된 에폭시의 원하는 제거 깊이에 대한 플라즈마 에칭이 에칭 말기에 충분한 포토레지스트를 남기도록)에 기초하여 선택되며, 또는 전기도금 마스크로서 사용되는 포토레지스트의 경우, 원하는 증착 두께에 따라 두께가 선택된다. 일반적인 드라이 필름 두께는 0.8-2.5 mil(20-64μ)의 범위에 있다. 수지가 풍부한 표면을 에칭하기에 적합한 플라즈마는 질소(N)와 같은 불활성 가스와 혼합된, 산소(0) 및 CF4 플라즈마의 혼합물을 포함하며, 또는 반응 가스용 캐리어 가스로서 아르곤(Ar)이 첨가될 수 있다. 마스크 패턴은 또한 드라이 필름 마스크, 금속 마스크, 또는 개구를 갖는 임의의 다른 유형의 마스크로 형성될 수 있다. 기계적 마스크가 사용되는 경우, 에칭 레지스트는 포토리소그래피, 스크린 인쇄, 스텐실링(stenciling), 스퀴지(squeegee) 또는 임의의 에칭 레지스트 도포 방법을 사용하여 도포될 수 있다. 프리-프레그의 표면층을 제거하는 또 다른 방법은 직선형 또는 회전식 절삭 공구와 같은 기계적 연삭이다. 이 예에서, 프리-프레그는 진공 플레이트 척에 고정될 수 있으며, 회전 커터(또는 이동 가능한 진공 플레이트를 갖는 고정 커터)는 거버 포맷 포토파일(Gerber format photofile)의 x, y 좌표 쌍에 의해 한정되는 바와 같은, 트레이스를 정의하는 패턴으로 이동할 수 있다. 표면 물질을 제거하는 또 다른 예에서, 수류 절단 도구가 사용될 수 있는데, 여기서 스트림 내에 동반된 연마 입자를 갖는 물 분사가 표면에 충돌하여, 제 1 배제 깊이 경계 아래의 물질을 제거할 수 있다. 이들 방법 중 임의의 방법을 단독 또는 조합하여 사용하여, 표면 물질을 제거하고, 촉매 프리-프레그에 채널을 형성하며, 바람직하게는 배제 깊이 경계 아래로 연장되는 채널을 형성할 수 있다. 따라서, 최소 채널 깊이는 경화된 프리-프레그의 특징인 하부의 촉매 입자를 노출시키는 데 필요한 깊이이다. 촉매 물질은 배제 경계 아래의 경화된 프리-프레그를 통해 균일하게 분산되기 때문에, 최대 채널 깊이는, 섬유가 파열될 수 있어 무전해 도금을 위한 채널에 다시 증착하거나, 또는 후속 공정 단계를 방해할 수 있으므로, 채널 세척을 복잡하게 하는 경향이 있는, 직조된 섬유(예 : 섬유유리) 직물의 깊이에 의해 제한된다. 일반적인 채널 깊이는 1mil(25μ)~2mil(70μ)이다. 채널을 형성하기 위해 표면 물질을 제거한 후의 최종 단계는 제거된 물질의 임의의 입자를 제거하는 것이고, 이는 초음파 세척, 계면 활성제와 혼합된 물 제트, 또는 채널을 둘러싸는 표면 물질이 제거되지 않도록 하는 임의의 다른 세정 수단을 사용하여 달성될 수 있다.
한 가지 예시적인 무전해 구리 조 제형은, 착화제로서 로첼 염(Rochelle SALT), 구리 금속 공급원으로서의 구리 설페이트, 환원제로서의 포름알데히드, 및 반응물로서의 수산화나트륨의 혼합물을 사용한다. 이 예에서, 타트레이트 조는 폐기물 처리의 용이함을 위해 선호된다. 로첼 염은 EDTA 또는 쿼드롤(quadrol)과 같은 대체물질만큼 강한 킬레이트(chelate)는 아니다. 이 예에서, 타트레이트는 완료제이고, 황산구리는 금속 공급원이고, 포름알데히드는 환원제이며, 수산화나트륨은 반응물이다. 다른 무전해 도금 제형도 가능하며, 이 예는 참고로 제공된다. 무전해 도금은 노출된 촉매 입자의 표면 위에 초기에 형성된다. 채널 및 개구가 선택적으로 촉매 라미네이트의 표면 위에 채워질 때 까지 무전해 도금이 계속될 때 구리 증착이 진행된다. 대안적으로, 무전해 도금의 기술분야에서 알려진 바와 같이, 도전체 트레이스가 연속적이고, 기계적 충격 또는 트레이스를 파손시킬 수 있는 다른 환경적 요인에 저항할 만큼 충분히 두꺼울 때, 무전해 도금은 중단될 수 있다.
촉매 물질에서 에칭된 채널을 갖는 무전해 도금의 주요 이점은, 바닥(초기 도금된) 층에서부터 진행하는 전기 도금과 비교하여, 한번에 3면 모두에서 무전해 도금이 진행된다는 것이다.
무전해 도금이 불균일한 표면을 제공할 때, 필요하다면, 무전해 도금 후에 표면을 평탄화하는 것이 바람직할 수 있다. 표면 평탄화는 여러 가지 방법으로 수행할 수 있으며, 예를 들어 가벼운 압력으로 평면에 적용한 420~1200 그릿(grit)의 연마제와 보드와 평면 사이의 선형 또는 회전 교반을 사용하여 연마 작업을 할 수 있다. 표면을 평탄화하기 위한 다른 방법은 화학적 공정, 기계적 공정, 또는 평면을 형성하기 위한 다른 방법을 사용하는 밀링 또는 기계가공을 포함하여 사용될 수 있다.
본 발명의 첨가제 공정의 이점은, 원하는 트레이스 구리를 제외한 모든 구리를 에칭하는 종래 기술의 공정을 사용하여 형성된 트레이스에는, 구리 표면 상에 오염이 존재하는 구리 브릿지가 남아 있기 때문에, 표면상의 표면 오염물이 인접한 트레이스의 단락을 일으키지만, 본 발명의 부가적인 무전해 도금에서는 이러한 일이 발생하지 않는다는 것이다.
촉매 접착제는 수지 중량에 대해 5 내지 16% 촉매 중량의 비, 바람직하게는12%의 값을 사용하여, 촉매 수지에 대해 전술한 바와 같이 형성될 수 있다. 결과적인 촉매 접착제는 칩 기판에 도포되고 소성되어 촉매 접착제를 경화시킬 수 있다. 하나의 적용 방법에서, 촉매 접착제는 촉매 접착제를 운반하고, 전체 웨이퍼로부터 슬라이스된 개별 칩 다이, 또는 전체 웨이퍼인, 칩의 표면 위로 통과하는 가요성 블레이드를 포함하는 기계화된 스퀴지의 선단 에지에 도포되며, 상기 도포는, 스퀴지의 단일 패스에서, 칩의 표면상에 균일하게 배치된 촉매 라미네이트의 원하는 두께에 대해 조절된 가요성 블레이드와 칩 또는 웨이퍼 사이의 압력 및 간격으로 행해진다. 전형적인 촉매 접착제의 두께는 12-75μ이다. 촉매 접착제 두께는, 촉매 입자가 촉매 접착제의 표면 아래에 남아 있도록 하기 위해, 최대 촉매 입자보다 적어도 두배 더 두꺼워야 한다.
전술한 설명은 단지 사용된 하부 메커니즘 및 구조를 이해하기 위한 본 발명의 예를 제공하기 위한 것이며, 본 발명의 범위를 특정 방법 또는 도시된 구조에만 한정하려는 것은 아니다. 예를 들어, 도 6c-1, 6d, 6e의 시퀀스는 하부 표면에만 절단된 트레이스 채널을 갖고 상부 표면상에는 칩을 갖는 단일 측면 구조를 도시하지만, 동일한 구조 및 방법이 반대 표면에 적용될 수 있고, 무전해 도금 단계가 단일 단계에서 보드 양측의 채널 또는 노출된 촉매에 적용될 수 있다. 또한, 트레이스 층(606)은 촉매 프리-프레그와 비-촉매 프리-프레그의 혼합된 층을 갖는 단일 기판으로 나중에 함께 라미네이트 되는 개별적인 층으로서 형성될 수 있으며, 개구는 칩 또는 칩들의 무전해 도금을 위한 최종 단계에서 한쪽 또는 양쪽의 보드에 천공된다. 따라서, 촉매 기판은 이러한 구조를 포함하는 "다층 촉매 기판"을 포함하는 것으로 이해되어야 한다.
본 명세서에서, "대략적으로"는 4보다 크거나 또는 더 작은 계수를 의미하는 것으로 이해되고, "실질적으로"는 2보다 크거나 더 작은 계수를 의미하는 것으로 이해된다. 값의 "크기의 순서"는 값의 0.1 배에서 값의 10배까지의 범위가 포함된다.
전술한 내용은 본 발명의 바람직한 실시예에 대한 설명이다. 첨부된 청구범위에 의해 규정되는 것은 본 발명의 범위를 벗어나지 않고 변경 및 수정이 이루어질 수 있음을 이해할 것이다.

Claims (19)

  1. 집적 회로 패키지로서,
    제 1 표면 및 상기 제 1 표면과 마주하는 제 2 표면을 가지며, 각각의 상기 표면 아래에 배제 깊이로 분산된 촉매 입자를 갖는 촉매 라미네이트;
    상기 촉매 라미네이트 내의 복수의 개구로서, 적어도 하나의 상기 개구가 부착을 위해 집적 회로의 랜드에 인접하여 위치되어 있는, 복수의 개구;
    상기 촉매 라미네이트의 상기 제 2 표면 상에 형성된 복수의 채널로서, 적어도 하나의 상기 채널이 개구로부터 단자 랜드까지 연장되어 있는, 복수의 채널
    을 포함하며,
    상기 복수의 채널, 상기 개구 및 상기 집적 회로 랜드는, 상기 집적 회로 랜드, 상기 채널, 및 상기 제 2 표면 랜드를 상호접속시키는 구리의 무전해 증착에 의해 도체가 형성되도록, 노출된 촉매 입자를 갖는, 집적 회로 패키지.
  2. 제 1 항에 있어서,
    상기 촉매 라미네이트는 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 다른 화합물 또는 그 염 중 적어도 하나를 포함하는, 집적 회로 패키지.
  3. 제 1 항에 있어서,
    상기 촉매 입자는 촉매로 코팅된 충진제를 포함하고, 상기 충진제는 점토 광물, 수화 알루미늄 필로실리케이트, 실리콘 디옥사이드, 카올리나이트,폴리실리케이트, 카올린 또는 중국 점토류, 또는 플라스틱 또는 고온 플라스틱 중 적어도 하나인, 집적 회로 패키지.
  4. 제 1 항에 있어서,
    상기 배제 영역은 촉매 입자의 가장 긴 치수의 약 1/2인, 집적 회로 패키지.
  5. 제 1 항에 있어서,
    상기 촉매 라미네이트는, 상기 촉매 입자와 상기 수지의 중량 비율이 5 내지 16%인, 촉매 입자와 혼합된 수지를 포함하고, 상기 촉매 라미네이트는 촉매 입자를 촉매 라미네이트의 표면 아래의 배제 깊이 아래로 이동시키는데 충분한 겔 포인트 체류 시간 동안의 겔 포인트 온도에서 경화되는, 집적 회로 패키지.
  6. 제 5 항에 있어서,
    상기 수지는 에폭시 수지, 폴리이미드 수지, 시아네이트 에스테르 수지, 또는 테플론(Teflon®) 블렌드 수지 중 적어도 하나를 포함하는, 집적 회로 패키지.
  7. 제 1 항에 있어서,
    상기 직물은 직조 또는 비직조 섬유유리인, 집적 회로 패키지.
  8. 제 1 항에 있어서,
    상기 집적 회로 랜드는 무전해 도금과 양립 가능한 전이 금속 층을 가지며, 상기 층은 노출된 촉매 입자를 가지거나 또는 구리로 형성되는, 집적 회로 패키지.
  9. 집적 회로 패키지를 형성하는 방법으로서, 상기 방법은 전기 전도성 랜드와 촉매 라미네이트를 갖는 집적 회로상에서 작업하며, 상기 촉매 라미네이트는 제 1 표면 및 상기 제 1 표면과 마주하는 제 2 표면을 가지며, 각각의 상기 표면은 상기 촉매 라미네이트의 표면 아래에 배제 깊이를 갖는 촉매 입자의 감소된 밀도를 가지는, 집적 회로 패키지를 형성하는 방법에 있어서,
    집적 회로 랜드에 대응하는 위치에서 촉매 라미네이트 내에 개구를 형성하고, 이에 따라 상기 개구가 상기 촉매 라미네이트의 상기 촉매 입자를 노출시키게 되는, 개구를 형성하는 단계;
    상기 개구와, 또한 상기 제 2 표면상의 상기 연결 영역에 이르는 배제 깊이 아래의 깊이로 채널을 형성하는 단계;
    상기 채널과 상기 개구가 상기 랜드와 전기적으로 접촉할 때까지 무전해 도금 작업을 수행하는 단계
    를 포함하는 집적 회로 패키지를 형성하는 방법.
  10. 제 9 항에 있어서,
    상기 무전해 금속은 구리이고, 상기 촉매는 팔라듐인, 집적 회로 패키지를 형성하는 방법.
  11. 제 9 항에 있어서,
    상기 집적 회로 랜드는 구리로 형성되거나, 구리 또는 촉매 입자의 표면 증착을 갖는 니켈 플래시로 형성되는, 집적 회로 패키지를 형성하는 방법.
  12. 제 9 항에 있어서,
    상기 촉매 라미네이트는 무기 충진제와 혼합된 촉매 입자를 갖는, 집적 회로 패키지를 형성하는 방법.
  13. 제 9 항에 있어서,
    상기 촉매 라미네이트는 촉매 라미네이트의 표면 아래의 배제 깊이인 5 중량 % 내지 16 중량 % 범위의 촉매 입자의 농도를 갖는, 집적 회로 패키지를 형성하는 방법.
  14. 제 9 항에 있어서,
    상기 촉매 라미네이트는 5 % 내지 13 %의 범위의 활성 촉매 입자와 함께, 13 % 내지 18 % 범위의 상응하는 무기 충전제 입자를 갖는, 집적 회로 패키지를 형성하는 방법.
  15. 집적 회로 패키지로서,
    전기 전도성 랜드를 갖는 집적 회로 칩;
    집적 회로에 도포된 촉매 수지로서, 상기 촉매 수지는 촉매 입자와 혼합된 수지를 포함하는, 촉매 수지;
    상기 집적 회로 랜드로부터 상기 패키지 단자까지 상호접속 경로를 제공하도록 채널이 배치된, 복수의 디바이스 전기 부착부;
    를 포함하며,
    상기 촉매 수지는 상기 집적 회로에 경화되고, 상기 경화는 상기 촉매 수지의 표면이 상기 표면 아래의 배제 깊이에 대해 노출된 촉매 입자를 갖지 않도록 수행되며;
    상기 촉매 수지는 복수의 개구를 가지며, 상기 개구는 상기 집적 회로 랜드에 인접하여 위치되며;
    상기 채널 및 상기 개구는 무전해 구리 증착에 의해 도금된 후, 도전체를 형성하는, 집적 회로 패키지.
  16. 제 15 항에 있어서,
    상기 촉매 수지는 팔라듐(Pd), 백금(Pt), 로듐(Rh), 이리듐(Ir), 니켈(Ni), 금(Au), 은(Ag), 코발트(Co), 또는 구리(Cu), 또는 이들의 화합물 또는 염 중 적어도 하나를 포함하는, 집적 회로 패키지.
  17. 제 15 항에 있어서,
    상기 촉매 수지는 5 중량 % 내지 16 중량 % 범위의 촉매 입자를 포함하고, 상기 촉매 입자는 가장 긴 치수가 25μ보다 작은, 집적 회로 패키지.
  18. 집적 회로 패키지를 형성하기 위한 방법으로서, 상기 방법은 전도성 랜드를 갖는 집적 회로상에서 작업하며,
    상기 집적 회로의 표면에 촉매 라미네이트를 도포하는 단계로서, 상기 촉매 라미네이트는 배제 깊이 아래에 촉매 입자를 갖는, 도포 단계;
    상기 전도성 랜드에 인접한 라미네이트에 개구를 형성하는 단계;
    촉매 라미네이트 내에 디바이스 리드를 형성하는 단계;
    상기 집적 회로 랜드를 상기 디바이스 단자에 선택적으로 상호접속하는, 라미네이트 내에 채널을 형성하는 단계;
    상기 집적 회로 패키지를 무전해 도금함으로써, 상기 디바이스 단자와 상기 집적 회로 랜드를 접속시키는 단계
    를 포함하는, 집적 회로 패키지를 형성하는 방법.
  19. 제 18 항에 있어서,
    상기 촉매 라미네이트는 가장 긴 치수로 25μ 미만의 촉매 입자를 포함하고, 상기 촉매 입자는 5 중량 % 내지 16 중량 %의 범위에 있는, 집적 회로 패키지를 형성하는 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10573610B2 (en) * 2014-05-19 2020-02-25 Catlam, Llc Method for wafer level packaging
US9922951B1 (en) * 2016-11-12 2018-03-20 Sierra Circuits, Inc. Integrated circuit wafer integration with catalytic laminate or adhesive
ES2646237B2 (es) 2017-09-28 2018-07-27 Avanzare Innovacion Tecnologica S.L. Formulación para el mordentado de materiales poliméricos previo al recubrimiento de los mismos
US10290612B1 (en) * 2018-05-30 2019-05-14 Invensas Corporation Systems and methods for flash stacking
TWI792942B (zh) * 2022-03-11 2023-02-11 瑞昱半導體股份有限公司 積體電路封裝基板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936522A (ja) * 1995-07-14 1997-02-07 Fuji Kiko Denshi Kk プリント配線板における回路形成方法
JP2004146763A (ja) * 2001-12-27 2004-05-20 Mitsui Chemicals Inc 回路基板およびその製造方法
JP2015057812A (ja) * 2013-08-09 2015-03-26 太陽インキ製造株式会社 プリント配線基板の製造方法、それに用いられる積層体、積層フィルム、及び非硬化性樹脂組成物並びに前記製造方法により得られるプリント配線基板
US20150334825A1 (en) * 2014-05-19 2015-11-19 Kenneth S. Bahl Embedded traces

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3269891A (en) 1965-08-31 1966-08-30 American Cyanamid Co Fixing dry strength resin on fibers by alum in the presence of a buffer
US3546009A (en) 1967-01-03 1970-12-08 Kollmorgen Corp Metallization of insulating substrates
GB1164591A (en) * 1968-01-03 1969-09-17 Photocircuits Corp mprovements in Metallization of Insulating Substrates
CA939831A (en) * 1969-03-27 1974-01-08 Frederick W. Schneble (Jr.) Plated through hole printed circuit boards
US3907621A (en) * 1971-07-29 1975-09-23 Photocircuits Corp Method of sensitizing substrates for chemical metallization
US3925138A (en) 1973-11-27 1975-12-09 Formica Int Process for preparing an insulating substrate for use in printed circuits
US4001466A (en) 1973-11-27 1977-01-04 Formica International Limited Process for preparing printed circuits
US4287253A (en) 1975-04-08 1981-09-01 Photocircuits Division Of Kollmorgen Corp. Catalytic filler for electroless metallization of hole walls
US4167601A (en) 1976-11-15 1979-09-11 Western Electric Company, Inc. Method of depositing a stress-free electroless copper deposit
EP0003801B1 (en) * 1978-02-17 1982-06-09 E.I. Du Pont De Nemours And Company Use of photosensitive stratum to create through-hole connections in circuit boards
JPS5830760B2 (ja) 1980-10-09 1983-07-01 株式会社日立製作所 プリント回路板の製法
US4354895A (en) 1981-11-27 1982-10-19 International Business Machines Corporation Method for making laminated multilayer circuit boards
US4585502A (en) 1984-04-27 1986-04-29 Hitachi Condenser Co., Ltd. Process for producing printed circuit board
US4859571A (en) 1986-12-30 1989-08-22 E. I. Du Pont De Nemours And Company Embedded catalyst receptors for metallization of dielectrics
US5260170A (en) 1990-01-08 1993-11-09 Motorola, Inc. Dielectric layered sequentially processed circuit board
US5252195A (en) * 1990-08-20 1993-10-12 Mitsubishi Rayon Company Ltd. Process for producing a printed wiring board
US5162144A (en) 1991-08-01 1992-11-10 Motorola, Inc. Process for metallizing substrates using starved-reaction metal-oxide reduction
US5371654A (en) 1992-10-19 1994-12-06 International Business Machines Corporation Three dimensional high performance interconnection package
DE19731346C2 (de) 1997-06-06 2003-09-25 Lpkf Laser & Electronics Ag Leiterbahnstrukturen und ein Verfahren zu deren Herstellung
CN100521868C (zh) * 1999-10-26 2009-07-29 伊比登株式会社 多层印刷配线板及多层印刷配线板的制造方法
FR2812515B1 (fr) * 2000-07-27 2003-08-01 Kermel Procede de realisation d'une circuiterie comportant pistes, pastilles et microtraversees conductrices et utilisation de ce procede pour la realisation de circuits imprimes et de modules multicouches a haute densite d'integration
JP2002261186A (ja) * 2001-03-02 2002-09-13 Hitachi Chem Co Ltd 半導体搭載用基板とその製造方法とそれを用いた半導体パッケージ並びにその製造方法
US7334326B1 (en) 2001-06-19 2008-02-26 Amkor Technology, Inc. Method for making an integrated circuit substrate having embedded passive components
GB0212632D0 (en) 2002-05-31 2002-07-10 Shipley Co Llc Laser-activated dielectric material and method for using the same in an electroless deposition process
JP2005353837A (ja) * 2004-06-10 2005-12-22 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
JP4146826B2 (ja) 2004-09-14 2008-09-10 カシオマイクロニクス株式会社 配線基板及び半導体装置
TW200618705A (en) 2004-09-16 2006-06-01 Tdk Corp Multilayer substrate and manufacturing method thereof
US20060068173A1 (en) 2004-09-30 2006-03-30 Ebara Corporation Methods for forming and patterning of metallic films
US7752752B1 (en) 2007-01-09 2010-07-13 Amkor Technology, Inc. Method of fabricating an embedded circuit pattern
CN101687218A (zh) 2007-07-02 2010-03-31 3M创新有限公司 图案化基底的方法
US7632753B1 (en) 2007-10-04 2009-12-15 Amkor Technology, Inc. Wafer level package utilizing laser-activated dielectric material
KR100936078B1 (ko) 2007-11-12 2010-01-12 삼성전기주식회사 전기부재 및 이를 이용한 인쇄회로기판의 제조방법
US8246774B2 (en) 2007-12-27 2012-08-21 Alps Electric Co., Ltd. Resin bonding method by photoirradiation, method for producing resin article, resin article produced by the same method, method for producing microchip, and microchip produced by the same method
TWI384594B (zh) 2008-06-05 2013-02-01 Unimicron Technology Corp 內埋式線路結構的製程
TWI388122B (zh) 2009-04-20 2013-03-01 Unimicron Technology Corp 形成複合材料電路板結構的方法
TWI392425B (zh) 2009-08-25 2013-04-01 Unimicron Technology Corp 內埋式線路板及其製造方法
TWI423750B (zh) 2010-09-24 2014-01-11 Kuang Hong Prec Co Ltd 非導電性載體形成電路結構之製造方法
KR101215644B1 (ko) * 2010-12-01 2012-12-26 에스케이하이닉스 주식회사 반도체 칩, 반도체 패키지 및 반도체 칩 제조방법
GB2489042A (en) 2011-03-18 2012-09-19 Conductive Inkjet Technology Ltd Photo-patternable structure
US9105628B1 (en) * 2012-03-29 2015-08-11 Valery Dubin Through substrate via (TSuV) structures and method of making the same
CN102931098B (zh) * 2012-11-08 2015-06-03 南通富士通微电子股份有限公司 芯片封装方法
US9398703B2 (en) 2014-05-19 2016-07-19 Sierra Circuits, Inc. Via in a printed circuit board
US9706667B2 (en) 2014-05-19 2017-07-11 Sierra Circuits, Inc. Via in a printed circuit board
US10573610B2 (en) 2014-05-19 2020-02-25 Catlam, Llc Method for wafer level packaging
US9380700B2 (en) 2014-05-19 2016-06-28 Sierra Circuits, Inc. Method for forming traces of a printed circuit board
KR20190049736A (ko) * 2016-08-18 2019-05-09 씨에라 써킷스 인코포레이티드 트레이스 및 비아를 갖는 플라스마 에칭 촉매 라미네이트
US9706650B1 (en) * 2016-08-18 2017-07-11 Sierra Circuits, Inc. Catalytic laminate apparatus and method
US9922951B1 (en) * 2016-11-12 2018-03-20 Sierra Circuits, Inc. Integrated circuit wafer integration with catalytic laminate or adhesive
US10349520B2 (en) * 2017-06-28 2019-07-09 Catlam, Llc Multi-layer circuit board using interposer layer and conductive paste

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936522A (ja) * 1995-07-14 1997-02-07 Fuji Kiko Denshi Kk プリント配線板における回路形成方法
JP2004146763A (ja) * 2001-12-27 2004-05-20 Mitsui Chemicals Inc 回路基板およびその製造方法
JP2015057812A (ja) * 2013-08-09 2015-03-26 太陽インキ製造株式会社 プリント配線基板の製造方法、それに用いられる積層体、積層フィルム、及び非硬化性樹脂組成物並びに前記製造方法により得られるプリント配線基板
US20150334825A1 (en) * 2014-05-19 2015-11-19 Kenneth S. Bahl Embedded traces

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