KR20190061358A - 반도체 소자의 제조 방법 - Google Patents

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Abstract

반도체 소자의 제조 방법으로, 기판 상에 더미 게이트 구조물들을 형성한다. 상기 더미 게이트 구조물들의 측벽 상에 스페이서를 형성한다. 상기 스페이서들 사이를 채우도록 예비 제1 층간 절연 패턴을 형성한다. 상기 예비 제1 층간 절연 패턴의 상부를 제1 식각 공정을 통해 식각하여, 예비 제2 층간 절연 패턴을 형성한다. 상기 더미 게이트 구조물, 스페이서 및 상기 예비 제2 층간 절연 패턴 상에 이온을 주입한다. 상기 예비 제2 층간 절연 패턴의 상부를 제2 식각 공정을 통해 식각하여 평탄한 상부면을 갖는 층간 절연 패턴을 형성한다. 상기 스페이서들 사이를 채우도록 상기 층간 절연 패턴 상에 캡핑 패턴을 형성한다. 상기 캡핑 패턴은 상기 층간 절연 패턴을 보호할 수 있다.

Description

반도체 소자의 제조 방법{METHODS OF MANUFACTURING A SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 트랜지스터를 포함하는 반도체 소자의 제조 방법에 관한 것이다.
최근에는, 고성능의 핀 전계효과 트랜지스터를 포함하는 고집적화된 반도체 소자가 요구되고 있다.
본 발명의 과제는 고성능의 핀 전계효과 트랜지스터를 포함하는 반도체 소자의 제조 방법을 제공하는 것이다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 더미 게이트 구조물들을 형성한다. 상기 더미 게이트 구조물들의 측벽 상에 스페이서를 형성한다. 상기 스페이서들 사이를 채우도록 예비 제1 층간 절연 패턴을 형성한다. 상기 예비 제1 층간 절연 패턴의 상부를 제1 식각 공정을 통해 식각하여, 예비 제2 층간 절연 패턴을 형성한다. 상기 더미 게이트 구조물, 스페이서 및 상기 예비 제2 층간 절연 패턴 상에 이온을 주입한다. 상기 예비 제2 층간 절연 패턴의 상부를 제2 식각 공정을 통해 식각하여 평탄한 상부면을 갖는 층간 절연 패턴을 형성한다. 상기 스페이서들 사이를 채우도록 상기 층간 절연 패턴 상에 캡핑 패턴을 형성한다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 더미 게이트 구조물들을 형성한다. 상기 더미 게이트 구조물들 사이를 채우는 예비 제1 층간 절연 패턴을 형성한다. 상기 예비 제1 층간 절연 패턴의 상부를 식각하여, 라운드된 형상의 저면을 갖는 예비 리세스 및 그 하부에 예비 제2 층간 절연 패턴을 형성한다. 상기 더미 게이트 구조물 및 상기 예비 제2 층간 절연 패턴 상에 이온을 주입한다. 상기 예비 제2 층간 절연 패턴의 일부를 제2 식각 공정을 통해 식각하여, 평탄한 저면을 갖는 리세스 및 그 하부에 층간 절연 패턴을 형성한다. 상기 층간 절연 패턴 상에 캡핑 패턴을 형성한다. 그리고, 상기 더미 게이트 구조물들을 게이트 구조물들로 치환한다.
상기한 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법으로, 기판 상에 게이트 구조물들을 형성한다. 상기 게이트 구조물들 사이를 채우는 예비 층간 절연 패턴을 형성한다. 상기 게이트 구조물들 및 층간 절연 패턴 상에 콘택 형성 영역을 덮는 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로 이용하여 상기 예비 층간 절연 패턴의 상부의 일부를 식각하여 리세스 및 상기 리세스 하부에 층간 절연 패턴을 형성한다. 상기 층간 절연 패턴 상에 상기 리세스 내부를 채우는 캡핑 패턴을 형성한다. 상기 게이트 구조물, 층간 절연 패턴 및 캡핑 패턴 상에 이온을 주입한다. 그리고, 상기 이온 주입된 층간 절연 패턴을 식각하여 콘택홀을 형성한다.
예시적인 실시예들에 따르면, 우수한 전기적 특성을 갖는 핀 전계효과 트랜지스터를 포함하는 반도체 소자를 제조할 수 있다.
도 1 내지 도 15는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 18 내지 도 21은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 22 내지 도 29는 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
각 도면에서, 좌측도면은 게이트 구조물의 중심 부위를 제2 방향으로 절단한 단면도이고, 우측도면은 액티브 핀 부위를 제1 방향으로 절단한 단면도이다. 상기 제1 및 제2 방향은 기판 상면과 평행하면서, 서로 수직한 방향이다.
도 1 내지 도 15는 예시적인 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 기판(100)의 상부를 일부 식각하여 트렌치(102)를 형성한다. 상기 기판(100) 상에 상기 트렌치(102)가 형성됨에 따라, 상기 기판에는 액티브 핀들(105)이 형성될 수 있다. 상기 트렌치(102)의 하부를 채우는 소자 분리 패턴(104)을 형성한다. 상기 액티브 핀들(105) 및 소자 분리 패턴(104) 상에 예비 더미 게이트 구조물(114)을 형성한다. 상기 예비 더미 게이트 구조물(114)의 측벽 상에 스페이서(116)를 형성한다.
상기 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄과 같은 단결정 반도체 물질을 포함할 수 있다. 일부 실시예들에 따르면, 상기 기판(100)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 또는 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판일 수 있다.
예시적인 실시예들에 있어서, 상기 액티브 핀(105)은 상기 제1 방향으로 연장될 수 있으며, 상기 제2 방향을 따라 복수 개로 형성될 수 있다.
예시적인 실시예들에 있어서, 상기 소자 분리 패턴(104)을 형성하기 위하여, 상기 트렌치(102)를 충분히 채우는 소자 분리막을 기판(100) 상에 형성하고, 상기 기판(100) 상면이 노출될 때까지 상기 소자 분리막을 평탄화한다. 이 후, 상기 액티브 핀(105)의 상부 측벽이 노출되도록 상기 소자 분리막 상부를 제거한다. 상기 소자 분리막은 예를 들어, 실리콘 산화물과 같은 산화물을 포함하도록 형성될 수 있다.
상기 액티브 핀(105)은 상기 소자 분리 패턴(104)에 의해 측벽이 둘러싸인 하부 액티브 패턴(105b)과 상기 소자 분리 패턴(104) 위로 돌출된 상부 액티브 패턴(105a)을 포함할 수 있다. 상기 상부 액티브 패턴(105a)은 액티브 영역으로 제공될 수 있다. 상기 소자 분리 패턴(104)이 형성된 부위는 필드 영역으로 제공될 수 있다.
상기 예비 더미 게이트 구조물(114)은 더미 게이트 절연 패턴(108), 더미 게이트 패턴(110) 및 마스크 패턴(112)을 포함할 수 있다. 이하에서, 상기 더미 게이트 구조물(114)을 형성하는 방법을 구체적으로 설명한다.
상기 상부 액티브 패턴(105a) 표면 상에 더미 게이트 절연막을 형성한다. 상기 더미 게이트 절연막 상에, 상기 상부 액티브 패턴(105a) 사이의 갭을 완전하게 채우는 더미 게이트막을 형성한다. 상기 더미 게이트막의 상부면은 상기 상부 액티브 패턴(105a)의 상부면보다 높게 형성할 수 있다.
예시적인 실시예에서, 상기 더미 게이트 절연막은 실리콘 산화물을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 게이트 절연막은 열산화 공정을 통해 형성될 수 있다. 이 경우, 상기 더미 게이트 절연막은 노출된 상부 액티브 패턴(105a)의 표면 상에만 형성될 수 있다. 예시적인 실시예에서, 상기 더미 게이트 절연막은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다. 이 경우, 상기 더미 게이트 절연막은 상기 상부 액티브 패턴(105a) 및 소자 분리 패턴(104) 상에 컨포멀하게 형성될 수 있다.
예시적인 실시예에서, 상기 더미 게이트막은 폴리실리콘을 포함할 수 있다. 예시적인 실시예에서, 상기 더미 게이트막은 화학 기상 증착공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
상기 더미 게이트막 상에 마스크 패턴(112)을 형성하고, 상기 마스크 패턴(112)을 식각 마스크로 이용하여 상기 더미 게이트막 및 더미 게이트 절연막을 패터닝함으로써, 예비 더미 게이트 구조물(114)을 형성한다. 상기 마스크 패턴(112)은 예를들어 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다.
예시적인 실시예들에 있어서, 상기 예비 더미 게이트 구조물(114)은 상기 제2 방향으로 연장될 수 있으며, 상기 제1 방향을 따라 복수 개로 형성될 수 있다.
상기 예비 더미 게이트 구조물(114), 소자 분리 패턴(104) 및 상부 액티브 패턴(105a)의 표면 상에 스페이서막을 형성한다. 상기 스페이서막을 이방성 식각하여 상기 예비 더미 게이트 구조물(114)의 측벽 상에 상기 스페이서(116)를 형성한다. 상기 스페이서막은 실리콘 질화물 또는 실리콘 산 질화물을 포함할 수 있다. 예시적인 실시예에서, 상기 스페이서막은 원자층 적층법 또는 화학기상 증착법으로 형성할 수 있다.
도 2를 참조하면, 상기 스페이서(116) 사이의 액티브 핀(105)의 상부를 식각하여 제1 리세스(118)를 형성한다. 상기 제1 리세스(118) 내부에 소스/드레인 영역으로 제공되는 에피택시얼 패턴(120)을 형성한다.
구체적으로, 상기 예비 더미 게이트 구조물(114) 및 이의 측벽에 형성된 스페이서(116)를 식각 마스크로 사용하여 건식 식각 공정을 통해 액티브 핀(105)의 상부를 제거함으로써 제1 리세스(118)를 형성할 수 있다.
예시적인 실시예들에 있어서, 상기 제1 리세스(118)를 형성하는 식각 공정은 상기 스페이서(116)를 형성하기 위한 식각 공정과 인-시튜로 수행될 수 있다.
상기 에피택시얼 패턴(120)은 상기 제1 리세스(118) 저면에 위치하는 액티브 핀(105)의 표면을 시드로 사용하여 선택적 에피택시얼 성장(selective epitaxial growth: SEG) 공정을 수행함으로써 형성할 수 있다. 예시적인 실시예들에 있어서, 상기 제2 방향으로 나란하게 배치되는 복수의 에피택시얼 패턴들(120)은 측벽이 서로 접촉될 수 있다. 예시적인 실시예에서, 상기 에피택시얼 패턴(120)을 형성한 다음에, 소스/드레인 형성을 위한 불순물 이온 주입 공정 및 열처리 공정을 더 수행할 수 있다.
도 3을 참조하면, 상기 예비 더미 게이트 구조물(114), 스페이서(116) 및 에피택시얼 패턴(120) 및 소자 분리 패턴(104) 상에 예비 제1 층간 절연막(130)을 형성한다. 상기 예비 제1 층간 절연막(130)은 상기 예비 더미 게이트 구조물(114) 사이의 갭을 완전하게 채우면서 상기 예비 더미 게이트 구조물(114)의 상부를 덮도록 형성할 수 있다.
상기 예비 제1 층간 절연막(130)은 실리콘 산화물을 포함할 수 있다. 상기 예비 제1 층간 절연막(130)은 화학기상 증착공정, 스핀온 글라스(SOG) 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 4를 참조하면, 상기 예비 더미 게이트 구조물(114)에 포함된 더미 게이트 패턴(110)의 상면이 노출될 때까지 예비 제1 층간 절연막(130)을 평탄화한다. 따라서, 상기 더미 게이트 절연 패턴(108) 및 더미 게이트 패턴(110)이 적층되는 더미 게이트 구조물들(114a)이 형성되고, 상기 더미 게이트 구조물들(114a) 사이에는 예비 제1 층간 절연 패턴(130a)이 형성될 수 있다.
상기 평탄화 공정은 화학 기계적 연마(Chemical Mechanical Polishing: CMP) 공정 및/또는 에치 백(etch back) 공정을 포함할 수 있다. 상기 평탄화 공정에서, 상기 마스크 패턴(112)이 제거될 수 있다.
도 5를 참조하면, 상기 예비 제1 층간 절연 패턴(130a)의 상부의 일부를 제1 식각 공정을 통해 식각하여 저면이 라운드된 형상을 갖는 예비 제2 리세스(150)를 형성한다. 따라서, 상기 스페이서(116)와 인접하는 부위에서 상부면이 상대적으로 돌출되는 형상을 갖는 예비 제2 층간 절연 패턴(130b)이 형성될 수 있다.
예시적인 실시예에서, 상기 예비 제2 리세스(150)는 형성하고자하는 타겟의 제2 리세스의 깊이의 1/2 보다 더 깊게 형성될 수 있다. 예를들어, 상기 예비 제2 리세스(150)는 상기 제2 리세스의 타겟 깊이의 2/3 내지 9/10의 깊이를 가질 수 있다.
상기 제1 식각 공정에서, 실리콘 질화물을 포함하는 스페이서(116)는 거의 식각되지 않으면서, 상기 실리콘 산화물을 포함하는 상기 예비 제1 층간 절연 패턴(130a)이 선택적으로 식각될 수 있다. 즉, 상기 제1 식각 공정은 실리콘 산화물과 실리콘 질화물간의 식각 선택비가 높게 되도록 수행될 수 있다.
상기 제1 식각 공정을 통해 상기 예비 제1 층간 절연 패턴(130a)의 상부를 식각하면, 상기 스페이서(116)와 인접하는 예비 제1 층간 절연 패턴(130a)의 부위는 다른 부위에 비해 식각율이 더 낮을 수 있다. 따라서, 상기 예비 제2 리세스(150)의 저면은 평탄하지 않고, 상기 제1 방향으로 중심부가 더 깊은 형상을 가질 수 있다. 즉, 상기 예비 제2 층간 절연 패턴(130b)의 상부면은 상기 제1 방향의 중심부보다 상기 스페이서(116)와 인접하는 부위에서 더 높을 수 있다.
예시적인 실시예에서, 상기 예비 제2 리세스(150)는 플라즈마를 사용하지 않는 식각 공정을 통해 형성할 수 있다. 상기 예비 제2 리세스(150)를 형성하기 위한 식각 가스로는 HF 및 NH3를 사용할 수 있다.
상기 제1 식각 공정은 식각 반응 및 식각 반응 후 반응 부산물을 제거하기 위한 퍼지 공정 또는 후속 처리 공정을 포함할 수 있다.
예시적인 실시예에서, 상기 식각 반응 및 퍼지 공정은 동일한 챔버에서 진행될 수 있다. 이 경우, 식각 반응 및 퍼지 공정으로 이루어지는 싸이클을 반복하여 수행함으로써, 상기 예비 제1 층간 절연 패턴(130a)의 상부를 식각할 수 있다. 상기 식각 반응 및 퍼지 공정은 고온 및 고압에서 수행될 수 있다.
상기 제1 식각 공정에서, 챔버 압력, 상기 식각 가스의 유입 비율, 싸이클 수 및 공정 시간 등을 조절할 수 있다. 예시적인 실시예에서, 상기 챔버 압력은 1.8 내지 3Torr, HF 및 NH3의 가스 비율은 2 : 1 내지 20 :1, 사이클은 1 내지 10회, 공정 시간은 1 내지 10초로 진행할 수 있다.
일부 실시예에서, 상기 식각 반응 및 반응 부산물을 제거하기 위한 후속 처리 공정은 서로 다른 챔버에서 진행될 수 있다. 이 경우, 상기 식각 반응은 10℃ 내지 30℃의 상온 및 저압에서 진행할 수 있고, 상기 후속 처리 공정은 상기 식각 반응을 수행할 때 보다 더 높은 온도에서 수행될 수 있다.
도 6을 참조하면, 상기 더미 게이트 패턴(110), 스페이서(116) 및 상기 예비 제2 리세스(150) 상에 이온을 주입한다. 따라서, 상기 더미 게이트 패턴(110), 스페이서(116) 및 예비 제2 층간 절연 패턴(130b)의 상부 표면아래에는 이온 주입된 영역(151)이 형성될 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정에서 상기 이온은 상기 기판(100) 표면과 실질적으로 수직한 방향으로 주입되거나 또는 상기 기판(100) 표면에 대해 일정 경사를 갖도록 틸트하여 주입될 수 있다. 상기 이온이 실질적으로 수직한 방향으로 주입되는 경우, 상기 이온들은 상기 스페이서(116)의 측벽 상에는 거의 도핑되지 않고, 상기 예비 제2 층간 절연 패턴(130b)의 상부에 도핑될 수 있다.
상기 이온 주입은 상기 스페이서(116) 및/또는 예비 제2 층간 절연 패턴(130b)의 식각 특성을 변화시키기 위하여 수행될 수 있다. 예를들어, 상기 이온 주입된 영역의 스페이서(116)는 이온 주입되지 않은 스페이서(116)와 다른 식각 특성을 가질 수 있다. 또는, 상기 이온 주입된 예비 제2 층간 절연 패턴(130b)은 이온 주입되지 않은 예비 제2 층간 절연 패턴(130b)과 다른 식각 특성을 가질 수 있다.
예시적인 실시예에서, 상기 이온 주입에 사용되는 이온은 붕소, 실리콘, 비소, 인, 아르곤, 질소, 탄소, 산소, BF2, 불소, 수소, 핼륨, 게르마늄, 갈륨, 크립톤, 제논 등을 포함할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 복수의 도펀트를 사용하여 진행될 수 있다. 즉, 복수의 도펀트들을 순차적으로 이온 주입하거나 또는 복수의 도펀트들을 함께 이온 주입할 수 있다.
일 예로, 상기 붕소 이온을 주입하는 경우, 실리콘 산화물의 식각율은 감소되고, 실리콘 질화물의 식각율은 거의 변화가 없을 수 있다. 이와같이, 실리콘 산화물의 식각이 느려져서 실리콘 산화물과 실리콘 질화물 간의 식각 선택비가 감소될 수 있다. 따라서, 상기 예비 제2 층간 절연 패턴(130b)의 식각 두께를 정밀하게 조절할 수 있고 상기 예비 제2 층간 절연 패턴(130b)의 돌출된 부위를 더 빠르게 제거할 수 있다. 다른 예로, 상기 실리콘 이온을 주입하는 경우, 실리콘 산화물의 식각율은 거의 변화가 없고, 실리콘 질화물의 식각율이 증가될 수 있다. 따라서, 상기 실리콘 질화물로 형성된 스페이서와 인접하게 배치되는 상기 예비 제2 층간 절연 패턴(130b)의 식각율을 높힐 수 있다.
예시적인 실시예에서, 상기 이온 주입은 -100℃ 내지 600℃의 온도 하에서 수행할 수 있다. 또한, 상기 이온 주입 공정을 수행한 후에 어닐링 공정을 더 포함할 수 있다.
도 7을 참조하면, 상기 제2 예비 리세스(150) 저면의 일부를 제2 식각 공정에 의해 식각하여 실질적으로 평탄한 저면을 갖는 제2 리세스(150a)를 형성한다. 따라서, 평탄한 상부면을 갖는 제1 층간 절연 패턴(130c)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 식각 공정은 상기 스페이서(116)와 인접한 제2 예비 층간 절연 패턴(130b)은 상기 스페이서(116)와 인접하지 않는 예비 제2 층간 절연 패턴(130b)보다 더 빠르게 식각되도록 할 수 있다.
상기 제2 식각 공정에서 실리콘 산화물과 실리콘 질화물간의 식각 선택비는 상기 제1 식각 공정에서의 실리콘 산화물과 실리콘 질화물간의 식각 선택비보다 낮을 수 있다.
예시적인 실시예에서, 상기 제2 식각 공정은 상기 제1 식각 공정에 비해 상기 스페이서(116)의 식각율이 증가되거나 및/또는 예비 제2 층간 절연 패턴(130b)의 식각율이 감소되도록 할 수 있다.
상기 스페이서(116)의 식각율이 증가되면, 상기 스페이서(116)와 인접하는 예비 제2 층간 절연 패턴(130b)의 식각율이 다른 부위의 예비 제2 층간 절연 패턴(130b)의 식각율보다 높아져서 상기 제2 리세스(150a)의 저면이 평탄해질 수 있다. 상기 예비 제2 층간 절연 패턴(130b)의 식각율이 감소되면, 돌출된 부위의 예비 제2 층간 절연 패턴(130b)이 상대적으로 더 빠르게 식각될 수 있어서 상기 제2 리세스(150a)의 저면이 평탄해질 수 있다.
예시적인 실시예에서, 상기 제2 리세스(150a)는 플라즈마를 사용하지 않는 식각 공정을 통해 형성할 수 있다. 상기 제2 리세스(150a)를 형성하기 위한 식각 가스로는 HF 및 NH3를 사용할 수 있다.
예시적인 실시예에서, 상기 챔버 압력은 1.8 내지 3Torr, HF 및 NH3의 가스 비율은 2 : 1 내지 20 :1, 사이클은 1 내지 10회, 공정 시간은 1 내지 10초로 진행할 수 있다.
일부 실시예에서, 상기 제2 식각 공정은 이 전의 제1 식각 공정과 동일한 공정 조건으로 수행할 수 있다.
일부 실시예에서, 상기 제2 식각 공정은 이 전의 제1 식각 공정과 다른 공정 조건으로 수행할 수 있다. 예를들어, 이 전의 공정에서 상기 실리콘 또는 탄소 이온이 주입된 경우, 상기 HF/NH3의 가스 비율을 낮추고, 챔버 압력이 높여서 실리콘 산화물의 식각율을 감소시킬 수 있다.
상기 제2 식각 공정을 진행하는 경우, 상기 스페이서(116)의 상부가 일부 식각될 수 있고, 이로인해 상기 스페이서(116)의 높이가 다소 낮아질 수 있다.
도 8을 참조하면, 상기 더미 게이트 패턴(110), 스페이서(116) 및 상기 제1 층간 절연 패턴(130c) 상에, 상기 제2 리세스(150a)를 완전하게 채우도록 캡핑막을 형성한다. 다음에, 상기 더미 게이트 패턴(110) 및 스페이서(116)의 상부면이 노출되도록 상기 캡핑막을 평탄화함으로써, 상기 제2 리세스(150a) 내부에 예비 제1 캡핑 패턴(132a)을 형성한다.
상기 캡핑막은 실리콘 질화물을 포함할 수 있다. 상기 캡핑막은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
상기 제2 리세스(150a)의 저면이 평탄하기 때문에, 상기 예비 제1 캡핑 패턴(132a)은 평탄한 저면을 가질 수 있다. 즉, 상기 예비 제1 캡핑 패턴(132a)과 상기 스페이서(116)의 사이에 제1 층간 절연 패턴(130c)이 거의 개재되지 않을 수 있다. 예시적인 실시예에서, 상기 예비 제1 캡핑 패턴(132a)과 상기 스페이서(116)의 사이에 개재되는 제1 층간 절연 패턴(130c)의 수평 방향의 두께는 3nm 이하일 수 있다.
만일, 본 실시예와는 달리, 상기 제2 리세스가 평탄한 저면을 갖지 않고 라운드된 저면을 갖는 경우에는 상기 예비 제1 캡핑 패턴과 상기 스페이서의 사이에 돌출된 제1 층간 절연 패턴이 개재될 수 있다. 따라서, 상기 예비 제1 캡핑 패턴은 상기 스페이서 측벽 부위에서 매우 얇은 수직 방향의 두께를 가질 수 있다. 따라서, 후속 공정들을 수행할 때 상기 스페이서 측벽 상의 상기 예비 제1 캡핑 패턴이 모두 제거되어 하부의 제1 층간 절연 패턴이 노출될 수 있고, 이에따라 상기 노출된 제1 층간 절연 패턴이 과도하게 식각되는 문제가 발생될 수 있다.
그러나, 본 실시예에서, 상기 예비 제1 캡핑 패턴(132a)이 평탄한 저면을 가지므로, 상기 예비 제1 캡핑 패턴(132a)은 수직 두께가 얇아지는 부위 없이 각 부위에서 거의 동일한 수직 두께를 가진다. 따라서, 후속 공정을 수행할 때, 상기 예비 제1 캡핑 패턴(132a)에 의해 하부의 제1 층간 절연 패턴(130c)이 충분히 보호될 수 있다.
도 9를 참조하면, 상기 더미 게이트 패턴(110)을 제거하고, 그 하부의 더미 게이트 절연 패턴(108)을 제거한다. 따라서, 상기 액티브 핀(105)의 표면이 노출되는 개구부(135)를 형성할 수 있다. 상기 개구부(135)를 포함하는 구조는 게이트 구조물을 형성하기 위한 몰드로 제공될 수 있다. 상기 제거 공정은 등방성 식각 공정을 포함할 수 있다.
상기 개구부(135)를 형성하는 공정에서, 상기 스페이서(116) 및 예비 제1 캡핑 패턴(132a)의 상부도 일부 식각될 수 있다. 따라서, 상기 예비 제1 캡핑 패턴(132a)보다 낮은 높이를 갖는 예비 제2 캡핑 패턴(132b)이 형성될 수 있다.
상기 예비 제2 캡핑 패턴(132b)은 상기 제1 층간 절연 패턴(130c)의 상부면을 완전하게 덮어서 상기 제1 층간 절연 패턴(130c)이 노출되는 부위가 없을 수 있다. 그러므로, 상기 더미 게이트 절연 패턴(108)을 제거하는 공정에서, 상기 예비 제2 캡핑 패턴(132b)은 상기 제1 층간 절연 패턴(130c)을 보호하므로 상기 제1 층간 절연 패턴(130c)이 제거되거나 손상되지 않을 수 있다.
만일, 본 실시예와 달리, 상기 예비 제1 캡핑 패턴의 저면이 평탄하지 않는 경우, 상기 개구부를 형성하는 공정에서 상기 예비 제2 캡핑 패턴의 일부분이 제거되어 상기 제1 층간 절연 패턴이 일부 노출될 수 있다. 그런데, 상기 더미 게이트 절연막 및 제1 층간 절연 패턴은 실리콘 산화물로 형성되기 때문에, 상기 더미 게이트 절연막이 제거될 때 상기 노출된 제1 층간 절연 패턴이 과도하게 식각될 수 있다. 따라서, 상기 제1 층간 절연 패턴의 상부면에 깊은 홈(dent)이 생길 수 있다.
도 10을 참조하면, 상기 개구부(135) 내부에 예비 게이트 구조물(137)을 형성할 수 있다.
구체적으로, 상기 개구부(135)에 의해 노출된 액티브 핀(105) 상면에 대한 열산화 공정을 수행하여 계면막(도시안됨)을 형성할 수 있다. 상기 계면막, 소자 분리 패턴(104), 스페이서(116) 및 예비 제2 캡핑 패턴(132b) 상에 컨포멀하게 게이트 절연막을 형성한다. 상기 게이트 절연막 상에 상기 개구부(135)를 완전하게 채우도록 게이트 전극막을 형성한다. 이 후, 상기 예비 제2 캡핑 패턴(132b)의 상부면이 노출되도록 평탄화할 수 있다. 상기 공정을 통해, 예비 게이트 절연 패턴(134) 및 예비 게이트 전극(136)이 적층되는 예비 게이트 구조물(137)을 형성할 수 있다.
상기 게이트 절연막은 실리콘 질화물보다 높은 유전율을 갖는 금속 산화물을 포함할 수 있다. 상기 게이트 절연막은 예를 들어, 하프늄 산화물(HfO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2) 등을 포함할 수 있다. 상기 게이트 절연막은 화학 기상 증착(CVD) 공정 또는 원자층 증착(ALD) 공정에 의해 형성될 수 있다
상기 게이트 전극막은 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu), 탄탈륨(Ta), 티타늄(Ti) 등의 금속 또는 이의 질화물을 포함하도록 형성될 수 있다. 상기 게이트 전극막은 화학 기상 증착(CVD) 공정, 원자층 증착(ALD) 공정, 물리 기상 증착(PVD) 공정 등을 통해 형성될 수 있다.
도 11을 참조하면, 상기 개구부(135)의 상부에 위치하는 상기 예비 게이트 절연 패턴(134) 및 예비 게이트 전극(136)을 일부 식각하여 제3 리세스(138)를 형성한다. 따라서, 상기 개구부(135)의 하부에는 게이트 절연 패턴(134a) 및 게이트 전극(136a)이 형성될 수 있다.
상기 식각 공정에서, 상기 스페이서(116) 및 예비 제2 캡핑 패턴(132b)의 상부도 일부 식각될 수 있다. 따라서, 상기 예비 제2 캡핑 패턴 보다 낮은 높이를 갖는 제1 캡핑 패턴(132c)이 형성될 수 있다.
상기 제1 캡핑 패턴(132c)은 상기 제1 층간 절연 패턴(130c)을 완전하게 덮어서 상기 제1 층간 절연 패턴(130c)이 노출되는 부위가 없을 수 있다. 또한, 상기 제1 층간 졀연 패턴(130c)의 상부에 홈이 형성되지 않을 수 있다. 즉, 상기 게이트 절연 패턴(134a) 및 게이트 전극(136a)이 형성되는 동안, 상기 제1 캡핑 패턴(132c)은 상기 제1 층간 절연 패턴(130c)을 보호할 수 있다.
도 12를 참조하면, 상기 게이트 절연 패턴(134a), 게이트 전극(136a), 스페이서(116) 및 제1 캡핑 패턴(132c) 상에 상기 제3 리세스(138)를 채우는 하드 마스크막을 형성한다. 이 후, 상기 제1 층간 절연 패턴(130c)의 상부면이 노출되도록 상기 하드 마스크막을 평탄화하여 제1 하드 마스크(140)를 각각 형성한다. 상기 평탄화 공정을 통해, 상기 제1 캡핑 패턴(132c)이 완전하게 제거될 수 있다.
따라서, 상기 개구부(135) 내부에 게이트 절연 패턴(134a), 게이트 전극(136a) 및 제1 하드 마스크(140)가 적층되는 게이트 구조물(142)을 형성할 수 있다.
예시적인 실시예에서, 상기 하드 마스크막은 실리콘 질화물을 포함할 수 있다. 상기 하드 마스크막은 화학 기상 증착법 또는 원자층 적층법을 통해 형성할 수 있다.
만일, 본 실시예와는 달리, 상기 제1 층간 절연 패턴의 상부면에 홈이 형성된 경우, 상기 연마 공정을 수행한 이 후에 상기 홈 내부에 하드 마스크막이 남아있게 될 수 있다.
그러나, 본 실시예의 경우, 상기 제1 층간 절연 패턴(130c)의 상부면에 홈이 형성되어 있지 않기 때문에, 상기 연마 공정을 수행한 이 후에 상기 제1 층간 절연 패턴(130c) 상에는 상기 하드 마스크막이 남아있지 않을 수 있다.
도 13을 참조하면, 상기 제1 층간 절연 패턴(130c) 및 제1 하드 마스크(140) 상에 식각 마스크 패턴(144)을 형성한다. 상기 식각 마스크 패턴(144)을 이용하여 상기 에피택시얼 패턴(120)의 상부가 노출되도록 상기 제1 층간 절연 패턴(130c)을 식각한다. 따라서, 상기 게이트 구조물들(142) 사이에는 콘택홀들(146)이 각각 형성될 수 있다.
상기 식각 마스크 패턴(144)은 콘택홀이 형성되기 위한 제1 층간 절연 패턴(130c) 부위를 노출하는 개구부를 포함할 수 있다. 이 때, 상기 개구부 내에는 상기 게이트 구조물들(142)도 함께 노출될 수 있다.
상기 식각 공정에서, 상기 스페이서들(116) 사이에 형성된 제1 층간 절연 패턴(130c)을 선택적으로 식각할 수 있다. 그러나, 상기 식각 공정을 수행할 때, 상기 실리콘 질화물로 형성되는 제1 하드 마스크(140) 및 스페이서(116)의 상부도 일부 식각될 수 있다. 따라서, 상기 콘택홀(146)의 상부폭은 하부폭보다 더 넓을 수 있다. 상기 콘택홀(146)에서 상대적을 넓은 폭을 갖는 부위는 상기 게이트 전극(136a)의 상부면보다 높게 위치할 수 있다.
상기 식각 공정을 수행할 때, 상기 제1 층간 절연 패턴(130c) 상에 하드 마스크막이 남아있는 경우 상기 하드 마스크막 아래에 형성된 제1 층간 절연 패턴(130c)은 식각되지 않는다. 따라서, 상기 콘택홀이 상기 에피택시얼 패턴의 표면을 노출하지 못하는 콘택 낫 오픈 불량이 발생될 수 있다.
그러나, 본 실시예에 의하면, 상기 제1 층간 절연 패턴(130c) 상에는 하드 마스크막이 남아있지 않기 때문에, 상기 콘택 낫 오픈 불량이 감소될 수 있다.
이 후, 상기 식각 마스크(144)를 제거할 수 있다.
도 14를 참조하면, 상기 콘택홀(146) 내부를 완전히 채우면서 상기 제1 하드 마스크(140), 스페이서(116) 및 제1 층간 절연 패턴(130c) 상에 도전막(148)을 형성한다.
예시적인 실시예에서, 상기 도전막(148)은 텅스텐, 구리, 알루미늄 등과 같은 금속을 포함할 수 있다. 상기 도전막(148)은 원자층 적층법, 화학 기상 증착법, 물리 기상 증착법 등으로 형성할 수 있다.
도 15를 참조하면, 상기 제1 하드 마스크(140)의 상부면이 노출되도록 상기 도전막(148)을 평탄화함으로써 상기 콘택홀(146) 내부에 콘택 플러그(148a)를 형성한다. 상기 공정들을 수행함으로써, 핀 전계 효과 트랜지스터를 형성할 수 있다.
설명한 것과 같이, 상기 제2 리세스(150a)가 평탄한 저면을 가짐에 따라 상기 제1 캡핑 패턴(132c)의 저면이 평탄할 수 있다. 따라서, 상기 게이트 구조물(142)을 형성하는 공정들을 수행하는 동안, 상기 제1 캡핑 패턴(132c)이 남아있게 되어 하부의 제1 층간 절연 패턴(130c)을 보호할 수 있다. 또한, 이 후에 상기 제1 층간 절연 패턴(130c)을 식각하여 콘택 플러그를 형성할 때 콘택 낫 오픈 불량이 감소될 수 있다.
또한, 상기 게이트 구조물(142)을 형성하는 공정들을 수행하는 동안 상기 제1 층간 절연 패턴(130c)이 거의 소모되지 않기 때문에, 이 전에 형성되는 더미 게이트 구조물(114a)의 높이를 감소시킬 수 있다. 따라서, 상기 콘택홀(146)을 형성하기 위하여 식각되어야 하는 제1 층간 절연 패턴(130c)의 높이가 감소될 수 있고, 이에 따라 상기 콘택 플러그(148a)를 형성하기 위한 평탄화 공정에서 상기 도전막(148)의 연마 두께가 감소될 수 있다.
도 16 및 도 17은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 반도체 소자 제조 방법은 제2 리세스를 형성하기 위한 공정들을 제외하고는 도 1 내지 도 15를 참조로 설명한 제조 공정들과 실질적으로 동일하다.
먼저, 도 1 내지 도 5를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 도 5에 도시된 것과 같이, 상기 더미 게이트 구조물(114a) 상의 스페이서들(116) 사이에 저면이 라운드된 형상을 갖는 예비 제2 층간 절연 패턴(130b)을 형성한다.
도 16을 참조하면, 상기 더미 게이트 패턴(110) 및 스페이서(116) 상에 이온을 주입한다. 따라서, 상기 더미 게이트 패턴(110) 및 스페이서(116)의 표면에는 이온 주입된 영역(151)을 포함할 수 있다.
예시적인 실시예에서, 상기 이온들은 상기 스페이서(116) 측벽 상에 대부분 도핑되고, 상기 예비 제2 층간 절연 패턴(130b) 상에는 거의 도핑되지 않도록 할 수 있다. 예시적인 실시예에서, 이온 주입 공정은 상기 이온을 상기 기판(100) 표면과 각도를 가지도록 틸트하여 주입할 수 있다. 상기 이온 주입되는 각도는 -45도 내지 45도일 수 있다.
상기 이온 주입은 상기 스페이서(116)의 식각 특성을 변화시키기 위하여 수행될 수 있다. 예를들어, 상기 이온 주입된 영역의 스페이서(116)는 이온 주입되지 않은 스페이서(116)와 다른 식각 특성을 가질 수 있다.
예시적인 실시예에서, 상기 이온 주입에 사용되는 이온의 종류 및 이온 주입 공정의 온도 등은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 복수의 도펀트를 사용하여 진행될 수 있다. 즉, 복수의 도펀트들을 순차적으로 이온 주입하거나 또는 복수의 도펀트들을 함께 이온 주입할 수 있다.
또한, 상기 이온 주입 공정을 수행한 후에 어닐링 공정을 더 포함할 수 있다.
도 17을 참조하면, 상기 예비 제2 리세스(150) 저면의 일부를 제2 식각 공정을 통해 식각하여 실질적으로 평탄한 저면을 갖는 제2 리세스(150a)를 형성한다. 따라서, 평탄한 상부면을 갖는 제1 층간 절연 패턴(130c)을 형성할 수 있다.
예시적인 실시예에서, 상기 제2 식각 공정은 스페이서(116)와 인접하는 예비 제2 층간 절연 패턴(130b)은 상기 스페이서(116)와 인접하지 않는 부위의 예비 제2 층간 절연 패턴(130b)에 비해 더 빠르게 식각되도록 할 수 있다. 따라서, 상기 제2 리세스(150a)의 저면이 실질적으로 평탄하게 될 수 있다.
상기 제2 식각 공정에서 실리콘 산화물과 실리콘 질화물간의 식각 선택비는 상기 제1 식각 공정에서의 실리콘 산화물과 실리콘 질화물간의 식각 선택비보다 낮을 수 있다.
예시적인 실시예에서, 상기 제2 식각 공정은 이전에 수행한 제1 식각 공정에 비해 상기 스페이서의 식각율이 증가되거나 및/또는 예비 제2 층간 절연막의 식각율이 감소되도록 공정 조건을 조절할 수 있다. 일부 실시예에서, 상기 제2 식각 공정은 상기 제1 식각 공정과 동일한 공정 조건으로 수행될 수도 있다.
이 후, 도 8 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정들을 수행한다. 따라서, 핀 전계 효과 트랜지스터를 형성할 수 있다.
도 18 내지 도 21은 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
상기 반도체 소자 제조 방법은 제2 리세스를 형성하기 위한 공정들을 제외하고는 도 1 내지 도 15를 참조로 설명한 제조 공정들과 실질적으로 동일하다.
먼저 도 1 내지 도 4를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 도 4에 도시된 것과 같이, 상기 더미 게이트 구조물(114a) 상의 스페이서들(116) 사이를 채우는 상기 예비 제1 층간 절연 패턴(130a)을 형성한다.
도 18을 참조하면, 상기 예비 제1 층간 절연 패턴(130a)의 상부를 일부 식각하여 저면이 라운드된 형상을 갖는 예비 제2 리세스(152)를 형성한다. 따라서, 상기 스페이서(116)와 인접한 부위가 돌출되는 예비 제2 층간 절연 패턴(131a)을 형성할 수 있다.
예시적인 실시예에서, 상기 예비 제2 리세스(152)는 최종 타겟의 제2 리세스의 깊이의 1/2 보다 더 얕게 형성될 수 있다. 예를들어, 상기 예비 제2 리세스는 1/3 내지 1/2의 깊이를 가질 수 있다. 상기 식각 공정은 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다.
계속하여, 상기 더미 게이트 패턴(110), 스페이서(116) 및 상기 예비 제2 리세스(152) 상에 이온을 주입한다. 따라서, 상기 더미 게이트 패턴(110), 스페이서(116) 및 예비 제2 층간 절연 패턴(131a)의 상부 표면에 이온 주입된 영역(151a)을 형성할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
일부 실시예에서, 상기 이온 주입 공정은 도 16을 참조로 설명한 것과 실질적으로 동일한 공정으로 수행할 수도 있다. 이 경우, 상기 더미 게이트 패턴(110)의 상부면 및 스페이서(116)의 노출된 측벽 부위에만 이온 주입된 영역이 형성될 수 있다.
도 19를 참조하면, 상기 예비 제2 리세스(152) 저면을 일부를 식각하여 실질적으로 평탄한 저면을 갖는 예비 제3 리세스(152a)를 형성한다. 따라서, 평탄한 상부면을 갖는 예비 제3 층간 절연 패턴(131b)을 형성할 수 있다.
예시적인 실시예에서, 상기 식각 공정은 도 7을 참조로 설명한 것과 실질적으로 동일할 수 있다.
도 20을 참조하면, 상기 예비 제3 층간 절연 패턴(131b)의 상부를 일부 식각하여 저면이 라운드된 형상을 갖는 예비 제4 리세스(152b)를 형성한다. 따라서, 상기 스페이서(116)와 인접한 부위가 돌출되는 예비 제4 층간 절연 패턴(131c)을 형성할 수 있다.
예시적인 실시예에서, 상기 예비 제4 리세스(152b)는 최종 타겟의 제2 리세스의 깊이의 1/2보다 더 깊게 형성될 수 있다. 예를들어, 상기 예비 제4 리세스(152b)는 2/3 내지 9/10의 깊이를 가질 수 있다. 상기 식각 공정은 도 5를 참조로 설명한 것과 실질적으로 동일할 수 있다.
계속하여, 상기 더미 게이트 패턴(110), 스페이서(116) 및 상기 예비 제4 리세스(152b) 상에 이온을 주입한다. 따라서, 상기 더미 게이트 패턴(110), 스페이서(116) 및 예비 제3 층간 절연 패턴(131b)의 상부 표면에 이온 주입된 영역(151a)을 형성할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
일부 실시예에서, 상기 이온 주입 공정은 도 16을 참조로 설명한 것과 실질적으로 동일한 공정으로 수행할 수도 있다.
도 21을 참조하면, 상기 예비 제4 리세스(152b) 저면을 일부를 식각하여 실질적으로 평탄한 저면을 갖는 제2 리세스(150a)를 형성한다. 따라서, 평탄한 상부면을 갖는 제1 층간 절연 패턴(130c)을 형성할 수 있다.
예시적인 실시예에서, 상기 식각 공정은 도 7을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 예비 리세스 형성을 위한 식각 공정, 이온 주입 공정 및 평탄한 저면을 갖는 리세스 형성을 위한 식각 공정을 복수회만큼 반복하여 수행하여, 상기 제2 리세스(150a)를 형성할 수 있다.
이 후, 도 8 내지 도 15를 참조로 설명한 것과 실질적으로 동일한 공정들을 수행한다. 따라서, 핀 전계 효과 트랜지스터를 형성할 수 있다.
도 22 내지 도 29는 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
먼저, 기판(100) 상에 게이트 구조물들(142), 상기 게이트 구조물들 측벽 상에 스페이서(116), 상기 스페이서(116) 사이를 채우는 제1 층간 절연 패턴(130c)을 형성한다.
예시적인 실시예에서, 상기 게이트 구조물들(142), 스페이서(116) 및 제1 층간 절연 패턴(130c)은 도 1 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 형성할 수 있다. 일부 실시예에서, 상기 게이트 구조물들(142), 스페이서(116) 및 제1 층간 절연 패턴(130c)은 도 16 및 도 17을 참조로 설명한 공정을 수행하여 형성하거나, 또는 도 18 내지 21을 참조로 설명한 공정을 수행하여 형성할 수 있다.
도 22 및 도 23을 참조하면, 상기 게이트 구조물들(142), 스페이서(116) 및 제1 층간 절연 패턴(130c) 상에 식각 마스크 패턴(160)을 형성한다. 상기 식각 마스크 패턴(160)을 이용하여 상기 제1 층간 절연 패턴(130c)의 일부를 식각하여, 상기 기판(100) 상에 절연 패턴(161)을 형성한다. 상기 절연 패턴(161) 상에는 예비 개구부(162)가 형성될 수 있다.
예시적인 실시예에서, 상기 식각 마스크 패턴(160)은 콘택홀이 형성되지 않을 부위의 제1 층간 절연 패턴(130c)을 노출하고 상기 콘택홀이 형성될 부위의 제1 층간 절연 패턴(130c)을 덮는 형상을 가질 수 있다.
상기 식각 공정을 수행할 때, 상기 식각 마스크 패턴(160)에 의해 노출된 제1 하드 마스크(140) 및 스페이서(116)도 일부 식각될 수 있다.
상기 식각 공정을 수행하고 난 후, 상기 식각 마스크 패턴(160)을 제거할 수 있다.
도 24를 참조하면, 상기 예비 개구부(162) 내부를 채우면서, 상기 제1 층간 절연 패턴(130c) 및 제1 하드 마스크(140) 상에 캡핑막(164)을 형성한다.
예시적인 실시예에서, 상기 캡핑막(164)은 실리콘 질화물을 포함할 수 있다. 상기 캡핑막(164)은 화학 기상 증착 공정 또는 원자층 적층 공정을 통해 형성할 수 있다.
도 25를 참조하면, 상기 제1 층간 절연 패턴(130c)의 상부면이 노출되도록 상기 캡핑막(164)을 평탄화함으로써, 제2 캡핑 패턴(164a)을 형성한다.
따라서, 상기 콘택홀이 형성되지 않을 부위에는 상기 절연 패턴(161) 및 제2 캡핑 패턴(164a)이 적층될 수 있다. 또한, 후속 공정에서 콘택홀이 형성되어야 할 영역에는 상기 제1 층간 절연 패턴(130c)이 남아 있을 수 있다.
도 26을 참조하면, 상기 제1 층간 절연 패턴(130c) 및 제2 캡핑 패턴(164a) 상에 이온을 주입한다. 따라서, 상기 제1 층간 절연 패턴(130c) 및 제2 캡핑 패턴(164a)의 상부 표면에는 이온 주입된 영역을 포함할 수 있다.
상기 이온 주입 공정은 상기 제1 층간 절연 패턴(130c) 및/또는 제2 캡핑 패턴(164a)의 식각 특성을 변화시키기 위하여 수행될 수 있다. 예시적인 실시예에서, 상기 이온 주입에 의해 실리콘 산화물과 실리콘 질화물 간의 식각 선택비가 증가되어, 후속 공정에서 상기 제1 층간 절연 패턴(130c)을 선택적으로 식각할 수 있다.
또한, 상기 이온 주입 공정은 상기 제2 캡핑 패턴(164a) 내에 발생될 수 있는 시임(seam)을 제거하기 위하여 수행될 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정에서, 상기 이온은 상기 기판(100) 표면과 수직한 방향으로 주입할 수 있다. 일부 실시예에서, 상기 이온은 상기 기판 표면에 대해 틸트된 방향으로 주입할 수 있다. 이 때, 상기 이온 주입되는 각도는 예를들어, -45도 내지 45도일 수 있다.
예시적인 실시예에서, 상기 이온 주입에 사용되는 이온의 종류 및 이온 주입 공정의 온도 등은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 복수의 도펀트를 사용하여 진행될 수 있다. 즉, 복수의 도펀트들을 순차적으로 이온 주입하거나 또는 복수의 도펀트들을 함께 이온 주입할 수 있다.
또한, 상기 이온 주입 공정을 수행한 후에 어닐링 공정을 더 포함할 수 있다.
도 27을 참조하면, 상기 제1 층간 절연 패턴(130c)의 일부를 식각하여 예비 제1 콘택홀(166)을 형성한다. 상기 예비 제1 콘택홀(166)의 저면에는 상기 제1 층간 절연 패턴(130c)이 일부 남아있을 수 있다.
상기 제2 캡핑 패턴(164a) 내에는 시임이 포함되지 않을 수 있다. 또한, 상기 식각 공정에서 상기 제2 캡핑 패턴(164a)이 거의 식각되지 않을 수 있다. 그러므로, 상기 식각 공정을 수행할 때, 시임에 의해 상기 제2 캡핑 패턴(164a)이 과도하게 소모됨으로써 발생되는 불량이 감소될 수 있다.
도 28을 참조하면, 상기 예비 제1 콘택홀(166)의 저면에 남아있는 상기 제1 층간 절연 패턴(130c)을 식각하여 제1 콘택홀(166a)을 형성한다. 상기 제1 콘택홀(166a)의 저면에는 상기 에피택시얼 패턴(120)의 표면이 노출될 수 있다.
도 29를 참조하면, 상기 제1 콘택홀(166a) 내부에 콘택 플러그(170)를 형성할 수 있다. 상기 콘택 플러그(170)를 형성하는 공정은 도 13을 참조로 설명한 것과 실질적으로 동일할 수 있다. 상기 공정들을 수행함으로써, 핀 전계 효과 트랜지스터를 형성할 수 있다.
도 30 내지 도 32는 예시적인 실시예들에 따른 반도체 소자의 제조 방법의 단계들을 설명하기 위한 단면도들이다.
먼저, 기판(100) 상에 게이트 구조물들(142), 상기 게이트 구조물들 측벽 상에 스페이서(116), 상기 스페이서(116) 사이를 채우는 제1 층간 절연 패턴(130c)을 형성한다.
예시적인 실시예에서, 상기 게이트 구조물들(142), 스페이서(116) 및 제1 층간 절연 패턴(130c)은 도 1 내지 도 12를 참조로 설명한 공정들과 실질적으로 동일하거나 유사한 공정을 수행하여 형성할 수 있다. 일부 실시예에서, 상기 게이트 구조물들(142), 스페이서(116) 및 제1 층간 절연 패턴(130c)은 도 16 및 도 17을 참조로 설명한 공정을 수행하여 형성하거나, 또는 도 18 내지 21을 참조로 설명한 공정을 수행하여 형성할 수 있다.
이 후, 도 22 내지 25를 참조로 설명한 공정들을 수행함으로써, 콘택홀이 형성되지 않을 부위 상에 절연 패턴(161) 및 제2 캡핑 패턴(164a)이 적층될 수 있다.
도 30을 참조하면, 상기 제1 층간 절연 패턴(130c)의 일부를 선택적으로 식각하여 예비 제1 콘택홀(166)을 형성한다. 상기 예비 제1 콘택홀(166)의 저면에는 상기 제1 층간 절연 패턴(130c)이 일부 남아있을 수 있다.
상기 예비 제1 콘택홀(166)의 측벽 상에는 스페이서가 노출될 수 있다.
도 31을 참조하면, 상기 제1 층간 절연 패턴(130c), 제1 하드 마스크(140), 제2 캡핑 패턴(164a) 및 예비 제1 콘택홀(166) 측벽에 노출되는 스페이서(116) 상에 이온을 주입한다.
예시적인 실시예에서, 상기 이온은 상기 기판(100) 표면에 대해 틸트된 방향으로 주입할 수 있다. 이 때, 상기 이온 주입되는 각도는 예를들어, -45도 내지 45도일 수 있다.
예시적인 실시예에서, 상기 이온들은 상기 예비 제1 콘택홀(166)의 내부에 노출된 상기 스페이서(116)의 측벽 상에 도핑되고, 상기 제1 층간 절연 패턴(130c) 상에는 거의 도핑되지 않도록 할 수 있다. 이 경우, 상기 이온 주입은 상기 스페이서(116) 및 제1 하드 마스크(140)의 식각 특성을 변화시키기 위하여 수행될 수 있다. 예를들어, 상기 이온 주입된 영역의 스페이서(116)는 이온 주입되지 않은 스페이서(116)와 다른 식각 특성을 가질 수 있다.
일부 실시예에서, 상기 이온 주입 공정에서, 상기 이온은 상기 기판(100) 표면과 수직한 방향으로 주입할 수도 있다. 이 경우, 상기 이온 주입 영역은 상기 제1 층간 절연 패턴(130c) 및 제1 하드 마스크(140) 상에 형성될 수 있다.
예시적인 실시예에서, 상기 이온 주입에 사용되는 이온의 종류 및 이온 주입 공정의 온도 등은 도 6을 참조로 설명한 것과 실질적으로 동일할 수 있다.
예시적인 실시예에서, 상기 이온 주입 공정은 복수의 도펀트를 사용하여 진행될 수 있다. 즉, 복수의 도펀트들을 순차적으로 이온 주입하거나 또는 복수의 도펀트들을 함께 이온 주입할 수 있다.
또한, 상기 이온 주입 공정을 수행한 후에 어닐링 공정을 더 포함할 수 있다.
도 32를 참조하면, 상기 예비 제1 콘택홀(166)의 저면에 남아있는 상기 제1 층간 절연 패턴(130c)을 식각하여 제1 콘택홀(166a)을 형성한다. 상기 제1 콘택홀(166a)의 저면에는 상기 에피택시얼 패턴(120)의 표면이 노출될 수 있다.
상기 제1 콘택홀(166a)을 형성하기 위한 식각 공정에서, 상기 제2 캡핑 패턴이 거의 식각되지 않을 수 있다. 그러므로, 상기 식각 공정을 수행할 때, 상기 제2 캡핑 패턴이 소모됨으로써 발생되는 불량이 감소될 수 있다.
이 후, 도 13을 참조로 설명한 공정을 동일하게 수행함으로써, 상기 제1 콘택홀(166a) 내부에 콘택 플러그를 형성할 수 있다.
설명한 것과 같이, 본 발명의 일 실시예에 따른 반도체 소자들은 트랜지스터를 포함하는 메모리 소자, 로직 소자 등에 적용될 수 있다.
상술한 바와 같이 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 105 : 액티브 핀
114a : 더미 게이트 구조물 116 : 스페이서
120 : 에피택시얼 패턴 130c : 제1 층간 절연 패턴
150 : 예비 제2 리세스 150a : 제2 리세스
132c : 제1 캡핑 패턴 142 : 게이트 구조물
146 :　콘택홀 148a : 콘택 플러그
161 : 절연 패턴 164a :　제2 캡핑 패턴

Claims (10)

  1. 기판 상에 더미 게이트 구조물들을 형성하고;
    상기 더미 게이트 구조물들의 측벽 상에 스페이서를 형성하고;
    상기 스페이서들 사이를 채우도록 예비 제1 층간 절연 패턴을 형성하고;
    상기 예비 제1 층간 절연 패턴의 상부를 제1 식각 공정을 통해 식각하여, 예비 제2 층간 절연 패턴을 형성하고;
    상기 더미 게이트 구조물, 스페이서 및 상기 예비 제2 층간 절연 패턴 상에 이온을 주입하고;
    상기 예비 제2 층간 절연 패턴의 상부를 제2 식각 공정을 통해 식각하여 평탄한 상부면을 갖는 층간 절연 패턴을 형성하고; 그리고,
    상기 스페이서들 사이를 채우도록 상기 층간 절연 패턴 상에 캡핑 패턴을 형성하는 것을 포함하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 상기 예비 제2 층간 절연 패턴은 상기 스페이서와 인접하는 부위에서 상대적으로 돌출되는 형상의 상부면을 갖도록 형성되는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 제2 식각 공정은 실리콘 산화물과 실리콘 질화물간의 식각 선택비가 상기 제1 식각 공정에서의 실리콘 산화물과 실리콘 질화물간의 식각 선택비보다 낮게 되도록 수행하는 반도체 소자의 제조 방법.
  4. 제1항에 있어서, 상기 이온을 주입하는 공정에서, 이온은 붕소, 실리콘, 비소, 인, 아르곤, 질소, 탄소, 산소, BF2, 불소, 수소, 핼륨, 게르마늄, 갈륨, 크립톤, 제논으로 이루어지는 군에서 선택된 적어도 하나를 사용하는 반도체 소자의 제조 방법.
  5. 제1항에 있어서, 상기 이온 주입 공정에서, 상기 더미 게이트 구조물 표면 및 상기 예비 제2 층간 절연 패턴 상부면 아래에 이온 주입 영역이 형성되는 반도체 소자의 제조 방법.
  6. 제1항에 있어서, 상기 이온 주입 공정에서, 상기 더미 게이트 구조물 표면 아래 및 상기 스페이서의 측벽에 이온 주입 영역이 형성되는 반도체 소자의 제조 방법.
  7. 제1항에 있어서, 상기 이온 주입 공정에서, 상기 예비 제2 층간 절연 패턴과 상기 스페이서 중 적어도 하나의 식각 특성이 변화되는 반도체 소자의 제조 방법.
  8. 제1항에 있어서, 상기 캡핑 패턴을 형성하기 이 전에, 상기 제1 식각 공정, 이온 주입 및 제2 식각 공정을 복수회 만큼 반복하여 수행하는 반도체 소자의 제조 방법.
  9. 제1항에 있어서, 상기 캡핑 패턴을 형성하기 이 후에,
    상기 더미 게이트 구조물들을 제거하여 개구부를 형성하고;
    상기 개구부 내부 및 캡핑 패턴 상에 게이트 구조물막들을 형성하고; 그리고,
    상기 층간 절연 패턴이 노출되도록 상기 게이트 구조물막 및 캡핑 패턴을 평탄화하여 상기 개구부 내부에 게이트 구조물을 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서, 상기 게이트 구조물 사이에 콘택 플러그를 형성하는 것을 더 포함하는 반도체 소자의 제조 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11164876B2 (en) * 2019-02-07 2021-11-02 Micron Technology, Inc. Atom implantation for passivation of pillar material
CN110993499B (zh) 2019-11-05 2022-08-16 北京北方华创微电子装备有限公司 一种刻蚀方法、空气隙型介电层及动态随机存取存储器
CN114078762B (zh) * 2020-08-14 2024-03-22 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US11695042B2 (en) * 2021-04-08 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Transistor contacts and methods of forming the same
FR3122525B1 (fr) * 2021-04-28 2024-01-19 Commissariat Energie Atomique Procédé de formation des espaceurs d'une grille d'un transistor

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248326A1 (en) * 2010-04-07 2011-10-13 International Business Machines Corporation Structure and method to integrate embedded dram with finfet
US20120001263A1 (en) * 2010-06-30 2012-01-05 Globalfoundries Inc. Replacement Gate Approach for High-K Metal Gate Stacks Based on a Non-Conformal Interlayer Dielectric
US20150295089A1 (en) * 2014-04-11 2015-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets with contact-all-around
US20160181417A1 (en) * 2014-12-22 2016-06-23 Infineon Technologies Ag Transistor Device with Field-Electrode

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940001282A (ko) 1992-06-26 1994-01-11 김주용 자기정렬 콘택형성방법
JPH11297635A (ja) 1998-04-09 1999-10-29 Sony Corp 半導体装置の製造方法
JP2000012519A (ja) 1998-06-17 2000-01-14 Toshiba Corp 半導体装置の製造方法
DE19837395C2 (de) 1998-08-18 2001-07-19 Infineon Technologies Ag Verfahren zur Herstellung eines eine strukturierte Isolationsschicht enthaltenden Halbleiterbauelements
KR20080001373A (ko) 2006-06-29 2008-01-03 주식회사 하이닉스반도체 반도체 메모리 소자의 자기 정렬 콘택 형성 방법
US8431453B2 (en) * 2011-03-31 2013-04-30 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma doping to reduce dielectric loss during removal of dummy layers in a gate structure
US9698229B2 (en) * 2012-01-17 2017-07-04 United Microelectronics Corp. Semiconductor structure and process thereof
US9190498B2 (en) 2012-09-14 2015-11-17 Varian Semiconductor Equipment Associates, Inc. Technique for forming a FinFET device using selective ion implantation
US9634141B1 (en) 2015-10-14 2017-04-25 Taiwan Semiconductor Manufacturing Co., Ltd. Interlayer dielectric film in semiconductor devices

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110248326A1 (en) * 2010-04-07 2011-10-13 International Business Machines Corporation Structure and method to integrate embedded dram with finfet
US20120001263A1 (en) * 2010-06-30 2012-01-05 Globalfoundries Inc. Replacement Gate Approach for High-K Metal Gate Stacks Based on a Non-Conformal Interlayer Dielectric
US20150295089A1 (en) * 2014-04-11 2015-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Finfets with contact-all-around
US20160181417A1 (en) * 2014-12-22 2016-06-23 Infineon Technologies Ag Transistor Device with Field-Electrode

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