KR20190055261A - 감소된 종횡비 의존성으로 선택적으로 에칭하는 방법 - Google Patents

감소된 종횡비 의존성으로 선택적으로 에칭하는 방법 Download PDF

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바스카 나갑히라바
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프라바카라 고팔라다수
랜돌프 크나르
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Abstract

마스크에 대하여 에칭층을 선택적으로 에칭하는 방법이 제공된다. 복수의 에칭 사이클을 포함하는 에칭 프로세스가 제공되고, 에칭 사이클 각각은 증착 페이즈와 에칭 페이즈를 제공하는 단계를 포함한다. 증착 페이즈는 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비로 산소 함유 가스 및 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 증착 페이즈 가스 플로우를 제공하는 단계, 증착 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계 및 증착 페이즈를 중단하는 단계를 포함한다. 에칭 페이즈는 증착 페이즈 가스의 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비보다 낮은 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비로 산소 함유 가스 및 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 에칭 페이즈 가스 플로우를 제공하는 단계, RF 전력을 제공하는 단계 및 에칭 페이즈를 중단하는 단계를 포함한다.

Description

감소된 종횡비 의존성으로 선택적으로 에칭하는 방법
관련 출원들에 대한 교차 참조
본 출원은 2016년 10월 11일 출원된 미국 특허 출원 번호 제 15/290,800 호의 우선권을 주장하고, 전체 내용이 참조로서 본 명세서에 인용된다.
본 개시는 반도체 웨이퍼 상에 반도체 디바이스들을 형성하는 방법에 관한 것이다. 보다 상세하게, 본 개시는 반도체 디바이스들의 형성에 있어서 핀 노출 프로세스 (fin reveal process) 에 관한 것이다.
반도체 디바이스들을 형성하는데 있어, 박형 핀들 (fins) 이 형성될 수도 있다. 층 (layer) 은 핀들을 노출하도록 에칭될 수도 있다.
이상을 달성하기 위해서 그리고 본 개시의 타깃에 따라, 격리된 (isolated) 영역들 및 조밀한 (dense) 영역들을 갖는 마스크에 대하여 에칭층 (etch layer) 을 선택적으로 에칭하는 방법이 제공된다. 에칭층은 프로세싱 챔버 내에 배치된다. 에칭 프로세스는 복수의 에칭 사이클들을 포함하고, 에칭 사이클 각각은 증착 페이즈 (deposition phase) 와 에칭 페이즈 (etch phase) 를 제공하는 단계를 포함한다. 증착 페이즈는 산소에 대한 플루오로카본 (fluorocarbon) 또는 하이드로플루오로카본 (hydrofluorocarbon) 비로 산소 함유 가스와 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 증착 페이즈 가스 플로우를 프로세싱 챔버 내로 제공하는 단계, 증착 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계, 및 프로세싱 챔버 내로의 증착 페이즈 가스 플로우를 중단함으로써 증착 페이즈를 중단하는 단계를 포함한다. 에칭 페이즈는 증착 페이즈 가스의 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비보다 낮은 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비로 산소 함유 가스와 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 에칭 페이즈 가스 플로우를 프로세싱 챔버 내로 제공하는 단계, 에칭 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계, 및 프로세싱 챔버 내로의 에칭 페이즈 가스 플로우를 중단함으로써 에칭 페이즈를 중단하는 단계를 포함한다.
다른 예시에서, 격리된 영역들 및 조밀한 영역들을 갖는 실리콘 나이트라이드 (silicon nitride) 함유 마스크에 대하여 실리콘 옥사이드 (silicon oxide) 함유 층을 선택적으로 에칭하는 방법이 제공된다. 에칭층은 프로세싱 챔버 내에 배치된다. 정전 (electrostatic) 척 온도는 60 ℃ 내지 120 ℃로 유지된다. 복수의 에칭 사이클을 포함하는 에칭 프로세스가 제공되고, 에칭 사이클 각각은 증착 페이즈 및 에칭 페이즈를 포함한다. 증착 페이즈는 플루오로카본 또는 하이드로플루오로카본 함유 가스를 포함하는 증착 페이즈 가스 플로우를 프로세싱 챔버 내로 제공하는 단계, 증착 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계 및 증착 페이즈를 중단하는 단계를 포함한다. 에칭 페이즈는 플루오로카본 또는 하이드로플루오로카본을 포함하지 않고 (fluorocarbon and hydrofluorcarbon free) 산소 함유 가스 및 Ar을 포함하는 에칭 페이즈 가스 플로우를 프로세싱 챔버 내부로 제공하는 단계, 에칭 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계 및 에칭 페이즈를 중단하는 단계를 포함한다.
본 발명의 이와 같거나 다른 특징들 (features) 은 이하의 도면들과 함께 본 발명의 상세한 설명에서 보다 자세하게 기술될 것이다.
본 개시는 첨부 도면에 의하여 예로서 예시되었으나, 이에 한정되는 것은 아니며, 도면에서 유사한 참조부호는 유사한 엘리먼트들을 지칭한다:
도 1은 일 실시예의 고 레벨 플로우 차트 (high level flow chart) 이다.
도 2는 트렌치들을 에칭하는 단계의 보다 상세한 플로우 차트이다.
도 3a 내지 도 3e는 일 실시예에 따라 프로세싱된 스택의 개략적 단면도이다.
도 4는 일 실시예 내에서 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다.
도 5는 일 실시예를 실시 (practice) 하는데 사용될 수도 있는 컴퓨터 시스템의 개략도이다.
본 발명은 지금부터 첨부된 도면에서 예시되는 바와 같이 몇 개의 바람직한 실시예들을 참조하여 상세하게 기술될 것이다. 이후의 기술에서는, 본 발명의 철저한 이해를 제공하기 위해 여러가지 구체적인 세부사항들이 제시된다. 그러나, 당업자에게는 이러한 구체적인 세부사항들의 전부 또는 일부 없이도 본 발명이 실시될 수도 있다는 것이 자명할 것이다. 다른 경우에는, 주지의 프로세스 단계들 및/또는 구조물들은 본 발명을 불필요하게 모호하게 하지 않도록 자세하게 기술되지 않는다.
도 1은 일 실시예의 고 레벨 플로우 차트이다. 이 실시예에서, 핀 구조물 (fin structure) 은 에칭층 내부 마스크 밑에 형성된다 (단계 104). 순환적 (cyclical) 인 습식 및 건식 (wet and dry) 에칭 프로세스가 제공된다 (단계 108). 습식 및 건식 에칭 프로세스의 사이클 각각은 건식 에칭 프로세스 (dry etch process) (단계 112) 및 습식 에칭 프로세스 (wet etch process) (단계 116) 을 포함한다. 핀 구조물은 추가적으로 프로세싱될 수 있다. 도 2는 건식 에칭 프로세스를 제공하는 단계 (단계 112) 의 보다 세부적인 플로우 차트이다. 에칭층은 플라즈마 프로세싱 챔버 내에 배치된다 (placed) (단계 204). 순환적 건식 에칭 프로세스가 제공된다 (단계 208). 순환적 건식 에칭 프로세스의 사이클 각각은 증착 페이즈 (212 단계) 및 에칭 페이즈 (단계 216) 를 포함한다. 에칭층이 플라즈마 프로세싱 챔버로부터 제거된다 (단계 220).
예시
본 발명의 바람직한 실시예에서, 핀 구조물은 에칭층 내부 마스크 밑에 형성된다 (단계 104). 도 3a는 실리콘 옥사이드 에칭층 (308) 을 갖는 기판 (304) 을 갖는 스택 (300) 의 개략적 단면도이다. 핀 구조물들 (312) 은 에칭층 (308) 내부에 형성된다. 이 예시에서, 핀 구조물들 (312) 은 SiGe로 이루어진다. 하드마스크 (316) 가 핀 구조물들 (312) 을 감싼다. 이 예시에서, 하드마스크 (316) 는 실리콘 나이트라이드 (SiN) 로 이루어진다. 이 예시에서, 상이한 층들 사이에 하나 이상의 층들이 배치될 수도 있다. 예를 들어, 실리콘 옥사이드 라이너는 핀 구조물들 (312) 과 하드마스크 (316) 사이에 배치될 수도 있다. 실리콘 옥사이드 에칭층 (308) 은 격리된 영역들 (324) 및 조밀한 영역들 (320) 을 갖는다. 에칭될 때, 실리콘 옥사이드 에칭층 (308) 의 조밀한 영역들 (320) 은 격리된 영역들 (324) 보다 높은 폭 대비 깊이 비 (depth to width ratio) 를 가지므로 불균일한 에칭을 야기할 수 있다. 더 나아가, 실리콘 옥사이드 에칭층 (308) 의 형성에 있어서 격리된 영역들 (324) 과 비교해 상이한 실리콘 옥사이드 재료들이 조밀한 영역들 (320) 내에 사용될 수도 있다. 예를 들어, 격리된 영역 (324) 은 실리콘 옥사이드 재료의 정규 스핀 온 (regular spin on) 으로 형성될 수도 있다. 반면, 조밀한 영역은 높은 종횡비 (aspect ratio) 충진 프로세스들을 위해 특정하게 만들어진 (specifically formulated) 고 eHARP 옥사이드에 기반한 실리콘 옥사이드를 사용할 수도 있다. 실리콘 옥사이드 에칭층 재료들 내의 차이들은 조밀한 영역들 (320) 및 격리된 영역들 (324) 간 에칭 레이트들 (etch rates) 을 더 차별화 (differentiate) 할 수 있다.
순환적 (cyclical) 인 습식 및 건식 (wet and dry) 에칭 프로세스가 제공된다 (단계 108). 습식 및 건식 에칭 프로세스의 사이클 각각은 건식 에칭 프로세스 (dry etch process) (단계 112) 및 습식 에칭 프로세스 (wet etch process) (단계 116) 을 포함한다. 도 2는 건식 에칭 프로세스를 제공하는 단계 (단계 112) 의 보다 세부적인 플로우 차트이다. 스택은 플라즈마 프로세싱 챔버 내에 배치된다 (단계 204).
도 4는 일 실시예에서 사용될 수도 있는 플라즈마 프로세싱 챔버의 개략도이다. 하나 이상의 실시예들에서, 플라즈마 프로세싱 시스템 (400) 은 챔버 벽 (450) 에 의해 둘러싸인, 프로세싱 챔버 (449) 내의 가스 유입구를 제공하는 가스 분배판 (gas distribution plate) (406) 및 정전 척 (ESC) (408) 을 포함한다. 프로세싱 챔버 (449) 내에서, 기판 (304) 이 ESC (408) 상단부에 위치된다 (positioned). 에지 링 (460) 은 기판 (304) 주위에 배치된다. ESC (408) 는 ESC 소스 (448) 로부터의 바이어스를 제공할 수도 있다. 가스 소스 (410) 는 분배판 (406) 을 통해 플라즈마 프로세싱 챔버 (449) 로 연결된다. 이 실시예에서, 가스 소스 (410) 는 CF4 가스 소스 (412), C4F6 가스 소스 (416) 및 하나 이상의 추가적 가스 소스들 (418) 을 포함한다. 가스 소스 각각은 복수의 가스 소스들을 포함한다. ESC 온도 제어기 (451) 가 ESC (408) 로 연결되고, ESC (408) 의 온도 제어를 제공한다. ESC 온도 제어기 (451) 또는 다른 온도 제어기는 또한 에지 링 (460) 의 온도를 제어하기 위해 사용될 수도 있다. 이 예시에서, ESC (408) 의 내측 존 (inner zone) 을 히팅하기 위한 내부 히터 (411) 로 전력을 공급하기 위한 제 1 연결부 (413) 및 ESC (408) 의 외측 존 (outer zone) 을 히팅하기 위한 외부 히터 (412) 로 전력을 공급하기 위한 제 2 연결부 (414). RF 소스 (430) 는 이 실시예에서는 가스 분배판 (406) 인, 상부 전극 및 하부 전극 (434) 으로 RF 전력을 공급한다. 바람직한 실시예에서, RF 소스 (430) 및 ESC 소스 (448) 는 2 ㎒, 60 ㎒, 그리고 선택가능하게, 27 ㎒ 전력 소스들으로 구성된다. 이 실시예에서, 주파수 각각을 위해 하나의 생성기가 제공된다. 다른 실시예들에서, 생성기들은 분리된 RF 소스들 내에 있을 수도 있고, 또는 분리된 RF 생성기들이 상이한 전극들에 연결될 수도 있다. 예를 들어, 상부 전극은 상이한 RF 소스들로 연결된 내부 전극들 및 외부 전극들을 가질 수도 있다. RF 소스들과 전극들의 다른 배치들 (arrangements) 이 다른 실시예들에서 사용될 수도 있고, 예컨대 다른 실시예들에서 상부 전극들이 접지될 (grounded) 수도 있다. 제어기 (435) 는 RF 소스 (430), ESC 소스 (448), 배기 펌프 (exhaust pump) (420) 및 에칭 가스 소스 (410) 로 제어가능하게 연결 (controllably connected) 된다. 이러한 플라즈마 프로세싱 챔버의 일 예시는 캘리포니아 Fremont의 Lam Research Corporation이 제조하는 Exelan FlexTM 에칭 시스템이다. 프로세스 챔버는 CCP (capacitive coupled plasma) 반응기이거나 ICP (inductive coupled plasma) 반응기일 수 있다.
도 5는 본 발명의 실시예에 사용하는 제어기 (435) 를 구현하기에 적합한 컴퓨터 시스템 (500) 을 도시하는 고 레벨 블록도이다. 컴퓨터 시스템은 집적 회로, 인쇄 회로 기판 및 소형 핸드헬드 디바이스부터 대형 슈퍼 컴퓨터까지 이르는 범위의 여러가지 물리적 형태를 가질 수도 있다. 컴퓨터 시스템 (500) 은 하나 이상의 프로세서 (502) 를 포함하고, (그래픽, 텍스트 및 기타 데이터를 표시하기 위한) 전자 디스플레이 디바이스 (504), (예를 들어 랜덤 액세스 메모리 (RAM) 와 같은) 메인 메모리 (506), (예를 들어 하드디스크 드라이브와 같은) 저장 디바이스 (508), (예를 들어 광학 디스크 드라이브와 같은) 이동식 저장 디바이스 (510), (예를 들어 키보드, 터치스크린, 키패드, 마우스 또는 기타 포인팅 디바이스와 같은) 유저 인터페이스 디바이스 (512) 및 (예를 들어 무선 네트워크 인터페이스와 같은) 통신 인터페이스 (514) 를 더 포함할 수 있다. 통신 인터페이스 (514) 는 링크를 통해 컴퓨터 시스템 (500) 과 외부 디바이스들 사이의 소프트웨어 및 데이터 전송을 허용한다. 컴퓨터 시스템은 앞서 언급한 (aforementioned) 디바이스들/모듈들을 연결하기 위한 (예를 들어, 통신 버스, 크로스-오버 바 또는 네트워크와 같이) 통신 인프라스트럭처 (516) 를 또한 포함할 수 있다.
통신 인터페이스 (514) 를 통해 전송되는 정보는 신호를 전달하며 와이어 또는 케이블, 광섬유, 전화선, 이동통신 회선 (cellular phone link), RF 링크, 및/또는 다른 통신 채널들을 사용하여 구현될 수도 있는 통신 링크를 통해 통신 인터페이스 (514) 로 수신할 수 있는 전자, 전자기, 광학 또는 다른 신호들과 같은 신호의 형태일 수도 있다. 이러한 통신 인터페이스를 사용하여, 상술한 방법의 단계들을 수행하는 과정에서 하나 이상의 프로세서들 (502) 은 네트워크로부터 정보를 수신할 수도 있고 또는 네트워크로 정보를 출력할 수 있다는 것이 고려된다. 더 나아가, 본 발명의 방법의 실시예들은 프로세서에 의해 전적으로 실행될 수도 있고, 프로세싱 일부를 공유하는 리모트 프로세서들과 함께 인터넷과 같은 네트워크를 통해 실행될 수도 있다.
용어 "비-일시적 컴퓨터 판독 가능 매체"는 일반적으로 메인 메모리, 보조 메모리, 이동식 저장 디바이스 및 하드 디스크, 플래시 메모리, 디스크 드라이브 메모리, CD-ROM 및 다른 형태들의 지속성 메모리 (persistent memory) 와 같은 저장 디바이스들과 같은 매체를 지칭하도록 사용되고, 반송파 (carrier waves) 또는 신호와 같은 일시적 (transitory) 인 대상을 포괄하는 것으로 해석하면 안될 것이다. 컴퓨터 코드의 예들은 컴파일러로 생성한 것과 같은 머신 코드 및 인터프리터를 사용하는 컴퓨터에 의하여 실행되는 보다 고레벨 코드를 포함하는 파일을 포함한다. 컴퓨터 판독 가능 매체는 또한 반송파 내에 구현되거나 프로세서에 의해 실행가능한 인스트럭션들의 시퀀스를 나타내는 컴퓨터 데이터 신호에 의하여 전송되는 컴퓨터 코드일 수도 있다.
스택 (300) 이 플라즈마 프로세싱 챔버 (449) 내부에 배치된 이후, 건식 에칭 프로세스가 제공될 수도 있다 (단계 112). 건식 에칭 프로세스는 복수의 사이클들을 포함하고, 사이클들 각각은 증착 페이즈 (단계 212) 및 에칭 페이즈 (단계 216) 를 포함한다. 증착 페이즈의 일 예시는 탄소 대비 불소 비 (fluorine to carbon ratio) 로 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 증착 페이즈 가스를 제공한다. 이 예시에서, 15 mTorr의 압력이 유지되는 동안 2 sccm의 C4F6 및 341 sccm의 Ar의 증착 페이즈 가스는 플라즈마 프로세싱 챔버 내로 흐른다. 증착 페이즈 가스는 인 시츄 (in situ) 플라즈마로 형성된다. 이 예시에서, 증착 페이즈 가스는 적어도 60 ㎒의 RF 주파수를 갖는 펄싱된 RF 전력이 제공함으로써, 플라즈마로 형성된다. 이 예시에서, 100 와트의 RF 전력이 10 % 듀티 사이클로 제공된다. 4초 후, 증착 페이즈 (단계 212) 가 중단된다. 이 예시에서, 증착 페이즈 가스 플로우를 중단함으로써, 증착 페이즈 (단계 212) 는 중단된다.
에칭 페이즈의 일 예시는 증착 페이즈 가스의 탄소 대비 불소 비 보다 높은 탄소 대비 불소 비를 갖는 가스를 포함하는 에칭 페이즈 가스를 제공한다. 이 예시에서, 에칭 페이즈 가스를 위한 레시피는 343 sccm의 Ar이다. 챔버 압력은 15 mTorr로 유지된다. 에칭 페이즈 가스는 인 시츄 (in situ) 플라즈마로 형성된다. 이 예에서, 에칭 페이즈 가스가 플라즈마로 형성되도록 적어도 60 ㎒의 RF 주파수를 갖는 펄싱된 RF 전력을 제공한다. 이 예시에서, 100 와트의 RF 전력이 40 % 듀티 사이클로 제공된다. 에칭층의 충돌 (bombardment) 를 증대하도록 바이어스가 제공된다. 이 예시에서, 100 와트의 2 ㎒의 RF 전력을 제공하도록 바이어스가 제공된다. 3초 후, 에칭 페이즈 (단계 216) 가 중단된다. 이 예시에서, 에칭 페이즈 가스 플로우를 중단함으로써 에칭 페이즈 (단계 216) 가 중단된다. 복수의 사이클들 이후, 에칭 프로세스가 중단된다. 이 예시에서, 프로세스는 7 사이클 동안 제공된다. 실리콘 옥사이드 에칭층은 플라즈마 프로세싱 챔버 (449) 로부터 제거된다 (단계 220).
도 3b는 스택 (300) 이 플라즈마 프로세싱 챔버 (449) 로부터 제거된 후 스택 (300) 의 개략적인 단면도이다. 실리콘 옥사이드 에칭층 (308) 은 격리된 영역들 (324) 및 조밀한 영역들 (320) 모두 내부에서 같은 깊이 “D”로 에칭된다. 잔류물 (328) 은 건식 에칭 프로세스 동안 증착될 수도 있다. 이 예시에서, 실리콘 옥사이드 함유 잔류물이 증착된다.
습식 에칭 프로세스가 제공된다 (단계 116). 이 예시에서, 습식 프로세스는 적어도 300:1의 HF 대비 물의 몰비를 갖는 희석된 HF의 배스 (bath). 스택은 5 내지 60 초 동안 배스에 노출된다. 도 3c는 잔류물이 습식 에칭에 의해 제거된 이후 스택 (300) 의 개략적인 단면도이다.
스택 (300) 은 제 2 건식 에칭 프로세스를 겪는다 (단계 112). 이 예시에서, 제 2 건식 에칭 프로세스는 제 1 건식 에칭 프로세스와 동일한 레시피를 사용한다. 다른 실시예들에서, 제 2 건식 에칭 프로세스는 보다 높은 종횡비의 피처들을 보다 잘 에칭하기 위해 제 1 건식 에칭 프로세스로부터 변화할 수도 있다. 도 3d는 제 2 건식 에칭 프로세스가 완료된 이후 스택 (300) 의 개략적인 단면도이다. 잔류물 (332) 이 제 2 건식 에칭 프로세스에 의해 증착된다.
제 2 습식 에칭 프로세스가 제공된다 (단계 116). 이 예시에서, 제 2 습식 에칭 프로세스는 제 1 습식 에칭 프로세스와 동일한 레시피를 사용한다. 다른 실시예들에서, 레시피는 보다 높은 종횡비의 피쳐들로부터 증착물들 (deposits) 을 보다 잘 제거하기 위해서 제 1 습식 에칭 프로세스로부터 달라지도록 튜닝 (tuned to differ) 될 수도 있다. 도 3e는 잔류물이 제 2 습식 에칭에 의해 제거된 이후 스택 (300) 의 개략적인 단면도이다.
이론에 얽매이지 않고, 습식 에칭과 건식 에칭의 조합은 습식 에칭 단독 또는 건식 에칭 단독 보다 향상된 에칭을 제공한다. 습식 에칭은 등방성이다. 건식 에칭은 이방성이다. 습식 에칭만 사용하는 것은 언더커팅 (undercutting) 을 야기할 수도 있는 등방성 에칭만 야기한다. 또한, 습식 에칭은 재료를 에칭하는데 사용하는 화학물질들 (chemicals), 에칭하고자 하는 물질의 혐성 (phobicity) 및/또는 습윤성 (wetting capability) 에 따라서 작은 치수들을 에칭하는데 어려움을 가질 수 있다. 또한, 이러한 에칭 프로세스들은 둘 이상의 타입의 재료들을 에칭할 때 불균일한 (nonuniform) 에칭 깊이를 갖는다. 이와 같은 에칭은 불량한 에칭 선택도를 가질 수도 있다. 이와 같은 에칭은 또 코너 손실 (corner loss) 를 야기할 수도 있다. 또한, 웨이퍼 표면 전체에 걸친 에칭 균일성 (etch uniformity) 을 달성하기 어렵다.
상이한 에칭들에 의해 추가적인 튜닝 제어가 제공되는, 건식 에칭과 습식 에칭을 모두 가지는 프로세스를 사용함으로써, 다양한 실시예들은 감소된 지연 (reduced lag) 과 함께 조밀한 영역들과 격리된 영역들을 동시에 에칭할 수 있다. 또, 실시예들은 에칭 정지층을 사용하지 않고 상이한 실리콘 옥사이드 함유 층들 내에서 균일한 깊이가 에칭되도록 상이한 타입들의 실리콘 옥사이드 함유 층들을 같은 레이트 (rate) 로 에칭할 수 있다. 조밀한 영역들은 큰 폭 대비 깊이비를 갖는, 높은 종횡비 에칭을 요구한다. 다양한 실시예들은 2:1 보다 큰 폭 대비 깊이비를 갖는 높은 종횡비의 피처들을 에칭할 수 있다. 보다 바람직하게, 20 nm 미만의 CD에 대해, 폭 대비 깊이비는 5:1보다 크다. 보다 바람직하게, CD는 15 nm 미만이다. 다양한 실시예들은 코너 손실을 감소시킨다. 다양한 실시예들은 둘 이상의 재료들을 동시에 균일하게 에칭하도록 튜닝될 수도 있으며, 높은 에칭 선택도를 갖는다. 다양한 실시예들은 패턴의 브릿징 (bridging), 최소 이음매 (minimal seams), 보이드 (voids) 및 언더컷팅 (undercutting) 없는 수직 프로파일을 제공한다. 다양한 실시예들이 웨이퍼 표면에 걸쳐 균일한 에칭을 제공할 수 있다. 건식 에칭 및 습식 에칭의 조합을 제공함으로써, 다양한 실시예들은 위의 이점들을 동시에 제공할 수 있다.
다양한 실시예들이 에칭 페이즈 및 증착 페이즈 및 건식 에칭을 제공한다. 증착 페이즈 동안 사용하는 증착 가스보다 에칭 페이즈 동안 사용하는 에칭 가스가 더 희박 (leaner) 하다. 일부 실시예들에서, 보다 희박한 가스는 낮은 불소 대비 탄소 비를 갖는다.
이상의 예시에서, 실리콘 옥사이드 함유 에칭층 및 실리콘 나이트라이드 마스크 상에 폴리머가 증착된다. 그러나, 실리콘 옥사이드 함유 층의 에칭으로부터의 산소 방출은 폴리머의 제거를 야기한다. 실리콘 나이트라이드 마스크 내부의 산소 부재 (absence of oxygen) 는 폴리머가 제거되는 것을 방지한다. 실리콘 옥사이드 함유 에칭층으로부터 폴리머의 선택적 제거는 실리콘 옥사이드 함유 에칭층이 마스크에 대해 보다 선택적으로 에칭되게 한다.
일부 실시예들에서, 에칭 가스는 C4F6, O2 및 Ar을 포함한다. Ar은 주로 (primarily) 챔버 압력을 유지하기 위해 사용된다. 에칭을 위해 C4F6 및 O2가 사용된다. 일부 실시예에서, Ar은 CO로 대체될 수도 있다.
다른 예시에서, 증착 페이즈 가스는 2 sccm의 C4F6, 2 sccm의 O2, 323 sccm의 Ar 및 20 sccm의 CO일 수도 있다. 60 ㎒ RF 신호가 10 % 듀티 사이클로 펄싱 (pulsed) 되고 100 와트의 전력을 제공한다. 2 ㎒ RF 신호가 10 % 듀티 사이클 및 100 Hz의 주파수로 펄싱되고 50 내지 100 와트의 전력을 제공한다. 챔버 압력은 15 mTorr로 유지된다. 증착 페이즈는 5초 동안 유지된다. 에칭 페이즈 가스는 4 sccm의 C4F6, 2.5 sccm의 O2, 323 sccm의 Ar 및 20 sccm의 CO를 포함할 수도 있다. 60 ㎒ RF 신호가 10 % 듀티 사이클로 펄싱 (pulsed) 되고 100 와트의 전력을 제공한다. 2 ㎒ RF 신호가 10 % 듀티 사이클 및 100 Hz의 주파수로 펄싱되고 50 내지 100 와트의 전력을 제공한다. 챔버 압력은 15 mTorr로 유지된다. 에칭 페이즈는 3초 동안 유지된다. 이 예시는 5 사이클들 동안 반복된다. 이 예시에서, 증착 페이즈 가스는 플루오로카본 또는 하이드로플루오로카본 함유 가스를 포함한다. 에칭 페이즈 가스는 플루오로카본 또는 하이드로플루오로카본을 포함하지 않고 대신 산소 함유 가스 및 Ar을 포함한다. 산소 함유 가스는 O2, CO2 또는 CO일 수도 있다. ESC (408) 는 60 ℃ 내지 120 ℃의 온도로 유지된다. 보다 바람직하게, 에지 링 (460) 도 60 ℃ 내지 120 ℃의 온도로 유지된다. 이를 달성하기 위해 ESC 온도 제어기 (151) 및/또는 다른 온도 제어기가 사용될 수도 있다. 바람직한 온도 범위는 핀치 오프 (pinch off) 를 피하면서 원하는 선택도 (selectivity) 를 제공하기 위한 폴리머 증착을 제어하는 것으로 발견되었다. 바람직하게, 증착 페이즈 중에서보다 에칭 페이즈 중에 보다 큰 바이어스가 제공된다. 증착 페이즈보다 에칭 페이즈 중에 보다 큰 RF 전력이 제공될 수도 있다. 이러한 실시예는 지연 없이 격리된 영역들 및 조밀한 영역들 모두 균일하게 (uniformly) 에칭할 수 있다. 이러한 영역들은 에칭 정지부 없이 부분적으로 그리고 균일하게 에칭될 수도 있다. 후속의 습식 에칭은 스택의 프로세싱을 완료하기 위해 사용될 수도 있다.
이 명세서와 청구범위 내의 여기서 핀 구조물은 핀 형태를 한 구조물을 의미한다. 예를 들어, (312) 및 (316) 을 포함하는 구조물은 핀 구조물을 나타낼 (represent) 수 있다. 일 실시예에서, 핀 구조물은 SiGe 핀, (312) 를 둘러싸는 옥사이드 라이너, 그리고 핀 및 옥사이드 라이너를 둘러싸는 나이트라이드 라이너 및 하드 마스크 (316) 를 포함할 수도 있다. 다른 실시예들에서, 핀 구조물은 기본적으로 (basically) Ge 또는 III-V 재료들과 같은 디바이스를 만들기 위해 사용될 수 있는 임의의 재료로 이루어질 수도 있다.
또 다른 실시예에서 핀 구조물은 대체 컨택트 재료, 대체 컨택트 재료에 인접한 스페이서 재료 및 대체 컨택트 재료 상부의 실리콘계 나이트라이드 캡 재료 (silicon based nitride cap material) (하드 마스크) 를 포함할 수도 있다.
본 발명의 또 다른 실시예에서, 제안된 방법론 (methodology) 은 컨택트 대체 재료를 제거함으로써 디바이스의 활성 영역 (반도체 디바이스로의 메탈 컨택트들) 을 공개 (reveal) 하기 위한 대체 컨택트 에칭을 만들기 위해 사용될 수 있다. 여기서 컨택트 대체 재료는 통상적으로 실리콘계 옥사이드 (silicon based oxide) 이다. 이에 컨택트 금속 증착, 평탄화, ILD (inter level dielectric) 증착 및 추가적 프로세싱 단계들이 후속할 수도 있다.
다른 실시예들은 다른 RF 주파수들을 제공할 수도 있다. 바람직하게, 바이어스 주파수는 10 ㎒보다 작다. 바람직하게, 에칭 페이즈는 증착 페이즈 동안 제공된 10 ㎒보다 작은 RF 주파수를 갖는 바이어스 RF 전력보다 크고, 10 ㎒보다 작은 RF 주파수를 갖는 바이어스 RF 전력을 갖는다.
증착물들을 제거하기 위해 O2계 스트립 또는 N2/H2 스트립과 같은 건식 스트리핑 (dry stripping) 을 사용할 수도 있다. 다른 실시예들은 사이클 각각에 대해 2 이상의 증착 페이즈 또는 에칭 페이즈를 가질 수도 있다.
여러 실시예들에서, 격리된 영역들과 조밀한 영역들 사이에서 고른 깊이로 에칭 하는 것은 에칭 깊이들 간의 차가 10 nm를 넘지 않는 깊이로 에칭하는 것을 의미한다. 따라서, 조밀한 영역들과 격리된 영역들 에칭 깊이 사이에 생기는 지연 (lag) 은 10 nm를 초과하지 않는다.
일부 실시예들에서, 습식 에칭은 HF 또는 HCl 에칭 화학물질 (etch chemistry) 또는 이의 조합을 사용한다. 일부 실시예들에서, 습식 에칭은 옥사이드 풋 (oxide foot) 을 감소시키거나 제거하는데 사용될 수도 있다. 건식 에칭 프로세스 다음에 이어질 때, 이러한 습식 에칭은 보다 곧은 (straighter) 프로파일을 제공할 수도 있다.
본 발명은 몇몇 바람직한 실시예들의 측면에서 기술하였지만, 본 발명의 범위 내에 포함되는 변형, 수정, 치환 및 다양한 대체 등가물이 있다. 또한, 본 발명의 방법 및 장치를 구현하는 많은 대안적인 방식들이 있음을 주지하여야 한다. 따라서 다음 청구 범위는 본 발명의 진정한 사상 및 범위 내에 포함되는 그러한 모든 변형, 수정, 치환 및 다양한 대체 등가물을 포함하는 것으로 해석되도록 의도된 것이다.

Claims (18)

  1. 격리된 (isolated) 영역들 및 조밀한 (dense) 영역들을 갖는 마스크에 대하여 에칭층 (etch layer) 을 선택적으로 에칭하는 방법에 있어서,
    프로세싱 챔버 내에 에칭층 (etch layer) 을 배치 (placing) 하는 단계;
    복수의 에칭 사이클들 (etching cycle) 을 포함하는 에칭 프로세스를 제공하는 단계를 포함하고, 상기 에칭 사이클 각각은,
    증착 페이즈 (deposition phase) 를 제공하는 단계로서,
    산소에 대한 플루오로카본 또는 하이드로플루오로카본 비 (ratio) 를 가지는, 산소 함유 가스 및 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 증착 페이즈 가스 플로우를 상기 프로세싱 챔버 내로 제공하는 단계; 및
    상기 증착 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계; 및
    상기 증착 페이즈를 중단하는 단계를 포함하는, 상기 증착 페이즈를 제공하는 단계; 및
    에칭 페이즈 (etch phase) 를 제공하는 단계로서,
    상기 증착 페이즈 가스의 상기 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비보다 낮은 산소에 대한 플루오로카본 또는 하이드로플루오로카본 비로 산소 함유 가스 및 플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 에칭 페이즈 가스 플로우를 상기 프로세싱 챔버 내로 제공하는 단계;
    상기 에칭 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계; 및
    상기 에칭 페이즈를 중단하는 단계를 포함하는, 상기 에칭 페이즈를 제공하는 단계를 포함하는, 선택적으로 에칭하는 방법.
  2. 제 1 항에 있어서,
    상기 증착 페이즈 동안 제공되는 바이어스보다 높은 바이어스가 상기 에칭 페이즈 동안 제공되는, 선택적으로 에칭하는 방법.
  3. 제 1 항에 있어서,
    상기 에칭 페이즈 가스는 CF4, C4F6, O2 또는 Ar 중 적어도 하나를 포함하고, 상기 증착 페이즈 가스는 적어도 C4F6 및 산소 함유 가스를 포함하는, 선택적으로 에칭하는 방법.
  4. 제 1 항에 있어서,
    상기 에칭층은 실리콘 옥사이드를 포함하는, 선택적으로 에칭하는 방법.
  5. 제 4 항에 있어서,
    상기 마스크는 실리콘 나이트라이드를 포함하는, 선택적으로 에칭하는 방법.
  6. 제 1 항에 있어서,
    상기 에칭은 타깃 깊이까지 상기 에칭층을 부분적으로 에칭하는, 선택적으로 에칭하는 방법.
  7. 제 1 항에 있어서,
    상기 에칭 프로세스는 상기 에칭층에 대하여 상기 마스크 상에 폴리머를 선택적으로 증착하는, 선택적으로 에칭하는 방법.
  8. 제 1 항에 있어서,
    상기 에칭 페이즈는 10 ㎒보다 작은 RF 주파수를 갖는 바이어스 RF 전력을 제공하는 단계를 더 포함하고, 상기 증착 페이즈는 10 ㎒보다 작은 RF 주파수를 갖는 바이어스 RF 전력을 갖지 않는, 선택적으로 에칭하는 방법.
  9. 제 1 항에 있어서,
    상기 에칭 프로세스에 의해 형성된 잔류물 (residue) 을 제거하기 위해 습식 (wet) 프로세스를 제공하는 단계를 더 포함하는, 선택적으로 에칭하는 방법.
  10. 제 1 항에 있어서,
    상기 에칭 프로세스에 의해 형성된 테이퍼 (taper) 를 제거하기 위해 습식 프로세스를 제공하는 단계를 더 포함하는, 선택적으로 에칭하는 방법.
  11. 제 1 항에 있어서,
    상기 에칭 페이즈 동안 제공된 상기 RF 전력은 상기 증착 페이즈 동안 제공된 RF 전력보다 큰, 선택적으로 에칭하는 방법.
  12. 제 1 항에 있어서,
    상기 에칭 페이즈 동안 제공된 상기 RF 전력은 펄싱 (pulsed) 되고, 그리고 상기 증착 페이즈 동안 제공된 상기 RF 전력은 펄싱되는, 선택적으로 에칭하는 방법.
  13. 격리된 영역들 및 조밀한 영역들을 갖는 실리콘 나이트라이드 함유 마스크에 대해 실리콘 옥사이드 함유 층을 선택적으로 에칭하는 방법에 있어서,
    프로세싱 챔버 내에 에칭층을 배치 (placing) 하는 단계;
    60 ℃ 내지 120 ℃의 온도로 정전 (electrostatic) 척을 유지하는 단계;
    복수의 에칭 사이클들을 포함하는 에칭 프로세스를 제공하는 단계를 포함하고, 상기 에칭 사이클 각각은,
    증착 페이즈를 제공하는 단계로서,
    플루오로카본 또는 하이드로플루오로카본을 함유하는 가스를 포함하는 증착 페이즈 가스 플로우를 상기 프로세싱 챔버 내로 제공하는 단계;
    상기 증착 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계; 및
    상기 증착 페이즈를 중단하는 단계를 포함하는, 상기 증착 페이즈를 제공하는 단계; 및
    에칭 페이즈를 제공하는 단계로서,
    상기 프로세싱 챔버 내로, 산소 함유 가스 및 Ar을 포함하고 플루오로카본 또는 하이드로플루오로카본을 포함하지 않는 (fluorocarbon and hydrofluorcarbon free) 에칭 페이즈 가스 플로우를 제공하는 단계;
    상기 에칭 페이즈 가스를 플라즈마로 형성하는 RF 전력을 제공하는 단계; 및
    상기 에칭 페이즈를 중단하는 단계를 포함하는, 상기 에칭 페이즈를 제공하는 단계를 포함하는, 선택적으로 에칭하는 방법.
  14. 제 13 항에 있어서,
    상기 증착 페이즈 동안 제공되는 바이어스보다 높은 바이어스가 상기 에칭 페이즈 동안 제공되는, 선택적으로 에칭하는 방법.
  15. 제 13 항에 있어서,
    상기 에칭은 타깃 깊이까지 상기 에칭층을 부분적으로 에칭하는, 선택적으로 에칭하는 방법.
  16. 제 13 항에 있어서,
    상기 에칭 페이즈는 또한 10 ㎒보다 작은 바이어스 RF 전력을 제공하고, 상기 증착 페이즈는 10 ㎒보다 작은 바이어스 RF 전력을 가지지 않는, 선택적으로 에칭하는 방법.
  17. 제 13 항에 있어서,
    상기 에칭 프로세스에 의해 형성된 잔류물을 제거하기 위해 습식 프로세스를 제공하는 단계를 더 포함하는, 선택적으로 에칭하는 방법.
  18. 제 13 항에 있어서,
    상기 에칭 페이즈 동안 제공된 상기 RF 전력은 상기 증착 페이즈 동안 제공된 RF 전력보다 큰, 선택적으로 에칭하는 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10037890B2 (en) 2016-10-11 2018-07-31 Lam Research Corporation Method for selectively etching with reduced aspect ratio dependence
US10629451B1 (en) * 2019-02-01 2020-04-21 American Air Liquide, Inc. Method to improve profile control during selective etching of silicon nitride spacers
KR102447235B1 (ko) * 2019-06-21 2022-09-27 주식회사 히타치하이테크 플라스마 처리 방법
JP7433095B2 (ja) * 2020-03-18 2024-02-19 東京エレクトロン株式会社 基板処理方法及び基板処理装置

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6235214B1 (en) * 1998-12-03 2001-05-22 Applied Materials, Inc. Plasma etching of silicon using fluorinated gas mixtures
JP2002025979A (ja) 2000-07-03 2002-01-25 Hitachi Ltd 半導体集積回路装置の製造方法
US20060134917A1 (en) * 2004-12-16 2006-06-22 Lam Research Corporation Reduction of etch mask feature critical dimensions
KR100739119B1 (ko) * 2005-07-26 2007-07-13 삼성전자주식회사 전자앨범 화상형성장치
US8722547B2 (en) * 2006-04-20 2014-05-13 Applied Materials, Inc. Etching high K dielectrics with high selectivity to oxide containing layers at elevated temperatures with BC13 based etch chemistries
JP2008017325A (ja) * 2006-07-07 2008-01-24 Nec Corp 無線端末装置、無線通信システム、無線通信制御方法及び無線通信制御プログラム
US7517804B2 (en) * 2006-08-31 2009-04-14 Micron Technologies, Inc. Selective etch chemistries for forming high aspect ratio features and associated structures
JP2008085092A (ja) * 2006-09-28 2008-04-10 Elpida Memory Inc 半導体装置の製造方法
US7838426B2 (en) * 2007-08-20 2010-11-23 Lam Research Corporation Mask trimming
US8917934B2 (en) * 2012-06-14 2014-12-23 International Business Machines Corporation Multi-cue object detection and analysis
BR112014032316A2 (pt) * 2012-06-28 2017-06-27 Molecular Partners Ag proteínas de repetição de anquirina projetadas que se ligam ao fator de crescimento derivado de plaqueta
US20140051256A1 (en) * 2012-08-15 2014-02-20 Lam Research Corporation Etch with mixed mode pulsing
US8921136B2 (en) 2013-01-17 2014-12-30 Taiwan Semiconductor Manufacturing Co., Ltd. Self aligned contact formation
US9171935B2 (en) 2014-03-07 2015-10-27 Globalfoundries Inc. FinFET formation with late fin reveal
US9252044B2 (en) 2014-03-24 2016-02-02 International Business Machines Corporation Shallow trench isolation for end fin variation control
JP6282948B2 (ja) 2014-07-10 2018-02-21 理想科学工業株式会社 インクジェット記録装置
JP6315809B2 (ja) 2014-08-28 2018-04-25 東京エレクトロン株式会社 エッチング方法
US9613822B2 (en) 2014-09-25 2017-04-04 Applied Materials, Inc. Oxide etch selectivity enhancement
KR101700391B1 (ko) * 2014-11-04 2017-02-13 삼성전자주식회사 펄스 플라즈마의 고속 광학적 진단 시스템
JP6521848B2 (ja) 2015-01-16 2019-05-29 東京エレクトロン株式会社 エッチング方法
US10037890B2 (en) 2016-10-11 2018-07-31 Lam Research Corporation Method for selectively etching with reduced aspect ratio dependence

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