KR20190040286A - 동장 적층 기판 및 이를 포함하는 인쇄 회로 기판 - Google Patents

동장 적층 기판 및 이를 포함하는 인쇄 회로 기판 Download PDF

Info

Publication number
KR20190040286A
KR20190040286A KR1020197008056A KR20197008056A KR20190040286A KR 20190040286 A KR20190040286 A KR 20190040286A KR 1020197008056 A KR1020197008056 A KR 1020197008056A KR 20197008056 A KR20197008056 A KR 20197008056A KR 20190040286 A KR20190040286 A KR 20190040286A
Authority
KR
South Korea
Prior art keywords
copper
layer
clad laminate
copper layer
present
Prior art date
Application number
KR1020197008056A
Other languages
English (en)
Inventor
토마스 데바히프
미카엘 스트릴
자인히아 카이디
Original Assignee
서키트 호일 룩셈부르크, 에스에이알엘
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 서키트 호일 룩셈부르크, 에스에이알엘 filed Critical 서키트 호일 룩셈부르크, 에스에이알엘
Publication of KR20190040286A publication Critical patent/KR20190040286A/ko

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • H05K1/0313Organic insulating material
    • H05K1/0353Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement
    • H05K1/0373Organic insulating material consisting of two or more materials, e.g. two or more polymers, polymer + filler, + reinforcement containing additives, e.g. fillers
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/04Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material
    • B32B15/08Layered products comprising a layer of metal comprising metal as the main or only constituent of a layer, which is next to another layer of the same or of a different material of synthetic resin
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B15/00Layered products comprising a layer of metal
    • B32B15/20Layered products comprising a layer of metal comprising aluminium or copper
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00Layered products comprising a layer of synthetic resin
    • B32B27/18Layered products comprising a layer of synthetic resin characterised by the use of special additives
    • B32B27/20Layered products comprising a layer of synthetic resin characterised by the use of special additives using fillers, pigments, thixotroping agents
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00Layered products comprising a layer of synthetic resin
    • B32B27/18Layered products comprising a layer of synthetic resin characterised by the use of special additives
    • B32B27/26Layered products comprising a layer of synthetic resin characterised by the use of special additives using curing agents
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B27/00Layered products comprising a layer of synthetic resin
    • B32B27/36Layered products comprising a layer of synthetic resin comprising polyesters
    • CCHEMISTRY; METALLURGY
    • C08ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08LCOMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L71/00Compositions of polyethers obtained by reactions forming an ether link in the main chain; Compositions of derivatives of such polymers
    • C08L71/08Polyethers derived from hydroxy compounds or from their metallic derivatives
    • C08L71/10Polyethers derived from hydroxy compounds or from their metallic derivatives from phenols
    • C08L71/12Polyphenylene oxides
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D1/00Electroforming
    • C25D1/04Wires; Strips; Foils
    • CCHEMISTRY; METALLURGY
    • C25ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25DPROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00Electroplating: Baths therefor
    • C25D3/02Electroplating: Baths therefor from solutions
    • C25D3/38Electroplating: Baths therefor from solutions of copper
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/03Use of materials for the substrate
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/02Apparatus or processes for manufacturing printed circuits in which the conductive material is applied to the surface of the insulating support and is thereafter removed from such areas of the surface which are not intended for current conducting or shielding
    • H05K3/022Processes for manufacturing precursors of printed circuits, i.e. copper-clad substrates
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/38Improvement of the adhesion between the insulating substrate and the metal
    • H05K3/382Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal
    • H05K3/384Improvement of the adhesion between the insulating substrate and the metal by special treatment of the metal by plating
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2255/00Coating on the layer surface
    • B32B2255/06Coating on the layer surface on metal layer
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2255/00Coating on the layer surface
    • B32B2255/20Inorganic coating
    • B32B2255/205Metallic coating
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00Properties of the layers or laminate
    • B32B2307/50Properties of the layers or laminate having particular mechanical properties
    • B32B2307/538Roughness
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00Properties of the layers or laminate
    • B32B2307/70Other properties
    • B32B2307/732Dimensional properties
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2307/00Properties of the layers or laminate
    • B32B2307/70Other properties
    • B32B2307/748Releasability
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B32LAYERED PRODUCTS
    • B32BLAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00Electrical equipment
    • B32B2457/08PCBs, i.e. printed circuit boards
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/03Conductive materials
    • H05K2201/0332Structure of the conductor
    • H05K2201/0335Layered conductors or foils
    • H05K2201/0355Metal foils
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/03Metal processing
    • H05K2203/0307Providing micro- or nanometer scale roughness on a metal surface, e.g. by plating of nodules or dendrites
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/07Treatments involving liquids, e.g. plating, rinsing
    • H05K2203/0703Plating
    • H05K2203/0723Electroplating, e.g. finish plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Medicinal Chemistry (AREA)
  • Polymers & Plastics (AREA)
  • Health & Medical Sciences (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Laminated Bodies (AREA)
  • Macromonomer-Based Addition Polymer (AREA)
  • Electroplating Methods And Accessories (AREA)

Abstract

본 발명은 저(low) 프로파일을 갖도록 베이스 구리층의 적어도 하나의 표면을 조화 처리하여 얻어진, 조화 처리된 표면을 갖는 적어도 하나의 구리층을 포함하고, 5 μm 내지 70 μm의 두께를 갖는 구리층 및 상기 구리층상에 형성된 수지층을 포함하며, 구리층의 두께가 5 μm 초과인 경우 구리층 및 수지층 사이의 필 강도(peel strength)가 0.6 N/mm 초과이며, 조화 처리된 표면의 10 점(ten-point) 평균 거칠기 Sz가 베이스 구리층의 10점 평균 거칠기 보다 낮은, 동장 적층 기판에 관한 것이다.
본 발명에서 제공되는 동장 적층 기판은 그에 포함되는 구리층의 두께와 표면 조도를 조절함으로써 그 위에 적층되는 수지층과의 접착 강도가 매우 높고, 삽입 손실은 낮아 전기적 특성 또한 우수한 장점이 있다.

Description

동장 적층 기판 및 이를 포함하는 인쇄 회로 기판
본 발명의 예시적 구현예들은 동장 적층 기판(copper clad laminate) 및 이를 포함하는 인쇄 회로 기판(printed circuit board)에 관한 것이다.
프린트 배선판은 지난 반세기에 걸쳐 큰 진전을 이루어, 오늘날에는 거의 모든 전자 기기에 사용되기에 이르렀다. 최근의 전자 기기의 소형화, 고성능화 요구의 증대에 수반하여 탑재 부품의 고밀도 실장화나 신호의 고주파화가 진전되어, 프린트 배선판에 대해 우수한 고주파 대응이 요구되고 있다.
고주파용 기판에는 출력 신호의 품질을 확보하기 위해, 전송 손실의 저감이 요구되고 있다. 전송 손실은, 주로 수지(기판측)에서 기인하는 유전체 손실과, 도체(동박측)에서 기인하는 도체 손실로 이루어져 있다. 유전체 손실은, 수지의 유전율 및 유전 정접이 작아질수록 감소한다. 고주파 신호에 있어서, 도체 손실은, 주파수가 높아질수록 전류는 도체의 표면에만 흐르게 된다는 표피 효과에 의해 전류가 흐르는 단면적이 감소하고, 저항이 높아지는 것이 주요 원인이 되고 있다.
한편, 동박 또는 동합금박(이하에서 단순히 "동박" 이라고 지칭함)이 도체(전도성 부재 또는 전도성 스트립)의 목적으로 광범위하게 사용된다. 인쇄 회로 기판은 폴리페닐렌에테르(PPE) 필름상에 동박을 적층하거나 또는 주로 폴리프로필렌에테르로 이루어진 니스(varnish)와 함께 동박을 코팅하여 제조된다. 이하에서, 인쇄 회로 기판에 사용되는 폴리페닐렌에테르 필름, 니스 또는 고형화된 니스와 같은 물질들은 "인쇄 회로 기판용 기초 물질(기판)" 또는 단순하게 "기초 물질"이라고 지칭한다.
동박과, 인쇄 회로 기판용 기초 물질 사이에는 우수한 접착력이 요구된다. 따라서, 앵커 효과(anchoring effect)를 증가시켜 인쇄 회로 기판용 기초 물질과의 접착 강도를 향상시키기 위해서, 빈번히 동박 표면에 대해 조화 처리(roughening treatment)를 행한다.
동박은 제조 방법에 따라 전해 동박(electro-deposited copper foil)과 압연동박(rolled copper foil)으로 분류된다. 그러나, 이러한 2가지 종류의 동박에 대한 조화 처리는 유사한 방식으로 행해진다. 예를 들어, 조화 처리의 방식으로서, 번트 플레이팅(burnt plating)에 의해 동박 표면에 과립 형태로 구리를 적용(침적)시키는 방식 및 산(acid)를 사용하여 과립 주위를 선택적으로 에칭하는 방식이 일반적으로 이용된다.
상술한 바와 같이, 조화 공정은 앵커링 효과를 제공함으로써 동박과 기초 물질 사이에 접착 강도를 향상시킬 수 있다. 그러나, 이러한 경우 조도가 증가할수록 동박의 전기적 특성이 악화된다. 따라서, 높은 접착 강도 및 우수한 전기적 특성을 동시에 모두 갖는 동박이 요구되어 왔다.
본 발명의 목적은 구리층에 적층되는 수지와의 접착력이 우수하며 매우 낮은 삽입 손실(insertion loss)의 뛰어난 전기적 특성도 갖는 동장 적층 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 동장 적층 기판을 포함하는 인쇄 회로 기판 및 전자 장치를 제공하는 것이다.
그러나, 본 발명의 목적은 상기 목적에 한정되지 않고, 언급되지 않은 다른 목적들은 하기 상세한 설명으로부터 당업자에게 명확히 이해될 수 있을 것이다.
본 발명의 일 양태에 따르면, 저(low) 프로파일을 갖도록 베이스 구리층의 적어도 하나의 표면을 조화 처리하여 얻어진, 조화 처리된 표면을 갖는 적어도 하나의 구리층을 포함하고, 5 μm 내지 70 μm의 두께를 갖는 구리층 및 상기 구리층상에 형성된 수지층을 포함하며, 구리층의 두께가 5 μm 초과인 경우 구리층 및 수지층 사이의 필 강도(peel strength)가 0.6 N/mm 초과이며, 조화 처리된 표면의 10 점(ten-point) 평균 거칠기 Sz가 베이스 구리층의 10점 평균 거칠기 보다 낮은, 동장 적층 기판에 관한 것이다.
상기 구리층은 동박(copper foil)을 포함할 수 있다.
상기 동장 적층 기판은 상기 동박의 하나의 표면에 구리 도금층을 포함할 수 있다.
상기 구리층의 조화 처리된 표면의 10점 평균 거칠기 Sz는 2.0 μm 미만일 수 있다.
상기 구리층의 조화 처리된 표면의 산술 평균 거칠기 Sa는 0.4 μm 미만일 수 있다.
상기 베이스 구리층은 매트 면(matte side) 및 이와 반대편의 샤이니 면 (shiny side)를 가질 수 있다.
상기 조화 처리(roughening)는 베이스 구리층의 매트 면에 대해 수행될 수 있다.
상기 구리층의 조화 처리된 매트 면의 산술 평균 거칠기 Sa는 상기 구리층의 샤이니 면의 산술 평균 거칠기 Sa 보다 낮을 수 있다.
상기 구리층의 조화 처리된 매트 면의 산술 평균 거칠기 Sa는 0.4 μm 미만일 수 있다.
상기 구리층의 삽입 손실(insertion loss)은 5 GHz 진동수(frequency)에서 측정할 때 -3.60 dB 내지 -2.50 dB 일 수 있다.
상기 구리층의 삽입 손실은 10 GHz 진동수에서 측정할 때 -6.50 dB 내지 -5.00 dB일 수 있다.
상기 구리층의 삽입 손실은 15 GHz 진동수에서 측정할 때 -8.50 dB 내지 -6.75 dB일 수 있다.
상기 구리층의 삽입 손실은 20 GHz 진동수에서 측정할 때 -11.70 dB 내지 -8.55 dB일 수 있다.
상기 구리층의 조화 처리된 표면의 조화 처리된 입자의 크기는 0.1 μm 내지 2.0 μm일 수 있다.
조화 처리된 표면의 조화 처리된 입자로 형성된 돌기물(projection)의 높이는 1.0 μm 내지 5.0 μm이다.
상기 수지층은 (a) 분자쇄의 양(兩) 말단에 비닐기 및 알릴기로 구성된 군으로부터 선택된 불포화 치환기를 2개 이상 갖는 폴리페닐렌 에테르 또는 이의 올리고머; (b) 3종 이상의 가교결합성 경화제; 및 (c) 난연제를 포함하는 열경화성 수지 조성물을 포함한다.
상기 폴리페닐렌 에테르는 하기 화학식 1로 표시될 수 있다.
[화학식 1]
Figure pct00001
상기 화학식 1에서, Y는 비스페놀 A형, 비스페놀 F형, 비스페놀 S형, 나프탈렌형, 안트라센형, 비페닐형, 테트라메틸 비페닐형, 페놀 노볼락형, 크레졸 노볼락형, 비스페놀 A 노볼락형, 및 비스페놀 S 노볼락형으로 구성된 군으로부터 선택된 1종 이상의 화합물이며, m과 n은 각각 독립적으로 3 - 20 의 자연수이다.
상기 가교 결합성 경화제는 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무를 포함하는 조성물을 포함할 수 있다.
상기 동박은 상기 수지층상에 내열층, 내부식층, 크롬산염층 및 실란 커플링층으로 이루어지는 군에서 선택되는 하나 이상의 층을 추가적으로 포함할 수 있다.
상기 동박은 전해 동박일 수 있다.
본 발명의 다른 일 양태에 따르면, 상기 동장 적층 기판을 포함하는 인쇄 회로 기판에 관한 것이다.
이하에서, 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
본 발명의 발명자들은 예의 연구를 거듭한 결과, 동장 적층 기판을 제조함에 있어, 구리층의 두께 및 표면 거칠기를 특정한 범위로 조절함으로써, 상기 구리층과 그 위에 적층되는 수지층 사이의 접착 강도를 높이고, 삽입 손실은 현저히 낮출 수 있으며, 더 나아가 상기 접착 강도를 특정한 범위로 제어함으로써, 현저히 뛰어난 연성 및 가공성의 물성을 확보할 수 있는 것을 발견하여 본 발명에 이르게 되었다.
본 발명의 일 양태에 따르면, 적어도 하나의 구리층과 상기 구리층의 양면 중 적어도 일면 상에 형성되는 수지층을 포함하는 동장 적층 기판에 관한 것이다.
[구리층의 형태 및 제조 방법]
본 발명에서 상기 구리층은 조화 처리된 면을 포함할 수 있고, 이는 저조도의 특성을 갖도록, 베이스 구리층(base copper layer)의 적어도 일면을 조화 처리함으로써 형성된 것일 수 있다.
또한, 본 발명에서 상기 구리층의 두께는 특별히 제한하지 않으나, 예를 들면 5 ㎛ 내지 70 ㎛일 수 있고, 바람직하게는 5 ㎛ 내지 50 ㎛일 수 있으며, 보다 바람직하게는 9 ㎛ 내지 50 ㎛일 수 있고, 가장 바람직하게는 9 ㎛ 내지 35 ㎛일 수 있다.
또한, 본 발명에서 상기 베이스 구리층은 동박을 필수적으로 포함하고, 상기 동박의 어느 일면 상에 구리 도금층을 더 포함할 수 있다.
본 발명에서 사용하는 동박은 전해 동박(electrolytic copper foil) 또는 압연 동박(rolled copper foil)일 수 있고, 특별히 제한하지는 않으나, 바람직하게는 전해 동박일 수 있다.
본 발명에서, 전해 동박이 캐소드 드럼 표면(cathode drum surface)과 접촉한 면의 표면을 “샤이니 면(shiny side)” 이라 지칭하고, 그 반대 표면은 “매트 면(matte side)”라고 칭한다.
본 발명에서, 상기 전해 동박은 매트 면과 샤이니 면을 갖는다. 본 발명에서, 상기 동박의 수지층과 접착될 매트 면, 혹은 매트 면을 포함하는 양면 모두에 대하여 조화 처리를 행함으로써 그 위에 적층되는 수지와의 접착 강도를 향상시키고, 그 외에 내열성 등을 향상시킬 수 있다.
본 발명에서, 먼저 동박의 매트 면을 조화 처리하고, 이어서 동박의 어느 일 표면상에 구리 도금층을 적층할 수 있으나, 상기 구리 도금층의 적층 공정 및 상기 조화 처리 공정의 순서는 특별히 제한되지 않는다.
본 발명에서, 상기한 바와 같이, 조화 처리를 수행함으로써 상기 구리층 상에 적층되는 수지층과의 접착 강도를 향상시키고, 그 외에 삽입 손실 등은 현저히 낮출 수 있으며, 최종적으로는 구리층의 연성 및 가공성 또한 향상시킬 수 있다.
본 발명에서 상기 조화 처리 공정은 특별히 제한되지 않으며, 당업계에 공지된 방법으로, 동박의 표면에 돌기물을 형성시킬 수 있는 방법이라면 제한 없이 사용될 수 있다. 그러나, 바람직하게는 15℃ 및 30℃ 사이의 온도를 갖고 구리(Cu)를 포함하는 전해액에 동박을 투입시키고, 일정 전류밀도 이상에서 도금을 실시하여 동박의 표면에 미세한 결절(조화처리된 입자)을 생성시킨다.
또한, 본 발명에서 생성된 금속핵의 성장(capsulation) 과정은 금속핵의 생성 온도 보다 더 높은 온도에서 이루어질 수 있고, 바람직하게는 45℃ 내지 60℃에서 수행될 수 있으며, 사용되는 전해액내에서의 구리 농도는 금속핵을 생성시키는 전해액에서의 농도 보다 높을 수 있다.
[조화 입자 및 돌기물]
본 발명에서는 상기와 같은 조화 처리 공정에 의하여 동박의 표면에 조화 입자가 형성되고, 이는 돌기물을 형성할 수 있다.
본 발명에서는 상기 조화 입자의 직경은 0.1 ㎛ 내지 2.0 ㎛일 수 있다.
또한, 본 발명에서 상기 조화 입자에 의해 형성된 돌기물의 높이는 1.0 ㎛ 내지 5.0 ㎛일 수 있다. 본 발명에서 상기 돌기물의 높이가 1.0 ㎛ 미만인 경우 높이가 낮기 때문에 충분한 접착 강도를 확보할 수 없고, 상기 돌기물의 높이가 5.0 ㎛를 초과하는 경우, 돌기물의 분포가 균일하게 되지 않아, 목표로 하는 표면 거칠기 범위를 제어하기 어려울 수 있다.
[구리층의 표면 거칠기]
1. 10점 평균 거칠기 (Sz)
본 발명에서는 상기와 같이 베이스 구리층의 적어도 일면에 대하여 조화 처리 공정을 수행함으로써 구리층의 조화 처리된 면의 10점 평균 거칠기(Sz)를 조화 처리 공정을 수행하지 않지 않은 상기 베이스 구리층의 10점 평균 거칠기(Sz) 보다 낮게 조절할 수 있다.
구체적으로, 본 발명에서 상기 구리층의 조화 처리된 면의 10점 평균 거칠기
(Sz)는 0 ㎛ 초과 2.0 ㎛ 이하인 것이 바람직하고, 보다 바람직하게는 0.1 ㎛ 내지 1.9 ㎛, 가장 바람직하게는 0.15 ㎛ 내지 1.8 ㎛ 이다.
본 발명에서, 상기 구리층의 10점 평균 거칠기 (Sz)를 측정하는 방법은 특별히 제한되지 않으나, 예를 들어 ISO 25178 방법에 따라 측정된 것일 수 있다.
본 발명에서, 상기 10점 평균 거칠기 (Sz)가 상기와 같은 한정한 거칠기 범위에 미달하는 경우 수지와의 접착 강도가 현저히 저하되고, 상기 거칠기가 상기 거칠기 범위를 초과하는 경우 삽입 손실이 급격히 증가하여 전기적 특성이 현저히 저하될 수 있다.
2. 산술 평균 거칠기 (Sa)
본 발명에서 상기 조화 처리 공정은 상기와 같은 베이스 구리층의 어느 일 표면에 대해서 수행할 수 있으나, 바람직하게는 구리층의 매트 면 또는 양 표면에 대해 수행할 수 있다.
일반적으로, 동박의 매트 면을 조화 처리하면 매트 면의 조도(roughness)는 증가하여, 조화 처리 전에 매트 면의 조도가 샤이니 면의 조도 보다 낮은 경우라도, 매트 면의 조도가 샤이니 면의 조도 보다 더 커질 수 있다.
그러나, 본 발명에서, 특별한 조건하에서 동박의 매트 면에 대해 조화 처리를 수행함으로써, 매트 면의 산술 평균 거칠기(Sa)가 샤이니 면의 것 보다 낮다.
구체적으로, 상기 구리층의 조화 처리된 표면의 산술 평균 거칠기(Sa)는 0 ㎛ 초과 0.4 ㎛ 이하일 수 있고, 바람직하게는 0.1 ㎛ 내지 0.36 ㎛일 수 있고, 보다 바람직하게는 0.14 ㎛ 내지 0.29 ㎛일 수 있고, 가장 바람직하게는 0.15 ㎛ 내지 0.25 ㎛일 수 있다.
본 발명에서 상기 동박의 두께가 5 ㎛ 내지 10 ㎛인 경우, 상기 매트 면의 산술 평균 거칠기(Sa)는 0.1 ㎛ 내지 0.4 ㎛일 수 있고, 바람직하게는 0.15 ㎛ 내지 0.35 ㎛일 수 있다. 또한, 상기 샤이니 면의 산술 평균 거칠기(Sa)는 0.15 ㎛ 내지 0.45 ㎛일 수 있고, 바람직하게는 0.17 ㎛ 내지 0.40 ㎛일 수 있다.
본 발명에서 상기 동박의 두께가 10 ㎛ 초과 30 ㎛ 이하인 경우, 상기 매트 면의 산술 평균 거칠기(Sa)는 0.15 ㎛ 내지 0.35 ㎛일 수 있고, 바람직하게는 0.16 ㎛ 내지 0.30 ㎛일 수 있다. 또한, 상기 샤이니 면의 산술 평균 거칠기(Sa)는 0.20 ㎛ 내지 0.40 ㎛일 수 있고, 바람직하게는 0.20 ㎛ 내지 0.35 ㎛일 수 있다.
본 발명에서 상기 동박의 두께가 30 ㎛ 초과 70 ㎛ 이하인 경우, 상기 매트 면의 산술 평균 거칠기(Sa)는 0.05 ㎛ 내지 0.33 ㎛일 수 있고, 바람직하게는 0.08 ㎛ 내지 0.29 ㎛일 수 있다. 또한, 상기 샤이니 면의 산술 평균 거칠기(Sa)는 0.15 ㎛ 내지 0.35 ㎛일 수 있고, 바람직하게는 0.18 ㎛ 내지 0.30 ㎛일 수 있다.
본 발명에서, 상기 구리층의 조화 처리된 표면의 산술 평균 거칠기(Sa)를 측정하는 방법은 특별히 제한되지 않으나, 예를 들어 ISO 25178 방법에 따라 측정된 것일 수 있다.
본 발명에서, 상기 산술 평균 거칠기(Sa)가 상기와 같은 한정한 거칠기 범위에 미달하는 경우 수지와의 접착 강도가 현저히 저하되고, 상기 거칠기가 상기 거칠기 범위를 초과하는 경우 삽입 손실이 급격히 증가하여 전기적 특성이 현저히 저하될 수 있다.
본 발명에서는 상기 구리층의 두께 및 상기 구리층에 포함된 전해 동박의 조화 처리된 표면의 거칠기를 특정한 범위로 조절함으로써, 수지와의 접착 강도를 향상시키고, 낮은 삽입 손실을 동시에 확보할 수 있다.
[구리층과 수지층 간의 접착 강도]
본 발명에서는 상기 구리층과 수지층 간의 접착 강도를 특정한 범위로 조절함으로써 연성 및 가공성의 물성을 현저히 향상시킬 수 있다.
본 발명에서 상기 구리층의 두께가 5 ㎛ 내지 70 ㎛인 경우, 상기 구리층과 그 위에 적층되는 수지층 간의 접착 강도는 0.6 N/mm 이상일 수 있고, 바람직하게는 0.6 N/mm 내지 1.0 N/mm, 보다 바람직하게는 0.6 N/mm 내지 0.9 N/mm일 수 있다. 본 발명에서 상기 구리층과 상기 수지층 사이의 접착 강도가 0.6 N/mm 미만인 경우, 구리층과 수지층이 쉽게 박리될 수 있고 그 경우 구리층에 수지층의 변형 거동을 전할 수 없게 되어 구리층의 연성이 저하되며, 추후 프레스 성형 등에 의한 가공성 또한 현저히 저하될 수 있다.
본 발명에서 상기 접착 강도를 측정하는 방법은 특별히 제한하지는 않으나, 예를 들면 IPC-TM-650에 준거하여, 필 강도 인장 시험기(peel strength tensile tester) Intron 5543으로 측정된 것일 수 있다.
[동장 적층 기판의 삽입 손실]
삽입 손실이 작은 경우, 고주파로 신호 전송을 실시할 때의 신호의 감쇠가 억제되기 때문에, 고주파로 신호 전송을 실시하는 회로에 있어서 안정된 신호 전송을 실시할 수 있다. 그 때문에, 삽입 손실의 값이 작은 쪽이 고주파로 신호 전송을 실시하는 회로 용도에 사용하기에 적합하기 때문에 바람직하다.
본 발명의 동장 적층 기판은 5 GHz 진동수에서 측정할 때 삽입 손실이 -3.60 dB 내지 -2.50 dB인 것이 바람직하고, 보다 바람직하게는 -3.35 dB 내지 -2.75 dB일 수 있고, 더욱 바람직하게는 -3.25 dB 내지 -3.05 dB일 수 있다.
본 발명의 동장 적층 기판은 10 GHz 진동수에서 측정할 때 삽입 손실이 -6.50 dB 내지 -5.00 dB인 것이 바람직하고, 보다 바람직하게는 -6.25 dB 내지 -5.15 dB일 수 있고, 더욱 바람직하게는 -6.15 dB 내지 -5.20 dB일 수 있다.
본 발명에서 상기 동장 적층 기판의 삽입 손실을 15 GHz 진동수에서 측정할 때 -8.50 dB 내지 -6.75 dB인 것이 바람직하고, 보다 바람직하게는 -8.25 dB 내지 -7.10 dB일 수 있고, 더욱 바람직하게는 -7.90 dB 내지 -7.15 dB일 수 있다.
본 발명에서 상기 동장 적층 기판의 삽입 손실을 20 GHz 진동수에서 측정할 때에는 -11.70 dB 내지 -8.55 dB인 것이 바람직하고, 보다 바람직하게는 -11.25 dB 내지 -9.15 dB 일 수 있고, 더욱 바람직하게는 -10.50 dB 내지 -9.25 dB일 수 있다.
본 발명에서 상기 삽입 손실은 본 발명에 따른 동장 적층 기판에 특정한 주파수의 전기적 신호를 가했을 때, 그 입력 전압 대비 출력 전압의 비를 의미하는 것으로, 구체적으로는 하기 식에 의해 측정될 수 있다.
삽입 손실(dB) = -20 log10|S21|
여기서, 상기 ‘S21’은 투과파 전압/입사파 전압을 의미한다.
이상과 같은 표면 거칠기 및 삽입 손실을 겸비한 본 발명의 표면 처리 구리층은, 후술하는 실시예 및 비교예에서 명백하게 나타나듯이 그 위에 적층되는 수지와 밀착성이 우수하고, 낮은 삽입 손실의 특성을 가질 수 있다.
[수지층 조성물]
본 발명에서, 상기 수지층이 구리층의 적어도 한 표면에 적층될 수 있다.
본 발명에서, 상기 수지층은 비(非)에폭시계 열경화성 수지 조성물을 포함할 수 있으며, 본 발명에서 제공하는 비에폭시계 열경화성 수지 조성물은 분자쇄의 양 사이드가 불포화 결합 치환기로 개질된 폴리페닐렌 에테르 수지 및 3종 이상의 특정 가교 결합성 경화제를 병용함으로써, 내열성, 저유전율 특성을 비롯한 전반적인 물성이 동시에 우수한 특성을 갖는다.
본 발명에서 상기 비에폭시계 열경화성 수지 조성물은 (a) 분자쇄의 양(兩) 말단에 비닐기 및 알릴기로 구성된 군으로부터 선택된 불포화 치환기를 2개 이상 갖는 폴리페닐렌 에테르 또는 이의 올리고머; (b) 3종 이상의 가교결합성 경화제; 및 (c) 난연제를 포함한다. 또한, 상기 열경화성 수지 조성물은 비닐기-함유 실란 커플링제로 표면처리된 무기 필러를 더 포함할 수 있다. 이때, 필요에 따라 경화촉진제, 개시제(예컨대, 라디칼 개시제) 등을 더 포함할 수 있다.
(a) 폴리페닐렌 에테르
본 발명에 따른 열경화성 수지 조성물은 폴리페닐렌 에테르(PPE) 또는 이의 올리고머를 포함한다. 상기 PPE 또는 이의 올리고머는 분자쇄의 양(兩) 말단에 2개 이상의 비닐기, 알릴기 또는 이들 모두를 갖는 것으로서, 그 구조에 특별히 한정되 지 않고 사용될 수 있다.
본 발명에서, 하기 화학식 1로 표시되는 알릴레이티드 폴리페닐렌 에테르 (allylated polyphenylene ether)가 바람직하다: 이는 사이드가 2개 이상의 비닐기로 개질되었으므로, 유리전이온도 향상, 낮은 열팽창계수, -OH기 감소로 인한 내습 특성 및 유전특성을 만족시킬 수 있기 때문이다.
[화학식 1]
Figure pct00002
상기 화학식 1에서, Y는 비스페놀 A형, 비스페놀 F형, 비스페놀 S형, 나프탈렌형, 안트라센형, 비페닐형, 테트라메틸 비페닐형, 페놀 노볼락형, 크레졸 노볼락형, 비스페놀 A 노볼락형, 및 비스페놀 S 노볼락형으로 구성된 군으로부터 선택된 1종 이상의 화합물이며, m과 n은 각각 독립적으로 3 - 20 의 자연수이다.
본 발명에서는 분자쇄의 양(兩) 말단에 2개 이상의 비닐(vinyl)기를 갖는 것을 주로 사용하고 있으나, 상기 비닐기 이외에 당업계에 알려진 통상적인 불포화 이중결합성 모이어티(moiety)를 사용하는 것도 본 발명의 범주에 속한다.
한편, 폴리페닐렌 에테르는 본질적으로 융점이 높고, 그에 따라 수지 조성물의 융해물 점성이 높기 때문에 다층 시트를 생산하는 것이 어렵다. 이에, 본 발명에서는 종래 고분자량의 폴리페닐렌 에테르를 그대로 사용하는 대신, 재분배반응을 통해 저분자량으로 개질된 형태를 사용하는 것이 바람직하다.
특히, 종래 고분자량의 폴리페닐렌 에테르를 저분자량의 폴리페닐렌 에테르 수지로 개질시킬 때 일반적으로 페놀 유래 화합물이나 비스페놀 A와 같은 화합물을 사용하고 있는데, 이 경우 분자 구조상 로테이션이 가능하여 유전율 저하 현상이 발생된다.
한편, 본 발명에서는 종래 고분자량의 폴리페닐렌 에테르(PPE) 수지를 그대로 사용하는 대신, 알킬기(Alkyl) 함량과 방향족 고리기(Aromatic) 함량이 증가된 특정 비스페놀(Bisphenol) 화합물들을 이용하여 재분배반응을 통해 저분자량으로 개질된 형태로서, 재분배를 통한 수지의 양(兩) 말단에 비닐기가 도입된 형태를 사용한다. 이때, 상기 재분배 반응은 라디칼 개시제, 촉매, 또는 라디칼 개시제와 촉매 존재 하에서 수행된다.
구체적으로, 종래 동박 적층판용 폴리페닐렌 에테르는 고분자 폴리페닐렌 에테르를 폴리페놀과 라디칼 개시제를 촉매로 사용한 재분배 반응을 통하여 양 말단에 알코올기를 가지는 저분자 폴리페닐렌 에테르로 개질하여 사용하였으나, 종래 재분배에 사용되는 폴리페놀인 Bisphenol A의 구조적 특성과 재분배 후 생성되는 양(兩) 말단의 알코올기의 높은 극성으로 인하여 낮은 유전손실 특성 구현에 한계가 있었다.
이에 비해, 본 발명에서는 재분배 반응에 사용되는 폴리페놀을 알킬기 함량과 방향족 고리기 함량이 증가된 특정 비스페놀 화합물들을 사용하여 재분배한 후, 양(兩) 말단에 위치하는 알코올기를 극성이 낮은 비닐기로 변형함으로써 가교 후에도 유전손실이 적은 폴리페닐렌 에테르를 얻을 수 있다. 이러한 변성 폴리페닐렌 에테르는, 기존 폴리페닐렌 유래 화합물들보다 분자량이 작고, 또한 알킬기 함량이 높기 때문에 기존 에폭시 수지 등과 상용성이 우수하고, 적층판 제조시 흐름성이 증가하여 공정성이 개선되고, 유전특성이 추가로 개선된다. 따라서, 본 발명의 수지 조성물을 사용하여 제조된 인쇄 회로 기판은 성형성, 가공성, 유전특성, 내열 성, 접착강도 등의 물성이 향상되는 장점이 있다.
이때, 상기 알킬기 함량과 방향족 고리기 함량이 증가된 특정 비스페놀 화합물은 비스페놀 A [BPA, 2,2-Bis(4-hydroxyphenyl)propane]를 제외한 비스페놀 계열 화합물을 제한 없이 사용할 수 있다. 사용 가능한 비스페놀 화합물의 비제한적인 예로는 비스페놀 AP(1,1-Bis(4-hydroxyphenyl)-1-phenyl-ethane), 비스페놀 AF(2,2 -Bis(4-hydroxyphenyl)hexafluoropropane), 비스페놀 B(2,2-Bis(4-hydroxyphenyl)b utane), 비스페놀 BP(Bis-(4-hydroxyphenyl)diphenylmethane), 비스페놀 C(2,2-Bis (3-methyl-4-hydroxyphenyl)propane), 비스페놀 C(Bis(4-hydroxyphenyl)-2,2-dichl oroethylene), 비스페놀 G(2,2-Bis(4-hydroxy-3-isopropyl-phenyl)propane), 비스페놀 M(1,3-Bis(2-(4-hydroxyphenyl)-2-propyl)benzene), 비스페놀 P(Bis(4-hydrox yphenyl)sulfone), 비스페놀 PH(5,5' -(1-Methylethyliden)-bis[1,1'-(bisphenyl)-2-ol]propane), 비스페놀 TMC(1,1-Bis(4-hydroxyphenyl)-3,3,5-trimethyl-cyclohex ane), 비스페놀 Z(1,1-Bis(4-hydroxyphenyl)-cyclohexane) 또는 이들의 1종 이상 혼합물 등이 있다.
상기 폴리페닐렌 에테르 수지(a)는 수평균 분자량이 10,000 ~ 30,000 범위의 고분자량 폴리페닐렌 에테르 수지를 비스페놀 계열 화합물(단, 비스페놀 A는 제외)의 존재 하에서 재분배 반응하여 수평균 분자량(Mn)이 1,000 내지 10,000 범위의 저분자량으로 개질된 것일 수 있으며, 바람직하게는 수평균 분자량(Mn)이 1,000 내지 5,000 범위이며, 보다 바람직하게는 1,000 내지 3,000 범위일 수 있다.
또한, 상기 폴리페닐렌 에테르의 분자량 분포는 3 이하 (Mw/Mn < 3)가 적합하며, 바람직하게는 1.5 내지 2.5 범위일 수 있다.
본 발명에 따른 열경화성 수지 조성물에서, 상기 폴리페닐렌 에테르 수지 또 는 이의 올리고머의 함량은 수지 조성물의 전체 중량을 기준으로 약 20 중량% 내지 50 중량%일 수 있다.
(b) 가교 결합성 경화제
본 발명에 따른 열경화성 수지 조성물은 3종 이상의 서로 다른 가교 결합성 경화제를 포함한다.
상기 가교결합성(cross-linkable) 경화제는 상기 폴리페닐렌 에테르를 3차원적으로 가교 결합시켜 망상구조를 형성하는 것으로서, 레진 조성물의 유동성을 증가시키기 위해 저분자량으로 개질된 폴리페닐렌 에테르를 사용하더라도, 3종 이상의 가교결합성 경화제의 사용으로 인해 폴리페닐렌 에테르의 내열성이 개선될 수 있다. 또한, 상기 가교 결합성 경화제는 PPE를 가교 결합시킴으로써, 저유전율 및 유전손실 특성을 구현할 수 있을 뿐만 아니라, 상기 경화수지 조성물의 유동성을 증가시키고, 다른 기재(예, 구리 동박)와의 박리 강도를 향상시킬 수 있다.
상기 가교 결합성 경화제는 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무(b3)로 이루어진 군에서 선택될 수 있다.
본 발명에서 사용 가능한 탄화수소계 가교제로는 이중결합 또는 삼중결합을 갖고 있는 탄화수소계 가교제라면 특별히 한정되지 않으며, 바람직하게 디엔계 가교제일 수 있다. 구체적인 예로는 부타디엔(예컨대, 1,2-부타디엔, 1,3-부타디엔 등) 또는 이의 폴리머, 데카디엔(예컨대, 1,9-데카디엔 등) 또는 이의 폴리머, 옥타디엔(예컨대, 1,7-옥타디엔 등) 또는 이의 폴리머, 비닐카바졸 등이 있는데, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
일례에 따르면, 상기 탄화수소계 가교제로 하기 화학식 2로 표시되는 폴리부타디엔을 사용할 수 있다:
[화학식 2]
Figure pct00003
(상기 화학식 2에서, p는 10 ~ 30의 정수임)
상기 탄화수소계 가교제의 분자량(Mw)은 500 내지 3,000 범위일 수 있으며, 바람직하게는 1,000 내지 3,000 범위일 수 있다.
본 발명에서 사용 가능한 3개 이상(바람직하게 3 ~ 4개)의 관능기를 함유하는 가교제의 비제한적인 예로는 트리알릴 이소시아누레이트(triallyl isocyanurate, TAIC), 1,2,4-트리비닐 사이클로헥산(1,2,4-trivinyl cyclohexane, TVCH) 등이 있는데, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
일례에 따르면, 3개 이상의 관능기를 함유하는 가교제로 하기 화학식 3으로 표시되는 트리알릴 이소시아누레이트(TAIC)를 사용할 수 있다:
[화학식 3]
Figure pct00004
본 발명에서 사용 가능한 블럭 구조의 고무는 블럭공중합체 형태로, 바람직하게는 부타디엔 단위를 함유하는 블럭공중합체 형태의 고무, 더 바람직하게는 부타디엔 단위와 함께 스티렌 단위, 아크릴로니트릴 단위, 아크릴레이트 단위 등의 단위를 함유하는 블럭공중합체 형태의 고무일 수 있다. 비제한적인 예로는 스티렌-부타디엔 고무(SBR), 아크릴로니트릴-부타디엔 고무, 아크릴레이트-부타디엔 고무, 아크릴로니트릴-부타디엔-스티렌 고무 등이 있는데, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
일례에 따르면, 블럭 구조의 고무로 하기 화학식 4로 표시되는 스티렌-부타디엔 고무를 사용할 수 있다:
[화학식 4]
Figure pct00005
(상기 화학식 4에서, q는 5 ~ 20의 정수이고, r은 5 ~ 20의 정수임).
본 발명에서 상기 열경화성 수지 조성물 내 상기 가교결합성 경화제(b)의 함량은 특별히 한정되지 않으나, 수지 조성물의 전체 중량을 기준으로 약 5 중량% 내지 45 중량% 범위일 수 있으며, 바람직하게 약 10 중량% 내지 30 중량% 범위일 수 있다. 상기 가교 결합성 경화제의 함량이 전술한 범위에 해당되는 경우, 수지 조성물의 저유전 특성, 경화성, 성형 가공성 및 접착력이 양호하다.
일례에 따르면, 상기 3종 이상의 가교결합성 경화제로 탄화수소계 가교제 (b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무를 혼용할 경우, 상기 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무(b3)의 함량은 각각 수지 조성물의 전체 중량을 기준으로 약 1.65 중량% 내지 15 중량% 범위, 바람직하게 약 3.33 중량% 내지 10 중량% 범위, 더 바람직하게 약 5 중량% 내지 10 중량% 범위일 수 있다.
다른 일례에 따르면, 상기 3종 이상의 가교결합성 경화제로 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무를 혼용할 경우, 상기 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무(b3)의 사용 비율은 b1 : b2 : b3 = 1 ~ 20 : 1 ~ 20 : 1 중량비율이고, 바람직하게는 b1 : b2 : b3 = 1 ~ 7 : 1 ~ 7 : 1 중량비율일 수 있다.
필요에 따라, 본 발명에서는 전술한 탄화수소계 경화제, 3개 이상의 관능기-함유 가교제 및 블럭 구조의 고무 이외에, 당업계에 알려진 통상적인 가교결합성 경화제를 더 포함할 수 있다. 이때, 가교결합성 경화제는 사이드가 비닐기, 알릴기 등으로 개질된 폴리페닐렌 에테르와 우수한 혼화성을 갖는 것이 바람직하다.
사용 가능한 가교결합성 경화제의 비제한적인 예로는 디비닐나프탈렌, 디비닐디페닐, 스티렌모노머, 페놀, 트리알릴 시아누레이트(TAC), 디-4-비닐벤질 에테르[di-(4-vinylbenzyl) ether](하기 화학식 5) 등이 있다. 이때, 전술한 경화제는 단독 사용되거나 또는 2종 이상 혼용될 수도 있다.
[화학식 5]
Figure pct00006
본 발명에서는 전술한 가교결합성 경화제의 적절한 혼용 및 최적화된 함량 조절을 통해 저유전 특성뿐만 아니라, 다양한 물성과 가공성을 극대화할 수 있다. 특히, 본 발명에서는 가교 결합제로 개시 지연 반응 효과를 나타내는 디-4-비닐벤질 에테르[di-(4-Vinylbenzyl) ether](상기 화학식 5)를 다른 가교결합성 경화제(탄화수소계 경화제, 3개 이상의 관능기-함유 경화제 및 블럭 구조의 고무)와 최적화된 함량으로 혼합 사용하여 점도 조절을 용이하게 할 수 있다. 이를 바탕으로 레진 흐름성을 조절함으로써, 프리프레그의 핸들링이나 성형 가공성의 어려움을 극복할 수 있다.
구체적으로, 가교결합성 경화제로서 탄화수소계 경화제, 3개 이상의 관능기-함유 경화제 및 블럭 구조의 고무와 함께 디-4-비닐벤질 에테르를 혼용하면, 저유전 특성과 함량 조절에 의한 흐름 특성을 동시에 확보할 수 있다. 이때, 탄화수소계 경화제, 3개 이상의 관능기-함유 경화제 및 블럭 구조의 고무는 각각 수지 조성물의 전체 중량을 기준으로 약 1.65 중량% ~ 15 중량% 범위, 바람직하게 약 3.33 중량% ~ 10 중량% 범위, 더 바람직하게 약 5 중량% ~ 10 중량% 범위로 사용될 수 있고, 디-4-비닐벤질 에테르는 수지 조성물의 전체 중량을 기준으로 약 1 중량% ~ 10 중량% 범위, 바람직하게 약 2 중량% ~ 5 중량% 범위로 사용될 수 있다.
(c) 난연제
본 발명에서 상기 열경화성 수지 조성물은 난연제(c)를 포함할 수 있다.
상기 난연제는 당업계에 알려진 통상적인 난연제를 제한없이 사용할 수 있으며, 일례로 브롬이나 염소를 함유하는 할로겐 난연제; 트리페닐포스페이트, 트리크레실포스페이트(tricresyl phosphate), 트리스디클로로프로필포스페이트 (trisdichloropropylphosphate), 포스파젠(phosphazene) 등의 인계 난연제; 삼산화안티몬 등의 안티몬계 난연제; 수산화알루미늄, 수산화마그네슘 등의 금속 수산화물 등과 같은 무기물의 난연제 등이 있다. 본 발명에서는 폴레페닐렌 에테르와 반응성이 없으며 내열 특성 및 유전 특성에 저하를 주지 않는 첨가형 브롬 난연제가 적합하다.
본 발명에서 상기 브롬화 난연제는 브로모프탈이미드(Bromophthalimide), 브로모페닐(Bromophenyl) 첨가형 브롬 난연제나, 혹은 말단에 알릴화된(Allyl terminated) 형태의 테트라브로모비스페놀 A(Tetrabromo bisphenol A Allyl ether), 디바이닐페놀(Divinylphenol) 형태의 난연성 경화제를 사용하여 경화제의 특성과 난연 특성을 동시에 얻을 수 있다. 또한, 브롬화 유기화합물도 사용할 수 있는데, 이의 구체적인 예로는, 디카브로모디페닐 에탄(decabromodiphenylethane), 4,4-디브로모비페닐, 에틸렌 비스테트라브로모프탈리미드 (ethylenebistetrabromophthalimide) 등이 있다.
본 발명에서 상기 열경화성 수지 조성물에서, 상기 난연제의 함량은 수지 조성물의 전체 중량을 기준으로 약 10 중량% 내지 30 중량%로 포함될 수 있으며, 바람직하게는 약 10 중량% 내지 20 중량% 범위일 수 있다. 상기 난연제가 상기 범위로 포함되면, 난연 94V-0 수준의 화염 저항성을 충분히 가질 수 있으며, 우수한 열저항성과 전기적 특성을 나타낼 수 있다.
(d) 비닐기-함유 실란 커플링제로 표면 처리된 무기 필러
본 발명에 따른 열경화성 수지 조성물은 비닐기-함유 실란 커플링제로 표면 처리된 무기 필러를 더 포함할 수 있다.
상기 무기 필러는 표면이 비닐기-함유 실란 커플링제로 처리된 것으로서, 이는 양 말단에 비닐기 및/또는 알릴기를 함유하는 폴리페닐렌 에테르와의 상용성이 우수하기 때문에, 유전 특성을 낮추면서, 흡습 내열성 및 가공성을 더 향상시킬 수 있다. 또한, 상기 무기 필러는 수지층과 다른 층간의 열팽창계수(CTE) 차이를 감소시켜 최종 제품의 휨 특성, 저팽창화, 기계적 강도(toughness), 저응력화를 효과적으로 향상시킬 수 있다.
본 발명에서 사용 가능한 무기 필러 (d)는 당업계에서 알려진 무기 필러로서 표면이 비닐기-함유 실란 커플링제로 처리된 것이라면 특별히 제한되지 않는다. 예를 들면, 천연 실리카(natural silica), 용융 실리카(Fused silica), 비결정질 실리카(amorphous silica), 결정 실리카(crystalline silica) 등과 같은 실리카류; 보에마이트(boehmite), 알루미나, 탈크(Talc), 구형 유리, 탄산칼슘, 탄산마그네슘, 마그네시아, 클레이, 규산칼슘, 산화티탄, 산화안티몬, 유리섬유, 붕산알루미늄, 티탄산바륨, 티탄산스트론튬, 티탄산칼슘, 티탄산마그네슘, 티탄산비스무스, 산화티탄, 지르콘산바륨, 지르콘산칼슘, 질화붕소, 질화규소, 활석, 운모(mica) 등이 있는데, 이들의 표면은 비닐기-함유 실란 커플링제로 처리된 것이다. 이러한 무기 필러는 단독 또는 2개 이상이 혼용하여 사용될 수 있다. 이 중에서 낮은 열팽창계수를 나타내는 용융 실리카가 바람직하다.
상기 비닐기-함유 실란 커플링제로 표면 처리된 무기 필러를 제조하는 방법은 특별히 제한되지 않으며, 당업계에 알려진 통상적인 방법에 따라 제조될 수 있다. 일례로, 비닐기-함유 실란 커플링제가 포함된 용액에 무기 필러를 투입한 후 건조함으로써 제조될 수 있다.
상기 무기 필러(d)의 크기는 특별히 제한되지 않으나, 평균 입경이 약 0.5 ㎛ ~ 5 ㎛ 범위인 경우, 분산성에서 유리하다.
또한, 상기 무기 필러의 함량은 특별한 제한이 없으며, 전술한 휨 특성, 기계적 물성 등을 고려하여 적절히 조절할 수 있다. 일례로, 열경화성 수지 조성물의 전체 중량을 기준으로 약 10 중량% ~ 50 중량% 범위가 바람직하다. 만약, 상기 무기 필러의 함량이 너무 과량이면, 성형성이 저하될 수 있다.
한편, 본 발명에 따른 열경화성 수지 조성물은 가교 결합성 경화제의 유리한 효과를 강화하기 위해 반응 개시제를 더 포함할 수 있다.
이러한 반응 개시제는 폴리페닐렌 에테르와 가교결합성 경화제의 경화를 더 가속시킬 수 있으며, 수지의 내열성 등의 특성을 증가시킬 수 있다.
사용 가능한 반응개시제의 비제한적인 예로는 α,α′-비스(t-부틸퍼옥시-m-이소프로필)벤젠, 2,5-디메틸-2,5-디(t-부틸 퍼옥시)-3-헥신(hexyne), 벤조일퍼옥사이드, 3,3′,5,5′-테트라메틸-1,4-디페녹시퀴논, 클로라닐, 2,4,6-트리-t -부틸페녹실, t-부틸퍼옥시이소프로필 모노카르보네이트, 아조비스이소부틸로니트릴 (azobisisobutyronitrile) 등이 있으며, 추가로 금속 카르복실레이트 염을 더 사용할 수도 있다.
상기 반응 개시제의 함량은 폴리페닐렌 에테르 100 중량부에 대해 약 2 중량부 내지 5 중량부일 수 있는데, 이에 제한되는 것은 아니다.
또한, 본 발명에서 상기 열경화성 수지 조성물은 경화촉진제를 더 포함할 수 있다.
상기 경화촉진제의 예로는 철, 구리, 아연, 코발트, 납, 니켈, 망간 및 주석으로 이루어진 군에서 선택된 1종 이상의 금속을 포함하는 유기 금속 염 또는 유기 금속 착물 등이 있다.
상기 경화촉진제의 예로는 철 나프테네이트(napthenates), 구리 나프테네이트, 아연 나프테네이트, 코발트 나프테네이트, 니켈 나프테네이트, 망간 나프테네이트, 주석 나프테네이트, 아연 옥타노에이트(octanoate), 주석 옥타노에이트, 철 옥타노에이트, 구리 옥타노에이트, 아연 2-에틸헥사네이트, 납 아세틸아세토네이트, 코발트 아세틸아세토네이트, 디부틸주석 말레이트 등으로 이루어지는 군에서 선택되는 유기 금속 염 또는 유기 금속 착물을 포함하나, 이에 한정되는 것은 아니다. 또한, 이들은 1종 또는 2종 이상 혼합하여 사용할 수 있다.
상기 경화 촉진제의 함량은 폴리페닐렌 에테르 10 중량부 ~ 60 중량부에 대해 약 0.01 중량부 ~ 1 중량부 범위일 수 있는데, 이에 제한되는 것은 아니다.
전술한 성분 이외에, 본 발명의 열경화성 수지 조성물은 상기 수지 조성물의 고유 특성을 해하지 않는 한, 필요에 따라 당업계에 일반적으로 알려진 난연제나, 상기에서 기재되지 않은 다른 열경화성 수지나 열가소성 수지 및 이들의 올리고머와 같은 다양한 고분자, 고체상 고무 입자 또는 자외선 흡수제, 항산화제, 중합개시제, 염료, 안료, 분산제, 증점제, 레벨링제 등과 같은 기타 첨가제 등을 추가로 포함할 수 있다. 일례로, 실리콘계 파우더, 나일론 파우더, 불소수지 파우더 등의 유기충전제, 오르벤, 벤톤 등의 증점제; 실리콘계, 불소수지계 등의 고분자계 소포제 또는 레벨링제; 이미다졸계, 티아졸계, 트리아졸계, 실란계 커플링제 등의 밀착성 부여제; 프탈로시아닌, 카본 블랙 등이 착색제 등을 들 수 있다.
상기 열경화성 수지 조성물에는 경화 후의 수지 조성물에 적당한 가요성을 부여하는 것 등을 목적으로 하여, 열가소성 수지를 배합할 수 있다. 이러한 열가소성 수지의 예로는 페녹시 수지, 폴리비닐아세탈 수지, 폴리이미드, 폴리아미드이미드, 폴리에테르설폰, 폴리설폰 등이 있다. 이들은 어느 1종만을 단독으로 사용하여도 좋고, 2종 이상을 병용하여도 좋다.
상기 수지 첨가제로는, 실리콘 파우더, 나일론 파우더, 불소 파우더 등의 유기 충전제; 올벤, 벤톤 등의 증점제; 실리콘계, 불소계, 고분자계의 소포제 또는 레벨링제; 이미다졸계, 티아졸계, 트리아졸계, 실란 커플링제, 에폭시실란, 아미노실란, 알킬실란, 머캡토실란 등의 밀착성 부여제; 프탈로시아닌ㆍ블루, 프탈로시아닌ㆍ그린, 아이오딘ㆍ그린, 디스아조 옐로우, 카본 블랙 등의 착색제; 고급 지방산, 고급 지방산 금속염, 에스테르계 왁스 등의 이형제; 변성 실리콘 오일, 실리콘 파우더, 실리콘 레진 등의 응력완화제 등이 있다. 또한, 전자 기기(특히, 인쇄 배선 기판)의 생산에 사용되는 열경화성 수지 조성물에 통상적으로 사용되는 첨가제들을 포함할 수 있다.
본 발명의 일례에 따르면, 상기 열경화성 수지 조성물은 조성물 100 중량부를 기준으로 하여, (a) 분자쇄의 양 말단에 불포화성 치환기를 2개 이상 갖는 폴리페닐렌 에테르 수지 약 20 중량부 내지 50 중량부; (b) 3종 이상의 가교결합성 경화제 약 5 중량부 내지 45 중량부; 및 (c) 난연제 약 10 중량부 내지 30 중량부 범위로 포함할 수 있으며, 그 외 유기용제나 기타 성분을 더 포함하여 전체 100 중량부를 만족할 수 있다. 이때, 상기 구성 성분의 기준은 조성물 전체 중량일 수 있으며, 또는 유기용제가 포함된 바니쉬 전체 중량일 수도 있다.
본 발명의 다른 일례에 따르면, 상기 열경화성 수지 조성물은 조성물 100 중량부를 기준으로 하여, (a) 분자쇄의 양 말단에 불포화성 치환기를 2개 이상 갖는 폴리페닐렌 에테르 수지 약 20 중량부 내지 50 중량부; (b) 3종 이상의 가교결합성 경화제 약 5 중량부 내지 45 중량부; (c) 난연제 약 10 중량부 내지 30 중량부; 및 (d) 비닐기-함유 실란 커플링제로 표면 처리된 무기 필러 약 10 중량부 내지 50 중량부 범위로 포함할 수 있으며, 그 외 유기용제나 기타 성분을 더 포함하여 전체 100 중량부를 만족할 수 있다. 이때, 상기 구성 성분의 기준은 조성물 전체 중량일 수 있으며, 또는 유기용제가 포함된 바니쉬 전체 중량일 수도 있다.
본 발명에서 사용 가능한 유기용제는 당업계에 알려진 통상적인 유기용제를 제한 없이 사용할 수 있으며, 일례로 아세톤, 사이클로헥사논, 메틸에틸케톤, 톨루엔, 크실렌, 테트라히드로푸란 등이 있으며, 이들은 단독으로 또는 2종 이상이 혼합되어 사용될 수 있다.
상기 유기용제의 함량은 전술한 조성물의 조성비를 이용하여 바니쉬 전체 100 중량부를 만족시키는 잔량의 범위일 수 있으며, 특별히 제한되지 않는다.
본 발명에서는 상기 동박과 상기와 같은 수지층 사이의 화학적 접착력을 높이기 위하여, 상기 수지층이 적층될 동박의 어느 일면에 실란 커플링제를 처리할 수 있다.
본 발명에서 상기 실란 커플링제는 당업계에 공지된 물질이라면 특별히 한정하지 않고 사용할 수 있으나, 비제한적인 예로 3-아미노프로필트리에톡시실란, 3-아미노프로필트리메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리에톡시실란, N-2-(아미노에틸)-3-아미노프로필메틸디메톡시실란, N-2-(아미노에틸)-3-아미노프로필트리메톡시실란, N-페닐-3-아미노프로필트리메톡시실란, N-(비닐벤질)-2-아미노에틸-3-아미노프로필 트리메톡시실란, 3-(N-스티릴메틸-2-아미노에틸아미노)프로필 트리메톡시실란, 비스(2-히드록시에틸)-3-아미노프로필 트리에톡시실란, N-메틸아미노프로필 트리메톡시실란, N-(3-아크릴옥시-2-히드록시프로필)-3-아미노프로필 트리에톡시실란, 4-아미노부틸 트리에톡시실란, (아미노에틸 아미노메틸)페네틸 트리메톡시실란, N-(2-아미노에틸-3-아미노프로필)트리스(2-에틸헥속시)실란, 6-(아미노헥실 아미노프로필)트리메톡시실란, 아미노페닐 트리메톡시실란, 3-(1-아미노프로폭시)-3,3-디메틸-1-프로페닐 트리메톡시실란, 3-아미노프로필트리스(메톡시에톡시에톡시)실란, ω-아미노운데실트리메톡시실란, 3-(2-N-벤질아미노에틸 아미노 프로필)트리메톡시실란, 비스(2-히드록시에틸)-3-아미노프로필트리에톡시실란, 3-글리시독시프로필트리에톡시실란, 3-글리시독시프로필메틸디에톡시실란, 3-트리시독시프로필트리메톡시실란, 3-글리시독시프로필메틸디메톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 비닐트리아세톡시실란, 비닐트리에톡시실란, 비닐트리메톡시실란, 비닐트리이소프로폭시실란, 비닐트리클로르실란, 알릴트리메톡시실란, 디알릴디메틸실란, 3-메타크릴옥시프로필트리에톡시실란, 3-메타크릴옥시프로필메틸디에톡시실란, 3-메타크릴옥시프로필트리메톡시실란, 3-메타크릴옥시프로필메틸디메톡시실란, 3-아크릴옥시프로필트리메톡시실란, 3-메르캅토프로필트리메톡시실란, 3-메르캅토프로필트리에톡시실란, 3-메르캅토프로필메틸디메톡시실란, 3-메르캅토프로필트리메톡시실란, N-(1,3-디메틸부틸리덴)-3-아미노프로필트리에톡시실란, p-스티릴트리메톡시실란, 3-우레이드프로필트리에톡시실란, 3-클로로프로필트리메톡시실란, 3-이소시아네이트프로필트리에톡시실란 등을 들 수 있고, 바람직하게는 3-아미노프로필트리에톡시실란을 사용할 수 있다.
본 발명에서 상기 구리층의 일면에 실란 커플링제로 처리하는 방법은 특별히 한정되지 않으나, 상온(구체적으로 20℃ 내지 30℃)에서 0.1 g/ℓ 내지 10 g/ℓ 농도의 실란 커플링제를 구리층에 분사(또는 구리층을 0.5초 내지 5초 동안 실란 커플링제에 침적시킴)한 후, 100℃ 내지 250℃에서 건조시키는 과정으로 이루어질 수 있다.
본 발명에서 상기한 과정을 거쳐 구리층의 표면을 처리할 경우 앞 공정과 뒷 공정 사이에는 수세를 하여 앞 공정과 뒷 공정의 전해액이 혼입되지 않게 하는 것이 바람직하다.
[동장 적층 기판의 구조]
본 발명에서 상기 동장 적층 기판의 구조는 특별히 한정되지 않으나, 상기 동박과 수지층이 결합된 형태를 기본으로 하여 여러 가지 구조로 이루어질 수 있다.
[인쇄 회로 기판 및 전자 기기]
본 발명의 또 다른 구현 예에 따르면, 본 발명에 따른 동장 적층 기판을 포함하는 인쇄 회로 기판(printed circuit board)에 관한 것이다.
본 발명에서 인쇄 회로 기판이란, 도금 스루홀법이나 빌드업법 등에 의해 1층 이상 적층한 인쇄 회로 기판을 지칭하며, 내층 배선판에 전술한 프리프레그나 또는 절연 수지 시트를 포개어 맞추고 가열 가압 성형함으로써 얻을 수 있다.
상기 인쇄 회로 기판은 당업계에 알려진 통상의 방법에 의해 제조될 수 있다. 이의 바람직한 일례를 들면, 본 발명에 따른 프리프레그의 일면 또는 양면에 동박을 적층하고 가열 가압하여 동박 적층판을 제작한 후, 동박 적층판에 구멍을 개구하여 스루홀도금을 행한 후, 도금막을 포함하는 동박을 에칭 처리하여 회로를 형성함으로써 제조될 수 있다.
본 발명의 또 다른 구현 예에 따르면, 본 발명에 따른 인쇄 회로 기판을 포함하는 전자 기기에 관한 것이다.
이하 실시예를 들어 본 발명을 보다 자세히 설명한다. 다만, 하기의 실시예는 본 발명의 바람직한 실시예일뿐, 본 발명이 하기 실시예로 한정되는 것은 아니다.
실시예
[실시예] 동장 적층 기판의 제조
표면 거칠기 Ra가 0.25㎛ 이하인 티타늄 재질의 드럼을 사용하여 전해 동박을 제조하고, 전해 침적(electrolytic deposition)를 통해 총 두께가 9㎛, 12㎛, 18㎛, 및 35㎛가 되도록 하였다. 그 후, 하기 표 1에 나타낸 조성을 갖는 전해액을 준비하고, 동박의 매트 면에 대해서 조화 처리(roughening)를 실시하였다. 전해 동박의 두께가 35㎛ 미만인 경우, 동일한 조성을 갖는 구리도금층을 동박의 샤이니 면에 형성시켜, 총 두께가 35 ㎛가 되도록 하였다. 하기 표 2의 조성을 갖는 열경화성 수지 조성물을 동박의 매트 면에 적층하고, 제조물을 165℃의 온도에서 약 3 분 내지 10 분간 건조시켰다.
전해액 조성
구리 전류 밀도(Current Density) 온도
20 g/L 60 g/L 30 A/dm2 20℃
조성 중량부
알리레이트(allylate) PPE 40
TAIC 8
1,2-부타디엔(1,2-butadiene) 8
다이-(4-비닐벤질)에테르 [Di-(4-vinylbenzyl)ether] 2
SBR 3
난연제 9
개시제 2
비닐실란(vinyl silane)으로 표면처리된 무기 필러 30
비닐실란 G/F
㈜ 1) 알릴레이트 PPE: MX-9000 (수평균 분자량: 2000 ~ 3000)
2) 1,2-Butadiene: B-1000 (NIPPON SODA)
3) Styrene -Butadiene: P-1500 (Asahi Kasei Chemical)
4) TAIC: TAIC (NIPPON KASEI CHEMICAL)
5) Di-(4-vinylbenzyl)ether: BPA-DAE (HAOHUA INDUSTRY )
6) 난연제: Saytex 8010 (Albemarle Asano Corporation)
7) 개시제: Perbutyl P (제조사 NOF Corporation)
8) 무기 필러: SC-5200SQ (제조사 Admatechs)
[실험예 1]
1. 10점 평균 거칠기의 측정
상기 실시예에서 얻어진 구리층 중 외부에 노출되는 전해 동박의 매트 면에 대하여 10점 평균 거칠기를 측정하였다. 단, 상기 10점 평균 거칠기는 ISO 25178에 의해 측정되었다.
2. 산술 평균 거칠기의 측정
상기 실시예에서 얻어진 전해 동박에 대하여 조화 처리를 수행하기에 앞서 상기 전해 동박의 매트 면과 샤이니 면에 대하여 산술 평균 거칠기를 측정하였고, 또한, 상기 전해 동박에 대하여 조화 처리 후 상기 동박 상에 구리 도금층을 형성하기에 앞서, 상기 동박의 매트 면에 대하여 산술 평균 거칠기를 측정하였다. 단, 상기 산술 평균 거칠기 또한 ISO 25178에 의해 측정되었다.
3. 접착 강도의 측정
상태(常態) 필 강도(normal peel strength)를 IPC-TM-650에 준거하여 필 강도 인장 시험기 Instron 5543을 사용하여 측정하였다.
4. 삽입 손실의 측정
열가소성 수지층을 형성하기에 앞서, B&D Technology Co., Ltd. (상하이, 중국)가 제조한 BD-622 삽입 손실 및 회수 손실(return loss) 시험기를 사용하여 상기 구리층에 대한 삽입 손실을 측정하였다.
5. 인장 강도의 측정
동장 적층 기판로부터 폭 12.7 ㎜의 단책 상(narrow-shaped)의 인장 시험편을 복수 제작하였다. 그 후, 인장 시험기를 사용하여 JIS-Z 2241에 따라 25 ℃의 온도 하에서 인장 강도를 측정하였다.
6. 가공성의 측정
컵 시험 장치를 사용하여 가공성의 평가를 실시하였다. 컵 시험 장치는, 대좌와 펀치를 구비하고 있고, 대좌는 원뿔대형의 경사면을 갖고, 원뿔대는 위에서 아래를 향하여 끝이 가늘어지고 있어, 원뿔대의 경사면의 각도는 수평면으로부터 60°를 이루고 있다. 또, 원뿔대의 하측에는, 직경 15 ㎜ 이고 깊이 7 ㎜ 인 원구멍이 연통하고 있다. 한편, 펀치는 선단이 직경 14 ㎜ 인 반구상의 원주를 이루고, 원뿔대의 원구멍에 펀치 선단의 반구부를 삽입 가능하게 되어 있다.
또한, 원뿔대의 끝이 가늘어진 선단과, 원뿔대의 하측의 원구멍의 접속 부분은 반경 (r) = 3 ㎜ 로 둥글게 하고 있다.
그리고, 동장 적층 기판을 직경 30 ㎜ 의 원판상의 시험편에 타발하고, 대좌 의 원뿔대의 경사면에 동박 복합체를 재치하고, 시험편 상으로부터 펀치를 압하하여 대좌의 원구멍에 삽입하였다. 이로써, 시험편이 코니칼 컵상으로 성형되었다.
또한, 동장 적층 기판의 편면에만 수지층이 있는 경우, 수지층을 위로하여 대좌에 재치하였다. 또, 동장 적층 기판의 양면에 수지층이 있는 경우, M 면과 접착하고 있는 수지층을 위로 하여 대좌에 재치하였다. 동장 적층 기판의 양면이 Cu 인 경우에는 어느 쪽이 위여도 무방하도록 하였다.
성형 후의 시험편 내의 동박의 갈라짐의 유무를 육안으로 판정하고, 이하의 기준으로 가공성의 평가를 실시하였다.
◎:동박이 갈라지지 않고, 동박에 주름도 없다.
○:동박이 갈라지지 않았지만, 동박에 약간의 주름이 있다.
×:동박이 갈라졌다.
상기와 같이 각 동박에 대하여 표면 조도를 측정한 결과는 하기 표 3에 나타내었다. 상기와 같이 각 동박에 대하여 접착 강도, 삽입 손실, 인장 강도 및 가공성을 측정한 결과는 하기 표 4에 나타내었다.
구분 구리층
동장적층체

두께
(μm)
처리된 구리층 처리되지
않은 구리층
Sz
(μm)
매트 면의
Sa (μm)
샤이니 면의 Sa(μm) Sz(μm) 접착 강도
(N/mm)
비교예 1 9 1.21 0.13 0.20 1.30 0.58
비교예 2 1.18 0.17 0.25 1.35 0.55
실시예 1 1.41 0.21 0.24 1.55 0.79
실시예 2 1.57 0.23 0.38 1.75 0.84
실시예 3 1.65 0.26 0.28 1.72 0.81
실시예 4 1.85 0.45 0.49 1.98 0.81
비교예 3 12 1.23 0.12 0.18 1.31 0.54
비교예 4 1.15 0.16 0.25 1.24 0.49
실시예 5 1.46 0.20 0.25 1.58 0.77
실시예 6 1.80 0.26 0.28 1.99 0.78
실시예 7 1.92 0.34 0.37 2.05 0.84
비교예 5 18 1.20 0.11 0.17 1.32 0.47
비교예 6 1.16 0.14 0.20 1.21 0.52
실시예 8 1.31 0.18 0.25 1.35 0.72
실시예 9 1.69 0.25 0.32 1.82 0.76
실시예 10 1.87 0.36 0.40 1.96 0.81
비교예 7 2.05 0.42 0.48 2.14 0.84
비교예 8 35 1.25 0.13 0.18 1.36 0.42
비교예 9 1.13 0.15 0.22 1.20 0.57
실시예 11 1.43 0.20 0.27 1.52 0.72
실시예 12 1.72 0.22 0.25 1.88 0.78
실시예 13 1.80 0.34 0.39 1.95 0.83
실시예 14 1.93 0.39 0.45 2.02 0.76
비교예 10 2.10 0.45 0.50 2.18 0.80
구분 삽입손실
(5 Hz)
삽입손실
(10 Hz)
삽입손실
(20 Hz)
인장강도
(MPa)
가공성
비교예 1 -3.35 -5.86 -10.30 167 X
비교예 2 -3.51 -6.12 -11.12 154 X
실시예 1 -3.06 -5.26 -9.61 198
실시예 2 -3.15 -5.57 -9.83 204
실시예 3 -3.35 -6.09 -10.15 205
실시예 4 -3.82 -6.91 -11.94 210
비교예 3 -3.50 -6.04 -10.96 212 X
비교예 4 -3.11 -5.46 -9.76 215 X
실시예 5 -3.03 -5.24 -9.20 207
실시예 6 -3.21 -5.68 -10.08 206
실시예 7 -3.97 -7.03 -12.42 217
비교예 5 -3.17 -5.49 -9.90 153 X
비교예 6 -3.47 -5.98 -11.01 161 X
실시예 8 -2.82 -5.20 -9.05 209
실시예 9 -2.99 -5.25 -9.15 212
실시예 10 -4.06 -7.07 -12.98 210
비교예 7 -4.18 -7.15 -13.27 211
비교예 8 -3.53 -6.17 -11.25 170 X
비교예 9 -3.22 -5.72 -10.57 174 X
실시예 11 -2.86 -5.31 -8.86 204
실시예 12 -3.07 -5.29 -9.20 206
실시예 13 -3.35 -5.84 -10.30 207
실시예 14 -4.25 -7.20 -13.10 202
비교예 10 -4.36 -7.31 -13.54 212
상기 표 3 및 표 4에서 보는 바와 같이, 동박의 두께가 본 발명의 범위에 속하며, 구리층의 10점 평균 거칠기 및 산술 평균 거칠기가 본 발명의 범위에 속하도록 조절한 경우(실시예 1 내지 14), 그 위에 적층되는 수지층과의 접착 강도가 매우 높고, 높은 주파수의 전기 신호가 전송되어도 낮은 삽입 손실을 나타내는 것을 볼 수 있다. 특히, 실시예 1 내지 3, 5, 6, 8, 9 및 11 내지 13의 동박들은 그 위에 적층되는 수지와 현저히 뛰어난 접착 강도, 인장 강도, 가공성 및 매우 낮은 삽입 손실을 갖는 전기적 특성을 갖는다.
반면, 동박의 두께가 본 발명의 범위에 속하나, 상기 거칠기 중 어느 하나라도 본 발명의 범위에 미달하는 경우, 접착 강도가 현저히 떨어지는 것을 볼 수 있고, 상기 거칠기가 본 발명의 범위를 초과하는 경우 삽입 손실이 너무 높은 것을 확인할 수 있다. 또한, 접착 강도가 본 발명의 범위에 미달하는 경우, 인장 강도 및 가공성이 현저히 저하되는 것을 볼 수 있다.
이와 같이, 본 발명에서 구리층의 평균 거칠기를 조절함으로써, 구리층과 수지층 사이의 접착 강도를 향상시키고 삽입 손실은 낮출 수 있으며, 더 나아가 상기 구리층과 수지층 사이의 접착 강도를 특정한 범위로 조절함으로써 현저히 뛰어난 인장 강도와 가공성을 확보할 수 있다.
[실험예 2]
상기 실시예 11 및 15에서 표면 처리된 동박 상에, 상기 표 2 조성의 열경화성 수지 조성물을 도포하고, 165℃에서 약 3분 ~ 10 분 동안 건조하였다. 이후, 수지층이 형성된 동박에 대하여 IPC TM-650 2. 4. 13 평가 규격에 따라 Solder 288 ℃에서 플로팅(floating)하여 수지층과 동박 사이의 분리 현상이 일어나는 시점까지의 시간을 측정하여 평가하였다. 그 결과는 하기 표 5로 나타내었다.
구분 실시예 11 실시예 15
내열성
(S/F, (ⓐ288℃)
> 10 분 > 10 분
상기 표 5에서 보여지는 바와 같이, 본 발명에 따른 표면 처리된 동박에 대하여 본 발명에 따른 조성물을 도포한 경우 우수한 내열성을 나타낸다는 것을 확인할 수 있었다.
본 발명에서 제공되는 동장 적층 기판은 상기 동장 적층 기판에 포함되는 구리층의 두께 및 표면 거칠기 등을 조절함으로써, 상기 구리층과 그 위에 적층되는 수지층 사이의 접착 강도를 높이고, 삽입 손실을 현저히 낮추어 전기적 특성이 향상된다.

Claims (21)

  1. 동장 적층 기판으로서,
    저(low) 프로파일을 갖도록 베이스 구리층의 적어도 하나의 표면을 조화 처리하여 얻어진, 조화 처리된 표면을 갖는 적어도 하나의 구리층을 포함하고,
    5 μm 내지 70 μm의 두께를 갖는 구리층 및 상기 구리층상에 형성된 수지층을 포함하며,
    구리층의 두께가 5 μm 초과인 경우 구리층 및 수지층 사이의 필 강도(peel strength)가 0.6 N/mm 초과이며,
    조화 처리된 표면의 10 점(ten-point) 평균 거칠기 Sz가 베이스 구리층의 10점 평균 거칠기 보다 낮은, 동장 적층 기판.
  2. 제 1 항에 있어서, 상기 구리층이 동박을 포함하는, 동장 적층 기판.
  3. 제 2 항에 있어서, 상기 동박의 하나의 표면에 구리 도금층을 포함하는, 동장 적층 기판.
  4. 제 1 항에 있어서, 상기 구리층의 조화 처리된 표면의 10점 평균 거칠기 Sz 는 2.0 μm 미만인, 동장 적층 기판.
  5. 제 1 항에 있어서, 상기 구리층의 조화 처리된 표면의 산술 평균 거칠기 Sa는 0.4 μm 미만인, 동장 적층 기판.
  6. 제 1 항에 있어서, 상기 베이스 구리층은 매트 면(matte side) 및 이와 반대편의 샤이니 면(shiny side)을 갖는, 동장 적층 기판.
  7. 제 6 항에 있어서, 상기 조화 처리는 베이스 구리층의 매트 면에 대해 수행되는, 동장 적층 기판.
  8. 제 7 항에 있어서, 상기 구리층의 조화 처리된 매트 면의 산술 평균 거칠기 Sa는 상기 구리층의 샤이니 면의 산술 평균 거칠기 Sa 보다 낮은, 동장 적층 기판.
  9. 제 7 항에 있어서, 상기 구리층의 조화 처리된 매트 면의 산술 평균 거칠기 Sa는 0.4 μm 미만인, 동장 적층 기판.
  10. 제 1 항에 있어서, 상기 구리층의 삽입 손실은 5 GHz 진동수에서 측정할 때 -3.60 dB 내지 -2.50 dB 인, 동장 적층 기판.
  11. 제 1 항에 있어서, 상기 구리층의 삽입 손실은 10 GHz 진동수에서 측정할 때 -6.50 dB 내지 -5.00 dB 인, 동장 적층 기판.
  12. 제 1 항에 있어서, 상기 구리층의 삽입 손실은 15 GHz 진동수에서 측정할 때 -8.50 dB 내지 -6.75 dB 인, 동장 적층 기판.
  13. 제 1 항에 있어서, 상기 구리층의 삽입 손실은 20 GHz 진동수에서 측정할 때 -11.70 dB 내지 -8.55 dB 인, 동장 적층 기판.
  14. 제 1 항에 있어서, 상기 구리층의 조화 처리된 표면의 조화 처리된 입자의 크기는 0.1 μm 내지 2.0 μm인, 동장 적층 기판.
  15. 제 14 항에 있어서, 상기 조화 처리된 표면의 조화 처리된 입자로 형성된 돌기물의 높이는 1.0 μm 내지 5.0 μm인, 동장 적층 기판.
  16. 제 1 항에 있어서, 상기 수지층은 (a) 분자쇄의 양(兩) 말단에 비닐기 및 알릴기로 구성된 군으로부터 선택된 불포화 치환기를 2개 이상 갖는 폴리페닐렌 에테르 또는 이의 올리고머; (b) 3종 이상의 가교결합성 경화제; 및 (c) 난연제를 포함하는 열경화성 수지 조성물을 포함하는, 동장 적층 기판.
  17. 제 16 항에 있어서, 상기 폴리페닐렌 에테르는 하기 화학식 1로 표시되는, 동장 적층 기판:
    [화학식 1]
    Figure pct00007

    단, 상기 화학식 1에서, Y는 비스페놀 A형, 비스페놀 F형, 비스페놀 S형, 나프탈렌형, 안트라센형, 비페닐형, 테트라메틸 비페닐형, 페놀 노볼락형, 크레졸 노볼락형, 비스페놀 A 노볼락형, 및 비스페놀 S 노볼락형으로 구성된 군으로부터 선택된 1종 이상의 화합물이며, m과 n은 각각 독립적으로 3 - 20 의 자연수이다.
  18. 제 16 항에 있어서, 상기 가교 결합성 경화제는 탄화수소계 가교제(b1), 3개 이상의 관능기를 함유하는 가교제(b2) 및 블럭 구조의 고무를 포함하는 조성물을 포함하는, 동장 적층 기판.
  19. 제 1 항에 있어서, 상기 구리층은 상기 수지층상에 내열층, 내부식층, 크롬산염층 및 실란 커플링층으로 이루어지는 군에서 선택되는 하나 이상의 층을 추가적으로 포함하는, 동장 적층 기판.
  20. 제 2 항에 있어서, 상기 동박은 전해 동박인, 동장 적층 기판.
  21. 제 1 항 내지 제 20 항 중 어느 한 항의 동장 적층 기판을 포함하는, 인쇄 회로 기판.
KR1020197008056A 2017-07-31 2017-07-31 동장 적층 기판 및 이를 포함하는 인쇄 회로 기판 KR20190040286A (ko)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/EP2017/069316 WO2019024974A1 (en) 2017-07-31 2017-07-31 COPPER LAMINATE AND PRINTED CIRCUIT BOARD COMPRISING THE SAME

Publications (1)

Publication Number Publication Date
KR20190040286A true KR20190040286A (ko) 2019-04-17

Family

ID=59501446

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020197008056A KR20190040286A (ko) 2017-07-31 2017-07-31 동장 적층 기판 및 이를 포함하는 인쇄 회로 기판

Country Status (6)

Country Link
US (1) US20210368628A1 (ko)
JP (2) JP2020508231A (ko)
KR (1) KR20190040286A (ko)
CN (2) CN109601025A (ko)
TW (1) TWI780176B (ko)
WO (1) WO2019024974A1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4169958A1 (en) * 2021-10-22 2023-04-26 SHPP Global Technologies B.V. Linear block copolymer and curable thermosetting composition comprising the linear block copolymer

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020508231A (ja) * 2017-07-31 2020-03-19 サーキット フォイル ルクセンブルグ エス.エイ.アール.エル.Circuit Foil Luxembourg S.A.R.L. 銅張積層基板およびこれを含む印刷回路基板
CN114808070A (zh) * 2017-07-31 2022-07-29 卢森堡电路箔片股份有限公司 表面处理过的铜箔和覆铜箔层压板
TWI776168B (zh) * 2019-06-19 2022-09-01 金居開發股份有限公司 進階反轉電解銅箔及應用其的銅箔基板
JP7392996B2 (ja) 2019-06-19 2023-12-06 金居開發股▲分▼有限公司 アドバンスド電解銅箔及びそれを適用した銅張積層板
TWI715458B (zh) * 2020-03-04 2021-01-01 金像電子股份有限公司 硬式電路板的製造方法
CN111328206B (zh) * 2020-03-06 2022-08-09 柏承科技(昆山)股份有限公司 印刷电路板制造方法
CN111253702B (zh) * 2020-03-30 2023-06-06 广东生益科技股份有限公司 一种树脂组合物及使用其的预浸料和电路材料
CN111356284B (zh) * 2020-04-11 2021-04-30 万安裕维电子有限公司 一种抗氧化的裸铜pcb板
CN111364032A (zh) * 2020-04-22 2020-07-03 山东金宝电子股份有限公司 一种高频高速覆铜板用铜箔的表面处理剂
CN114828447A (zh) * 2021-01-28 2022-07-29 鹏鼎控股(深圳)股份有限公司 线路板及其制作方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3313277B2 (ja) * 1995-09-22 2002-08-12 古河サーキットフォイル株式会社 ファインパターン用電解銅箔とその製造方法
US20050158574A1 (en) * 2003-11-11 2005-07-21 Furukawa Circuit Foil Co., Ltd. Ultra-thin copper foil with carrier and printed wiring board using ultra-thin copper foil with carrier
JP4087369B2 (ja) * 2003-11-11 2008-05-21 古河サーキットフォイル株式会社 キャリア付き極薄銅箔、およびプリント配線板
JP2006103189A (ja) * 2004-10-06 2006-04-20 Furukawa Circuit Foil Kk 表面処理銅箔並びに回路基板
EP2590487B1 (en) * 2011-11-03 2014-05-14 Nan-Ya Plastics Corporation Process to manufacture fine grain surface copper foil with high peeling strength and environmental protection for printed circuit boards
US9243164B1 (en) * 2012-02-21 2016-01-26 Park Electrochemical Corporation Thermosetting resin composition containing a polyphenylene ether and a brominated fire retardant compound
JP5764700B2 (ja) * 2013-06-07 2015-08-19 古河電気工業株式会社 高周波基板用銅張り積層板及び表面処理銅箔
JP2015124426A (ja) * 2013-12-27 2015-07-06 株式会社Shカッパープロダクツ 表面処理銅箔及び積層板
JP6200042B2 (ja) * 2015-08-06 2017-09-20 Jx金属株式会社 キャリア付銅箔、積層体、プリント配線板の製造方法及び電子機器の製造方法
JP6651760B2 (ja) * 2015-09-18 2020-02-19 味の素株式会社 プリント配線板の製造方法
US20170208680A1 (en) * 2016-01-15 2017-07-20 Jx Nippon Mining & Metals Corporation Copper Foil, Copper-Clad Laminate Board, Method For Producing Printed Wiring Board, Method For Producing Electronic Apparauts, Method For Producing Transmission Channel, And Method For Producing Antenna
US10448507B2 (en) * 2016-01-15 2019-10-15 Jx Nippon Mining & Metals Corporation Copper foil, copper-clad laminate board, method for producing printed wiring board, method for producing electronic apparatus, method for producing transmission channel, and method for producing antenna
JP2020508231A (ja) * 2017-07-31 2020-03-19 サーキット フォイル ルクセンブルグ エス.エイ.アール.エル.Circuit Foil Luxembourg S.A.R.L. 銅張積層基板およびこれを含む印刷回路基板

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP4169958A1 (en) * 2021-10-22 2023-04-26 SHPP Global Technologies B.V. Linear block copolymer and curable thermosetting composition comprising the linear block copolymer
WO2023067442A1 (en) * 2021-10-22 2023-04-27 Shpp Global Technologies B.V. Linear block copolymer and curable thermosetting composition comprising the linear block copolymer

Also Published As

Publication number Publication date
JP2022095792A (ja) 2022-06-28
CN114786330A (zh) 2022-07-22
JP2020508231A (ja) 2020-03-19
US20210368628A1 (en) 2021-11-25
WO2019024974A1 (en) 2019-02-07
TW201910123A (zh) 2019-03-16
TWI780176B (zh) 2022-10-11
CN109601025A (zh) 2019-04-09

Similar Documents

Publication Publication Date Title
KR20190040286A (ko) 동장 적층 기판 및 이를 포함하는 인쇄 회로 기판
US10584239B2 (en) Thermosetting resin composition for frequency, and prepreg, laminated sheet and printed circuit board using same
US10660213B2 (en) Adhesive-attached copper foil, copper-clad laminate, and wiring substrate
US7638564B2 (en) Low dielectric loss tangent-resin varnish, prepreg, laminated sheet, and printed wiring board using the varnish
CN107848260B (zh) 带树脂的铜箔、覆铜层叠板和印刷电路板
KR101560518B1 (ko) 절연 수지 재료 및 다층 기판
JP5130698B2 (ja) 多層プリント配線板用絶縁樹脂組成物、基材付き絶縁シート、多層プリント配線板及び半導体装置
WO2018016527A1 (ja) 有機絶縁体、金属張積層板および配線基板
TWI678280B (zh) 經表面處理的銅箔和銅箔基板
KR101708146B1 (ko) 저유전 손실 특성을 가진 고주파용 열경화성 수지 조성물, 이를 이용한 프리프레그, 및 동박적층판
CN111201277B (zh) 印刷电路板用树脂组合物、带树脂的铜箔、覆铜层叠板、以及印刷电路板
WO2019142570A1 (ja) 有機絶縁体、金属張積層板および配線基板
JP4993031B2 (ja) 多層プリント配線板用絶縁樹脂組成物、基材付き絶縁シート、多層プリント配線板及び半導体装置
JP5252109B2 (ja) 多層プリント配線板用絶縁樹脂組成物、基材付き絶縁シート、多層プリント配線板及び半導体装置
JP2012054573A (ja) 多層プリント配線板用絶縁樹脂組成物、基材付き絶縁シート、多層プリント配線板及び半導体装置
JP5364972B2 (ja) プリント配線板の製造方法
KR102021641B1 (ko) 적층체, 적층체의 제조 방법 및 다층 기판
JP2013141044A (ja) 多層プリント配線板用絶縁樹脂組成物、基材付き絶縁シート、多層プリント配線板及び半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
X091 Application refused [patent]
AMND Amendment
X601 Decision of rejection after re-examination