KR20190029226A - 적층 세라믹 커패시터 - Google Patents

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Abstract

본 발명의 일 실시 형태는 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 바디의 일면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부와 상기 제1 외부 전극을 연결하는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부와 상기 제2 외부 전극을 연결하는 제2 리드부를 포함하고, 상기 제2 메인부는 상기 제1 메인부보다 크기가 크며, 상기 제1 리드부와 상기 제2 메인부가 겹치는 면적에 의해 형성되는 용량을 상쇄하기 위한 스페이스부가 형성되어 있는 적층 세라믹 커패시터를 제공한다.

Description

적층 세라믹 커패시터{MULTILAYER CERAMIC}
본 발명은 적층 세라믹 커패시터에 관한 것이다.
이동통신기기 및 전자기기의 소형화에 따라, 이에 적용되는 전자부품의 경량화, 집적화, 박형화가 급속히 진행되어 가고 있다. 또한, 이동통신기기 및 전자기기에 적용되는 수동소자는 능동소자보다 더 많은 수를 차지하고 있으며, 여러 수동소자들 중에 특히, 커패시터가 많은 관심을 받고 있는데 그 이유는 커패시터가 다른 수동소자들에 비해 회로상에서 수적으로 우세하게 요구되며, 마이크로 일렉트로닉스의 발전으로 인하여 큰 정전용량과 짧은 연결길이를 갖는 디커플링 커패시터에 대한 요구도 증가하고 있어 전기회로에서 그 중요성이 증가하고 있기 때문이다.
한편, 이동통신기기에 적용되는 주파수 대역(Band)이 증가하고 있으며, 고주파수에 적용되는 커패시터의 경우 용량 편차가 작은 협편차 제품이 시장의 70% 이상을 차지하고 그 추세는 계속 증가 추세이다. 용량 편차가 작은 커패시터를 구현하기 위해서는 정전 용량 값에 지배적인 요소 인자 중 하나인 내부 전극의 유효 면적의 제어가 중요하다.
하기 특허문헌 1에서는 내부 전극의 형상을 제어하여 내부 전극의 유효 면적을 제어한 적층 세라믹 커패시터를 개시하고 있으나, 주파수 대역이 점차 증가함에 따라 보다 용량 편차가 작은 적층 세라믹 커패시터에 대한 개발이 요구되고 있다.
일본 공개특허공보 제2009-130247호
본 발명의 일 목적 중 하나는 용량 편차를 최소화 할 수 있는 내부 전극 구조를 갖는 적층 세라믹 커패시터를 제공하기 위함이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 예를 통하여 신규한 구조의 적층 세라믹 커패시터를 제안하고자 하며, 구체적으로, 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디; 상기 바디의 일면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극;을 포함하며, 상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부와 상기 제1 외부 전극을 연결하는 제1 리드부를 포함하고, 상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부와 상기 제2 외부 전극을 연결하는 제2 리드부를 포함하고, 상기 제2 메인부는 상기 제1 메인부보다 크기가 크며, 상기 제1 리드부와 상기 제2 메인부가 겹치는 면적에 의해 형성되는 용량을 상쇄하기 위한 스페이스부가 형성되어 있다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터는 내부 전극의 형상을 제어함으로써 적층 정밀도에 영향을 줄여 내부 전극의 적층시 유효 면적의 편차를 최소화하여 용량 편차를 최소화 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다.
도 2는 도 1에서 바디의 내부를 투시하여 도시한 것이다.
도 3은 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 4는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제1 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다.
도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제2 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다.
도 6은 적층시 도 4 및 도 5의 세라믹 그린 시트가 어긋남 없이 정렬된 경우를 도시한 것이다.
도 7은 적층시 도 4 및 도 5의 세라믹 그린 시트가 어긋나게 정렬된 경우를 도시한 것이다.
도 8은 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제1 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다.
도 9는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제2 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다.
도 10은 적층시 도 8 및 도 9의 세라믹 그린 시트가 어긋남 없이 정렬된 경우를 도시한 것이다.
도 11은 적층시 도 8 및 도 9의 세라믹 그린 시트가 어긋나게 정렬된 경우를 도시한 것이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다. 또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도면에서, X 방향은 제1 방향 또는 길이 방향, Y 방향은 제2 방향 또는 두께 방향, Z 방향은 제3 방향, 폭 방향 또는 적층 방향으로 정의될 수 있다.
도 1은 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 사시도를 개략적으로 도시한 것이다. 도 2는 도 1에서 바디의 내부를 투시하여 도시한 것이다. 도 3은 도 1의 I - I`에 따른 단면도를 개략적으로 도시한 것이다.
도 1 내지 도 3을 참조하여, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)의 구조에 대해 설명하도록 한다.
본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 바디(110)와 바디 외측에 배치되는 제1 및 제2 외부 전극(141, 142)을 포함한다.
바디(110)는 복수의 유전체층(111)이 적층된 형태이며, 복수의 그린 시트를 적층한 후 소결하여 얻어질 수 있다. 이러한 소결 공정에 의하여 복수의 유전체층(111)은 일체화된 형태를 가질 수 있다. 바디(110)의 형상과 치수 및 유전체층(111)의 적층 수가 본 실시 형태에 도시된 것으로 한정되는 것은 아니며, 예를 들어, 도 1에 도시된 형태와 같이, 바디(110)는 직육면체 형상을 가질 수 있다.
바디(110)에 포함된 유전체층(111)은 고유전률을 갖는 세라믹 재료를 포함할 수 있으며, 예를 들어 티탄산바륨(BaTiO3)계 또는 티탄산스트론튬(SrTiO3)계 물질을 포함할 수 있지만, 충분한 정전 용량을 얻을 수 있는 한 당 기술 분야에서 알려진 다른 물질도 사용 가능할 것이다. 상기 BaTiO3계 세라믹 분말은 예를 들면 BaTiO3에 Ca(칼슘), Zr(지르코늄) 등이 일부 고용된 (Ba1 - xCax)TiO3, Ba(Ti1-yCay)O3, (Ba1 -xCax)(Ti1-yZry)O3 또는 Ba(Ti1-yZry)O3 등이 있다. 유전체층(111)에는 주성분인 이러한 세라믹 재료와 함께 필요한 경우, 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 포함될 수 있는데, 이 중 첨가제로서 내부 전극(121, 122)에 첨가된 것과 동일한 물질을 포함할 수 있으며, 이러한 첨가제의 농도는 균일한 소결 특성을 확보하도록 국부적으로 적절히 조절된다.
바디(110)는 유전체층(111)이 4층 이상 적층되어 형성될 수 있으며, 예를 들어 유전체층이 400 내지 500층이 적층되어 형성될 수 있다. 적층 방향을 기준으로 바디(110)의 상하부에는 내부 전극이 포함되지 않는 유전체층(111)을 적층하여 형성되는 커버층이 배치될 수 있다.
바디(110)의 내측에는 유전체층(111)을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(121, 122)을 포함한다. 제1 및 제2 내부 전극(121, 122)은 서로 다른 외부 전극(141, 142)과 연결되어 구동 시 서로 다른 극성을 가질 수 있다. 제1 및 제2 내부 전극(121, 122)은 세라믹 그린 시트의 일면에 소정의 두께로 도전성 금속을 포함하는 페이스트를 인쇄한 후 이를 소결하여 얻어질 수 있다. 제1 및 제2 내부 전극(121, 122)을 이루는 주요 구성 물질은 니켈(Ni), 구리(Cu), 팔라듐(Pd), 은(Ag) 등을 예로 들 수 있으며, 이들의 합금도 사용할 수 있을 것이다.
제1 및 제2 내부 전극(121, 122)은 각각 제1 및 제2 메인부(121a, 122a), 제1 및 제2 리드부(121b, 122b)를 포함하고, 제2 메인부(122a)에는 스페이스부(122a')가 형성되어 있다.
제1 및 제2 메인부(121a, 122a)는 유효 면적을 결정하는데 가장 크게 기여하며, 제1 및 제2 리드부(121b, 122b)는 제1 및 제2 메인부(121a, 122a)와 제1 및 제2 외부 전극(141, 142)을 전기적으로 연결한다.
스페이스부(122a')는 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적에 의해 형성되는 용량을 상쇄하기 위함이다.
스페이스부(122a'), 제1 및 제2 메인부(121a, 122a)에 대한 보다 상세한 설명은 후술한다.
한편, 내부 전극과 외부 전극이 보다 원할하게 연결될 수 있도록, 제1 내부 전극(121)은 상기 제1 리드부(121b) 및 제1 외부 전극(141)과 연결되는 제1 연장부(121c)를 더 포함하고, 제2 내부 전극(122)은 제2 리드부(122b) 및 제2 외부 전극(142)과 연결되는 제2 연장부(122c)를 더 포함할 수 있다. 이때, 제1 및 제2 연장부(121c, 122c)는 L 형상일 수 있다.
또한, 전극 두께에 의한 단차 발생을 억제하기 위하여 제1 내부 전극(121)과 동일 평면에 형성되며, 제2 연장부(122c)와 오버랩 되는 위치에 형성된 제1 더미부(131), 제2 내부 전극(122)과 동일 평면에 형성되며, 제1 연장부(121c)와 오버랩되는 위치에 형성된 제2 더미부(132)를 더 포함할 수 있다.
이때, 제1 더미부(131)는 제2 연장부(122c)와 동일한 형상이고, 제2 더미부(132)는 제1 연장부(121c)와 동일한 형상일 수 있다.
제1 및 제2 외부 전극(141, 142)은 바디의 외측에 배치되어 제1 및 제2 내부 전극(121, 122)과 각각 전기적으로 연결된다.
하면 실장의 경우, 제1 및 제2 외부 전극(141, 142)은 바디(110)의 하면에 배치될 수 있다.
제1 및 제2 외부 전극(141, 142)은 바디(110)의 하면으로부터 바디(110)의 측면으로 연장되어 바디(110)의 하면의 모서리 일부를 감싸도록 L자형으로 배치될 수 있다.
제1 및 제2 외부 전극(141, 142)은 도전성 페이스트를 이용하여 형성되는 제1 전극층이 형성되고, 제1 전극층에 각각 도금층으로 제2 전극층 및 제3 전극층이 형성될 수 있다.
제2 전극층 및 제3 전극층은 표면에 솔더 접합을 위한 구리(Cu), 니켈(Ni), 주석(Sn) 또는 니켈(Ni), 주석(Sn)을 순차적으로 도금하여 형성된 것일 수 있다.
이하, 본 발명의 스페이스부(122a'), 제1 및 제2 메인부(121a, 122a)에 대하여 보다 상세히 설명한다.
유전체층(111)을 사이에 두고 제1 및 제2 내부 전극(121, 122)이 서로 오버랩 되는 면적인 유효 면적은 적층 세라믹 커패시터의 용량을 결정하는데 지배적인 요소이다. 적층 세라믹 커패시터의 내부 전극 적층시 공정상의 한계에 의해 내부 전극이 서로 오버랩 되는 면적의 편차가 발생할 수 밖에 없다. 특히 적층 세라믹 커패시터가 소형화 될수록 이러한 유효 면적의 편차가 발생하기 쉽다.
이러한 문제점을 해결하기 위하여, 내부 전극의 크기를 다르게 하여 유효 면적의 편차를 최소화하는 방안이 개발되었다. 내부 전극의 크기를 다르게 하면 정렬이 약간 어긋나도 메인부가 겹치는 면적은 일정하게 유지할 수 있어 유효 면적의 편차를 최소화할 수 있다.
그러나, 내부 전극의 크기가 다르기 때문에 크기가 작은 내부 전극의 리드부와 크기가 큰 내부 전극의 메인부가 오버랩되는 부분에 의해서도 용량이 형성되며, 크기가 작은 내부 전극의 리드부와 크기가 큰 내부 전극의 메인부가 오버랩되는 부분은 정렬이 어긋남에 따라 변화하기 때문에 유효 면적의 편차를 증가시킬 우려가 있다.
또한, 크기가 작은 내부 전극의 리드부와 크기가 큰 내부 전극의 메인부가 오버랩되는 부분에 의한 유효 면적의 편차에 대한 영향을 최소화하기 위해서 리드부를 얇게 형성하는 경우에는 내부 전극과 외부 전극간의 연결성이 떨어질 우려가 있다.
하지만, 본 발명의 일 실시예에 따른 적층 세라믹 커패시터(100)는 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적(A1, A1')에 의해 형성되는 용량을 상쇄하기 위한 스페이스부(122a')가 형성되어 있기 때문에 유효 면적의 편차를 보다 최소화할 수 있다.
도 4는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제1 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다. 도 5는 본 발명의 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제2 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다. 도 6은 적층시 도4 및 도 5의 세라믹 그린 시트가 어긋남 없이 정렬된 경우를 도시한 것이다. 도 7은 적층시 도4 및 도 5의 세라믹 그린 시트가 어긋나게 정렬된 경우를 도시한 것이다.
도 4 내지 도 7을 참조하여, 스페이스부의 역할에 대하여 보다 상세히 설명한다. 도 5에 도시된 바와 같이, 스페이스부(122a')는 제2 메인부(122a)에서 도전성 금속을 포함하는 페이스트가 인쇄되지 않은 빈 공간을 의미한다.
적층시 정렬이 어긋나는 경우, 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적(A1, A1')이 증가하여 유효 면적의 편차가 발생하게 된다. 즉, 도 6의 A1보다 도 7의 A1'가 커지기 때문에 그 차이만큼 유효 면적의 편차가 발생하는 것이다.
스페이스부(122a')는 내부 전극이 인쇄되지 않아 용량 형성에 기여하지 않으므로 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적(A1, A1')에 의해 형성되는 용량을 상쇄할 수 있으며, Y 방향으로 정렬이 어긋나 제1 리드부와 제2 메인부가 겹치는 면적이 변동되는 경우에도 제1 리드부와 제2 메인부가 겹치는 면적(A1, A1')에 비례하여 스페이스부와 제1 메인부가 겹치는 면적(A2, A2')이 변동되기 때문에 유효 면적의 편차가 발생하지 않는다.
제1 및 제2 리드부(121b, 122b)가 제1 및 제2 메인부(121a, 122a)의 일측 하부에 형성되어 있는 경우, 도 7에 도시된 바와 같이 Y 방향으로 정렬이 어긋나면 제1 리드부(121b)의 폭(l1, l1') 및 제1 메인부(121a)와 스페이스부(122a')가 겹치는 면적(A2, A2')의 폭(l2, l2')은 변동되지 않으므로 l1과 l1', l2와 l2'는 동일하나, Y 방향으로 정렬이 어긋난 만큼 t1이 t1'로 증가하게 되어 A1이 A1'로 커지고, Y 방향으로 정렬이 어긋난 만큼 t2가 t2'로 증가하게 되어 A2가 A2'로 커진다. 따라서, 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적(A1, A1')에 비례하여 스페이스부와 제1 메인부가 겹치는 면적(A2, A2')이 변동되기 때문에 유효 면적의 편차가 발생하지 않는다.
이때, 스페이스부(122a')는 제1 리드부(121b)의 대각선 방향의 모서리에 형성될 수 있다. 스페이스부(122a')가 제1 리드부(121b)와 오버랩되는 것을 방지하기 위함이다.
한편, 제2 메인부(122a)는 제1 메인부(121a)보다 X% 크게 형성되며, 스페이스부는 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적인 A1보다 X% 크게 형성되고, X는 2~10일 수 있다. X가 2 미만인 경우에는 유효 면적의 편차가 발생할 우려가 있고, X가 10 초과인 경우에는 확보할 수 있는 유효 면적이 줄어들어 용량이 작아지거나, 적층 세라믹 커패시터의 크기가 커져 소형화에 바람직하지 않다.
예를 들어, 제2 메인부(122a)가 제1 메인부(121a)보다 5% 큰 경우, 스페이스부(122a')를 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적인 A1보다 5% 크게 형성하여, 제1 리드부(121b)와 제2 메인부(122a)가 겹치는 면적인 A1과 스페이스부와 제1 메인부가 겹치는 면적인 A2가 동일하도록 할 수 있다.
도 8은 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제1 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다. 도 9는 본 발명의 다른 일 실시예에 따른 적층 세라믹 커패시터의 제조에 이용되는 제2 내부 전극이 인쇄된 세라믹 그린 시트를 도시한 것이다. 도 10은 적층시 도 8 및 도 9의 세라믹 그린 시트가 어긋남 없이 정렬된 경우를 도시한 것이다. 도 11은 적층시 도 8 및 도 9의 세라믹 그린 시트가 어긋나게 정렬된 경우를 도시한 것이다.
본 발명의 다른 일 실시예에 따라 제1 및 제2 리드부(221b, 222b)가 제1 및 제2 메인부(221a, 222a)의 일부 측면에 형성되는 경우, 도 11에 도시된 바와 같이 Z 방향으로 정렬이 어긋나면 제1 리드부(221b)의 폭(ll1, ll1') 및 제1 메인부(221a)와 스페이스부(222a')가 겹치는 면적(B21, B2')의 폭(ll2, ll2')은 변동되지 않으므로 ll1과 ll1', ll2와 ll2'는 동일하나, Z 방향으로 정렬이 어긋난 만큼 tt1이 tt1'로 감소하게 되어 B1이 B1'로 작아지고, Z 방향으로 정렬이 어긋난 만큼 tt2가 tt2'로 감소하게 되어 B2가 B2'로 작아진다. 따라서, 제1 리드부와 제2 메인부가 겹치는 면적(B1, B1')에 비례하여 스페이스부와 제1 메인부가 겹치는 면적(B2, B2')이 변동되기 때문에 유효 면적의 편차가 발생하지 않는다.
이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명은 상술한 실시 예 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100: 적층 세라믹 커패시터
110: 바디
111: 유전체층
121: 제1 내부 전극 121a: 제1 메인부
121b: 제1 리드부 121c: 제1 연장부
122: 제2 내부 전극 122a: 제2 메인부
122a': 스페이스부 122b: 제2 리드부
122c: 제2 연장부
131: 제1 더미부 132: 제2 더미부
141: 제1 외부 전극 142: 제2 외부 전극

Claims (11)

  1. 유전체층 및 상기 유전체층을 사이에 두고 번갈아 배치되는 제1 및 제2 내부 전극을 포함하는 바디;
    상기 바디의 일면에 배치되고, 상기 제1 및 제2 내부 전극과 각각 연결되는 제1 및 제2 외부 전극;을 포함하며,
    상기 제1 내부 전극은 제1 메인부 및 상기 제1 메인부와 상기 제1 외부 전극을 연결하는 제1 리드부를 포함하고,
    상기 제2 내부 전극은 제2 메인부 및 상기 제2 메인부와 상기 제2 외부 전극을 연결하는 제2 리드부를 포함하고,
    상기 제2 메인부는 상기 제1 메인부보다 크기가 크며, 상기 제1 리드부와 상기 제2 메인부가 겹치는 면적에 의해 형성되는 용량을 상쇄하기 위한 스페이스부가 형성되어 있는 적층 세라믹 커패시터.
  2. 제1항에 있어서,
    상기 제1 및 제2 리드부는 각각 상기 제1 및 제2 메인부의 일측 하부에 형성되는 적층 세라믹 커패시터.
  3. 제1항에 있어서,
    상기 제1 및 제2 리드부는 각각 상기 제1 및 제2 메인부의 일부 측면에 형성되는 적층 세라믹 커패시터.
  4. 제1항에 있어서,
    상기 스페이스부는 상기 제1 리드부의 대각선 방향의 모서리에 형성되어 있는 적층 세라믹 커패시터.
  5. 제1항에 있어서,
    상기 제2 메인부는 상기 제1 메인부보다 X% 크게 형성되며, 상기 스페이스부는 상기 제1 리드부와 상기 제2 메인부가 겹치는 면적인 A1보다 X% 크게 형성되고, 상기 X는 2~10인 적층 세라믹 커패시터.
  6. 제1항에 있어서,
    상기 제1 내부 전극은 상기 제1 리드부 및 상기 제1 외부 전극과 연결되는 제1 연장부를 더 포함하고,
    상기 제2 내부 전극은 상기 제2 리드부 및 상기 제2 외부 전극과 연결되는 제2 연장부를 더 포함하는 적층 세라믹 커패시터.
  7. 제6항에 있어서,
    상기 제1 및 제2 연장부는 L 형상인 적층 세라믹 커패시터.
  8. 제6항에 있어서,
    상기 제1 내부 전극과 동일 평면에 형성되며, 상기 제2 연장부와 오버랩되는 위치에 형성된 제1 더미부, 상기 제2 내부 전극과 동일 평면에 형성되며, 상기 제1 연장부와 오버랩 되는 위치에 형성된 제2 더미부를 더 포함하는 적층 세라믹 커패시터.
  9. 제8항에 있어서,
    상기 제1 더미부는 상기 제2 연장부와 동일한 형상이고, 상기 제2 더미부는 상기 제1 연장부와 동일한 형상인 적층 세라믹 커패시터.
  10. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 도금층을 포함하는 적층 세라믹 커패시터.
  11. 제1항에 있어서,
    상기 제1 및 제2 외부 전극은 L 형상인 적층 세라믹 커패시터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210079931A (ko) * 2019-12-20 2021-06-30 삼성전기주식회사 적층형 전자 부품

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112019001153T5 (de) * 2018-03-06 2020-12-03 Avx Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistungsfähigkeit
WO2019173302A1 (en) * 2018-03-06 2019-09-12 Avx Corporation Multilayer ceramic capacitor having ultra-broadband performance
US11610738B2 (en) * 2019-09-30 2023-03-21 Avago Technologies International Sales PTE, Limited Low profile passive components and devices and packages including the same
KR102694709B1 (ko) * 2019-12-13 2024-08-13 삼성전기주식회사 적층형 커패시터 및 그 실장 기판
KR102694710B1 (ko) * 2019-12-13 2024-08-13 삼성전기주식회사 적층형 커패시터
JP7494436B2 (ja) * 2020-01-21 2024-06-04 太陽誘電株式会社 積層セラミック電子部品及びその製造方法
DE112022000532T5 (de) 2021-01-07 2023-10-26 KYOCERA AVX Components Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistung
DE112022000537T5 (de) * 2021-01-07 2023-10-26 KYOCERA AVX Components Corporation Mehrschichtiger Keramikkondensator mit Ultrabreitbandleistung

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130247A (ja) 2007-11-27 2009-06-11 Fdk Corp 積層チップコンデンサ

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5721312Y2 (ko) * 1975-08-06 1982-05-08
JPS6141224Y2 (ko) * 1979-05-07 1986-11-25
JPH0445510A (ja) * 1990-06-12 1992-02-14 Rohm Co Ltd コンデンサ
JPH09180958A (ja) * 1995-12-25 1997-07-11 Rohm Co Ltd 積層型セラミックコンデンサの構造
JP2006190774A (ja) 2005-01-05 2006-07-20 Murata Mfg Co Ltd 積層セラミック電子部品
JP4396709B2 (ja) 2007-01-30 2010-01-13 Ｔｄｋ株式会社 積層コンデンサ
JP4370352B2 (ja) 2007-10-31 2009-11-25 Ｔｄｋ株式会社 積層コンデンサ
US8446705B2 (en) 2008-08-18 2013-05-21 Avx Corporation Ultra broadband capacitor
US20100188799A1 (en) * 2009-01-28 2010-07-29 Avx Corporation Controlled esr low inductance capacitor
KR101946259B1 (ko) * 2011-05-31 2019-02-12 삼성전기 주식회사 적층 세라믹 전자부품
JP5853976B2 (ja) 2012-06-12 2016-02-09 株式会社村田製作所 積層コンデンサ
KR101376925B1 (ko) * 2012-12-10 2014-03-20 삼성전기주식회사 적층 세라믹 커패시터 및 그 제조 방법
JP6136916B2 (ja) 2013-03-15 2017-05-31 株式会社村田製作所 積層コンデンサ
KR101474138B1 (ko) 2013-06-05 2014-12-17 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
US9609753B2 (en) * 2013-07-11 2017-03-28 Samsung Electro-Mechanics Co., Ltd. Multilayer ceramic capacitor and board for mounting of the same
KR20150042500A (ko) 2013-10-11 2015-04-21 삼성전기주식회사 적층 세라믹 전자 부품 및 그 제조 방법
JP2014239259A (ja) * 2014-08-13 2014-12-18 株式会社村田製作所 積層コンデンサ及び積層コンデンサの実装構造体
JP2014241452A (ja) * 2014-08-13 2014-12-25 株式会社村田製作所 積層セラミック電子部品
JP2017108057A (ja) 2015-12-11 2017-06-15 株式会社村田製作所 積層セラミックコンデンサ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009130247A (ja) 2007-11-27 2009-06-11 Fdk Corp 積層チップコンデンサ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210079931A (ko) * 2019-12-20 2021-06-30 삼성전기주식회사 적층형 전자 부품

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Publication number Publication date
KR102356801B1 (ko) 2022-01-28
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