KR20190012198A - 고성능 및 고신뢰도의 고체 전해 탄탈륨 커패시터 및 스크리닝 방법 - Google Patents
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Abstract
기존의 탄탈륨 커패시터에 비해 향상된 체적 효율, 효과적인 직렬 저항, 효과적인 직렬 인덕턴스, 및 고주파수 성능을 갖는 탄탈륨 커패시터가 개시된다. 탄탈륨 커패시터의 신뢰도를 향상시키기 위한 스크리닝 과정이 또한 개시된다.
Description
관련 출원에 대한 상호 참조
본 출원은 2016년 5월 25일자로 출원된 미국 특허 출원 제15/164,178호에 대한 우선권을 주장하며, 상기 미국 특허 출원의 전체 내용은 인용함으로써 본원에 전체적으로 기재된 것처럼 포함된다.
발명의 분야
본 발명은 전자 구성요소에 관한 것이며, 보다 구체적으로는 그룹, 스택, 또는 MAP(multi-array package)에 형성되는 커패시터, 그리고 이러한 커패시터를 스크리닝(screening)하는 방법에 관한 것이다.
최근의 기술적 진보는, 예컨대 더 높은 팩킹 효율을 통해 전자 구성요소의 추가적인 소형화에 대한 요구를 촉발시키고 있다. 이러한 필요는 또한 보다 양호한 고주파 성능, 그리고 자동차, 항공전자기기, 군용품, 및 우주 탐사용품에서의 적용을 위한 보다 견고한 신뢰성을 위해서도 존재한다. 고체 전해 탄탈륨 커패시터는 그 높은 성능 및 신뢰성에 기초하여 전술한 분야에서 널리 사용되고 있다. 인용함으로써 본 명세서에 그 전체 내용이 포함되는 미국 특허 제7,161,797호 및 제7,449,032호는, MAP(multi-array package) 구성 및 비교적 작은 패키지 크기 내에 높은 커패시턴스를 갖는 표면 장착 탄탈륨 커패시터를 제조하는 제조 과정을 개시하고 있다.
다수의 커패시터 요소를 갖춘 커패시터를 위해 MAP 구성 내에서 애노드 및 캐소드의 다양한 배치가 필요하게 된다.
추가적으로, 가장 신뢰성 있는 것을 선택하기 위해 MAP 구성 및 장치를 갖춘 커패시터를 스크리닝하기 위한 효율적이고 정확한 방법에 관한 요구가 존재한다.
본 발명은, 일 양태에 있어서, 이전의 탄탈륨 커패시터에 비해 팩킹 밀도(체적 효율), 전자적 성능, 및 신뢰도 있어서 유리한 탄탈륨 커패시터에 관한 것이다. 매우 신뢰성 있는 고체 탄탈륨 커패시터 및 이러한 커패시터의 제조 방법이 설명된다. 상기 커패시터는, 일반적으로, 전도성 폴리머 캐소드, 다수의 애노드 커패시터 요소의 적층을 비롯한 효율적인 패키지 구성, 그리고 개시되는 스크리닝 과정으로 인한 높은 신뢰도를 특징으로 한다. 스크리닝 과정은 또한 전술한 커패시터의 성능 시험을 위해서도 제공된다.
본 발명의 일 양태에 있어서, 하나의 애노드 또는 복수의 애노드를 갖고 MAP 구성을 나타내는 커패시터를 스크리닝하기 위한 방법이 제시된다. 상기 방법은, 커패시터의 전압 정격을 초과하는 전압을 인가하는 단계; 커패시터에 대해 높은 온도를 적용하는 단계; 커패시터의 DC 누출 전류를 측정하는 단계; 누출된 DC 전류를 사전 결정된 최대값과 비교하는 단계를 포함한다.
본 발명의 다른 하나의 양태에 있어서, MAP 구성 내에 구성된 커패시터는 적어도 2개의 커패시터 요소를 감싸는 몰딩된 본체를 포함한다. 상기 커패시터 요소는 적어도 하나의 기판에 연결된다. 상기 기판은 몰딩된 본체와 함께 평면 표면을 형성할 수 있다. 커패시터 요소들은 각각 캐소드 단자에 전기적으로 연결되는 캐소드 부분 그리고 애노드 단자에 전기적으로 연결되는 애노드 부분을 갖는다.
첨부 도면과 함께 예로서 제시된 이하의 상세한 설명을 참고하면 보다 상세한 이해가 가능할 것이다.
도 1a는 커패시터의 단면도를 도시한 것이다.
도 1b는 도 1a의 커패시터의 사시도를 도시한 것이며, 부분적으로 투명하게 되어 있다.
도 2a는 MAP 커패시터의 단면도를 도시한 것이다.
도 2b는 도 2a의 MAP 커패시터의 사시도를 도시한 것이며, 부분적으로 투명하게 되어 있다.
도 3a 및 도 3b는 본 발명에 따른 장치에서 사용될 수 있는 예시적인 MAP 커패시터를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 양태에 따른 MAP 커패시터의 다양한 장치를 부분적으로 투명하게 사시도로 도시한 것이다.
도 5는 본 발명에 따른 MAP 커패시터의 구성에 관한 예시도를 도시한 것이다.
도 6a는 도 5에 520(a)로서 도시된 바와 같은 MAP 커패시터 조립체의 실시예에 관한 측단면도를 도시한 것이다.
도 6b는 도 5에 515(a)로서 도시된 MAP 커패시터 조립체의 실시예에 관한 상부 단면도를 보다 상세하게 도시한 것이다.
도 7은 도 5에 515(b)로서 도시된 MAP 커패시터 조립체의 실시예에 관한 상부 단면도를 보다 상세하게 도시한 것이다.
도 8a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 8b는 도 8a의 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 8c는 도 8a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 9a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 9b는 도 9a의 MAP 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 9c는 도 9a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 10a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 10b는 도 10a의 MAP 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 10c는 도 10a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 11은 본 발명의 양태에 따라 탄탈륨 커패시터를 제조하기 위한 과정을 설명하는 개략적인 흐름도를 도시한 것이다.
도 12는 본 발명에 따른 스크리닝 과정에 관한 다이어그램을 도시한 것이다.
도 13은 본 발명의 일 양태에 따라 높은 온도 하의 다양한 전압에서 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
도 14는 EE 케이스 150uF 30V 커패시터의 항복 전압에 대한 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
도 15는 EE 케이스 470uF 16V 커패시터의 항복 전압에 대한 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
도 1a는 커패시터의 단면도를 도시한 것이다.
도 1b는 도 1a의 커패시터의 사시도를 도시한 것이며, 부분적으로 투명하게 되어 있다.
도 2a는 MAP 커패시터의 단면도를 도시한 것이다.
도 2b는 도 2a의 MAP 커패시터의 사시도를 도시한 것이며, 부분적으로 투명하게 되어 있다.
도 3a 및 도 3b는 본 발명에 따른 장치에서 사용될 수 있는 예시적인 MAP 커패시터를 도시한 것이다.
도 4a 및 도 4b는 본 발명의 양태에 따른 MAP 커패시터의 다양한 장치를 부분적으로 투명하게 사시도로 도시한 것이다.
도 5는 본 발명에 따른 MAP 커패시터의 구성에 관한 예시도를 도시한 것이다.
도 6a는 도 5에 520(a)로서 도시된 바와 같은 MAP 커패시터 조립체의 실시예에 관한 측단면도를 도시한 것이다.
도 6b는 도 5에 515(a)로서 도시된 MAP 커패시터 조립체의 실시예에 관한 상부 단면도를 보다 상세하게 도시한 것이다.
도 7은 도 5에 515(b)로서 도시된 MAP 커패시터 조립체의 실시예에 관한 상부 단면도를 보다 상세하게 도시한 것이다.
도 8a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 8b는 도 8a의 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 8c는 도 8a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 9a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 9b는 도 9a의 MAP 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 9c는 도 9a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 10a는 본 발명에 따른 MAP 커패시터 조립체의 실시예에 관한 사시도를 부분적으로 투명하게 도시한 것이다.
도 10b는 도 10a의 MAP 커패시터 조립체에 관한 측단면도를 도시한 것이다.
도 10c는 도 10a의 MAP 커패시터 조립체에 관한 상부 단면도를 도시한 것이다.
도 11은 본 발명의 양태에 따라 탄탈륨 커패시터를 제조하기 위한 과정을 설명하는 개략적인 흐름도를 도시한 것이다.
도 12는 본 발명에 따른 스크리닝 과정에 관한 다이어그램을 도시한 것이다.
도 13은 본 발명의 일 양태에 따라 높은 온도 하의 다양한 전압에서 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
도 14는 EE 케이스 150uF 30V 커패시터의 항복 전압에 대한 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
도 15는 EE 케이스 470uF 16V 커패시터의 항복 전압에 대한 DCL 스크리닝의 영향에 관한 그래프를 도시한 것이다.
본원에 제시되는 설명은, 기술되는 상세한 실시예를 당업자가 제조 및 이용하는 것을 가능하게 한다. 그러나, 다양한 변형, 등가물, 변경, 및 대안은 당업자에게 용이하고 명확하게 될 것이다. 임의의 모든 이러한 변형, 변경, 등가물, 조합, 및 대안은 청구범위에 의해 정의되는 본 발명의 사상 및 범위 내에 속하도록 의도된다.
특정한 용어는 이하의 설명에서 단지 편의성을 위해 사용될 뿐이며, 한정하려는 것이 아니다. 단어 “우측”, “좌측”, “상부”, 및 “하부”는 참고하는 도면에서의 방향을 지칭한다. 청구범위 및 상세한 설명의 대응하는 부분에서 사용되는 바와 같이, 단수 표현은, 달리 구체적으로 언급되지 않는 한, 하나 이상의 언급된 물품을 포함하는 것으로 정의된다. 이러한 용어는 구체적으로 언급된 전술한 단어, 이 단어의 변형, 그리고 유사한 중요도의 단어를 포함한다. 예컨대, “A, B, 또는 C”와 같이 2개 이상의 물품의 나열 후에 나오는 구문 “적어도 하나”는 A, B, 또는 C 중 임의의 개별적인 하나뿐만 아니라 이들의 임의의 조합을 의미한다.
높은 신뢰도의 고체 탄탈륨 커패시터를 제조하기 위한 구조 및 과정이 본원에 개시되어 있다. 본원에 개시된 구조는, 이전의 커패시터에 비해 보다 높은 체적 효율, 보다 낮은 ESR(equivalent series resistance), 그리고 보다 낮은 ESL(equivalent series inductance)를 갖는 디바이스를 형성한다. 추가적으로, 관련된 과정은 제품의 장기간의 신뢰성을 보장한다.
탄탈륨 커패시터, 그리고 본 발명에 따른 탄탈륨 커패시터의 성능을 스크리닝, 검토, 및/또는 달리 시험하기 위한 방법은 다음의 특징들 중 하나 이상을 포함한다.
1.
탄탈륨(Ta) 커패시터 요소(애노드)는, 캐소드 층을 형성하기 위해 전도성 폴리머로 애노드를 코팅함으로써 처리된다.
2.
본 발명에 따른 커패시터 구조는, 더 낮은 ESR 및 ESL로 귀결되는 MAP(multi-array package) 구성을 이용한다. 결과적으로, 더 낮은 ESR 및 ESL은 우수한 고주파수 성능으로 귀결된다.
3.
본 발명의 일 양태에 따른 커패시터의 고주파수 성능은, ESR 및 ESL을 효과적으로 감소시키기 위해 (i) 단일 패키지 내에 병렬로 다수의 애노드를 조립함으로써, 또는 (ii) 단일 패키지 내에 다수의 애노드를 적층시킴으로써 MAP(multi-array package) 구성인 디바이스를 추가적으로 개선시킨다.
4.
마무리된 커패시터 디바이스 및 어레이는, 이례적으로 우수한 신뢰도를 달성하기 위해 디바이스 정격 전압을 초과하는 전압에서 그리고 높은 온도 하에서 스크리닝된다.
본 발명에 따른 커패시터 및/또는 커패시터 장치의 일 실시예에 있어서, 탄탈륨 애노드는 유전체 층을 형성하기 위해 애노드화될 수 있으며, 사전에 정해진 두께의 캐소드 층을 형성하기 위해 전도성 폴리머로 코팅될 수 있다. 상기 애노드는 이후 전류 수집 층을 형성하기 위해 흑연 및 실버 페이스트(silver paste)로 코팅한 후에 조립을 대기하게 될 수 있다.
커패시터 요소들은, 예를 들어 인용함으로써 그 전체 내용이 기술된 것처럼 본원에 포함되는 미국 특허 제7,161,797호 및 제7,449,032호에 개시된 MAP 과정을 이용하여 기판 상의 단일 애노드, 이중 애노드, 또는 다중 애노드에서 조립된다. 이러한 구성에 있어서, 캐소드 및 캐소드 리드(cathode lead)는 개별적인 커패시터 중 임의의 커패시터에 공통일 수도 있고 공통이 아닐 수도 있다. 마찬가지로, 애노드 및 애노드 리드(anode lead)는 개별적인 커패시터 중 임의의 커패시터에 공통일 수도 있고 공통이 아닐 수도 있다.
도 1a 및 도 1b는 예시적인 탄탈륨 커패시터를 도시한 것이다. 상기 커패시터는 펠릿(115)으로서 형성된 탄탈륨 커패시터 요소; 탄탈륨 커패시터 펠릿(115)의 애노드 부분과 함께 전기적 접촉을 형성하며 애노드 부분에 매립되는 탄탈륨 애노드 와이어(120); 탄탈륨 커패시터 펠릿(115)을 감쌀 수 있는 몰딩된 수지 본체(144)의 패키지 외부에 애노드 접속 단자를 제공하는 탄탈륨 와이어(120)에 전기적으로 접속되는 애노드 단자(110)를 포함한다. 커패시터 캐소드에 전기적으로 연결되고 패키지 외부에 캐소드 접속 단자를 제공하는 캐소드 단자(125)가 또한 포함된다.
도 1a 및 도 1b에 도시된 바와 같이, 기판 부분(130a 및 130b)으로서 기판이 마련된다. 기판 부분(130a)은 커패시터의 캐소드 단부에 이웃하게 배치되며, 몰딩된 수지 본체(144) 내에 안쪽으로 배치되고, 여러 부분의 만곡부 또는 계단형 구성을 나타내며, 몰딩된 수지 본체(144) 내에서 체적을 점유한다. 기판 부분(130b)은 몰딩된 수지 본체(144)와 함께 마찬가지로 배치된다.
도 2a 및 도 2b는, 본 발명에 따른 MAP 구성의 일부로서 이용하기 위한, 본 발명의 일 양태에 따른 탄탈륨 커패시터를 도시한 것이다. 도 2a 및 도 2b에 도시된 커패시터는 탄탈륨 커패시터 요소(215)(또한 본원에서는 종종 애노드, 펠릿, 탄탈륨 펠릿, 또는 탄탈륨 커패시터 펠릿이라고도 불림)를 포함하며, 탄탈륨 커패시터 펠릿(215)의 애노드 부분에 매립되고 상기 애노드 부분과 전기적으로 접속을 형성하는 탄탈륨 애노드 와이어(220)를 포함한다. 탄탈륨 애노드 와이어(220)에 전기적으로 연결되는 애노드 단자(235)는, 커패시터의 본체를 감쌀 수 있는 몰딩된 수지 본체(245)의 패키지 외부에 애노드 접속 단자를 제공한다. 커패시터 캐소드에 전기적으로 연결되고 몰딩된 수지 본체(245) 외부에 캐소드 접속 단자를 제공하는 캐소드 단자(225)가 또한 포함된다. 전도성 페이스트(240)가 탄탈륨 커패시터 펠릿(215)의 적어도 일부를 둘러싸 이를 덮을 수 있다. 본원에서 보다 상세하게 설명되는, 평평한 기판 부분(230)에 탄탈륨 커패시터 펠릿(215)의 일부를 부착시키기 위한 비전도성 접착제(250)가 사용될 수 있다.
도 2a 및 도 2b의 구조는, 도 1a 및 도 1b에서와 같은 내부 기판 혹은 만곡된 기판 혹은 계단형 기판(130) 대신 평평한 기판(230) 상에 구성되며, 이에 따라 기판(230)은 더 적은 공간을 점유한다. 더욱이, 도 1에 도시된 바와 같은 종래의 구조와는 대조적으로, 도 2a 및 도 2b에 도시된 구조는, 탄탈륨 펠릿과 애노드 단자 및 캐소드 단자 사이에서 패키지 내부에 더 짧은 전기적 연결부를 가질 수 있다. 이에 따라, 탄탈륨 펠릿의 크기가 양 구조에서 동일하다면, 본 발명에 따른 구조는, 당연히, 더 적은 공간을 점유하게 되며, 이에 따라 팩킹 밀도 및 체적 효율을 증가시키고, 즉 단위 체적 당 커패시턴스를 증가시킨다. 더욱이, 종래 기술에서 알려져 있는 바와 같은 전자기학의 기본 원리로부터, 도 2a 및 도 2b의 본 발명에 따른 구조에서 더 짧은 전기적 연결부는, 보다 작은 ESR 및 ESL로 귀결되며, 도 1의 종래 구조에 비해 고주파수 성능을 개선시킨다.
본 발명에 따른 디바이스, 장치, 또는 과정의 일부로서 사용될 수 있는 커패시터 장치가 미국 특허 제7,161,797호에 도시되어 있으며, 상기 미국 특허의 전체 내용은 인용함으로써, 전체적으로 기술된 것처럼 본원에 포함된다. 미국 특허 제7,161,797호는 표면 장착 커패시터 및 이를 제조하기 위한 방법을 설명하고 있다. 도 3a 및 도 3b는 미국 특허 제7,161,797호에 도시된 구성을 나타내며, 각각 2개의 전술한 커패시터(10 및 10A)를 도시한 것이다. 고체 슬러그 또는 펠릿 애노드 본체(1)는 절연 재료로 된 케이스(6) 내에 캡슐화된다. 케이스(6)의 일 면 상에 표면 마운트 장착 부분과 함께 애노드 단자(3) 및 캐소드 단자(2)가 형성된다. 내부 전기 접속부(4)는 캐소드 단자(2)로부터 펠릿(1) 상의 캐소드까지 케이스(6)를 통해 형성된다. 전기적 연결부(9, 7, 또는 7A)는 펠릿(1)과 관련된 애노드와 케이스(6)의 외부에 있는 애노드 단자(3) 사이에 형성된다. 전기 절연성 접착제(5)가 애노드 단부에 이웃한 펠릿(1)의 일부를 애노드 단자(3)에 연결시킨다. 커패시터의 캐소드 단부의 벽을 따라 외부 연결부(16)가 배치될 수 있다. 외부 연결부(7, 7A)는 더 큰 펠릿(1)을 위해 케이스(6) 내의 공간을 자유롭게 함으로써 체적 효율의 개선을 가능하게 한다.
도 2a 및 도 2b에 도시된 예시적인 커패시터와 같은, 기판 상에 배치된 2개 이상의 커패시터 요소는, 단일 판 내에 적층 및 몰딩될 수 있는데, 이는 단일 패키지, 디바이스, 또는 유닛 내로 처리될 수 있다. 이러한 구성의 예는 도 4a 및 도 4b에 제시되어 있으며, 상기 도 4a 및 도 4b는 2개(410) 및 3개(420)의 커패시터 요소의 예시적인 병렬 배치 그리고 2개(430), 4개(440), 및 6개(450)의 커패시터 요소의 적층 배치를 도시한 것이다. 도 4a 및 도 4b의 각각의 예에 도시된 커패시터 요소의 개수 그리고 커패시터 요소의 배치는 한정하려는 것으로 간주되어서는 안 되며, 단지 예시의 목적을 위한 것이다.
도 5는 본 발명에 따른, 다양한 병렬 구성(즉, 나란한 구성) 및 적층 구성에서, 커패시터 요소들의 예시적 구성에 관한 다양한 도면의 예를 도시한 것이다. 컬럼(510; column)은 다양한 배치에 관한 구성의 설명을 제공한다. 컬럼(515)은 대응하는 상부 단면도를 제공한다. 컬럼(520)은 대응하는 사시도를 제공한다.
도 6a 및 도 6b는, 병렬로 (나란하게) 커패시터 요소가 배치되어 있는, 2개의 커패시터 요소(애노드) 장치를 포함하는 MAP에서 도시된 바와 같은 다수의 커패시터 요소[도 4a에 도시된 구성(410) 그리고 도 5에 도시된 구성(515a 및 520a)과 관련됨]를 나타낸 것이다. 커패시터 요소는 탄탈륨 커패시터 펠릿(315a, 315b)(개별적인 애노드 본체에 대해 315a, 315b로서 별도로 도시되어 있음)으로서 형성되며, 이때 탄탈륨 애노드 리드 와이어(320)는 탄탈륨 커패시터 펠릿(315a, 315b) 각각의 애노드 부분에 매립되거나 또는 상기 애노드 부분에 달리 접합 혹은 연결되고 상기 애노드 부분과의 전기적 연결을 형성한다. 몰딩된 수지 본체(345)는 전술한 커패시터 장치를 캡슐화한다. 애노드 단자(335)는 애노드 리드 와이어(320)에 전기적으로 연결되며, 몰딩된 수지 본체(345)의 패키지 외부에 애노드 접속 단자를 제공한다. 절연성 에폭시(350)는 커패시터의 애노드 부분을 애노드 단자 기판(330b)에 접합시키는데, 상기 애노드 단자 기판은 그 상위 표면에서 절연성 에폭시(355)로 적어도 부분적으로 코팅되어 있다.
전도성 캐소드 코팅(365)은 탄탈륨 커패시터 펠릿(315a, 315b)의 일부를 둘러싸게 형성되어, 탄탈륨 커패시터 펠릿(315a, 315b)의 애노드 부분을 노출 상태로 남겨둔다. 전도성 접착 에폭시(360)는 캐소드(365)를 캐소드 단자(325)에 전기적으로 접합시켜, 몰딩된 수지 본체(345) 외부에서 캐소드 접속 단자를 제공한다. 전도성 접착 에폭시(360)는 또한 캐소드(365) 부분을 캐소드 단자 기판(330a)에 접합시킨다.
도 6a 및 도 6b에 도시된 커패시터 장치는 2개의 커패시터 패키지를 제공하는데, 이때 커패시터 요소들은 나란하게 존재하며, 여기서 커패시터 요소(315a, 315b)는 적어도 애노드 단자(335), 캐소드 단자(325), 기판(330a, 330b), 전도성 접착 에폭시(360), 및 절연성 에폭시(355)를 공유한다. 도 6a 및 도 6b에서와 같이, 애노드 리드 와이어(320) 및 전도성 캐소드 코팅(365)이 마련된다. 공유된 기판(330a, 330b)은, 기판들(330a, 330b) 사이에서 몰딩된 수지 본체(345)의 하부 표면과 함께, 커패시터 패키지의 평평한 하위 표면을 형성한다. 기판(330a, 330b)은, 종래의 알려진 커패시터 장치에서와 같이 몰딩된 수지 본체(345)의 내부 내에서 체적을 점유하지 않는다. 다른 장점에 추가하여, 이러한 장치는 커패시터 체적의 보다 효율적인 이용 및 더욱 평평한 패키지를 가능하게 한다.
도 7은, 병렬인 3개의 애노드 장치를 포함하는 MAP(multi-array package)에서의 다수의 커패시터 장치[도 4a의 (420) 도 5의 (515b) 및 (520b)와 관련됨]를 도시한 것이다. 3개의 커패시터 요소(315a, 315b, 및 315c)가 병렬로 마련된다. 이러한 장치는, 도 6a 및 도 6b에 도시된 장치와 유사하지만, 3개의 커패시터 패키지를 구비하며, 이때 커패시터 요소(315a, 315b, 및 315c)는 적어도 애노드 단자(335), 캐소드 단자(325), 기판(330a, 330b), 전도성 접착 에폭시(360), 및 절연성 에폭시(355)를 공유한다. 공유된 기판(330a, 330b)은, 기판들(330a, 330b) 사이에서 몰딩된 수지 본체(345)의 하부 표면과 함께, 커패시터 패키지의 평평한 하위 표면을 형성한다. 기판(330a, 330b)은, 종래의 알려진 커패시터 장치에서와 같이 몰딩된 수지 본체(345)의 내부 내에서 체적을 점유하지 않는다. 다른 장점에 추가하여, 이러한 장치는 커패시터 체적의 보다 효율적인 이용 및 더욱 평평한 패키지를 가능하게 한다. 도 7의 개별적인 커패시터 요소(315a, 315b, 및 315c)의 측단면도는 도 6a와 동일하거나 유사하다.
도 8a, 도 8b, 및 도 8c는 본 발명에 따른 커패시터 패키지를 위한 다양한 구성을 도시한 것이다. 도 8a, 도 8b, 및 도 8c에 도시된 장치에 있어서, 도시된 다른 커패시터 요소에 비해 더 넓고, 이에 따라 더 큰 표면적 및 풋프린트(footprint)를 갖는 커패시터 요소(315a 및 315b)는 상하로 적층된다. 즉, 상위 또는 상부의 커패시터 요소(315a)는 하위 또는 하부의 커패시터 요소(315b) 위에 적층된다. 이러한 장치에 있어서, 커패시터 요소(315a, 315b)의 본체는 도 6a, 도 6b, 및 도 7에 도시된 실시예에서보다 더 넓다. 기판(330a, 330b)은, 몰딩된 수지 본체(345) 내에, 몰딩된 수지 본체(345)의 대략 가운데에 그리고 커패시터 요소(315a, 315b)들 사이에 배치된다.
도 8a, 도 8b, 및 도 8c에 도시된 바와 같이, 커패시터 요소(315a, 315b)는 대면하는 전도성 접착 에폭시(360)를 구비하여, 각각의 전도성 캐소드 코팅(365)을 캐소드 단자 기판(330a)에 연결시킨다. 커패시터 요소(315a, 315b)의 애노드 단부 부분에서, 애노드 단자 기판(330b)은 그 상위 표면 및 하위 표면에서 비-전도성 보호용 스트립(370)으로 코팅된다. 절연성 접착 에폭시(350)는 커패시터 요소(315a, 315b)의 애노드 부분을 상기 보호용 스트립(370)에 접합시킨다.
대체로 L자 형상인 캐소드 단자는, 커패시터 패키지의 캐소드 표면을 따르는 제1 부분(325a) 그리고 캐소드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(325b)을 갖는다. 캐소드 단자(325a, 325b)는 전도성 접착 에폭시(360)를 통해 각각의 캐소드(365)에 전기적으로 접속된다. 대체로 L자 형상인 애노드 단자는, 커패시터 패키지의 애노드 표면을 따르는 제1 부분(335a) 그리고 애노드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(335b)을 갖는다. 이러한 구성은 표면 장착 가능한 디바이스를 가능하게 한다. 도 8a, 도 8b, 및 도 8c의 장치는 적층식 커패시터 요소를 제공하는 한편, 커패시터 패키지에 대해 이용 가능한 체적을 여전히 효율적으로 이용 가능하게 한다.
도 9a, 도 9b, 및 도 9c에 도시된 바와 같은 다른 실시예에서는, 4개의 커패시터 요소 장치[도 4b의 (440)의 장치 그리고 또한 도 5의 (515c) 및 (520c)에 도시된 장치와 관련됨]가 마련된다. 도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, 2개의 커패시터 요소(315a 및 315b)는 스택(stack)의 상위 열 또는 상부 열에서 병렬로/나란하게 배치된다. 추가적으로, 2개의 커패시터 요소(315c 및 315d)는 스택(stack)의 하위 열 또는 하부 열에서 병렬로 배치된다. 도 9a, 도 9b, 및 도 9c에 도시된 바와 같이, 커패시터 요소(315a, 315c) 그리고 커패시터 요소(315b 및 315d)는 대면하는 전도성 접착 에폭시(360)를 구비하여, 각각의 전도성 캐소드 코팅(365)을 캐소드 단자 기판(330a)에 연결시킨다. 커패시터 요소의 애노드 단부 부분에서, 애노드 단자 기판(330b)은 그 상위 표면 및 하위 표면에서 비-전도성 보호용 스트립(370)으로 코팅된다. 절연성 접착 에폭시(350)는 커패시터 요소(315a, 315b)의 애노드 부분을 상기 보호용 스트립(370)에 접합시킨다.
대체로 L자 형상인 캐소드 단자는, 커패시터 패키지의 캐소드 표면을 따르는 제1 부분(325a) 그리고 캐소드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(325b)을 갖는다. 캐소드 단자(325a, 325b)는 전도성 접착 에폭시(360)를 통해 각각의 캐소드(365)에 전기적으로 접속된다. 대체로 L자 형상인 애노드 단자는, 커패시터 패키지의 애노드 표면을 따르는 제1 부분(335a) 그리고 애노드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(335b)을 갖는다. 이러한 구성은 표면 장착 가능한 디바이스를 가능하게 한다. 도 9a, 도 9b, 및 도 9c의 장치는 적층식 커패시터 요소를 제공하는 한편, 커패시터 패키지에 대해 이용 가능한 체적을 여전히 효율적으로 이용 가능하게 한다.
도 10a, 도 10b, 및 도 10c는 본 발명[도 4b의 (450)에 관련되고 도 5의 (515c) 및 (520c)에 도시됨]에 따른 6개의 커패시터 요소 구성을 도시한 것이다. 도 10a, 도 10b, 및 도 10c에 도시된 바와 같이, 3개의 커패시터 요소(315a, 315b, 및 315c)는 스택(stack)의 상위 열 또는 상부 열에서 병렬로/나란하게 배치된다. 추가적으로, 3개의 커패시터 요소(315d, 315e, 및 315f)는 스택(stack)의 하위 열 또는 하부 열에서 병렬로/나란하게 배치된다. 도 10a, 도 10b, 및 도 10c에 도시된 바와 같이, 커패시터 요소(315a 및 315f), 커패시터 요소(315b 및 315e) 그리고 커패시터 요소(315c 및 315d)는 대면하는 전도성 접착 에폭시(360)를 구비하여, 각각의 전도성 캐소드 코팅(365)을 캐소드 단자 기판(330a)에 연결시킨다. 커패시터 요소의 애노드 단부 부분에서, 애노드 단자 기판(330b)은 그 상위 표면 및 하위 표면에서 비-전도성 보호용 스트립(370)으로 코팅된다. 절연성 접착 에폭시(350)는 커패시터 요소(315a, 315b)의 애노드 부분을 상기 보호용 스트립(370)에 접합시킨다.
대체로 L자 형상인 캐소드 단자는, 커패시터 패키지의 캐소드 표면을 따르는 제1 부분(325a) 그리고 캐소드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(325b)을 갖는다. 캐소드 단자(325a, 325b)는 전도성 접착 에폭시(360)를 통해 각각의 캐소드(365)에 전기적으로 접속된다. 대체로 L자 형상인 애노드 단자는, 커패시터 패키지의 애노드 표면을 따르는 제1 부분(335a) 그리고 애노드에 이웃하는 캐소드 패키지의 하위 표면을 따르는 제2 부분(335b)을 갖는다. 이러한 구성은 표면 장착 가능한 디바이스를 가능하게 한다. 도 10a, 도 10b, 및 도 10c의 장치는 적층식 커패시터 요소를 제공하는 한편, 커패시터 패키지에 대해 이용 가능한 체적을 여전히 효율적으로 이용 가능하게 한다.
도 11은 본 발명에 따른 디바이스를 제조하기 위한 예시적인 공정 흐름도를 도시한 것이다. 커패시터 요소는, 분말의 프레싱(pressing) 및 소결, 유전체 형성, 폴리머 코팅, 그리고 흑연 층 및 Ag 층의 형성 이후에 제조된다. 단일 커패시터 요소 또는 다수의 커패시터 요소는 이후 조립 및/또는 적층되며, 팩(pack) 및/또는 블록 내로 몰딩되는데, 상기 팩 및/또는 블록은 개별적인 디바이스의 형성을 위해 추후에 다이싱(dicing)된다. 애노드 단자 및 캐소드 단자는 상기 디바이스 상에 금속 층을 도금함으로써 형성된다. 상기 공정은 다음과 같이 개괄할 수 있다.
(a) 탄탈륨 금속 분말이 프레싱 및 소결되어 소결된 탄탈륨 애노드 펠릿을 형성한다.
(b) 유전체 형성 공정은 탄탈륨 애노드 펠릿의 표면에 유전체를 형성한다. 커패시터 유전체 형성은 일반적으로 애노드 본체(예컨대, Ta 내지 Ta2O5)의 표면 위에 산화물 층을 형성하도록 하는 애노드 재료의 애노드 산화에 의해 이루어진다.
(c) 탄탈륨 애노드는, 캐소드 층을 형성하기 위해 전도성 폴리머로 애노드를 코팅함으로써 처리된다.
(d) 애노드는 이후 전류 수집 층을 형성하기 위해 흑연 및 은 페이스트로 코팅된다.
(e) 커패시터 요소들은 기판 상에 조립 및 몰딩된다.
(f) 커패시터 요소는 개별적인 커패시터 요소를 형성하도록 다이싱된다.
(g) 단자는 개별적인 커패시터 요소 상에 도금된다.
(h) 시효 및 시험 이후에, 커패시터는 제품의 품질 및 신뢰성을 보장하기 위해 스크리닝될 수 있다. 이는 높은 온도 하에서의 정력 전압보다 높은 사전 결정된 전압을 적용함으로써 달성된다. 상기 사전 결정된 전압은, 예컨대 정격 전압의 대략 130% 내지 대략 250% 사이의 범위로부터 선택될 수 있다. 상기 높은 온도는 바람직하게는 대략 섭씨 85 도 내지 대략 섭씨 150 도의 범위일 수 있다. 부품(스크리닝된 디바이스)은, 상기 높은 온도에서 측정된 개체군(population)의 통계적인 분석으로부터 유도되는 사전 결정된 값 미만의 DCL(DC leakage current)를 나타낼 때 스크리닝 공정을 통과하는 것으로 간주된다.
도 12는 본 발명에 따른 예시적인 스크리닝 공정(800)을 도시한 것이다. 스크리닝되는 커패시터는, 높은 온도의 환경에서 그 정격 전압(Vr)을 초과하는 전압으로 바이어스(bias)된다(810). 이러한 조건 하에서 사전 결정된 시간 간격 이후에 커패시터의 DCL이 사전 결정된 최대값을 초과하지 않는다면, 커패시터는 스크리닝을 통과하게 된다(815). 통과된 커패시터는 시각적 검사를 거치고 선적을 위해 팩킹(packing)된다(820). 대안으로, 상기 최대값을 초과하는 DCL을 갖는 커패시터는 스크리닝을 통과하지 못한 것으로 간주되고, 폐기된다(825).
높은 온도에서의 스크리닝의 장점은, 일반적으로 온도 상승에 따라 누설 전류가 더 높아지기 때문에, 높은 온도에서의 스크리닝이 더 민감하며 효율적이라는 점을 포함한다. 이는, 스크리닝 과정 동안 그 항복 전압 부근이거나 또는 항복 전압을 초과하는 전압을 인가할 때 스크리닝되는 부품의 과응력(over-stress)을 방지한다.
관련 산업에서 어느 정도까지는 DCL 스크리닝이 사용되어 왔지만, 또한 충분히 높은 전압을 인가하면서 높은 온도에서의 스크리닝을 조합하면 예상 밖의 놀라울 정도의 긍정적인 결과를 얻게 된다는 것을 발견하였다. 즉, 이러한 공정은 시험을 거치는 디바이스의 “약한” 개체군 부분을 스크리닝 아웃(screening out)할 수 있을 뿐만 아니라, 나머지 개체군(“통과한” 개체군)이 전기적 응력에 더욱 강건하면서 더 내성을 갖도록 하며, 이에 따라 디바이스의 “통과한” 개체군의 신뢰 성능을 괄목할 만하게 향상시킨다.
본 발명의 개념에 따른 장점인 낮은 ESR/ESL이 예 1에 제시되어 있다. 전술한 장점인 신뢰도 향상은 예 2, 예 3, 및 예 4에 제시되어 있다.
예 1: 170 uF 16 V 정격의 Ta 애노드를 전도성 폴리머로 코팅하여 캐소드 층을 형성하였다. 애노드는 이후 전류 수집 층의 형성을 위해 흑연 및 은 페이스트로 코팅되었다. 애노드는 MAP(multi-array package) 공정을 이용하여 기판 상에 조립되었다. 2개의 애노드는 330 uF 16 V 커패시터의 제조를 위해 도 8a, 도 8b, 및 도 8c에 예로서 도시된 바와 같은 적층에 의해 연결되었다. 리플로우 처리, 시효, 전류 및 전압 서지(surge), 시각적 검사, 및 섭씨 125 도 하에서의 30 V로의 DCL 스크리닝 이후에, 마무리된 커패시터는 15 mOhm 미만의 ESR 값을 나타내며, 20 MHz에서 2.3 nH 미만의 ESL 값을 나타낸다. 이러한 디바이스의 ESR 성능은, 25 mOhm의 ESR 값을 갖는 단일 애노드 대응품에 비해 훨씬 우수하다.
예 2: 47 uF 16 V 정격의 Ta 애노드를 전도성 폴리머로 코팅하여 캐소드 층을 형성하였다. 애노드는 이후 전류 수집 층의 형성을 위해 흑연 및 은 페이스트로 코팅되었다. 단일 애노드는 MAP(multi-array package) 공정을 이용하여 기판 상에 조립되었다. 리플로우 처리, 시효, 전류 및 전압 서지, 및 시각적 검사 이후에, 시험 샘플의 4가지 군이 동일한 로트(lot)로부터 선택되었으며, 각각의 군에는 각각 섭씨 125 도 하에서 90 초 동안 0 V, 15 V, 23 V 및 34 V가 인가되었다. 파괴된 부품을 스크리닝 아웃한 이후에, 각각의 군에 대해 항복 전압 시험이 이루어졌다. 상기 항복 전압 시험 동안, 점점 큰 전압이 커패시터에 인가되었으며, 부품이 파괴되는 전압을 모니터링 및 기록하였다.
상기 항복 전압 시험이 도 13에 도시되어 있으며, 이때 “HDCL”은 “고온에서의(예컨대, 높은 온도에서의)” DCL 스크리닝을 가리킨다. 도 13에 도시된 결과에 의해 확언할 수 있는 바와 같이, 심지어 스크리닝 전압이 15.5 V 및 22.5 V까지 증가할 때에도 항복 전압의 평균 값은 39 V이다. 그러나, 충분히 높은 전압, 예컨대 33.8 V(정격 전압의 211%에 해당)를 인가하면, 평균 항복 전압은 39 V로부터 45 V로 증가하며, 괄목할 만한 개선이 이루어진다. 이러한 결과는, 적절한 전압이 선택된다면, 높은 온도에서의 스크리닝이 제품의 신뢰성을 효과적으로 향상시킨다는 것을 나타낸다.
예 3: 75 uF 30V 정격의 Ta 애노드를 전도성 폴리머로 코팅하여 캐소드 층을 형성하였다. 애노드는 이후 전류 수집 층의 형성을 위해 흑연 및 은 페이스트로 코팅되었다. 150 uF 30 V 커패시터를 제조하기 위해 MAP 공정을 이용하여 2개의 애노드를 조립 및 적층하였다. 리플로우 처리, 시효, 전류 및 전압 서지, 및 시각적 검사 이후에, 시험 샘플의 군을 선택하여 섭씨 125 도 하에서 50 V(정격 전압의 167%)에서의 스크리닝을 거치게 하였다. 이러한 시험 군의 항복 전압을, 도 14에 도시된 바와 같이, 스크리닝을 행하지 않은 군의 항복 전압과 비교하였다. 스크리닝 시험 군의 평균 항복 전압은 63 V인 반면, 스크리닝을 행하지 않은 군의 항복 전압은 60 V이다.
예 4: 240 uF 16 V 정격의 Ta 애노드를 전도성 폴리머로 코팅하여 캐소드 층을 형성하였다. 애노드는 이후 전류 수집 층의 형성을 위해 흑연 및 은 페이스트로 코팅되었다. 470 uF 16V 커패시터를 제조하기 위해 MAP 공정을 이용하여 적층을 통해 2개의 애노드를 조립하였다. 리플로우 처리, 시효, 전류 및 전압 서지, 및 시각적 검사 이후에, 시험 샘플의 군을 선택하여 섭씨 125 도 하에서 23V(정격 전압의 143%)에서의 스크리닝을 거치게 하였다. 이러한 시험 군의 항복 전압을, 도 15에 도시된 바와 같이, 스크리닝을 행하지 않은 군의 항복 전압과 비교하였다. 스크리닝 시험 군의 평균 항복 전압은 36 V인 반면, 스크리닝을 행하지 않은 군의 항복 전압은 31 V이다.
높은 온도에서의 스크리닝에 의한 항복 전압의 개선은 주목할 만한 가치가 있을 뿐만 아니라 유용하다. 이러한 이익을 얻기 위해, 스크리닝 전압은 충분히 높게 설정되어야만 한다. 그러나, 스크리닝 전압이 과도하게 높으면, 수율을 저하시킬 수도 있고 또는 스크리닝 전압이 제품의 항복 전압에 근접하거나 제품의 항복 전압을 초과하면, 가능하게는 심지어 유전 성능을 저하시킬 수 있다. 따라서, 스크리닝 전압은 최적의 범위 내에서 적절하게 선택되어야 한다. 최적의 성능을 위해, 상기 스크리닝 전압은 바람직하게는 정격 전압의 대략 1.3 배 이상이어야 한다. 정력 전압의 대략 1.3 배 내지 대략 2 배인 스크리닝 전압 범위가 사용될 수 있다.
본 발명의 기술에 대한 특정 실시예에 관한 이상의 설명은 예시 및 설명의 목적으로 제시된 것이다. 이상의 설명은 본 발명을 총망라하거나, 개시된 정확한 형태로 한정하려는 의도가 아니며, 전술한 교시의 관점에서 분명히 다수의 변형 및 변경이 가능하다. 본원의 실시예는 본 발명의 기술의 원리 및 그 응용을 설명하고자 선택 및 기술되었으며, 이에 따라 당업자가 본 발명의 기술 및 다양한 실시예를 최적으로 이용 가능하게 하고, 이때 고려되는 특정 용도에 맞도록 다양한 변경이 행해질 수 있다. 본 발명의 범위는 본원에 첨부된 청구범위 및 그 등가물에 의해 한정되도록 의도된다.
Claims (20)
- 적어도 하나의 애노드 및 멀티 어레이 패키지 구성(multi-array package design)을 갖는 커패시터를 스크리닝(screening)하기 위한 방법으로서,
커패시터의 정격 전압을 초과하는 전압을 인가하는 단계;
커패시터에 높은 온도를 적용하는 단계;
커패시터의 DC 누출 전류를 측정하는 단계;
사전 결정된 최대값과 상기 DC 누출 전류를 비교하는 단계
를 포함하는 방법. - 제1항에 있어서, 상기 커패시터의 정격 전압을 초과하는 전압을 인가하는 단계는, 커패시터에 관한 정격 전압의 대략 130% 내지 대략 250%의 범위로부터 선택되는 전압을 인가하는 단계를 포함하는 것인 방법.
- 제1항에 있어서, 상기 커패시터의 정격 전압을 초과하는 전압을 인가하는 단계는, 정격 전압의 대략 1.3 배 내지 대략 2 배인 전압을 인가하는 단계를 포함하는 것인 방법.
- 제1항에 있어서, 상기 높은 온도는 대략 섭씨 85 도 내지 대략 섭씨 150 도의 범위로부터 선택되는 것인 방법.
- 제1항에 있어서,
커패시터의 DC 누출 전류가 사전 결정된 최대 DC 누출 전류를 초과하지 않는 경우, 해당 커패시터는 용인 가능한 것으로 결정하는 단계
를 포함하는 방법. - 제1항에 있어서,
커패시터의 DC 누출 전류가 사전 결정된 최대 DC 누출 전류를 초과하는 경우, 해당 커패시터는 용인 불가능한 것으로 결정하는 단계
를 포함하는 방법. - 제1항에 있어서, 상기 전압 및 상기 온도는, 커패시터의 항복 전압이 개선되도록 하는 방식으로 선택되는 것인 방법.
- 제1항에 있어서, 상기 커패시터는 단일 애노드를 포함하는 것인 방법.
- 제1항에 있어서, 상기 커패시터는 복수 개의 애노드를 포함하며, 상기 애노드들은 병렬로 배치되는 것인 방법.
- 제1항에 있어서, 상기 커패시터는 복수 개의 애노드를 포함하며, 상기 애노드들은 적층식으로 배치되는 것인 방법.
- MAP(multi-array package) 구성으로 구성되는 커패시터로서,
적어도 2개의 커패시터 요소를 감싸는 몰딩된 본체
를 포함하며, 상기 적어도 2개의 커패시터 요소는 적어도 하나의 기판에 연결되고, 상기 적어도 2개의 커패시터 요소는 각각 캐소드 단자에 전기적으로 접속되는 캐소드 부분 그리고 애노드 단자에 전기적으로 접속되는 애노드 부분을 갖는 것인 커패시터. - 제11항에 있어서, 상기 기판은 제1 기판 및 제2 기판을 포함하는 것인 커패시터.
- 제12항에 있어서, 상기 몰딩된 본체는 기판의 일부를 감싸고, 상기 몰딩된 본체 및 상기 기판은 커패시터의 평평한 표면을 포함하는 것인 커패시터.
- 제12항에 있어서, 상기 적어도 2개의 커패시터 요소는, 상기 제1 기판에 연결되는 제1 단부 및 상기 제2 기판에 연결되는 제2 단부를 갖춘 제1 커패시터 요소; 상기 제1 기판에 연결되는 제1 단부 및 상기 제2 기판에 연결되는 제2 단부를 갖춘 제2 커패시터 요소를 포함하는 것인 커패시터.
- 제14항에 있어서, 상기 캐소드 단자는 제1 커패시터 요소의 제1 단부 및 제2 커패시터 요소의 제1 단부에 이웃하는, 몰딩된 본체의 표면 상에 배치되는 것인 커패시터.
- 제15항에 있어서, 상기 애노드 단자는 제1 커패시터 요소의 제2 단부 및 제2 커패시터 요소의 제2 단부에 이웃하는, 몰딩된 본체의 표면 상에 배치되는 것인 커패시터.
- 제16항에 있어서,
제1 커패시터 요소의 애노드 부분을 애노드 단자에 전기적으로 접속시키는 제1 애노드 와이어;
제2 커패시터 요소의 애노드 부분을 애노드 단자에 전기적으로 접속시키는 제2 애노드 와이어
를 더 포함하는 커패시터. - 제11항에 있어서, 상기 캐소드 부분은 전도성 캐소드 코팅으로 코팅되는 것인 커패시터.
- 제11항에 있어서, 상기 적어도 2개의 커패시터 요소는 병렬로 배치되는 것인 커패시터.
- 제11항에 있어서, 상기 적어도 2개의 커패시터 요소는 적층식으로 배치되는 것인 커패시터.
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