KR20180135279A - 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법 - Google Patents

금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법 Download PDF

Info

Publication number
KR20180135279A
KR20180135279A KR1020170073205A KR20170073205A KR20180135279A KR 20180135279 A KR20180135279 A KR 20180135279A KR 1020170073205 A KR1020170073205 A KR 1020170073205A KR 20170073205 A KR20170073205 A KR 20170073205A KR 20180135279 A KR20180135279 A KR 20180135279A
Authority
KR
South Korea
Prior art keywords
polishing
metal film
slurry composition
content
abrasive
Prior art date
Application number
KR1020170073205A
Other languages
English (en)
Other versions
KR102422952B1 (ko
Inventor
박승호
공현구
김정훈
이상미
이우인
전희숙
김상균
최호
박종혁
윤일영
Original Assignee
삼성전자주식회사
주식회사 케이씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사, 주식회사 케이씨 filed Critical 삼성전자주식회사
Priority to KR1020170073205A priority Critical patent/KR102422952B1/ko
Priority to US15/883,655 priority patent/US10711160B2/en
Priority to CN201810596550.2A priority patent/CN109021833A/zh
Publication of KR20180135279A publication Critical patent/KR20180135279A/ko
Application granted granted Critical
Publication of KR102422952B1 publication Critical patent/KR102422952B1/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09G—POLISHING COMPOSITIONS; SKI WAXES
    • C09G1/00—Polishing compositions
    • C09G1/02—Polishing compositions containing abrasives or grinding agents
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1409—Abrasive particles per se
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K3/00—Materials not provided for elsewhere
    • C09K3/14—Anti-slip materials; Abrasives
    • C09K3/1454—Abrasive powders, suspensions and pastes for polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H01L21/3043—Making grooves, e.g. cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28079—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a single metal, e.g. Ta, W, Mo, Al
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Organic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)

Abstract

금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법이 제공된다. 금속막 연마용 슬러리 조성물은, 금속 산화물을 포함하는 연마 입자, 과산화수소를 포함하는 산화제, 및 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하고, 산화제의 함량은, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%이다.

Description

금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법{SLURRY COMPOSITION FOR POLISHING A METAL LAYER AND METHOD FOR FABRICATING SEMICONDUCTOR DEVICE USING THE SAME}
본 발명은 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법에 관한 것이다. 구체적으로, 본 발명은 연마 조절제를 포함하는 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법에 관한 것이다.
막의 평탄화 공정으로, 예를 들어, 에치백(etch back) 공정, 리플로우(reflow) 공정 및 화학적 기계적 연마(CMP; Chemical Mechanical Polishing) 공정 등이 이용될 수 있다. 광역 평탄화 및 고집적 회로에 이용되는 평탄화 공정으로, 화학적 기계적 연마 공정이 널리 이용되고 있다. 화학적 기계적 연마 공정은 광역 평탄화에 유리하고, 평탄도가 우수하기 때문이다.
화학적 기계적 연마 공정에서는, 연마 공정을 수행할 연마 대상을 연마 장치에 장착시키고, 연마 대상과 연마 패드 사이에 연마제를 포함하는 슬러리 조성물을 제공할 수 있다. 동시에, 연마 대상을 연마 패드와 접촉시킨 상태에서 회전시켜, 연마 대상의 표면을 평탄화(planarization)할 수 있다. 즉, 화학적 기계적 연마 공정은, 슬러리 조성물에 포함된 연마제 및 연마 패드의 표면 돌기를 연마 대상의 표면과 기계적으로 마찰시켜 연마 대상의 표면을 기계적으로 연마하는 동시에, 슬러리 조성물에 포함된 화학적 성분과 연마 대상의 표면을 화학적으로 반응시켜 연마 대상의 표면을 화학적으로 제거하는 공정이다.
한편, 금속막 연마용 슬러리에 사용되는 산화제는 금속막의 과도한 산화적 에칭을 유발할 수 있다. 이러한 산화적 에칭은 연마 공정 후에 금속막의 표면 거칠기를 심화시키고, 연마 공정을 이용하여 제조되는 반도체 장치의 전기적 특성을 저하시킬 수 있다. 산화제의 함량을 낮춘 금속막 연마용 슬러리를 사용할 수 있으나, 이러한 슬러리는 연마율을 매우 떨어뜨리는 문제가 있다.
본 발명이 해결하고자 하는 기술적 과제는 산화적 에칭을 최소화하며 높은 연마율을 제공하는 금속막 연마용 슬러리 조성물을 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 반도체 장치의 전기적 특성을 개선하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 금속 산화물을 포함하는 연마 입자, 과산화수소를 포함하는 산화제, 및 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하고, 산화제의 함량은, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%이다.
상기 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 금속 산화물을 포함하는 연마 입자, 과산화수소를 포함하는 산화제, 및 연마 조절제를 포함하고, 연마 조절제는, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제 1 중량% 내지 6 중량%와, 과황산염을 포함하는 제2 연마 조절제 1 중량% 내지 5 중량%와, 3가 철화합물을 포함하는 제3 연마 조절제 1 중량% 내지 5 중량%를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 기판 내에 트렌치를 형성하고, 트렌치를 채우는 금속막을 형성하고, 금속막 연마용 슬러리 조성물을 이용하여 금속막의 상면을 평탄화하는 것을 포함하고, 금속막 연마용 슬러리 조성물은, 금속 산화물을 포함하는 연마 입자와, 과산화수소를 포함하는 산화제와, 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하고, 산화제의 함량은, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%이다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 내지 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
이하에서, 실시예 및 도면을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물을 설명한다. 그러나, 본 발명의 기술적 사상이 이러한 실시예 및 도면에 제한되는 것은 아니다.
몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 연마 입자, 산화제, 제1 연마 조절제 및 용매를 포함할 수 있다.
상기 연마 입자는 슬러리 조성물의 연마제로 기능할 수 있다. 상기 연마 입자는 금속 산화물을 포함한다. 예를 들어, 상기 연마 입자는, 금속 산화물, 유기물 또는 무기물로 코팅된 금속 산화물, 및 콜로이달 상태의 상기 금속 산화물로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함할 수 있다. 또한 예를 들어, 금속 산화물은 실리카, 세리아, 지르코니아, 알루미나, 티타니아, 바륨티타니아, 게르마니아, 망가니아 및 마그네시아로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함할 수 있다.
상기 연마 입자의 형상은, 구형, 각형, 침상(針狀) 형상 또는 판상(板狀) 형상일 수 있다.
상기 연마 입자의 크기는 40 nm 내지 130 nm일 수 있다. 상기 연마 입자의 크기가 40 nm 미만인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율이 확보되지 못할 수 있다. 상기 연마 입자의 크기가 130 nm를 초과하는 경우에, 연마율이 지나치게 증가하여 과잉 연마가 발생될 수 있다. 또한, 이로 인해 연마 선택비 조절이 힘들어지고, 디싱, 침식 및 표면 결함이 발생될 수 있다.
상기 연마 입자는 단일 크기의 입자를 포함할 수 있으나, 2종 이상 혼합된 크기의 입자를 포함할 수도 있다. 예를 들어, 상기 연마 입자는 제조 과정에서 크기가 조절되어, 2종의 입자가 혼합된 바이모달(bimodal) 형태의 입도 분포를 가질 수 있다. 또는, 상기 연마 입자는 3종의 입자가 혼합되어 3가지 피크를 보이는 입도 분포를 가질 수도 있다. 상대적으로 큰 크기의 연마 입자와 상대적으로 작은 크기의 연마 입자가 혼재함으로써, 보다 우수한 분산성을 가질 수 있다. 또한, 이러한 연마 입자는 연마 대상의 스크래치를 감소시킬 수도 있다.
상기 연마 입자의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 6 중량%일 수 있다. 상기 연마 입자의 함량이 1 중량% 미만인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율이 확보되지 못할 수 있다. 상기 연마 입자의 함량이 6 중량%를 초과하는 경우에, 연마율 및 연마 속도가 지나치게 증가하여 과잉 연마가 발생될 수 있다. 또한, 연마 입자 수의 증가에 따라 연마 대상의 표면에 잔류하게 되는 입자 흡착성에 의하여, 연마 대상에 표면 결함이 발생될 수 있다.
상기 산화제는 과산화물 계열의 화합물을 포함할 수 있다. 예를 들어, 상기 산화제는 과산화수소(hydrogen peroxide)를 포함할 수 있다. 연마 대상이 금속막인 경우에, 상기 산화제는 연마 대상에 비해 높은 산화/환원 전위를 가질 수 있다. 즉, 상기 산화제는 화학적 기계적 연마 공정에서 금속막을 산화시켜 제거할 수 있다.
상기 산화제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%일 수 있다. 상기 산화제의 함량이 0.01 중량% 이상인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율을 확보할 수 있다. 상기 산화제의 함량이 0.09 중량% 이하인 경우에, 연마 대상인 금속막의 과도한 산화적 에칭을 방지하여 연마 후 금속막의 표면 거칠기를 충분히 감소시킬 수 있다. 보다 바람직하게, 상기 산화제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.03 중량% 내지 0.07 중량%일 수 있다.
상기 제1 연마 조절제는 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 화합물 또는 그 염일 수 있다.
예를 들어, 상기 제1 연마 조절제는, 포타슘 포스페이트(potassium phosphate), 포타슘 모노하이드로겐 포스페이트(potassium monohydrogen phosphate), 포타슘 디하이드로겐 포스페이트(potassium dihydrogen phosphate), 암모늄 포스페이트(ammonium phosphate), 모노암모늄 포스페이트(monoammonium phosphate), 디암모늄 하이드로겐 포스페이트(diammonium hydrogen phosphate), 알루미늄 포스페이트(aluminum phosphate), 소듐 포스페이트(sodium phosphate), 디소듐 하이드로겐 포스페이트(disodium hydrogen phosphate), 카르바모일 포스페이트(carbamoyl phosphate), 칼슘 포스페이트(calcium phosphate), 트리아릴 포스페이트(triallyl phosphate), 바나듐 포스페이트(vanadium phosphate), 마그네슘 포스페이트(magnesium phosphate), 알루미늄 하이포포스파이트(aluminium hypophosphite), 바나듐 하이포포스파이트(vanadium hypophosphite), 망간 하이포포스파이트(manganese hypophosphite), 징크 하이포포스파이트(zinc hypophosphite), 니켈 하이포포스파이트(nickel hypophosphite), 코발트 하이포포스파이트(cobalt hypophosphite), 암모늄 하이포포스파이트(ammonium hypophosphite), 포타슘 하이포포스파이트(potassium hypophosphite), 망간 포스페이트(manganese phosphate), 리드 포스페이트(lead phosphate), 니켈 포스페이트(nickel phosphate), 코발트 포스페이트(cobalt phosphate), 소듐 트리메타포스페이트(sodium trimetaphosphate), 소듐 펜타메타포스페이트(sodium pentametaphosphate), 소듐 헥사메타포스페이트(sodium hexametaphosphate), 소듐 폴리메타포스페이트(sodium polymetaphosphate), 소듐 하이포포스파이트(sodium hypophosphite), 암모늄 트리메타포스페이트(ammonium trimetaphosphate), 암모늄 펜타메타포스페이트(ammonium pentametaphosphate), 암모늄 헥사메타포스페이트(ammonium hexametaphosphate), 암모늄 폴리메타포스페이트(ammonium polymetaphosphate), 암모늄 하이포포스파이트(ammonium hypophosphite), 포타슘 트리메타포스페이트(potassium trimetaphosphate), 포타슘 헥사메타포스페이트(potassium hexametaphosphate), 포타슘 폴리메타포스페이트(potassium polymetaphosphate), 포타슘 하이포포스파이트(potassium hypophosphite), 칼슘 하이포포스파이트(calcium hypophosphite)로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
상기 제1 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 6 중량%일 수 있다. 상기 제1 연마 조절제의 함량이 1 중량% 이상인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율을 확보할 수 있다. 상기 제1 연마 조절제의 함량이 6 중량% 이하인 경우에, 연마 대상인 금속막의 과도한 산화적 에칭을 충분히 방지할 수 있다. 보다 바람직하게, 상기 제1 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1.5 중량% 내지 5 중량%일 수 있다.
상기 용매는 탈이온수(deionized water)를 포함할 수 있다. 상기 용매는 분산매의 역할을 수행할 수도 있다. 예를 들어, 상기 용매는 제1 연마 조절제와 같이 용매 내에서 용이하게 용해되는 물질과의 관계에서는 용매일 수 있지만, 연마 입자와 같은 미세 입자와의 관계에서는 분산매의 역할을 수행할 수 있다. 즉, 상기 용매는 용매인 동시에 분산매의 역할을 수행할 수 있지만, 본 명세서에서는 편의 상 용매로 지칭한다.
상기 용매는 상기 금속막 연마용 슬러리 조성물의 잔부에 포함될 수 있다.
금속막 연마용 슬러리에 사용되는 산화제는 금속막의 과도한 산화적 에칭을 유발할 수 있다. 이러한 산화적 에칭은 연마 공정 후에 금속막의 표면 거칠기를 심화시키고, 연마 공정을 이용하여 제조되는 반도체 장치의 전기적 특성을 저하시킬 수 있다.
이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 미량의 산화제를 포함하여 금속막의 산화적 에칭을 최소화할 수 있다. 상술한 것처럼, 상기 금속막 연마용 슬러리 조성물은, 0.01 중량% 내지 0.09 중량%의 산화제만을 포함하여, 금속막의 산화적 에칭을 최소화할 수 있다.
그러나, 산화제의 함량을 낮춘 금속막 연마용 슬러리는 연마율을 매우 떨어뜨린다는 문제가 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 제1 연마 조절제를 포함하여 연마율을 향상시킬 수 있다.
상기 제1 연마 조절제는 상기 산화제의 적어도 일부와 반응하여 과산(peroxy acid)을 생성할 수 있다. 예를 들어, 인산염을 포함하는 상기 제1 연마 조절제는 과산화수소와 반응하여 과산화(일)인산(peroxy(mono)phosphoric acid)을 생성할 수 있다.
상기 제1 연마 조절제로부터 생성된 과산은, 연마 대상인 금속막의 제거를 보조할 수 있다. 구체적으로, 상기 제1 연마 조절제로부터 생성된 과산은, 연마 대상인 금속막의 표면 산화량을 증가시킬 수 있다. 예를 들어, 연마 대상이 텅스텐막인 경우에, 인산염을 포함하는 상기 제1 연마 조절제로부터 생성된 과산화(일)인산은, 텅스텐막의 표면 산화량을 증가시킬 수 있다. 이에 따라, 제1 연마 조절제는 화학적 기계적 연마 공정에서 연마율을 향상시킬 수 있다.
즉, 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 연마 대상인 금속막의 과도한 산화적 에칭을 방지하여 금속막의 표면 거칠기를 충분히 감소시킴과 동시에, 충분한 연마율을 확보할 수 있다. 이에 따라, 상기 금속막 연마용 슬러리 조성물은, 차세대 고집적화 공정을 개선할 수 있다.
몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 제2 연마 조절제를 더 포함할 수 있다.
상기 제2 연마 조절제는 과황산염(persulfate) 또는 이를 포함하는 화합물을 포함할 수 있다.
예를 들어, 상기 제2 연마 조절제는, 암모늄 퍼설페이트(ammonium persulfate), 소듐 퍼설페이트(sodium persulfate), 포타슘 퍼설페이트(potassium persulfate), 철(II) 퍼설페이트(iron(II) persulfate), 납(II) 퍼설페이트(lead(II) persulfate), 철(III) 퍼설페이트(iron(III) persulfate), 주석(IV) 퍼설페이트(tin(IV) persulfate), 납(IV) 퍼설페이트 (lead(IV) persulfate), 니켈(II) 퍼설페이트(nickel(II) persulfate), 주석(II) 퍼설페이트(tin(II) persulfate), 안티몬(III) 퍼설페이트 (antimony(III) persulfate), 구리(I) 퍼설페이트(copper(I) persulfate), 구리(II) 퍼설페이트(copper(II) persulfate), 알루미늄 퍼설페이트(aluminum persulfate), 은 퍼설페이트(silver persulfate), 망간 퍼설페이트(manganese persulfate), 칼슘 퍼설페이트(calcium persulfate), 아연 퍼설페이트(zinc persulfate), 바륨 퍼설페이트(barium persulfate), 크롬 퍼설페이트(chromium(II) persulfate), 리튬 퍼설페이트(lithium persulfate), 포타슘 모노퍼설페이트(potassium monopresulfate), 소듐 모노퍼설페이트(sodium monopersulfate) 및 퍼설퍼릭 애시드(persulfuric acid)로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
상기 제2 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 5 중량%일 수 있다. 상기 제2 연마 조절제의 함량이 1 중량% 미만인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율이 확보되지 못할 수 있다. 상기 과황산염의 함량이 5 중량%를 초과하는 경우에, 상기 금속막 연마용 슬러리 조성물의 분산 안정성이 저하될 수 있다.
몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, 제3 연마 조절제를 더 포함할 수 있다.
상기 제3 연마 조절제는 3가 철(iron(III)) 또는 이를 포함하는 화합물을 포함할 수 있다.
예를 들어, 상기 제3 연마 조절제는, 철 수크로오스(iron sucrose), 철(III) 옥사이드(iron(III) oxide), 철(III) 아세테이트(iron(III) acetate), 철(III) 설페이트(iron(III) sulfate), 리튬 철(III) 옥사이드(lithium iron(III) oxide), 철(III) 포스페이트(iron(III) phosphate), 철(III) 피로포스페이트(iron(III) pyrophosphate), 철(III) 이오노포어 IV(iron(III) ionophore IV), 암모늄 철(III) 헥사시아노페레이트(II)(ammonium iron(III) hexacyanoferrate(II)), 철(III) 페로시아나이드(iron(III) ferrocyanide), 철(III) i-프로폭사이드(iron(III) i-propoxide), 철(III) 옥소 아세테이트 퍼클로레이트(iron(III) oxo acetate perchlorate), 암모늄 철(III) 시트레이트(ammonium iron(III) citrate), 철(III) 디카보네이트(iron(III) dicarbonate), 철(III) 아세틸아세토네이트(iron(III) acetylacetonate), 철(III) 브로마이드(iron(III) bromide), 철(III) 클로라이드(iron(III) chloride), 철(III) 아르세나이드(iron(II) arsenide), 철(III) 옥살레이트(iron(III) oxalate), 암모늄 철(III) 옥살레이트(ammonium iron(III) oxalate), 철(III) 플루오라이드(iron(III) fluoride), 철(III) 아이오다이드(iron(III) iodide), 철(III) 니트레이트(iron(III) nitrate), 철(III) 프탈로시아닌 클로라이드(iron(III) phthalocyanine chloride), 철(III) 퍼클로레이트(iron(III) perchlorate), 철(III) 설페이트(iron(III) sulphate), 암모늄 철(III) 설페이트(ammonium iron(III) sulphate) 및 철(III) 타르트레이트(iron(III) tartrate)로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
상기 제3 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 5 중량%일 수 있다. 상기 제3 연마 조절제의 함량이 1 중량% 미만인 경우에, 화학적 기계적 연마 공정에서 충분한 연마율이 확보되지 못할 수 있다. 상기 과황산염의 함량이 5 중량%를 초과하는 경우에, 상기 금속막 연마용 슬러리 조성물의 분산 안정성이 저하될 수 있다.
몇몇 실시예에 따른 금속막 연마용 슬러리 조성물은, pH 조절제를 더 포함할 수 있다.
상기 pH 조절제는, 연마 대상 또는 연마 장치의 부식을 방지하고, 연마 대상인 금속막의 산화를 용이하게 하는 pH 범위를 조절할 수 있다.
상기 pH 조절제는 예를 들어, 염산, 인산, 황산, 불산, 브롬산, 요오드산, 포름산, 말론산, 말레인산, 옥살산, 초산, 아디프산, 구연산, 아디프산, 아세트산, 프로피온산, 푸마르산, 유산, 살리실산, 피멜린산, 벤조산, 숙신산, 프탈산, 부티르산, 글루타르산, 글루타민산, 글리콜산, 락트산, 아스파라긴산, 타르타르산 및 이들의 염으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 산성 물질을 포함할 수 있다.
또한, 상기 pH 조절제는 예를 들어, 암모니아, AMP(ammonium methyl propanol), TMAH(tetra methyl ammonium hydroxide), 수산화칼륨, 수산화나트륨, 수산화마그네슘, 수산화루비듐, 수산화세슘, 탄산수소나트륨, 탄산나트륨, 이미다졸로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 염기성 물질을 포함할 수 있다.
이하에서, 하기 실시예를 참조하여, 본 발명의 기술적 사상을 구체적으로 설명한다. 하기 실시예들은 본 발명의 기술적 사상을 설명하기 위한 것일 뿐이고, 본 발명의 기술적 사상이 이들에 제한되는 것은 아니다.
[실시예 1]
연마 입자로서 입자 크기가 100 nm인 실리카 3.0 중량%, 산화제로서 과산화수소 0.05 중량%, 제1 연마 조절제로서 포타슘 포스페이트 3.0 중량%, 제2 연마 조절제로서 암모늄 퍼설페이트 3 중량%, 제3 연마 조절제로서 철 수크로오스 3 중량%를 혼합하여, 금속막 연마용 슬러리 조성물을 제조하였다.
[실시예 2]
실시예 1에서, 제1 연마 조절제의 함량을 1.5 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[실시예 3]
실시예 1에서, 제1 연마 조절제의 함량을 5.0 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[실시예 4]
실시예 1에서, 산화제의 함량을 0.07 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[실시예 5]
실시예 1에서, 산화제의 함량을 0.08 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[비교예 1]
실시예 1에서, 제1 연마 조절제를 사용하지 않은 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[비교예 2]
실시예 1에서, 제1 연마 조절제의 함량을 0.5 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[비교예 3]
실시예 1에서, 제1 연마 조절제의 함량을 7.0 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[비교예 4]
실시예 1에서, 산화제의 함량을 0.1 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
[비교예 5]
실시예 1에서, 산화제의 함량을 0.3 중량%로 변경한 것을 제외하고는, 실시예 1과 동일하게 금속막 연마용 슬러리 조성물을 제조하였다.
실시예 1 내지 실시예 5, 및 비교예 1 내지 비교예 5의 산화제의 함량, 제1 연마 조절제의 함량, 연마율(RR; Removal Rate), 정적 식각률(SER; Static Etch Rate) 및 표면 거칠기(surface roughness) 값을 하기 표 1에 나타내었다.
중량% RR
(Å/min)		 SER
(Å/min)		 표면거칠기
(㎚)
산화제 제1 연마조절제
실시예1 0.05 3.0 295 17 1.48
실시예2 0.05 1.5 236 14 1.53
실시예3 0.05 5.0 390 15 1.46
실시예4 0.07 3.0 314 15 1.37
실시예5 0.08 3.0 332 12 1.43
비교예1 0.05 0 151 26 2.04
비교예2 0.05 0.5 168 15 2.13
비교예3 0.05 7.0 436 23 2.55
비교예4 0.1 3.0 379 31 2.15
비교예5 0.3 3.0 419 42 2.43
[연마율 측정 방법]
연마 장치는 ST01(300mm, KTTECH 社)를 이용하고, 패드로는 KPX 패드를 이용하였다. 압력 3.0psi, 온도 25℃, 연마 시간 30초, 플레이튼(platen) 속도 100rpm, 헤드(head) 속도 103rpm, 슬러리 유량 200ml/min의 연마 조건에서, 두께 650Å의 텅스텐막을 연마하였다.
[정적 식각률 측정 방법]
60℃의 금속막 연마용 슬러리 조성물이 30g 담긴 용기에, 두께 5,000Å 2cm2 텅스텐 쿠폰 웨이퍼를 10분간 침지시키고 세정하였다. 이후, 4 포인트 프로브(4 point probe)를 이용하여, 침지 전후의 텅스텐 웨이퍼의 두께를 웨이퍼 중심에서 상하좌우 5 mm 간격으로 측정한 다음에, 정적 식각률(SER) 값을 계산하였다. 정적 식각률(SER) 값은 하기 수학식 1에 의해 계산될 수 있으며, 단위는 Å/min이다.
[수학식 1]
Figure pat00001
[표면 거칠기 측정 방법]
표면 거칠기 측정 장비로 XE-100(PSIA 社)를 이용하였고, 스캔 크기(scan size)는 10μm로 측정되었다.
상기 표 1에 나타나는 바와 같이, 실시예 1 내지 실시예 5는 200Å/min 이상의 높은 연마율을 가짐과 동시에, 20Å/min 이하의 낮은 정적 식각률을 가짐을 알 수 있다. 또한, 실시예 1 내지 실시예 5에 따른 금속막 연마용 슬러리 조성물을 이용하여 연마된 텅스텐 쿠폰 웨이퍼는 상대적으로 낮은 표면 거칠기를 나타낸다.
구체적으로, 실시예 1 및 비교예 1을 비교하면, 금속막 연마용 슬러리 조성물이 제1 연마 조절제를 포함할 때, 연마율이 현저히 상승됨을 알 수 있다. 또한, 금속막 연마용 슬러리 조성물이 제1 연마 조절제를 포함할 때, 정적 식각률이 현저히 감소하여 낮은 표면 거칠기를 나타냄을 알 수 있다.
실시예 2 및 비교예 2를 비교하면, 제1 연마 조절제의 함량이 1 중량% 이상인 경우에, 보다 높은 연마율을 가짐을 알 수 있다. 이 때, 실시예 2의 정적 식각률은 17Å/min이고, 표면 거칠기는 1.53nm로, 실시예 2는 여전히 낮은 정적 식각률 및 표면 거칠기를 나타냄을 알 수 있다.
실시예 3 및 비교예 3을 비교하면, 제1 연마 조절제의 함량이 6 중량% 이하인 경우에, 보다 낮은 정적 식각률 및 표면 거칠기를 가짐을 알 수 있다. 이 때, 실시예 3의 연마율은 390Å/min으로, 여전히 높은 연마율을 나타냄을 알 수 있다.
실시예 4, 실시예 5, 비교예 4 및 비교예 5를 비교하면, 산화제의 함량이 0.09 중량% 이하인 경우에, 정적 식각률 및 표면 거칠기가 현저히 감소됨을 알 수 있다. 이 때, 실시예 4 및 실시예 5의 연마율은 각각 314Å/min 및 332Å/min으로, 여전히 높은 연마율을 나타냄을 알 수 있다.
이하에서, 도 1 내지 도 7을 참조하여, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 1 내지 도 7은 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 중간단계 도면들이다.
도 1를 참조하면, 기판(200)을 제공한다.
기판(200)은 실리콘 기판, 갈륨 비소 기판, 실리콘 게르마늄 기판, 세라믹 기판, 석영 기판 또는 디스플레이용 유리 기판 등을 포함할 수 있다. 이하에서는, 예시적으로 기판(200)은 실리콘 기판인 것으로 설명한다.
도 2를 참조하면, 기판(200) 내에 복수의 트렌치(T)를 형성한다.
각각의 트렌치(T)를 형성하는 것은 식각 공정을 이용할 수 있다. 예를 들어, 건식 식각 공정을 이용하여 각각의 트렌치(T)를 형성할 수 있다. 구체적으로, 기판(200) 상에 마스크 패턴을 형성할 수 있다. 마스크 패턴은 각각의 트렌치(T)가 형성될 영역을 노출할 수 있다. 마스크 패턴은 산화막, 질화막, 산질화막 또는 이들의 조합을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 이어서, 마스크 패턴에 의해 노출된 부분을 식각하여, 기판(200) 내에 복수의 트렌치(T)를 형성할 수 있다.
도 3을 참조하면, 기판(200) 및 각각의 트렌치(T) 상에 절연막(202)을 형성한다.
절연막(202)은 기판(200)의 상면 및 각각의 트렌치(T)의 상면을 따라 실질적으로 컨포멀하게(conformally) 형성될 수 있다.
절연막(202)은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 또는 고유전율 물질 중 적어도 어느 하나를 포함할 수 있다. 여기서, 고유전율 물질은 예를 들어, HfO2, ZrO2 또는 Ta2O5 중 적어도 어느 하나를 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
도 4를 참조하면, 절연막(202) 상에 금속막(204)을 형성한다.
금속막(204)은 복수의 트렌치(T)를 채우도록 형성될 수 있다. 예를 들어, 증착 공정을 이용하여 절연막(202) 상에 금속막(204)을 형성할 수 있다. 금속막(204)의 상면은 기판(200)의 상면보다 높게 형성될 수 있다. 금속막(204)은 예를 들어, 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
증착 공정에 의해 형성된 금속막(204)은 그 결정 입도에 따라 토폴로지(topology)를 형성할 수 있다. 예를 들어, 도 4에 도시된 것처럼, 금속막(204)의 상면은 불규칙한 굴곡을 가질 수 있다.
도 5를 참조하면, 화학적 기계적 연마 공정(P)을 이용하여 금속막(204)의 상면을 평탄화한다.
화학적 기계적 연마 공정(P)은, 본 발명의 기술적 사상의 몇몇 실시예에 따른 금속막 연마용 슬러리 조성물을 이용한다. 예를 들어, 화학적 기계적 연마 공정(P)은, 금속 산화물을 포함하는 연마 입자, 과산화수소를 포함하는 산화제, 및 인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하는 금속막 연마용 슬러리 조성물을 이용할 수 있다.
이에 따라, 화학적 기계적 연마 공정(P)은 높은 연마율을 확보할 수 있으므로, 반도체 장치 제조 공정의 생산성을 향상시킬 수 있다. 또한, 화학적 기계적 연마 공정(P)은 낮은 정적 식각률을 가지므로, 금속막(204)의 토폴로지를 개선하여 금속막(204)의 표면 거칠기를 최소화할 수 있다.
도 5 및 도 6을 참조하면, 금속막(204)을 식각하여 금속막 패턴(204b)을 형성한다.
구체적으로, 금속막(204)의 상면이 기판(200)의 상면보다 낮아지도록 금속막(204)을 식각하여, 금속막 패턴(204b)을 형성할 수 있다. 이에 따라, 금속막 패턴(204b)은 각각의 트렌치(T)의 일부를 채울 수 있다.
금속막 패턴(204b)을 형성하는 것을 에치백 공정을 이용할 수 있다. 예를 들어, 금속막 패턴(204b)을 형성하는 것은 MEB(Metal Etch Back) 공정을 이용할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제조 공정에 따라, 각각의 트렌치(T)를 채우는 금속막 패턴(204b)은 높이 산포를 가질 수 있다. 예를 들어, 하나의 트렌치(T)를 채우는 금속막 패턴(204b)의 제1 높이(H1)는, 다른 트렌치(T)를 채우는 금속막 패턴(204b)의 제2 높이(H2)와 다를 수 있다.
그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 화학적 기계적 연마 공정(P)을 이용하므로, 각각의 트렌치(T)를 채우는 금속막 패턴(204b)의 높이 산포를 최소화할 수 있다. 상술한 것처럼, 화학적 기계적 연마 공정(P)은 금속막(204)의 표면 거칠기를 최소화할 수 있다. 이에 따라, 도 6에 따른 에치백 공정 전에 금속막(204)의 표면 거칠기를 최소화하여, 에치백 공정 후의 금속막 패턴(204b)의 높이 산포를 최소화할 수 있다. 예를 들어, 하나의 트렌치(T)를 채우는 금속막 패턴(204b)의 제1 높이(H1)는, 다른 트렌치(T)를 채우는 금속막 패턴(204b)의 제2 높이(H2)와 실질적으로 동일할 수 있다.
이어서, 도 7을 참조하면, 도 6의 결과물 상에 제1 소오스/드레인 영역(201a), 제2 소오스/드레인 영역(201b), 캡핑막(206), 층간 절연막(300), 다이렉트 컨택(210), 비트 라인(220), 매립 컨택(230), 랜딩 패드(240) 및 커패시터(250)를 형성하여 반도체 장치를 제조할 수 있다.
제1 소오스/드레인 영역(201a) 및 제2 소오스/드레인 영역(201b)은, 기판(200) 상에 불순물을 도핑하여 형성할 수 있다. 예를 들어, 기판(200)이 제1 도전형(예를 들어, P형)의 불순물로 도핑된 경우에, 기판(200) 상에 제2 도전형(예를 들어, N형)의 불순물을 도핑하여 제1 소오스/드레인 영역(201a) 및 제2 소오스/드레인 영역(201b)을 형성할 수 있다. 제1 소오스/드레인 영역(201a) 및 제2 소오스/드레인 영역(201b)은 트렌치(T)의 양측의 기판(200) 내에 형성될 수 있다.
캡핑막(206)은 금속막 패턴(204b) 상에 형성될 수 있다. 구체적으로, 캡핑막(206)은 금속막 패턴(204b)의 상면 및 절연막(202)의 측벽 상에 형성될 수 있다. 이 때, 캡핑막(206)은 트렌치(T)를 채우도록 형성될 수 있다. 또한, 캡핑막(206)의 상면은 기판(200)의 상면과 실질적으로 동일한 평면에 배치될 수 있다. 캡핑막(206)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합을 포함할 수 있다.
층간 절연막(300)은 기판(200) 상에 형성될 수 있다. 층간 절연막(300)은 단일층일 수 있으나, 복수의 층을 포함할 수도 있다. 예를 들어, 도시된 것처럼, 층간 절연막(300)은 순차적으로 적층된 제1 층간 절연막(302), 제2 층간 절연막(304) 및 제3 층간 절연막(306)을 포함할 수 있다. 층간 절연막(300)은 예를 들어, 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
다이렉트 컨택(210)은 층간 절연막(300)에 매립되어, 제1 소오스/드레인 영역(201a)과 연결될 수 있다. 예를 들어, 도시된 것처럼, 다이렉트 컨택(210)은 제1 층간 절연막(302) 및 제2 층간 절연막(304)을 관통하여 제1 소오스/드레인 영역(201a)과 연결될 수 있다. 다이렉트 컨택(210)은 전도성 물질을 포함하여, 제1 소오스/드레인 영역(201a)과 전기적으로 연결될 수 있다.
비트 라인(220)은 다이렉트 컨택(210) 상에 형성될 수 있다. 비트 라인(220)은 전도성 물질을 포함하여, 다이렉트 컨택(210)과 전기적으로 연결될 수 있다. 결과적으로, 비트 라인(220)은 제1 소오스/드레인 영역(201a)과 전기적으로 연결될 수 있다.
매립 컨택(230)은 층간 절연막(300)에 매립되어, 제1 소오스/드레인 영역(201a)과 연결될 수 있다. 예를 들어, 도시된 것처럼, 매립 컨택(230)은 제1 층간 절연막(302) 및 제2 층간 절연막(304)을 관통하여 제2 소오스/드레인 영역(201b)과 연결될 수 있다.
매립 컨택(230)은 전도성 물질을 포함하여, 제2 소오스/드레인 영역(201b)과 전기적으로 연결될 수 있다. 예를 들어, 매립 컨택(230)은 불순물로 도핑된 폴리 실리콘을 포함할 수 있다. 또한 예를 들어, 매립 컨택(230)은 금속, 금속 실리사이드, 금속 질화물 또는 이들의 조합을 포함할 수도 있다.
랜딩 패드(240)는 매립 컨택(230) 상에 형성되어, 매립 컨택(230)과 연결될 수 있다. 예를 들어, 도시된 것처럼, 랜딩 패드(240)는 제2 층간 절연막(304) 상에 형성되어 매립 컨택(230)과 연결될 수 있다.
또한, 랜딩 패드(240)는 전도성 물질을 포함하여, 매립 컨택(230)과 전기적으로 연결될 수 있다. 예를 들어, 랜딩 패드(240)는 텅스텐을 포함할 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
커패시터(250)는 랜딩 패드(240) 상에 형성되어, 랜딩 패드(240)와 연결될 수 있다. 예를 들어, 도시된 것처럼, 커패시터(250)는 제3 층간 절연막(306) 상에 형성되어, 랜딩 패드(240)와 연결될 수 있다. 결과적으로, 커패시터(250)는 제2 소오스/드레인 영역(201b)과 전기적으로 연결될 수 있다.
커패시터(250)는 반도체 메모리 소자 등에서 전하를 저장할 수 있다. 구체적으로, 커패시터(250)는 하부 전극(252), 커패시터 유전막(254) 및 상부 전극(256)을 포함할 수 있다. 커패시터(250)는, 하부 전극(252) 및 상부 전극(256) 사이에 발생되는 전위차를 이용하여 커패시터 유전막(254)에 전하를 저장할 수 있다.
하부 전극(252) 및 상부 전극(256)은 예를 들어, 도핑된 폴리실리콘, 금속 또는 금속 질화물을 포함할 수 있다. 또한, 커패시터 유전막(254)은 예를 들어, 실리콘 산화물 또는 고유전율 물질을 포함할 수 있다. 그러나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
금속막 패턴(204b)이 높이 산포를 가지는 경우에, 제조된 반도체 장치의 전기적 특성이 저하될 수 있다. 예를 들어, 제1 높이(H1)가 제2 높이(H2)와 다른 경우에, 제조된 반도체 장치에 게이트 유발 드레인 누설(GIDL; Gate Induced Drain Leakage)이 발생될 수 있다.
그러나, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 화학적 기계적 연마 공정(P)을 이용하므로, 각각의 트렌치(T)를 채우는 금속막 패턴(204b)의 높이 산포를 최소화할 수 있다. 예를 들어, 제1 높이(H1)는 제2 높이(H2)와 실질적으로 동일할 수 있다. 이에 따라, 본 발명의 기술적 사상의 몇몇 실시예에 따른 반도체 장치의 제조 방법은 반도체 장치의 전기적 특성을 개선할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
200: 기판 202: 절연막
204: 금속막 204b: 금속막 패턴
206: 캡핑막 210: 다이렉트 컨택
220: 비트 라인 240: 랜딩 패드
250: 커패시터 300: 층간 절연막

Claims (10)

  1. 금속 산화물을 포함하는 연마 입자;
    과산화수소를 포함하는 산화제; 및
    인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하고,
    상기 산화제의 함량은, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%인 금속막 연마용 슬러리 조성물.
  2. 제 1항에 있어서,
    상기 연마 입자의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 6 중량%인 금속막 연마용 슬러리 조성물.
  3. 제 1항에 있어서,
    상기 산화제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.03 중량% 내지 0.07 중량%인 금속막 연마용 슬러리 조성물.
  4. 제 1항에 있어서,
    상기 제1 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 6 중량%인 금속막 연마용 슬러리 조성물.
  5. 제 1항에 있어서,
    과황산염을 포함하는 제2 연마 조절제를 더 포함하는 금속막 연마용 슬러리 조성물.
  6. 제 5항에 있어서,
    상기 제2 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 5 중량%인 금속막 연마용 슬러리 조성물.
  7. 제 1항에 있어서,
    3가 철화합물을 포함하는 제3 연마 조절제를 더 포함하는 금속막 연마용 슬러리 조성물.
  8. 제 7항에 있어서,
    상기 제3 연마 조절제의 함량은, 상기 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 1 중량% 내지 5 중량%인 금속막 연마용 슬러리 조성물.
  9. 연마 입자;
    산화제; 및
    연마 조절제를 포함하고,
    상기 연마 조절제는, 금속막 연마용 슬러리 조성물 100 중량%에 대하여,
    인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제 1 중량% 내지 6 중량%와,
    과황산염을 포함하는 제2 연마 조절제 1 중량% 내지 5 중량%와,
    3가 철화합물을 포함하는 제3 연마 조절제 1 중량% 내지 5 중량%를 포함하는 금속막 연마용 슬러리 조성물.
  10. 기판 내에 트렌치를 형성하고,
    상기 트렌치를 채우는 금속막을 형성하고,
    금속막 연마용 슬러리 조성물을 이용하여 상기 금속막의 상면을 평탄화하는 것을 포함하고,
    상기 금속막 연마용 슬러리 조성물은,
    금속 산화물을 포함하는 연마 입자와,
    과산화수소를 포함하는 산화제와,
    인산염(phosphate), 아인산염(phosphite), 하이포아인산염(hypophosphite) 및 메타인산염(metaphosphate)으로 이루어진 군으로부터 선택되는 적어도 어느 하나를 포함하는 제1 연마 조절제를 포함하고,
    상기 산화제의 함량은, 금속막 연마용 슬러리 조성물 100 중량%에 대하여, 0.01 중량% 내지 0.09 중량%인 반도체 장치의 제조 방법.
KR1020170073205A 2017-06-12 2017-06-12 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법 KR102422952B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020170073205A KR102422952B1 (ko) 2017-06-12 2017-06-12 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법
US15/883,655 US10711160B2 (en) 2017-06-12 2018-01-30 Slurry compositions for polishing a metal layer and methods for fabricating semiconductor devices using the same
CN201810596550.2A CN109021833A (zh) 2017-06-12 2018-06-11 用于抛光金属层的浆料组合物及制作半导体装置的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020170073205A KR102422952B1 (ko) 2017-06-12 2017-06-12 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법

Publications (2)

Publication Number Publication Date
KR20180135279A true KR20180135279A (ko) 2018-12-20
KR102422952B1 KR102422952B1 (ko) 2022-07-19

Family

ID=64562527

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170073205A KR102422952B1 (ko) 2017-06-12 2017-06-12 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법

Country Status (3)

Country Link
US (1) US10711160B2 (ko)
KR (1) KR102422952B1 (ko)
CN (1) CN109021833A (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20190382619A1 (en) * 2018-06-18 2019-12-19 Versum Materials Us, Llc Tungsten Chemical Mechanical Polishing Compositions
US11643599B2 (en) * 2018-07-20 2023-05-09 Versum Materials Us, Llc Tungsten chemical mechanical polishing for reduced oxide erosion
US11018229B2 (en) * 2018-09-05 2021-05-25 Micron Technology, Inc. Methods of forming semiconductor structures
US10707298B2 (en) 2018-09-05 2020-07-07 Micron Technology, Inc. Methods of forming semiconductor structures
US10790145B2 (en) 2018-09-05 2020-09-29 Micron Technology, Inc. Methods of forming crystallized materials from amorphous materials
CN116023907A (zh) * 2023-02-16 2023-04-28 西南交通大学 一种用于铜/镍微结构平坦化的抛光液及其应用

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183684A (ja) * 2003-12-19 2005-07-07 Nitta Haas Inc 金属膜研磨組成物および金属膜の研磨方法
JP2007326916A (ja) * 2006-06-06 2007-12-20 Nitta Haas Inc 研磨用組成物および研磨用組成物の製造方法
JP2010010706A (ja) * 2009-10-07 2010-01-14 Nitta Haas Inc 金属膜研磨組成物および金属膜の研磨方法
KR20130019332A (ko) * 2011-08-16 2013-02-26 (주)유비프리시젼 텅스텐 연마용 ｃｍｐ 슬러리 조성물
KR20160125957A (ko) * 2014-02-26 2016-11-01 가부시키가이샤 후지미인코퍼레이티드 연마용 조성물
KR20160132910A (ko) * 2014-03-11 2016-11-21 캐보트 마이크로일렉트로닉스 코포레이션 텅스텐 cmp용 조성물

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6068787A (en) * 1996-11-26 2000-05-30 Cabot Corporation Composition and slurry useful for metal CMP
KR20010035669A (ko) 1999-10-01 2001-05-07 윤종용 씨엠피용 비선택성 금속 슬러리 및 이를 이용한 씨엠피 방법
JP3768401B2 (ja) * 2000-11-24 2006-04-19 Ｎｅｃエレクトロニクス株式会社 化学的機械的研磨用スラリー
US6776810B1 (en) 2002-02-11 2004-08-17 Cabot Microelectronics Corporation Anionic abrasive particles treated with positively charged polyelectrolytes for CMP
KR100442549B1 (ko) 2002-10-16 2004-07-30 제일모직주식회사 연마성능이 우수하고 안정성이 향상된, 금속 연마를 위한ｃｍｐ용 슬러리 조성물 및 그 제조방법
JP4202172B2 (ja) * 2003-03-31 2008-12-24 株式会社フジミインコーポレーテッド 研磨用組成物
US7087529B2 (en) * 2003-10-02 2006-08-08 Amcol International Corporation Chemical-mechanical polishing (CMP) slurry and method of planarizing surfaces
US20050277262A1 (en) * 2004-06-14 2005-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for manufacturing isolation structures in a semiconductor device
US7344988B2 (en) * 2003-10-27 2008-03-18 Dupont Air Products Nanomaterials Llc Alumina abrasive for chemical mechanical polishing
TWI355408B (en) * 2003-10-27 2012-01-01 Dupont Air Prod Nanomaterials Aluminum abrasive for chemical mechanical polishin
US20060000808A1 (en) * 2004-07-01 2006-01-05 Fuji Photo Film Co., Ltd. Polishing solution of metal and chemical mechanical polishing method
KR20060099313A (ko) 2005-03-11 2006-09-19 삼성전자주식회사 산화막 연마억제제를 함유하는 화학 기계 연마 슬러리
EP1929512A2 (en) 2005-08-05 2008-06-11 Advanced Technology Materials, Inc. High throughput chemical mechanical polishing composition for metal film planarization
TWI385226B (zh) 2005-09-08 2013-02-11 羅門哈斯電子材料Ｃｍｐ控股公司 用於移除聚合物阻障之研磨漿液
JP2007088258A (ja) * 2005-09-22 2007-04-05 Fujifilm Corp 金属研磨液及びそれを用いる研磨方法
US7803203B2 (en) * 2005-09-26 2010-09-28 Cabot Microelectronics Corporation Compositions and methods for CMP of semiconductor materials
JP4990543B2 (ja) 2006-03-23 2012-08-01 富士フイルム株式会社 金属用研磨液
KR20080025595A (ko) 2006-09-18 2008-03-21 제일모직주식회사 안정성이 향상된 ｃｍｐ 슬러리 조성물
US20080149591A1 (en) 2006-12-21 2008-06-26 Junaid Ahmed Siddiqui Method and slurry for reducing corrosion on tungsten during chemical mechanical polishing
US20090032765A1 (en) 2007-08-03 2009-02-05 Jinru Bian Selective barrier polishing slurry
CN101463225A (zh) * 2007-12-21 2009-06-24 安集微电子（上海）有限公司 一种阻挡层化学机械抛光液
KR101481573B1 (ko) 2008-02-12 2015-01-14 삼성전자주식회사 화학적 기계적 연마용 슬러리 조성물 및 이를 이용한화학적 기계적 연마 방법
KR101279969B1 (ko) 2008-12-31 2013-07-05 제일모직주식회사 금속 배선 연마용 ｃｍｐ 슬러리 조성물 및 이를 이용한 연마 방법
CN104508072A (zh) 2012-02-15 2015-04-08 安格斯公司 用于cmp后去除的组合物及使用方法
US20160122590A1 (en) 2014-10-31 2016-05-05 Air Products And Chemicals, Inc. Chemical Mechanical Polishing Slurry for Reducing Corrosion and Method of Use Therefor
US10570313B2 (en) 2015-02-12 2020-02-25 Versum Materials Us, Llc Dishing reducing in tungsten chemical mechanical polishing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005183684A (ja) * 2003-12-19 2005-07-07 Nitta Haas Inc 金属膜研磨組成物および金属膜の研磨方法
JP2007326916A (ja) * 2006-06-06 2007-12-20 Nitta Haas Inc 研磨用組成物および研磨用組成物の製造方法
JP2010010706A (ja) * 2009-10-07 2010-01-14 Nitta Haas Inc 金属膜研磨組成物および金属膜の研磨方法
KR20130019332A (ko) * 2011-08-16 2013-02-26 (주)유비프리시젼 텅스텐 연마용 ｃｍｐ 슬러리 조성물
KR20160125957A (ko) * 2014-02-26 2016-11-01 가부시키가이샤 후지미인코퍼레이티드 연마용 조성물
KR20160132910A (ko) * 2014-03-11 2016-11-21 캐보트 마이크로일렉트로닉스 코포레이션 텅스텐 cmp용 조성물

Also Published As

Publication number Publication date
US20180355213A1 (en) 2018-12-13
KR102422952B1 (ko) 2022-07-19
US10711160B2 (en) 2020-07-14
CN109021833A (zh) 2018-12-18

Similar Documents

Publication Publication Date Title
KR102422952B1 (ko) 금속막 연마용 슬러리 조성물 및 이를 이용하는 반도체 장치의 제조 방법
US9567490B2 (en) Polishing slurry and substrate polishing method using the same
KR100681216B1 (ko) 연마용 조성물
KR101335946B1 (ko) 텅스텐 연마용 ｃｍｐ 슬러리 조성물
US10421884B2 (en) Method of controlling selectivity using composition for polishing silicon nitride
KR20110063400A (ko) 금속의 화학 기계적 연마에 유용한 조성물 및 슬러리
KR20030071286A (ko) 화학적 기계적 폴리싱 슬러리 및 이를 사용한 화학적기계적 폴리싱 방법
US20170183537A1 (en) Polishing slurry composition
JP2007520050A (ja) 化学的機械的研磨組成物およびその使用方法
US20020197855A1 (en) Chemical mechanical polishing slurry and process for ruthenium films
US20080096385A1 (en) Slurry composition for forming tungsten pattern and method for manufacturing semiconductor device using the same
JP2001148360A (ja) 化学及び機械的研磨用スラリー及びこれを利用した化学及び機械的研磨方法
KR100495975B1 (ko) 텅스텐 금속막 연마용 화학-기계적 연마 슬러리 조성물
KR100725550B1 (ko) 구리 배선 연마용 슬러리 조성물 및 이를 이용한 금속배선 연마 방법
KR20020007607A (ko) 산화막 ｃｍｐ용 슬러리
JPWO2004100243A1 (ja) ナノトポグラフィ効果を補償し得る化学機械的研磨用スラリー組成物およびこれを利用した半導体素子の表面平坦化方法
US20030003747A1 (en) Chemical mechanical polishing slurry for ruthenium titanium nitride and polishing process using the same
US20220277964A1 (en) Chemical mechanical planarization slurries and processes for platinum group metals
KR100552381B1 (ko) 금속 ｃｍｐ 슬러리 조성물
KR100725552B1 (ko) 텅스텐 ｃｍｐ 슬러리 조성물
KR100398834B1 (ko) Ｃｍｐ용 슬러리 조성물
JP2009206151A (ja) 研磨用組成物
KR20060056781A (ko) 분산안정성이 향상된 금속배선 ｃｍｐ용 전구체 및슬러리 조성물
KR20030056895A (ko) Ｃｍｐ용 슬러리, 그 제조방법 및 이를 이용한ｃｍｐ처리방법
KR20060082450A (ko) 산화물 침식 특성이 우수한 금속배선 연마용 슬러리 조성물

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant