KR20180134596A - 반도체 장치 - Google Patents

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KR20180134596A KR1020170072531A KR20170072531A KR20180134596A KR 20180134596 A KR20180134596 A KR 20180134596A KR 1020170072531 A KR1020170072531 A KR 1020170072531A KR 20170072531 A KR20170072531 A KR 20170072531A KR 20180134596 A KR20180134596 A KR 20180134596A
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Abstract

반도체 장치가 제공된다. 상기 반도체 장치는 기판, 상기 기판 내에 각각 형성되는 제1 내지 제4 바텀 컨택, 상기 제1 내지 제4 바텀 컨택 상에 형성되는 제1 내지 제4 액티브 핀으로서 상기 제2 및 제3 액티브 핀은 제1 방향으로 서로 오버랩되는 제1 내지 제4 액티브 핀, 상기 제1 방향으로 연장되고, 상기 제1 내지 제4 액티브 핀의 측면을 각각 둘러싸는 제1 내지 제3 게이트 전극으로서, 상기 제1 게이트 전극은 상기 제1 액티브 핀의 측면을 둘러싸고, 상기 제2 게이트 전극은 상기 제2 및 제3 액티브 핀의 측면을 둘러싸고, 상기 제3 게이트 전극은 상기 제4 액티브 핀의 측면을 둘러싸는 제1 내지 제3 게이트 전극, 상기 제1 및 제2 액티브 핀 상에 형성되는 제1 탑 컨택 및 상기 제3 및 제4 액티브 핀 상에 형성되는 제2 탑 컨택을 포함한다.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
반도체 장치 들의 소형화, 집적화가 요구되면서 반도체 레이아웃의 설계에서 면적의 집적화가 가장 중요한 고려 요인 중의 하나로 대두되고 있다. 같은 기능을 하는 회로를 서로 다른 레이아웃으로 구현 가능함은 물론이고, 레이 아웃의 적절한 배치를 통해서 전체적인 반도체 장치의 성능까지 향상시킬 수 있기 때문이다.
따라서, 멀티플렉서(Multiplexer, MUX) 또는 플립플랍(Flipflop) 등의 셀(cell)에서 필요한 크로스 게이트 커넥션(Cross gate connection) 회로의 구현에도 면적을 최소화할 수 있는 여러가지 방식이 구현되어 왔다. 특히, 게이트 컨택 및 소스/드레인 컨택의 배치에 따라서 전체적인 레이아웃의 공간의 효율성을 높이는 방안이 연구되고 있다.
본 발명이 해결하려는 과제는, 동작 성능이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 기판, 상기 기판 내에 각각 형성되는 제1 내지 제4 바텀 컨택, 상기 제1 내지 제4 바텀 컨택 상에 형성되는 제1 내지 제4 액티브 핀으로서 상기 제2 및 제3 액티브 핀은 제1 방향으로 서로 오버랩되는 제1 내지 제4 액티브 핀, 상기 제1 방향으로 연장되고, 상기 제1 내지 제4 액티브 핀의 측면을 각각 둘러싸는 제1 내지 제3 게이트 전극으로서, 상기 제1 게이트 전극은 상기 제1 액티브 핀의 측면을 둘러싸고, 상기 제2 게이트 전극은 상기 제2 및 제3 액티브 핀의 측면을 둘러싸고, 상기 제3 게이트 전극은 상기 제4 액티브 핀의 측면을 둘러싸는 제1 내지 제3 게이트 전극, 상기 제1 및 제2 액티브 핀 상에 형성되는 제1 탑 컨택 및 상기 제3 및 제4 액티브 핀 상에 형성되는 제2 탑 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 내지 제5 게이트 전극, 상기 제1 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제1 및 제2 액티브 핀, 상기 제2 게이트 전극에 의해서 둘러싸이는 제3 액티브 핀, 상기 제3 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제4 및 제5 액티브 핀, 상기 제4 게이트 전극에 의해서 둘러싸이는 제6 액티브 핀, 상기 제5 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제7 및 제8 액티브 핀, 상기 제3 및 제4 액티브 핀을 서로 연결하는 제1 탑 컨택 및 상기 제5 및 제6 액티브 핀을 서로 연결하는 제2 탑 컨택을 포함한다.
상기 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는 기판 상에 형성된 제1 내지 제4 액티브 핀, 제1 방향으로 연장되고, 상기 제1 액티브 핀의 측면을 둘러싸는 제1 게이트 전극, 상기 제1 방향으로 연장되고, 상기 제2 및 제3 액티브 핀의 측면을 둘러싸는 제2 게이트 전극, 상기 제1 방향으로 연장되고, 상기 제4 액티브 핀의 측면을 둘러싸는 제3 게이트 전극, 상기 제1 및 제2 액티브 핀 상에 형성되어 서로 전기적으로 연결시키는 제1 탑 컨택 및 상기 제3 및 제4 액티브 핀 상에 형성되어 서로 전기적으로 연결시키는 제2 탑 컨택을 포함하되, 상기 제1 게이트 전극 및 상기 제1 액티브 핀은 제1 트랜지스터를 형성하고, 상기 제2 게이트 전극 및 상기 제2 액티브 핀은 제2 트랜지스터를 형성하고, 상기 제2 게이트 전극 및 상기 제3 액티브 핀은 제3 트랜지스터를 형성하고, 상기 제3 게이트 전극 및 상기 제4 액티브 핀은 제4 트랜지스터를 형성하고, 상기 제1 및 제2 트랜지스터의 드레인 노드는 상기 제1 탑 컨택에 의해서 서로 전기적으로 연결되고, 상기 제3 및 제4 트랜지스터의 드레인 노드는 상기 제2 탑 컨택에 의해서 서로 전기적으로 연결한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 크로스 게이트 커넥션 회로를 나타낸 회로도이다.
도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 3은 도 2의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이다.
도 4는 도 2 및 도 3의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이다.
도 5는 도 1과 도 3을 매칭시켜 설명하기 위한 레이아웃도이다.
도 6은 도 2 내지 도 5의 수직 구조를 설명하기 위한 수직 스킴(scheme)도이다.
도 7은 도 6의 C부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 16은 도 15의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
이하에서, 도 1 내지 도 7을 참조하여 본 발명의 몇몇 실시예에 따른 반도체 장치 제조 방법을 설명한다.
도 1은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 게이트 커넥션 회로를 나타낸 회로도이고, 도 2는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 3은 도 2의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이고, 도 4는 도 2 및 도 3의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이다. 도 5는 도 1과 도 3을 매칭시켜 설명하기 위한 레이아웃도이고, 도 6은 도 2 내지 도 5의 수직 구조를 설명하기 위한 수직 스킴(scheme)도이다. 도 7은 도 6의 C부분을 세부적으로 설명하기 위한 확대 단면도이다.
도 1을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제8 트랜지스터(TR1~TR8)를 포함한다.
제1 내지 제4 트랜지스터(TR1~TR4)는 p형 즉, PMOS 트랜지스터이고, 제5 내지 제8 트랜지스터(TR5~TR8)는 n형 즉, NMOS 트랜지스터일 수 있다.
제1 트랜지스터(TR1)는 게이트 노드가 A 노드에 연결되고, 소스 노드가 VDD 노드에 연결될 수 있다. 여기서, VDD 노드란, 디지털 회로에서 high 또는 '1'을 의미하는 전압을 공급하는 노드를 의미할 수 있다. 제1 트랜지스터(TR1)의 드레인 노드는 제2 트랜지스터(TR2)의 소스 노드에 연결될 수 있다.
제2 트랜지스터(TR2)는 게이트 노드가 Sa 노드에 연결되고, 소스 노드가 제1 트랜지스터(TR1)의 드레인 노드에 연결될 수 있다. 제2 트랜지스터(TR2)의 드레인 노드는 Y1 노드에 연결될 수 있다.
제3 트랜지스터(TR3)는 게이트 노드가 S0 노드에 연결되고, 소스 노드가 제4 트랜지스터(TR4)의 드레인 노드에 연결될 수 있다. 제3 트랜지스터(TR3)의 드레인 노드는 Y2 노드에 연결될 수 있다.
제4 트랜지스터(TR4)는 게이트 노드가 B 노드에 연결되고, 소스 노드가 VDD 노드에 연결될 수 있다. 제4 트랜지스터(TR4)의 드레인 노드는 제3 트랜지스터(TR3)의 소스 노드에 연결될 수 있다.
제5 트랜지스터(TR5)는 게이트 노드가 상기 A 노드에 연결되고, 소스 노드가 GND 노드에 연결될 수 있다. 여기서 GND 노드란 디지털 회로에서 low 또는 '0'을 의미하는 접지 노드를 의미할 수 있다. 제5 트랜지스터(TR5)의 드레인 노드는 제6 트랜지스터(TR6)의 소스 노드에 연결될 수 있다.
제6 트랜지스터(TR6)는 게이트 노드가 상기 S0 노드에 연결되고, 소스 노드가 제5 트랜지스터(TR5)의 드레인 노드와 연결될 수 있다. 제6 트랜지스터(TR6)의 드레인 노드는 상기 Y1 노드에 연결될 수 있다.
제7 트랜지스터(TR7)는 게이트 노드가 Sb 노드에 연결되고, 소스 노드가 제8 트랜지스터(TR8)의 드레인 노드와 연결될 수 있다. 제7 트랜지스터(TR7)의 드레인 노드는 상기 Y2 노드에 연결될 수 있다.
제8 트랜지스터(TR8)는 게이트 노드가 상기 B 노드에 연결되고, 소스 노드가 GND 노드에 연결될 수 있다. 제8 트랜지스터(TR8)의 드레인 노드는 제7 트랜지스터(TR7)의 소스 노드에 연결될 수 있다.
여기서, 제1 트랜지스터(TR1)의 게이트 노드와 제5 트랜지스터(TR5)의 게이트 노드는 상기 A 노드에서 서로 전기적으로 연결되고, 제4 트랜지스터(TR4)의 게이트 노드와 제8 트랜지스터(TR8)의 게이트 노드는 상기 B 노드에서 서로 전기적으로 연결될 수 있다.
또한, 제3 트랜지스터(TR3)의 게이트 노드와 제6 트랜지스터(TR6)의 게이트 노드는 상기 S0 노드에서 서로 전기적으로 연결될 수 있다. 이를 통해서, 서로 교차하는 방식으로 게이트가 연결되는 게이트 커넥션 회로가 형성될 수 있다.
제2 트랜지스터(TR2)의 드레인 노드와 제3 트랜지스터(TR3)의 드레인 노드는 서로 상기 Y1 노드에서 전기적으로 연결될 수 있고, 제6 트랜지스터(TR6)의 드레인 노드와 제7 트랜지스터(TR7)의 드레인 노드는 서로 상기 Y2 노드에서 전기적으로 연결될 수 있다.
필요에 따라서, 상기 Sa 노드와 Sb 노드, 그리고, Y1 노드와 Y2 노드는 서로 연결될 수도 있다.
도 2 내지 도 7을 참조하여, 상기 도 1의 회로를 구현하는 본 발명의 몇몇 실시예에 따른 반도체 장치의 레이아웃 및 수직 구조를 설명한다. 본 실시예의 레이아웃 및 수직 구조는 복수의 레벨의 구조가 중첩되어 있으므로 편의상 하부 레벨부터 차례차례 설명한다.
먼저 도 2, 도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예는 기판(100), 제1 내지 제4 바텀 컨택(BC1~BC4), 제1 내지 제8 액티브 핀(F1~F8), 제1 내지 제5 게이트 전극(G1~G5), 제1 및 제2 더미 게이트 전극(DG1, DG2)을 포함한다.
기판(100)은 예를 들어, 벌크 실리콘 기판 또는 SOI(silicon-on-insulator) 기판일 수 있다. 또는, 기판(100)은 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다.
기판(100)에는 제1 내지 제4 바텀 컨택(BC1~BC4)이 형성될 수 있다. 제1 내지 제4 바텀 컨택(BC1~BC4)은 기판(100) 상에 형성될 수 있다. 이 때, 제1 내지 제4 바텀 컨택(BC1~BC4)이 형성되는 영역은 제1 내지 제4 기판(100) 내에 매립된 구조일 수 있다. 즉, 제1 내지 제4 바텀 컨택(BC1~BC4)이 기판(100)의 일부에 매립되어 기판(100)의 상면은 제1 내지 제4 바텀 컨택(BC1~BC4)의 하면보다 높게 형성될 수 있다.
제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2)은 제1 방향(X)으로 서로 이격될 수 있다. 또한, 제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2)은 제1 방향(X)으로 서로 완전히 오버랩될 수 있다. 이 때, "완전히"는 공정상의 원인에 의한 미세한 차이를 포함하는 개념이다.
제2 방향(Y)은 제1 방향(X)과 교차하는 방향일 수 있다. 이 때, 제2 방향(Y)은 제1 방향(X)과 서로 수직한 방향일 수 있으나, 이에 제한되는 것은 아니다. 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 서로 교차하는 방향일 수 있다. 이 때, 제3 방향(Z)은 제1 방향(X) 및 제2 방향(Y)과 서로 교차하는 방향일 수 있으나, 이에 제한되는 것은 아니다. 편의상, 이하에서는 제1 방향(X), 제2 방향(Y) 및 제3 방향(Z)이 모두 서로에게 오소고날(orthogonal)한 방향으로 가정하여 설명한다.
제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4)은 제1 방향(X)으로 서로 이격될 수 있다. 또한, 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4)은 제1 방향(X)으로 서로 완전히 오버랩될 수 있다.
제1 바텀 컨택(BC1)과 제2 바텀 컨택(BC2)은 제1 방향(X)으로 제1 거리(d1)만큼 서로 이격될 수 있고, 제3 바텀 컨택(BC3)과 제4 바텀 컨택(BC4)은 제1 방향(X)으로 제2 거리(d2)만큼 서로 이격될 수 있다.
제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2)은 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4)과 제2 방향(Y)으로 서로 이격될 수 있다. 즉, 제1 바텀 컨택(BC1)과 제2 바텀 컨택(BC2)은 제2 방향(Y) 상 서로 같은 레벨에 위치하고, 제3 바텀 컨택(BC3)과 제4 바텀 컨택(BC4)은 제2 방향(Y) 상 서로 같은 레벨에 위치할 수 있다.
제1 바텀 컨택(BC1)과 제3 바텀 컨택(BC3)은 제2 방향(Y)으로 서로 오버랩될 수 있다. 이 때, 제3 바텀 컨택(BC3)의 제1 방향(X)으로의 길이가 제1 바텀 컨택(BC1)의 제1 방향(X)으로의 길이보다 길어서, 제1 바텀 컨택(BC1)은 제3 바텀 컨택(BC3)과 완전히 오버랩되지만, 제3 바텀 컨택(BC3)은 일부만 제1 바텀 컨택(BC1)과 오버랩될 수 있다.
제2 바텀 컨택(BC2)과 제4 바텀 컨택(BC4)은 제2 방향(Y)으로 서로 오버랩될 수 있다. 이 때, 제2 바텀 컨택(BC2)의 제1 방향(X)으로의 길이가 제4 바텀 컨택(BC4)의 제1 방향(X)으로의 길이보다 길어서, 제4 바텀 컨택(BC4)은 제2 바텀 컨택(BC2)과 완전히 오버랩되지만, 제2 바텀 컨택(BC2)은 일부만 제4 바텀 컨택(BC4)과 오버랩될 수 있다.
제2 바텀 컨택(BC2)과 제3 바텀 컨택(BC3)은 제2 방향(Y)으로 서로 오버랩될 수 있다. 이 때, 제2 바텀 컨택(BC2)과 제3 바텀 컨택(BC3)은 제1 방향(X)으로 서로 어긋나게 배치되어 있어서 제2 방향(Y)으로 서로 일부만 오버랩될 수 있다.
제1 내지 제8 액티브 핀(F1~F8)은 기판(100) 상에 특히, 제1 내지 제4 바텀 컨택(BC1~BC4) 상에 형성될 수 있다. 구체적으로, 제1 액티브 핀(F1) 및 제2 액티브 핀(F2)은 제1 바텀 컨택(BC1) 상에 형성될 수 있고, 제3 액티브 핀(F3) 및 제4 액티브 핀(F4)은 제2 바텀 컨택(BC2) 상에 형성될 수 있다. 제5 액티브 핀(F5) 및 제6 액티브 핀(F6)은 제3 바텀 컨택(BC3) 상에 형성될 수 있고, 제7 액티브 핀(F7) 및 제8 액티브 핀(F8)은 제4 바텀 컨택(BC4) 상에 형성될 수 있다.
제1 내지 제4 액티브 핀(F1~F4)은 n형의 도전형을 가질 수 있고, 제5 내지 제8 액티브 핀(F5~F8)은 p형의 도전형을 가질 수 있다. 이는 제1 내지 제4 액티브 핀(F1~F4)이 PMOS 트랜지스터들을 구성하고, 제5 내지 제8 액티브 핀(F5~F8)이 NMOS 트랜지스터들을 구성하는 데에 기인한다.
제1 내지 제8 액티브 핀(F1~F8)은 제2 방향(Y)으로 연장될 수 있다. 이 때, "연장"되는 방향은 배치되는 길이 방향 중 더 길게 배치되는 방향을 의미할 수 있다.
제1 내지 제4 액티브 핀(F1~F4)은 제1 방향(X)으로 서로 완전히 오버랩될 수 있다. 제5 내지 제8 액티브 핀(F5~F8)은 제1 방향(X)으로 서로 완전히 오버랩될 수 있다. 단, 제1 내지 제4 액티브 핀(F1~F4)과 제5 내지 제8 액티브 핀(F5~F8)은 서로 제1 방향(X)으로 이격되므로 제2 방향(Y)으로 서로 오버랩되지 않을 수 있다.
제1 액티브 핀(F1)과 제5 액티브 핀(F5)은 제2 방향(Y)으로 서로 정렬될 수 있다. 제3 액티브 핀(F3)과 제6 액티브 핀(F6)은 제2 방향(Y)으로 서로 정렬될 수 있다. 제4 액티브 핀(F4)과 제8 액티브 핀(F8)은 제2 방향(Y)으로 서로 정렬될 수 있다.
제1 내지 제5 게이트 전극(G1~G5)은 기판(100) 상에 형성될 수 있다. 제1 내지 제5 게이트 전극(G1~G5)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제5 게이트 전극(G1~G5)은 서로 제1 방향(X)으로 이격될 수 있다.
제1 내지 제5 게이트 전극(G1~G5)은 각각 제1 내지 제8 액티브 핀(F1~F8)의 측면을 둘러싸도록 형성될 수 있다. 구체적으로, 제1 게이트 전극(G1)은 제1 액티브 핀(F1) 및 제5 액티브 핀(F5)의 측면을 둘러쌀 수 있다. 제2 게이트 전극(G2) 제2 액티브 핀(F2)의 측면을 둘러쌀 수 있다.
제3 게이트 전극(G3)은 제3 액티브 핀(F3) 및 제6 액티브 핀(F6)의 측면을 둘러쌀 수 있다. 제4 게이트 전극(G4) 제7 액티브 핀(F7)의 측면을 둘러쌀 수 있다. 제5 게이트 전극(G5)은 제4 액티브 핀(F4) 및 제8 액티브 핀(F8)의 측면을 둘러쌀 수 있다.
제1 및 제2 더미 게이트 전극(DG1, DG2)은 기판(100) 상에 제2 방향(Y)으로 연장될 수 있다. 제1 및 제2 더미 게이트 전극(DG1, DG2)은 서로 제1 방향(X)으로 이격될 수 있다. 구체적으로, 제1 더미 게이트 전극(DG1)은 제1 방향(X)으로 제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 사이에 위치할 수 있다. 제2 더미 게이트 전극(DG2)은 제1 방향(X)으로 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 사이에 위치할 수 있다.
따라서, 제1 방향(X)으로 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제1 더미 게이트 전극(DG1), 제3 게이트 전극(G3), 제2 더미 게이트 전극(DG2), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)의 순서로 제1 내지 제5 게이트 전극(G1~G5)과 제1 및 제2 더미 게이트 전극(DG1, DG2)이 배치될 수 있다.
이 때, 제1 바텀 컨택(BC1) 상에는 제1 게이트 전극(G1) 및 제2 게이트 전극(G2)이 형성되고, 제2 바텀 컨택(BC2) 상에는 제3 게이트 전극(G3), 제1 더미 게이트 전극(DG1), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)이 형성될 수 있다.
제3 바텀 컨택(BC3) 상에는 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제2 더미 게이트 전극(DG2) 및 제3 게이트 전극(G3)이 형성되고, 제4 바텀 컨택(BC4) 상에는 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)이 형성될 수 있다.
제1 및 제2 더미 게이트 전극(DG1, DG2)은 각각 제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2) 사이의 공간과, 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4) 사이의 공간에 배치될 수 있다. 실제로, 제1 및 제2 더미 게이트 전극(DG1, DG2)이 배치되는 이유 중 하나는 제1 내지 제4 바텀 컨택(BC1~BC4)의 소자 분리를 용이하게 하기 위함이다. 즉, 제1 내지 제4 바텀 컨택(BC1~BC4)을 분리하기 위한 공간 마진을 확보하기 위해서 제1 및 제2 더미 게이트 전극(DG1, DG2)이 배치될 수 있다.
도 6은 본 실시예의 레이아웃 구조를 설명하기 위한 수직 스킴도이고, 이는 특정한 부분의 단면도가 아니라, 일반적인 경우의 예시적인 상하관계를 도시하기 위한 참조 도면이다. 따라서, 도 6의 도면은 본 발명의 몇몇 실시예에 따른 반도체 장치의 모습과 다를 수 있고, 상대적이고 대략적인 상하 관계만을 나타낼 수 있다. 대신, 도 6을 참조하여 도 2 내지 도 5의 레이아웃도의 수직 구조를 더 자세히 이해할 수 있다.
도 6에서는 본 실시예의 제1 내지 제4 바텀 컨택(BC1~BC4)에 대응하는 바텀 컨택(BC)과, 제1 내지 제5 게이트 전극(G1~G5)에 대응하는 게이트 전극(G)과, 제1 내지 제8 액티브 핀(F1~F8)에 대응하는 액티브 핀(F)이 도시되어 있다. 이 때, 제1 및 제2 더미 게이트 전극(DG1, DG2)은 게이트 전극(G)과 대응되는 높이 레벨에 형성될 수 있다.
바텀 컨택(BC)은 기판(100) 내에 매립되어 형성되고, 바텀 컨택(BC) 상에 게이트 전극(G) 및 액티브 핀(F)이 형성될 수 있다.
즉, 기판(100)의 상면 아래인 매립 레벨(LV0)에서는 바텀 컨택(BC) 및 기판(100)이 존재하고, 그 위의 제1 레벨(LV1)에서 게이트 전극(G)과 액티브 핀(F)이 형성될 수 있다.
도 7은 도 6의 C 부분의 실제 단면 형상을 나타내기 위한 확대 단면도이다. 따라서, 도 7은 역시 예시적인 도 6의 부분에 대한 확대도면이므로 본 발명의 몇몇 실시예에 따른 반도체 장치의 모습과 다를 수 있다, 대신 도 7을 참조하여 도 2 내지 도 5의 레이아웃도의 수직 구조를 더 자세히 이해할 수 있다.
도 7을 참조하면, 기판(100) 및 바텀 컨택(BC)과, 게이트 전극(G) 및 액티브 핀(F) 사이에는 제1 층간 절연막(200)이 더 포함되어 있을 수 있다. 따라서, 실제로는 게이트 전극(G)은 기판(100)과 접하지 않고, 바텀 컨택(BC)과도 접하지 않을 수 있다. 액티브 핀(F)과 바텀 컨택(BC) 사이에는 제1 소스/드레인 영역(SD1)이 형성될 수 있다. 제1 소스/드레인 영역(SD1)도 제1 층간 절연막(200)에 의해서 게이트 전극(G)과 접하지 않을 수 있다.
이어서, 도 3, 도 6 및 도 7을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 파워 컨택(VC1, VC2), 제1 내지 제6 탑 컨택(TC1~TC6), 제1 내지 제5 게이트 컨택(GC1~GC5) 및 제1 내지 제9 비아(V1~V9)를 포함한다.
기판(100) 상에서 제1 및 제2 파워 컨택(VC1, VC2)은 제1 방향(X)으로 연장될 수 있다. 제1 및 제2 파워 컨택(VC1, VC2)은 서로 제2 방향(Y)으로 이격될 수 있다. 제1 및 제2 파워 컨택(VC1, VC2)의 제2 방향(Y)의 사이에는 상술한 구성 요소들이 배치될 수 있다. 즉, 제1 내지 제4 바텀 컨택(BC1~BC4), 제1 내지 제5 게이트 전극(G1~G5), 제1 및 제2 더미 게이트 전극(DG1, DG2), 제1 내지 제8 액티브 핀(F1~F8) 등이 배치될 수 있다.
구체적으로, 제1 파워 컨택(VC1)은 제2 방향(Y)에서 제1 내지 제4 액티브 핀(F1~F4)에 인접한 방향에 배치될 수 있고, 제2 파워 컨택(VC2)은 제2 방향(Y)에서 제5 내지 제8 액티브 핀(F5~F8)에 인접한 방향에 배치될 수 있다.
제1 및 제2 파워 컨택(VC1, VC2)은 제1 내지 제5 게이트 전극(G1~G5)과 제1 및 제2 더미 게이트 전극(DG1, DG2)과 제2 방향(Y)으로 이격될 수 있다.
제1 내지 제6 탑 컨택(TC1~TC6)은 제1 내지 제8 액티브 핀(F1~F8) 상에 형성될 수 있다. 제1 내지 제6 탑 컨택(TC1~TC6)은 제1 내지 제5 게이트 전극(G1~G5)과 제1 및 제2 더미 게이트 전극(DG1, DG2) 상에 형성될 수 있다.
구체적으로, 제1 탑 컨택(TC1)은 제2 액티브 핀(F2), 제3 액티브 핀(F3), 제2 게이트 전극(G2), 제3 게이트 전극(G3) 및 제1 더미 게이트 전극(DG1) 상에 형성될 수 있다. 제1 탑 컨택(TC1)은 제1 방향(X)으로 연장될 수 있다. 제1 탑 컨택(TC1)은 제2 액티브 핀(F2) 및 제3 액티브 핀(F3)을 전기적으로 연결할 수 있다.
제2 탑 컨택(TC2)은 제6 액티브 핀(F6), 제7 액티브 핀(F7), 제6 게이트 전극(G), 제7 게이트 전극(G) 및 제2 더미 게이트 전극(DG2) 상에 형성될 수 있다. 제2 탑 컨택(TC2)은 제1 방향(X)으로 연장될 수 있다. 제1 탑 컨택(TC1)은 제6 액티브 핀(F6) 및 제7 액티브 핀(F7)을 전기적으로 연결할 수 있다.
제3 탑 컨택(TC3)은 제1 액티브 핀(F1) 및 제1 게이트 전극(G1) 상에 형성될 수 있다. 제3 탑 컨택(TC3)은 제1 액티브 핀(F1) 및 제1 파워 컨택(VC1)을 전기적으로 연결할 수 있다.
제4 탑 컨택(TC4)은 제5 액티브 핀(F5) 및 제1 게이트 전극(G1) 상에 형성될 수 있다. 제4 탑 컨택(TC4)은 제5 액티브 핀(F5) 및 제2 파워 컨택(VC2)을 전기적으로 연결할 수 있다.
제5 탑 컨택(TC5)은 제4 액티브 핀(F4) 및 제5 게이트 전극(G5) 상에 형성될 수 있다. 제5 탑 컨택(TC5)은 제4 액티브 핀(F4) 및 제1 파워 컨택(VC1)을 전기적으로 연결할 수 있다.
제6 탑 컨택(TC6)은 제8 액티브 핀(F8) 및 제5 게이트 전극(G5) 상에 형성될 수 있다. 제6 탑 컨택(TC6)은 제8 액티브 핀(F8) 및 제2 파워 컨택(VC2)을 전기적으로 연결할 수 있다.
도 6에서는, 본 실시예의 제1 내지 제6 탑 컨택(TC1~TC6)에 대응하는 탑 컨택(TC)과 제1 및 제2 파워 컨택(VC1, VC2)에 대응하는 파워 컨택(VC)이 도시되어 있다.
탑 컨택(TC)은 제2 레벨(LV2)에서 액티브 핀(F) 및 게이트 전극(G) 상에 형성되고, 파워 컨택(VC)은 제1 레벨(LV1)과 제2 레벨(LV2)을 관통하여 형성될 수 있다. 공정적으로, 탑 컨택(TC)과 파워 컨택(VC)은 한번의 공정으로 같이 형성될 수 있으므로, 탑 컨택(TC)과 파워 컨택(VC)이 접하는 것은 측면이 서로 연결된 일체의 구조로 형성되는 것을 의미할 수 있다. 단, 이에 제한되는 것은 아니다.
파워 컨택(VC)은 바텀 컨택(BC) 상에 형성되어 바텀 컨택(BC)을 상위 구조 즉, 비아(V) 및 배선(M)과 연결하거나, 탑 컨택(TC)의 측면과 연결되어 탑 컨택(TC)을 상위 구조와 연결하는 역할을 할 수 있다. 본 실시예에서는 제1 내지 제4 바텀 컨택(BC1~BC4)과 제1 및 제2 파워 컨택(VC1, VC2)은 서로 접하지 않고, 제1 및 제2 파워 컨택(VC1, VC2)은 제1 내지 제6 탑 컨택(TC1~TC6)과 서로 접할 수 있다.
파워 컨택(VC)은 최종 구조에서 파워 레일(power rail) 구조 중 어느 하나로 작용할 수 있다. 즉, 트랜지스터를 동작시키는 VDD나 GND와 최종적으로 연결될 수 있다. 이에 대해서는 추후에 더 설명한다.
도 7을 참조하면, 게이트 전극(G)과 탑 컨택(TC) 사이에는 제2 층간 절연막(300)이 더 포함되어 있을 수 있다. 따라서, 실제로는 게이트 전극(G)은 탑 컨택(TC)과 접하지 않을 수 있다. 액티브 핀(F)과 탑 컨택(TC) 사이에는 제2 소스/드레인 영역(SD2)이 형성될 수 있다. 제2 소스/드레인 영역(SD2)도 제2 층간 절연막(300)에 의해서 게이트 전극(G)과 접하지 않을 수 있다.
다시 도 3을 참조하면, 제1 내지 제5 게이트 컨택(GC1~GC5)은 각각 제1 내지 제5 게이트 전극(G1~G5) 상에 형성될 수 있다. 제1 내지 제5 게이트 컨택(GC1~GC5)은 서로 제1 방향(X)으로 이격될 수 있다. 또한, 제1 내지 제5 게이트 컨택(GC1~GC5)은 제1 방향(X)으로 정렬될 수 있다.
제1 내지 제5 게이트 컨택(GC1~GC5)은 제2 방향(Y)에서 제1 내지 제4 액티브 핀(F1~F4)과, 제5 내지 제8 액티브 핀(F5~F8) 사이에 위치할 수 있다. 구체적으로, 제1 게이트 컨택(GC1)은 제1 액티브 핀(F1)과 제5 액티브 핀(F5) 사이에 위치할 수 있다. 제3 게이트 컨택(GC3)은 제3 액티브 핀(F3)과 제6 액티브 핀(F6) 사이에 위치할 수 있다. 제5 게이트 컨택(GC5)은 제4 액티브 핀(F4)과 제8 액티브 핀(F8) 사이에 위치할 수 있다.
제2 게이트 컨택(GC2)은 제2 액티브 핀(F2)의 일 측에 위치하고, 제4 게이트 컨택(GC4)은 제7 액티브 핀(F7)의 일 측에 위치할 수 있다. 즉, 제2 액티브 핀(F2)은 제2 방향(Y) 상에서 제1 파워 컨택(VC1)과 제2 게이트 컨택(GC2) 사이에 위치하고, 제7 액티브 핀(F7)은 제2 방향(Y) 상에서 제2 파워 컨택(VC2)과 제4 게이트 컨택(GC4) 사이에 위치할 수 있다.
다시, 도 6을 참조하면, 본 실시예의 제1 내지 제5 게이트 컨택(GC1~GC5)에 대응하는 게이트 컨택(GC)이 도 6에 도시되어 있다. 이 때, 게이트 컨택(GC)은 탑 컨택(TC) 및 파워 컨택(VC)과 같이 제2 레벨(LV2) 상에 배치될 수 있다.
다시, 도 7을 참조하면, 제2 층간 절연막(300) 상에 제3 층간 절연막(400)이 형성되고, 게이트 컨택(GC)은 제2 층간 절연막(300) 및 제3 층간 절연막(400)을 관통하여 게이트 전극(G)과 접할 수 있다. 이에 따라서, 제2 층간 절연막(300) 상에 형성되는 탑 컨택(TC)의 하면보다 게이트 컨택(GC)의 하면이 더 낮게 형성될 수 있다. 이에 따라서, 탑 컨택(TC)은 게이트 전극(G)과 전기적으로 절연되지만, 게이트 컨택(GC)은 게이트 전극(G)과 전기적으로 연결될 수 있다.
다시, 도 3을 참조하면, 제1 탑 컨택(TC1)은 제2 층간 절연막(300)에 의해서 제2 게이트 전극(G2), 제3 게이트 전극(G3) 및 제1 더미 게이트 전극(DG1)과는 전기적으로 절연되지만, 제2 액티브 핀(F2) 및 제3 액티브 핀(F3)과는 전기적으로 연결될 수 있다.
마찬가지로, 제2 내지 제6 탑 컨택(TC2~TC6)은 제1 내지 제5 게이트 전극(G1~G5)과 제1 및 제2 더미 게이트 전극(DG1, DG2)과 전기적으로 절연될 수 있다.
제1 내지 제9 비아(V1~V9)는 각각 제1 및 제2 파워 컨택(VC1, VC2), 제1 탑 컨택(TC1), 제2 탑 컨택(TC2) 및 제1 내지 제5 게이트 컨택(GC1~GC5) 상에 형성될 수 있다. 구체적으로, 제1 비아(V1)는 제1 탑 컨택(TC1) 상에 형성되고, 제2 비아(V2)는 제2 탑 컨택(TC2) 상에 형성될 수 있다.
제1 비아(V1)는 제1 더미 게이트 전극(DG1) 상의 제1 탑 컨택(TC1) 상에 형성되고, 제2 비아(V2)는 제2 더미 게이트 전극(DG2) 상의 제2 탑 컨택(TC2) 상에 형성될 수 있다. 제1 비아(V1) 및 제2 비아(V2)는 제3 내지 제7 비아(V3~V7)와 제1 방향(X)으로 정렬되지 않을 수 있다.
제3 내지 제7 비아(V3~V7)는 각각 제1 내지 제5 게이트 컨택(GC1~GC5) 상에 형성될 수 있다. 제3 내지 제7 비아(V3~V7) 제1 방향(X)으로 정렬될 수 있다.
제8 비아(V8) 및 제9 비아(V9)는 각각 제1 파워 컨택(VC1) 및 제2 파워 컨택(VC2) 상에 형성될 수 있다. 제8 비아(V8) 및 제9 비아(V9)는 제1 및 제2 파워 컨택(VC1, VC2)이 연장되는 영역의 어디에도 형성될 수 있으므로, 도면에 도시된 위치가 아닌 부분에서 형성될 수도 있다.
다시 도 6을 참조하면, 도 6에 본 실시예의 제1 내지 제9 비아(V1~V9)에 대응하는 비아(V)가 도시되어 있다. 비아(V)는 파워 컨택(VC), 게이트 컨택(GC) 및 탑 컨택(TC) 상의 제3 레벨(LV3)에 배치될 수 있다.
이어서, 도 4를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 내지 제9 배선(M1~M9)을 포함한다.
제1 내지 제9 배선(M1~M9)은 제1 내지 제9 비아(V1~V9) 상에 형성될 수 있다. 제1 내지 제9 배선(M1~M9)은 제1 내지 제9 비아(V1~V9)와 전기적으로 연결될 수 있다.
제1 내지 제7 배선(M1~M7)은 제2 방향(Y)으로 연장될 수 있다. 제1 내지 제7 배선(M1~M7)은 제1 방향(X)으로 서로 이격될 수 있다. 제1 내지 제7 배선은 하부 레벨에 위치한 제1 내지 제5 게이트 전극(G1~G5)과 제1 및 제2 더미 게이트 전극(DG1, DG2)과 제3 방향(Z)으로 오버랩될 수 있다.
구체적으로, 제1 배선(M1)은 제1 게이트 전극(G1)과 제3 방향(Z)으로 오버랩되고, 제2 배선(M2)은 제2 게이트 전극(G2)과 제3 방향(Z)으로 오버랩될 수 있다. 제3 배선(M3)은 제1 더미 게이트 전극(DG1)과 제3 방향(Z)으로 오버랩되고, 제4 배선(M4)은 제3 게이트 전극(G3)과 제3 방향(Z)으로 오버랩될 수 있다. 제5 배선(M5)은 제2 더미 게이트 전극(DG2)과 제3 방향(Z)으로 오버랩되고, 제6 배선(M6)은 제4 게이트 전극(G4)과 제3 방향(Z)으로 오버랩될 수 있다. 제7 배선(M7)은 제5 게이트 전극(G5)과 제3 방향(Z)으로 오버랩될 수 있다.
즉, 제1 및 제2 더미 게이트 전극(DG1, DG2)이 형성되는 위치에 제3 배선(M3) 및 제5 배선(M5)이 형성되어 상기 Y1, Y2 단자의 라우팅을 위한 배선이 배치될 수 있다. 이를 통해서 제4 레벨에서도 낭비 없는 배선 배치가 도모될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 단순히 제2 방향(Y)으로만 연장된 제1 내지 제7 배선(M1~M7)이 아닌 꺽어지는 부분을 포함하도록 제1 내지 제7 배선(M1~M7)을 형성할 수 있다. 즉, 제1 내지 제7 비아(V7)를 각각 접하도록만 배치되면 다른 필요에 따라서 제1 내지 제7 배선(M1~M7)의 형태는 얼마든지 달라질 수 있다.
제8 배선(M8)은 제1 파워 컨택(VC1) 상에 형성될 수 있다. 제8 배선(M8)은 제1 방향(X)으로 연장될 수 있다. 제8 배선(M8)은 제9 배선(M9)과 제2 방향(Y)으로 서로 이격될 수 있다. 제8 배선(M8)은 제8 비아(V8)를 통해서 제1 파워 컨택(VC1)과 연결될 수 있다.
제9 배선(M9)은 제2 파워 컨택(VC2) 상에 형성될 수 있다. 제9 배선(M9)은 제1 방향(X)으로 연장될 수 있다. 제9 배선(M9)은 제8 배선(M8)과 제2 방향(Y)으로 서로 이격될 수 있다. 제9 배선(M9)은 제9 비아(V9)를 통해서 제2 파워 컨택(VC2)과 연결될 수 있다.
다시, 도 6을 참조하면, 본 실시예의 제1 내지 제9 배선(M1~M9)에 대응하는 배선(M)이 도 6에 도시되어 있다. 이 때, 배선(M)은 비아(V) 상에 제4 레벨(LV4)에 배치될 수 있다.
도 6의 매립 레벨(LV0) 및 제1 내지 제4 레벨(LV1~LV4)은 본 실시예의 구성 요소들의 상대적인 수직 위치를 정의하기 위한 개념적인 용어로서, 같은 레벨의 위치가 실질적인 동일한 높이를 의미하는 것은 아니다. 예를 들어, 도 7에서의 게이트 컨택(GC) 및 탑 컨택(TC)의 위치가 조금씩 다르듯이 실제 구성 요소들의 위치는 같은 레벨에서도 달라질 수 있다.
도 1 및 도 5를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치의 도 2 내지 도 5의 레이아웃도가 도 1의 회로도와 어떻게 매치되는 지를 설명한다.
도 1 및 도 5를 참조하면, 제1 파워 컨택(VC1)은 VDD 노드와 연결될 수 있다. 이는 도 4의 제8 배선(M8)을 통해서 연결될 수 있다. 제2 파워 컨택(VC2)은 GND 노드와 연결될 수 있다. 이는 도 4의 제9 배선(M9)에 의해서 연결될 수 있다.
이 때, 제8 배선(M8) 및 제9 배선(M9)의 존재에 의해서 파워 레일의 저항을 감소시킬 수 있다. 즉, 제8 배선(M8) 및 제9 배선(M9)이 없더라도, 제8 비아(V8) 및 제9 비아(V9) 만으로 파워 공급 및 접지가 가능하지만, 제8 배선(M8) 및 제9 배선(M9)이 제1 및 제2 파워 컨택(VC1, VC2)과 같이 형성됨에 따라서, 배선의 폭이 넓어지는 효과에 의해서 전송되는 전력의 소모가 대폭 감소할 수 있다.
제1 내지 제8 액티브 핀(F1~F8)은 각각 제1 내지 제8 트랜지스터(TR1~TR8)의 채널 영역에 해당할 수 있다. 즉, 도 6의 제1 소스/드레인 영역(SD1) 및 제2 소스/드레인 영역(SD2)이 수직으로 형성되어 있고, 이를 연결하는 액티브 핀(F)이 수직 채널을 형성하여 제1 내지 제8 트랜지스터(TR1~TR8)는 수직형 FET(Vertical FET) 또는 수직형 나노 시트(Vertical nano sheet, VNS)로 형성될 수 있다. 게이트 전극(G)은 이러한 액티브 핀(F)의 측면을 둘러쌀 수 있다.
제1 탑 컨택(TC1)과 제1 비아(V1)로 연결되는 부분은 Y1 노드이고, 제2 탑 컨택(TC2)과 제2 비아(V2)로 연결되는 부분은 Y2 노드일 수 있다. 제1 게이트 컨택(GC1)과 제3 비아(V3)로 연결되는 부분은 A 노드이고, 제5 게이트 컨택(GC5)과 제7 비아(V7)로 연결되는 부분은 B 노드일 수 있다.
또한, 제2 게이트 컨택(GC2)과 제4 비아(V4)로 연결되는 부분은 Sa 노드이고, 제4 게이트 컨택(GC4)과 제6 비아(V6)로 연결되는 부분은 Sb 노드일 수 있다. 제3 게이트 컨택(GC3)과 제5 비아(V5)로 연결되는 부분은 S0 노드일 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 수직 FET 혹은 수직 나노 시트 구조에서 게이트 커넥션 회로를 구현하는 레이아웃을 제공할 수 있다. 이러한 레이아웃은 바텀 컨택의 형성을 위한 공간 마진을 확보하기 위해서 2개의 더미 게이트 전극을 포함하고, 이러한 더미 게이트 전극이 추후에 라우팅(routing)을 위한 배선의 공간을 확보해 줄 수 있다. 따라서, 하위 레벨 및 상위 레벨에서도 공간 마진을 한꺼번에 확보할 수 있어 효율적인 공간의 활용을 할 수 있다. 이를 통해서, 반도체 장치의 집적도를 높여 생산 비용을 낮추고 전체 성능을 향상시킬 수 있다.
이하, 도 2, 도 7 및 도 8을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 8은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 8을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 더미 게이트 전극(DG1)은 제1 바텀 컨택(BC1) 상에 형성될 수 있다. 도 7에서도 설명하였듯이, 게이트 전극(G)과 바텀 컨택(BC) 상에는 제1 층간 절연막(200)이 형성되므로 바텀 컨택(BC)과 게이트 전극(G)은 서로 절연될 수 있다.
따라서, 제1 바텀 컨택(BC1)과 제2 바텀 컨택(BC2)이 도 2의 제1 거리(d1)에 비해서 가까운 제3 거리(d3)만큼 제1 방향(X)으로 이격되어도 아무런 문제가 없다. 즉, 이는 제1 더미 게이트 전극(DG1)의 존재에 의해서 획득된 공정상의 이득일 수 있다. 즉, 제1 더미 게이트 전극(DG1)에 의해서 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 공정의 난이도가 낮아질 수 있다.
마찬가지로, 제2 더미 게이트 전극(DG2)은 제4 바텀 컨택(BC4) 상에 형성될 수 있다. 따라서, 제3 바텀 컨택(BC3)과 제4 바텀 컨택(BC4) 사이의 제1 방향(X)의 거리가 제4 거리(d4)로 도 2의 제2 거리(d2)에 비해서 가까워질 수 있다.
즉, 본 실시예와 같이 마스크 등의 패터닝 블록의 미스 얼라인(mis-align) 문제가 있더라도 본 발명의 몇몇 실시예에 따른 반도체 장치는 제1 및 제2 더미 게이트 전극(DG1, DG2) 만큼의 공간 마진(space margin)을 확보할 수 있으므로, 반도체 장치의 불량률을 낮추고 신뢰도를 높일 수 있다.
이하, 도 9를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 9는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 9를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 4의 제8 배선(M8) 및 제9 배선(M9)을 형성하지 않을 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제7 배선(M1~M7)은 제1 및 제2 파워 컨택(VC1, VC2)과 제3 방향(Z)으로 오버랩되도록 길게 형성될 수 있다. 이에 따라서, 제8 비아(V8) 및 제9 비아(V9)가 각각의 제1 내지 제7 배선(M1~M7)과 제1 및 제2 파워 컨택(VC1, VC2)을 연결하기 위해서 복수개 즉, 각각 7개씩 존재할 수 있다.
원칙적으로, 배선의 패터닝은 한 방향으로 하는 것보다 2 방향으로 하는 것의 난이도가 훨씬 높아지므로, 제2 방향(Y)으로만 제1 내지 제7 배선(M1~M7)을 패터닝하여 공정의 난이도를 줄이고, 마스크의 사용 비용도 낮출 수 있다.
즉, 본 발명의 몇몇 실시예에 따른 반도체 장치는 더 낮은 공정 난이도와 낮은 제조 비용으로 도 2의 실시예와 동일한 회로를 구현할 수 있다.
이하, 도 1, 도 2 내지 도 5 및 도 10을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 10은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 10을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 5의 실시예의 반도체 장치에 비해서 제1 더미 게이트 전극(DG1)이 제외될 수 있다. 이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제5 게이트 전극(G1~G5) 및 제1 더미 게이트 전극(DG1)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제2 더미 게이트 전극(DG2), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)의 제1 방향(X)의 순서로 배치될 수 있다.
제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2) 사이의 제1 방향(X)의 거리는 제5 거리(d5)이고, 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4) 사이의 제1 방향(X)의 거리는 제6 거리(d6)일 수 있다.
제1 더미 게이트 전극(DG1)이 없으므로, 제1 탑 컨택(TC1')은 제2 게이트 전극(G2), 제3 게이트 전극(G3) 및 제2 더미 게이트 전극(DG2) 상에 형성될 수 있다. 제1 탑 컨택(TC1')은 또한, 제2 액티브 핀(F2) 및 제3 액티브 핀(F3)과 직접 연결될 수 있다.
제1 비아(V1')는 제1 탑 컨택(TC1') 상의 제2 더미 게이트 전극(DG2) 상에 위치할 수 있다. 이에 따라서, 제1 비아(V1')와 제2 비아(V2)가 제2 방향(Y)으로 서로 정렬될 수 있다.
추후에, 제1 비아(V1')와 제2 비아(V2)를 한꺼번에 연결하는 배선을 형성하는 경우 도 1의 Y1 노드와 Y2 노드가 서로 연결된 게이트 커넥션 회로가 구현될 수 있다.
또한, Y1 노드와 Y2 노드를 서로 분리되도록 배선을 형성할 수 있고, 이러한 배선도 제2 더미 게이트 전극(DG2)의 1개의 공간에서 형성 가능하므로 공간을 효율적으로 사용할 수 있다.
본 실시예에 따른 반도체 장치는 총 6개의 게이트 전극 패턴(제1 내지 제5 게이트 전극(G1~G5) 및 제2 더미 게이트 전극(DG2)) 만으로 게이트 커넥션 회로를 구현할 수 있어 반도체 장치의 집적도를 크게 향상시킬 수 있다.
이하, 도 10 및 도 11을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 11은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 11을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제2 더미 게이트 전극(DG2)은 제3 바텀 컨택(BC3)과 오버랩되지 않을 수 있다.
즉, 제2 더미 게이트 전극(DG2)은 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4)의 공간 마진을 위해 형성된 구성 요소이므로, 제3 바텀 컨택(BC3)의 형성은 제2 더미 게이트 전극(DG2)의 폭 및 다른 게이트 전극과의 피치의 일부만큼의 공간 마진을 가질 수 있다.
즉, 제3 바텀 컨택(BC3)은 제2 더미 게이트 전극(DG2)과 오버랩되거나 오버랩되지 않는 것에 무관하게 형성될 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 마스크의 미스 얼라인에 의해서 제3 바텀 컨택(BC3)과 제4 바텀 컨택(BC4)을 이격시키는 패턴이 도 10의 제6 거리(d6)보다 큰 제7 거리(d7)만큼 이격되는 경우에도 올바르게 동작할 수 있는 장치를 제공할 수 있다.
이하, 도 12를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 12는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 12를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 5의 실시예의 반도체 장치에 비해서 제2 더미 게이트 전극(DG2)이 제외될 수 있다. 이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제5 게이트 전극(G1~G5) 및 제2 더미 게이트 전극(DG2)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제1 더미 게이트 전극(DG1), 제3 게이트 전극(G3), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)의 제1 방향(X)의 순서로 배치될 수 있다.
제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2) 사이의 제1 방향(X)의 거리는 제8 거리(d8)이고, 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4) 사이의 제1 방향(X)의 거리는 제9 거리(d9)일 수 있다.
제2 더미 게이트 전극(DG2)이 없으므로, 제2 탑 컨택(TC2')은 제3 게이트 전극(G3), 제4 게이트 전극(G4) 및 제1 더미 게이트 전극(DG1) 상에 형성될 수 있다. 제2 탑 컨택(TC2')은 또한, 제6 액티브 핀(F6) 및 제7 액티브 핀(F7)과 직접 연결될 수 있다.
제2 비아(V2')는 제2 탑 컨택(TC2') 상의 제1 더미 게이트 전극(DG1) 상에 위치할 수 있다. 이에 따라서, 제1 비아(V1)와 제2 비아(V2')가 제2 방향(Y)으로 서로 정렬될 수 있다.
추후에, 제1 비아(V1)와 제2 비아(V2')를 한꺼번에 연결하는 배선을 형성하는 경우 도 1의 Y1 노드와 Y2 노드가 서로 연결된 게이트 커넥션 회로가 구현될 수 있다.
또한, Y1 노드와 Y2 노드를 서로 분리되도록 배선을 형성할 수 있고, 이러한 배선도 제2 더미 게이트 전극(DG2)의 1개의 공간에서 형성 가능하므로 공간을 효율적으로 사용할 수 있다.
본 실시예에 따른 반도체 장치는 총 6개의 게이트 전극 패턴(제1 내지 제5 게이트 전극(G1~G5) 및 제2 더미 게이트 전극(DG2)) 만으로 게이트 커넥션 회로를 구현할 수 있어 반도체 장치의 집적도를 크게 향상시킬 수 있다.
도 10 및 도12의 실시예는 대칭적으로 더미 게이트 전극을 제거하는 실시예이므로 추후 배선의 배치를 고려하여 원하는 레이아웃을 선택하여 동일한 회로를 구현할 수 있다.
이하, 도 12 및 도 13을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 13은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 13을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 더미 게이트 전극(DG1)은 제2 바텀 컨택(BC2)과 오버랩되지 않을 수 있다.
즉, 제1 더미 게이트 전극(DG1)은 제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2)의 공간 마진을 위해 형성된 구성 요소이므로, 제2 바텀 컨택(BC2)의 형성은 제1 더미 게이트 전극(DG1)의 폭 및 다른 게이트 전극과의 피치의 일부만큼의 공간 마진을 가질 수 있다.
즉, 제2 바텀 컨택(BC2)은 제1 더미 게이트 전극(DG1)과 오버랩되거나 오버랩되지 않는 것에 무관하게 형성될 수도 있다. 본 발명의 몇몇 실시예에 따른 반도체 장치는 마스크의 미스 얼라인에 의해서 제1 바텀 컨택(BC1)과 제2 바텀 컨택(BC2)을 이격시키는 패턴이 도 12의 제8 거리(d8)보다 큰 제10 거리(d10)만큼 이격되는 경우에도 올바르게 동작할 수 있는 장치를 제공할 수 있다.
이하, 도 14를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 14는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 14를 참조하면, 본 발명의 몇몇 실시예에 다른 반도체 장치는 제1 탑 컨택(TC1') 및 제2 탑 컨택(TC2)을 연결하는 탑 컨택 연결부(TCC)를 포함한다.
탑 컨택 연결부(TCC)는 제2 방향(Y)으로 연장될 수 있다. 탑 컨택 연결부(TCC)는 제1 탑 컨택(TC1')과 제2 탑 컨택(TC2)을 일체로 연결할 수 있다. 이에 따라서, 제1 탑 컨택(TC1'), 제2 탑 컨택(TC2) 및 탑 컨택 연결부(TCC)가 일체화된 하나의 컨택이 형성될 수 있다.
제1 탑 컨택(TC1')과 제2 탑 컨택(TC2)이 하나로 연결되면, 2개의 비아가 굳이 필요하지 않으므로 제12 비아(V12)가 단독으로 형성될 수 있다. 제12 비아(V12)는 기존의 제3 내지 제7 비아(V3~V7)와 제1 방향(X)으로 정렬될 수 있다.
이러한 경우 도 1의 Y1과 Y2 노드는 서로 연결된 회로가 구현될 수 있다. 이를 통해서, 본 실시예는 2개의 게이트 커넥션이 형성된 즉, 크로스 게이트 커넥션 회로를 구현할 수 있다.
이하, 도 15 및 도 16을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 15는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이고, 도 16은 도 15의 레이아웃도의 상위 레벨의 구조를 세부적으로 설명하기 위한 레이아웃도이다. 본 실시예는 하부 레벨부터 순서대로 설명한다.
먼저, 도 15를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치는 도 1 내지 도 5의 실시예의 반도체 장치에 비해서 제1 및 제2 더미 게이트 전극(DG1, DG2)이 제외될 수 있다. 이에 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 내지 제5 게이트 전극(G1~G5)은 제1 게이트 전극(G1), 제2 게이트 전극(G2), 제3 게이트 전극(G3), 제4 게이트 전극(G4) 및 제5 게이트 전극(G5)의 제1 방향(X)의 순서로 배치될 수 있다.
본 발명의 몇몇 실시예에 따른 반도체 장치는 제7 탑 컨택(TC7) 및 제8 탑 컨택(TC8)을 포함할 수 있다.
제7 탑 컨택(TC7)은 제2 액티브 핀(F2), 제3 액티브 핀(F3), 제2 게이트 전극(G2) 및 제3 게이트 전극(G3) 상에 형성될 수 있다. 제7 탑 컨택(TC7)은 제1 방향(X)으로 연장될 수 있다. 제7 탑 컨택(TC7)은 제2 액티브 핀(F2) 및 제3 액티브 핀(F3)을 전기적으로 연결할 수 있다.
제8 탑 컨택(TC8)은 제6 액티브 핀(F6), 제7 액티브 핀(F7), 제3 게이트 전극(G3) 및 제4 게이트 전극(G4) 상에 형성될 수 있다. 제8 탑 컨택(TC8)은 제1 방향(X)으로 연장될 수 있다. 제8 탑 컨택(TC8)은 제6 액티브 핀(F6) 및 제7 액티브 핀(F7)을 전기적으로 연결할 수 있다.
제1 비아(V1)는 제1 더미 게이트 전극(DG1) 상의 제1 탑 컨택(TC1) 상에 형성되고, 제2 비아(V2)는 제2 더미 게이트 전극(DG2) 상의 제2 탑 컨택(TC2) 상에 형성될 수 있다. 제1 비아(V1) 및 제2 비아(V2)는 제3 내지 제7 비아(V3~V7)와 제1 방향(X)으로 정렬되지 않을 수 있다.
제1 비아(V1)는 제1 바텀 컨택(BC1) 및 제2 바텀 컨택(BC2)의 제1 방향(X) 상의 사이에 위치할 수 있다. 제2 비아(V2)는 제3 바텀 컨택(BC3) 및 제4 바텀 컨택(BC4)의 제1 방향(X) 상의 사이에 위치할 수 있다.
이어서, 도 16을 참조하면, 본 발명의 몇몇 실시예를 포함하는 반도체 장치는 제1 내지 제7 배선(M1'~M7')을 포함할 수 있다.
제1 내지 제7 배선(M1'~M7')은 제1 내지 제7 비아(V7)가 서로 전기적으로 분리되도록 형성될 수 있다. 예를 들어, 도 16에 도시되었듯이, 제3 내지 제7 배선(M3'~M7')은 제2 방향(Y)으로 연장되되, 그 길이가 제1 내지 제5 게이트 전극(G1~G5)에 비해서 짧아질 수 있다. 제3 내지 제7 배선(M3'~M7')은 제1 방향(X)으로 서로 이격될 수 있다.
제1 배선(M1')은 제1 방향(X)으로 연장될 수 있다. 제1 배선(M1')은 제1 비아(V1) 상에 형성될 수 있다. 제1 배선(M1')은 제4 배선(M4') 및 제5 배선(M5')의 단부와 제2 방향(Y)으로 이격될 수 있다.
제2 배선(M2')은 제1 방향(X)으로 연장될 수 있다. 제2 배선(M2')은 제2 비아(V2) 상에 형성될 수 있다. 제2 배선(M2')은 제5 배선(M5') 및 제6 배선(M6')의 단부와 제2 방향(Y)으로 이격될 수 있다.
도 16의 배치는 본 발명의 몇몇 실시예에 따른 반도체 장치의 하나의 예시에 불과할 뿐이다. 본 발명의 몇몇 실시예는 제1 내지 제7 비아(V7)를 전기적으로 분리할 수 있는 제1 내지 제7 배선(M1'~M7')의 배치는 모두 포함할 수 있다.
본 실시예는 더미 게이트 전극이 없이 모두 5개의 게이트 전극만으로 형성한 실시예이다. 즉, 게이트 커넥션 회로를 가장 작은 면적에서 구현할 수 있는 회로로서, 반도체 장치의 집적도가 매우 크게 향상될 수 있다. 이를 통해서, 생산 비용을 절감하고, 동일 면적 대비 높은 성능의 반도체 장치를 제공할 수 있다.
이하, 도 1 및 도 17을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 17을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극(G1')의 제1 방향(X)의 폭은 제2 내지 제5 게이트 전극(G2~G5)의 제1 방향(X)의 폭보다 두껍게 형성될 수 있다. 즉, 실제로 제1 게이트 전극(G1')은 2CPP 즉, 2개의 이트 전극의 피치만큼의 폭을 가질 수 있다.
즉, 제1 게이트 전극(G1')의 폭은 2개의 게이트 전극의 폭과 그 사이의 피치를 더한만큼 커질 수 있다.
이에 따라서, 제1 액티브 핀(F1)은 2개의 액티브 핀을 포함할 수 있다. 구체적으로, 제1 액티브 핀(F1)은 제1-1 액티브 핀(F1-1) 및 제1-2 액티브 핀(F1-2)을 포함할 수 있다. 제1-1 액티브 핀(F1-1) 및 제1-2 액티브 핀(F1-2)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 이격될 수 있다.
유사하게, 제5 액티브 핀(F5)은 2개의 액티브 핀을 포함할 수 있다. 구체적으로, 제5 액티브 핀(F5)은 제5-1 액티브 핀(F5-1) 및 제5-2 액티브 핀(F5-2)을 포함할 수 있다. 제5-1 액티브 핀(F5-1) 및 제5-2 액티브 핀(F5-2)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 이격될 수 있다.
또한, 제3 탑 컨택(TC3')도 제1-1 액티브 핀(F1-1) 및 제1-2 액티브 핀(F1-2)과 모두 컨택해야하므로 제1 방향(X)의 폭이 커질 수 있다. 유사하게, 제4 탑 컨택(TC4')도 제5-1 액티브 핀(F5-1) 및 제5-2 액티브 핀(F5-2)과 모두 컨택해야하므로 제1 방향(X)의 폭이 커질 수 있다.
제1 게이트 컨택(GC1) 및 제3 비아(V3)는 제1-1 액티브 핀(F1-1) 및 제1-2 액티브 핀(F1-2)의 연장선의 제1 방향(X) 상의 사이에 위치할 수 있다. 단, 이에 제한되는 것은 아니다.
본 실시예는 2배 이상의 폭의 게이트 전극과 2개의 액티브 전극으로 2개의 트랜지스터를 구현하여 트랜지스터의 성능 및 연산 속도를 향상시킬 수 있다. 즉, 본 실시예에서 제1 액티브 핀(F1) 및 제5 액티브 핀(F5) 각각에 의한 제1 트랜지스터(TR1) 및 제5 트랜지스터(TR5)(도 1 참조)는 각각 2개의 트랜지스터로 구성되어 더 빠른 연산 속도를 이용해 더 나은 성능을 확보할 수 있다.
도면에서는 기존의 하나의 트랜지스터가 2개의 트랜지스터로 형성되는 것으로 도시하였으나, 디자인 제한 조건을 만족하는 범위 내에서 늘어나는 트랜지스터의 개수는 제한이 없다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극(G1')은 2개 이상의 액티브 핀을 둘러싸도록 두껍게 형성될 수도 있다.
이하, 도 1 및 도 18을 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 18은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 18을 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제5 게이트 전극(G5')의 제1 방향(X)의 폭은 제2 내지 제4 게이트 전극(G2~G4)의 제1 방향(X)의 폭보다 두껍게 형성될 수 있다. 즉, 실제로 제5 게이트 전극(G5')은 2CPP 즉, 2개의 이트 전극의 피치만큼의 폭을 가질 수 있다.
즉, 제5 게이트 전극(G5')의 폭은 2개의 게이트 전극의 폭과 그 사이의 피치를 더한만큼 커질 수 있다.
이에 따라서, 제4 액티브 핀(F4)은 2개의 액티브 핀을 포함할 수 있다. 구체적으로, 제4 액티브 핀(F4)은 제4-1 액티브 핀(F4-1) 및 제4-2 액티브 핀(F4-2)을 포함할 수 있다. 제4-1 액티브 핀(F4-1) 및 제4-2 액티브 핀(F4-2)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 이격될 수 있다.
유사하게, 제8 액티브 핀(F8)은 2개의 액티브 핀을 포함할 수 있다. 구체적으로, 제8 액티브 핀(F8)은 제8-1 액티브 핀(F8-1) 및 제8-2 액티브 핀(F8-2)을 포함할 수 있다. 제8-1 액티브 핀(F8-1) 및 제8-2 액티브 핀(F8-2)은 제2 방향(Y)으로 연장되고, 제1 방향(X)으로 서로 이격될 수 있다.
또한, 제5 탑 컨택(TC5')도 제4-1 액티브 핀(F4-1) 및 제4-2 액티브 핀(F4-2)과 모두 컨택해야하므로 제1 방향(X)의 폭이 커질 수 있다. 유사하게, 제6 탑 컨택(TC6')도 제8-1 액티브 핀(F8-1) 및 제8-2 액티브 핀(F8-2)과 모두 컨택해야하므로 제1 방향(X)의 폭이 커질 수 있다.
제5 게이트 컨택(GC5) 및 제7 비아(V7)는 제4-1 액티브 핀(F4-1) 및 제4-2 액티브 핀(F4-2)의 연장선의 제1 방향(X) 상의 사이에 위치할 수 있다. 단, 이에 제한되는 것은 아니다.
본 실시예는 2배 이상의 폭의 게이트 전극과 2개의 액티브 전극으로 2개의 트랜지스터를 구현하여 트랜지스터의 성능 및 연산 속도를 향상시키되, 이러한 변형을 대칭적으로 형성하여 전체적인 셀의 대칭성을 유지하였다.
셀의 대칭성은 주변의 구성 요소들의 미세한 문턱 전압 등의 성능 인장에 영향을 주는 요소이다. 따라서, 비대칭적인 셀의 경우 내부의 소자들의 성능이 달라져 셀의 수명이 짧아질 수 있다.
따라서, 성능을 높이기 위한 변형을 대칭적으로 적용하여 전체적인 반도체 장치를 이루는 셀의 성능 산포를 유지하고, 이를 통해서 안정적이고 장기적인 반도체 장치의 구동을 확보할 수 있다.
도면에서는 제1 게이트 전극(G1') 및 제5 게이트 전극(G5')이 폭을 크게 하는 변형을 가지는 것으로 도시하였으나, 이에 제한되는 것은 아니다. 따라서, 본 발명의 몇몇 실시예에 따른 반도체 장치의 어느 게이트 전극도 상기와 같이 성능 향상을 위해서 복수의 트랜지스터를 형성하도록 더 두껍게 패터닝 될 수 있다.
이하, 도 1 및 도 19를 참조하여, 본 발명의 몇몇 실시예에 따른 반도체 장치를 설명한다. 상술한 설명과 중복되는 부분은 간략히 하거나 생략한다.
도 19는 본 발명의 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 19를 참조하면, 본 발명의 몇몇 실시예에 따른 반도체 장치의 제1 게이트 전극(G1)은 H자 형태를 가질 수 있다.
구체적으로, 제1 게이트 전극(G1)은 제1-1 게이트 전극(G1-1), 제1-2 게이트 전극(G1-2) 및 제1-3 게이트 전극(G1-3)을 포함할 수 있다. 제1-1 게이트 전극(G1-1) 및 제1-2 게이트 전극(G1-2)은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 서로 이격될 수 있다. 이 때, 제1-1 게이트 전극(G1-1) 및 제1-2 게이트 전극(G1-2)은 제2 내지 제4 게이트 전극(G2~G4)들의 형상과 동일하게 형성될 수 있다.
제1-3 게이트 전극(G1-3)은 제1-1 게이트 전극(G1-1) 및 제1-2 게이트 전극(G1-2)을 연결할 수 있다. 제1-3 게이트 전극(G1-3)은 제1 방향(X)으로 연장되고, 제1-1 게이트 전극(G1-1), 제1-2 게이트 전극(G1-2) 및 제1-3 게이트 전극(G1-3)은 일체의 구조로 형성될 수 있다.
제1-1 액티브 핀(F1-1)은 제1-1 게이트 전극(G1-1)에 의해서 둘러싸이고, 제1-2 액티브 핀(F1-2)은 제1-2 게이트 전극(G1-2)에 의해서 둘러싸일 수 있다. 마찬가지로, 제5-1 액티브 핀(F5-1)은 제1-1 게이트 전극(G1-1)에 의해서 둘러싸이고, 제5-2 액티브 핀(F5-2)은 제1-2 게이트 전극(G1-2)에 의해서 둘러싸일 수 있다.
제1 게이트 컨택(GC1) 및 제3 비아(V3)는 제1-3 게이트 전극(G1-3) 상에서 제1-1 액티브 핀(F1-1) 및 제1-2 액티브 핀(F1-2)의 연장선의 제1 방향(X) 상의 사이에 위치할 수 있다. 단, 이에 제한되는 것은 아니다.
제5 게이트 전극(G5)은 제5-1 게이트 전극(G5-1), 제5-2 게이트 전극(G5-2) 및 제5-3 게이트 전극(G5-3)을 포함할 수 있다. 제5-1 게이트 전극(G5-1) 및 제5-2 게이트 전극(G5-2)은 제2 방향(Y)으로 연장되고 제1 방향(X)으로 서로 이격될 수 있다.
제5-3 게이트 전극(G5-3)은 제5-1 게이트 전극(G5-1) 및 제5-2 게이트 전극(G5-2)을 연결할 수 있다. 제5-3 게이트 전극(G5-3)은 제1 방향(X)으로 연장되고, 제5-1 게이트 전극(G5-1), 제5-2 게이트 전극(G5-2) 및 제5-3 게이트 전극(G5-3)은 일체의 구조로 형성될 수 있다.
제4-1 액티브 핀(F4-1)은 제5-1 게이트 전극(G5-1)에 의해서 둘러싸이고, 제4-2 액티브 핀(F4-2)은 제5-2 게이트 전극(G5-2)에 의해서 둘러싸일 수 있다. 마찬가지로, 제8-1 액티브 핀(F8-1)은 제5-1 게이트 전극(G5-1)에 의해서 둘러싸이고, 제8-2 액티브 핀(F8-2)은 제5-2 게이트 전극(G5-2)에 의해서 둘러싸일 수 있다.
제5 게이트 컨택(GC5) 및 제7 비아(V7)는 제5-3 게이트 전극(G5-3) 상에서 제4-1 액티브 핀(F4-1) 및 제4-2 액티브 핀(F4-2)의 연장선의 제1 방향(X) 상의 사이에 위치할 수 있다. 단, 이에 제한되는 것은 아니다.
본 실시예에 따른 반도체 장치는 하나의 액티브 핀과 게이트 전극으로 이루어지는 트랜지스터가 제1 방향으로 서로 이격되는 구조를 가짐으로서 트랜지스터의 특성이 기존의 다른 트랜지스터의 특성과 크게 변하지 않게 형성할 수 있다.
이를 통해서, 트랜지스터의 예상치 못한 성능이나 내구성의 저하에 대비할 수 있고, 나아가 더 높은 신뢰성을 가진 반도체 장치를 제공할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
TR1~TR8: 트랜지스터
BC1~BC4: 바텀 컨택
G1~G5: 게이트 전극
DG1, DG2: 더미 게이트 전극
F1~F8: 액티브 핀
TC1~TC6: 탑 컨택

Claims (20)

  1. 기판;
    상기 기판 내에 각각 형성되는 제1 내지 제4 바텀 컨택;
    상기 제1 내지 제4 바텀 컨택 상에 형성되는 제1 내지 제4 액티브 핀으로서 상기 제2 및 제3 액티브 핀은 제1 방향으로 서로 오버랩되는 제1 내지 제4 액티브 핀;
    상기 제1 방향으로 연장되고, 상기 제1 내지 제4 액티브 핀의 측면을 각각 둘러싸는 제1 내지 제3 게이트 전극으로서, 상기 제1 게이트 전극은 상기 제1 액티브 핀의 측면을 둘러싸고, 상기 제2 게이트 전극은 상기 제2 및 제3 액티브 핀의 측면을 둘러싸고, 상기 제3 게이트 전극은 상기 제4 액티브 핀의 측면을 둘러싸는 제1 내지 제3 게이트 전극;
    상기 제1 및 제2 액티브 핀 상에 형성되는 제1 탑 컨택; 및
    상기 제3 및 제4 액티브 핀 상에 형성되는 제2 탑 컨택을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 제1 및 제2 바텀 컨택은 상기 제1 방향과 교차하는 제2 방향으로 서로 완전히 오버랩되고, 상기 제2 방향으로 서로 이격되고,
    상기 제3 및 제4 바텀 컨택은 상기 제2 방향으로 서로 완전히 오버랩되고, 상기 제2 방향으로 서로 이격되고,
    상기 제1 및 제2 바텀 컨택과 상기 제3 및 제4 바텀 컨택은 상기 제1 방향으로 서로 이격되고,
    상기 제2 및 제3 바텀 컨택은 상기 제1 방향으로 일부만 오버랩되고,
    상기 제1 및 제4 바텀 컨택은 상기 제1 방향으로 오버랩되지 않는 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 내지 제4 바텀 컨택과, 상기 제1 내지 제4 액티브 핀 사이에 각각 형성되는 제1 내지 제4 하부 소스/드레인 영역을 더 포함하는 반도체 장치.
  4. 제1 항에 있어서,
    상기 제1 및 제2 탑 컨택과, 상기 제1 내지 제4 액티브 핀 사이에 각각 형성되는 제1 내지 제4 상부 소스/드레인 영역을 더 포함하는 반도체 장치.
  5. 제4 항에 있어서,
    상기 제1 및 제2 상부 소스/드레인 영역은 상기 제1 탑 컨택에 의해서 서로 연결되고,
    상기 제3 및 제4 상수 소스/드레인 영역은 상기 제2 탑 컨택에 의해서 서로 연결되는 반도체 장치.
  6. 제1 항에 있어서,
    상기 제1 및 제2 액티브 핀의 도전형은 n형이고,
    상기 제3 및 제4 액티브 핀의 도전형은 p형인 반도체 장치.
  7. 제1 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제1 및 제2 게이트 전극 사이에 형성되는 제1 더미 게이트 전극을 포함하는 반도체 장치.
  8. 제7 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제3 및 제4 게이트 전극 사이에 형성되는 제2 더미 게이트 전극을 포함하는 반도체 장치.
  9. 제1 방향으로 연장되고, 상기 제1 방향과 교차하는 제2 방향으로 서로 이격되는 제1 내지 제5 게이트 전극;
    상기 제1 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제1 및 제2 액티브 핀;
    상기 제2 게이트 전극에 의해서 둘러싸이는 제3 액티브 핀;
    상기 제3 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제4 및 제5 액티브 핀;
    상기 제4 게이트 전극에 의해서 둘러싸이는 제6 액티브 핀;
    상기 제5 게이트 전극에 의해서 둘러싸이고, 상기 제2 방향으로 서로 이격되는 제7 및 제8 액티브 핀;
    상기 제3 및 제4 액티브 핀을 서로 연결하는 제1 탑 컨택; 및
    상기 제5 및 제6 액티브 핀을 서로 연결하는 제2 탑 컨택을 포함하는 반도체 장치.
  10. 제9 항에 있어서,
    상기 제2 방향으로 연장되고, 상기 제1 내지 제5 게이트 전극과 상기 제1 방향으로 이격되는 제1 및 제2 파워 컨택으로서, 상기 제1 내지 제5 게이트 전극은 상기 제1 방향으로 상기 제1 및 제2 파워 컨택 사이에 위치하는 제1 및 제2 파워 컨택을 더 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 액티브 핀과 상기 제1 파워 컨택을 서로 연결하는 제3 탑 컨택과,
    상기 제2 액티브 핀과 상기 제2 파워 컨택을 서로 연결하는 제4 탑 컨택과,
    상기 제7 액티브 핀과 상기 제1 파워 컨택을 서로 연결하는 제5 탑 컨택과,
    상기 제8 액티브 핀과 상기 제2 파워 컨택을 서로 연결하는 제6 탑 컨택을 더 포함하는 반도체 장치.
  12. 제9 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제3 및 제4 게이트 전극 사이에 형성되는 제2 더미 게이트 전극을 더 포함하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 제1 및 제2 탑 컨택은 상기 제1 더미 게이트 전극 상에 형성되는 반도체 장치.
  14. 제12 항에 있어서,
    상기 제1 및 제2 탑 컨택을 서로 연결하고, 상기 제1 더미 게이트 전극 상에 형성되는 제3 탑 컨택을 더 포함하고,
    상기 제1 내지 제3 탑 컨택은 일체로 형성되는 반도체 장치.
  15. 제12 항에 있어서,
    상기 제1 방향으로 연장되고, 상기 제2 및 제3 게이트 전극 사이에 형성되는 제2 더미 게이트 전극을 더 포함하는 반도체 장치.
  16. 제9 항에 있어서,
    상기 제1 내지 제5 게이트 전극 중 적어도 하나는 상기 제2 방향으로 제1 폭을 가지고,
    상기 제1 내지 제5 게이트 전극 중 나머지는 상기 제2 방향으로 제2 폭을 가지고,
    상기 제2 폭은 상기 제1 폭의 n배(여기서, n은 2이상의 자연수)보다 큰 반도체 장치.
  17. 제16 항에 있어서,
    상기 제1 내지 제8 액티브 핀 중에, 상기 제1 내지 제5 게이트 전극 중 상기 제2 폭을 가지는 게이트 전극에 의해서 둘러싸이는 액티브 핀의 개수는 n개인 반도체 장치.
  18. 제9 항에 있어서,
    상기 제1 내지 제5 게이트 전극 중 적어도 하나는,
    상기 제1 방향으로 연장되는 제1 서브 게이트 전극과,
    상기 제1 방향으로 연장되고, 상기 제1 서브 게이트 전극과 상기 제2 방향으로 이격되는 제2 서브 게이트 전극과,
    상기 제2 방향으로 연장되고, 상기 제1 및 제2 서브 게이트 전극을 연결하는 연결부를 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 연결부는 상기 제1 및 제2 탑 컨택과 상기 제2 방향으로 오버랩되지 않는 반도체 장치.
  20. 기판 상에 형성된 제1 내지 제4 액티브 핀;
    제1 방향으로 연장되고, 상기 제1 액티브 핀의 측면을 둘러싸는 제1 게이트 전극;
    상기 제1 방향으로 연장되고, 상기 제2 및 제3 액티브 핀의 측면을 둘러싸는 제2 게이트 전극;
    상기 제1 방향으로 연장되고, 상기 제4 액티브 핀의 측면을 둘러싸는 제3 게이트 전극;
    상기 제1 및 제2 액티브 핀 상에 형성되어 서로 전기적으로 연결시키는 제1 탑 컨택; 및
    상기 제3 및 제4 액티브 핀 상에 형성되어 서로 전기적으로 연결시키는 제2 탑 컨택을 포함하되,
    상기 제1 게이트 전극 및 상기 제1 액티브 핀은 제1 트랜지스터를 형성하고,
    상기 제2 게이트 전극 및 상기 제2 액티브 핀은 제2 트랜지스터를 형성하고,
    상기 제2 게이트 전극 및 상기 제3 액티브 핀은 제3 트랜지스터를 형성하고,
    상기 제3 게이트 전극 및 상기 제4 액티브 핀은 제4 트랜지스터를 형성하고,
    상기 제1 및 제2 트랜지스터의 드레인 노드는 상기 제1 탑 컨택에 의해서 서로 전기적으로 연결되고,
    상기 제3 및 제4 트랜지스터의 드레인 노드는 상기 제2 탑 컨택에 의해서 서로 전기적으로 연결되는 반도체 장치.
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